KR20100114004A - 플래시 메모리 디바이스 및 시스템에서의 전원 - Google Patents

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KR20100114004A
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홍범 편
진기 김
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모사이드 테크놀로지스 인코퍼레이티드
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Abstract

플래시 메모리 디바이스에서의 전원이 개시되어 있다. 플래시 메모리 디바이스의 제 1 섹션은 데이터를 저장하는 비휘발성 메모리를 포함한다. 플래시 메모리 디바이스의 제 2 섹션은 적어도 제 1 펌핑 회로 및 제 2 펌핑 회로를 포함한다. 제 1 펌핑 회로는 제 1 전압을 수신하며, 제 1 펌핑 회로의 출력부에서, 제 1 전압 레벨 보다 높은 제 2 전압 레벨에서의 제 2 전압을 생성한다. 제 2 펌핑 회로는 제 2 전압 레벨 보다 높은 제 3 전압 레벨에서의 제 3 전압을 생성하기 위해 제 1 전압 보다 큰 전압으로부터 펌프 업하도록 제 1 펌핑 회로를 협동적으로 이용하는 제 1 펌핑 회로 출력부에 커플링된 입력부를 갖는다.

Description

플래시 메모리 디바이스 및 시스템에서의 전원{POWER SUPPLIES IN FLASH MEMORY DEVICES AND SYSTEMS}
플래시 메모리는, 예를 들어, 디지털 카메라 및 휴대용 디지털 음악 플레이어와 같은 소비자 전자기기용의 대용량 기억장치로서 광범위하게 사용중인 일반적으로 사용되는 타입의 비휘발성 메모리이다. 프로세스 기술이 셀 사이즈를 축소시킴에 따라, 이러한 타입의 메모리에 대한 중요한 문제점이 메모리의 밀도이다. 셀 어레이로부터 더 높은 셀 효율을 달성하기 위해, 주변 블록 사이즈가 최적화될 수도 있다. 이와 관련하여, 도전과제는 다양한 전압 생성기를 갖는 전원에 대한 명백한 필요성이다. 당업자가 이해하는 바와 같이, 플래시 메모리의 전원 생성기는 메모리의 동작 상태에 따라 상이한 전압 레벨을 생성한다. 또한, 소스 전압으로부터 더 높은 공급 전압을 생성하는 것은, 통상적으로 VDD 라 칭하는 소스 전압으로부터 높은 공급 전압까지 승압하기 위해 펌핑 회로를 필요로 한다. 일부 예들에서, VDD 는 약 1.5 V 이거나, 훨씬 현저하게 적다.
단일 전원 전압으로부터 2개 이상의 더 높은 전압 레벨을 생성하는 하나의 기존의 방법은, 전압 레벨을 생성하기 위해 고정된 수의 스테이지를 갖는 차지 펌프 회로를 사용하는 것이다. 다른 전압 레벨은 단일 차지 펌프와 함께 분압기 (voltage divider) 네트워크를 사용하여 제공될 수 있다. 이러한 접근방식의 단점은, 전력이 분압기 네트워크에 대해 낭비된다는 것이다. 다른 단점은, 고정된 수의 스테이지를 사용하는 것이 다른 전원 전압을 수용하기 위해 하나의 전원 전압에서의 성능을 희생한다는 것일 수도 있다. 상기 언급한 단점들과 함께, 각 전원 전압은 동작 상태에 기초하여 상이한 전류 구동 능력을 가지며, 그것으로서, 당업자는 분배기-기반 전원 생성 접근방식이 플래시 메모리와 관련하여 적합하지 않을 수도 있다는 것을 이해할 것이다.
2개 이상의 전원 생성을 제공하는데 있어서 다른 접근방식은, 도 1 에 도시된 바와 같이 2개 이상의 펌핑 회로 중에 2개 이상의 전기 스위치의 사용을 통해서이고, 차지 펌프 (100) 의 도면은 복수의 스테이지 (104-107) 를 갖는다. 예시된 접근방식의 주목적이 동일한 출력부 (110) 로부터 2개 이상의 전압 레벨을 취하는 것이라는 것을 알 수 있을 수도 있다. 스위치 (112 및 114) 중 어느 것이 턴 온되는지를 제어함으로써, Vout 전압 레벨은, 펌프 스테이지 쌍 (104, 105) 으로부터 승압하는 전압이 쌍들의 직렬 커플링에 의해 펌프 스테이지 쌍 (106, 107) 으로부터 승압하는 전압에 가산되는지에 의존하여 변화될 수 있다. 또한, 출력 전류는 스위치 (112 및 114) 에 의해 변화될 수 있다. 특히, 스위치 (112 및 114) 모두가 턴 오프되면, 펌프 스테이지 쌍 (104, 105) 만이 출력부 (110) 를 통해 출력 전류를 소스한다. 스위치 (112) 가 오프되고 스위치 (114) 가 온되면, 펌프 스테이지 쌍들의 병렬 커플링이 존재하고, 펌프 스테이지 쌍 모두는 출력부 (110) 를 통해 출력 전류를 소스한다.
예를 들어, 플래시 메모리 디바이스와 같은 비휘발성 메모리 디바이스에서 도 1 의 접근방식을 적용하려 시도하는 순간을 고려한다. 출력부 (110) 에서의 Vout 이 플래시 메모리에서 2개 이상의 전원 레벨을 생성하기 위해 사용되는 경우에, 다른 장소에서 사용되는 2개의 다른 전압 레벨 사이에 공통 접속이 존재한다는 것이 직면하는 문제점이다. 예를 들어, Vpgm 및 Verase 전원 전압 레벨이 기판과 선택된 셀의 게이트 각각에 접속된다. 그래서, 단일 출력 (Vout) 으로부터의 전압 레벨을 전기적으로 스위치하기 위해, 임의의 스위치가 출력부 (110) 와 Vpgm 및 Verase 전압 노드들 사이에 위치되어야 한다. 이러한 스위치 제어는 스위치로부터의 임계 전압 손실없이 펌핑된 전력을 송신하기 위해 다른 로컬 승압을 요구한다. 따라서, 도 1 의 접근방식은 2개 이상의 전압 생성을 위한 신뢰가능한 솔루션이 아니다.
따라서, 플래시 메모리에서 2개 이상의 전압 레벨을 생성하는 개선된 방식에 대한 필요성이 산업계에 존재한다.
본 발명의 목적은 개선된 비휘발성 메모리 디바이스를 제공하는 것이다.
본 발명의 일 양태에 따르면, 디바이스내에서, 제 1 전압 레벨에서의 제 1 전압을 공급하도록 구성된 디바이스가 제공된다. 이 디바이스는, 데이터를 저장하는 비휘발성 메모리를 포함하는 제 1 섹션을 포함한다. 제 2 섹션은 적어도 제 1 및 제 2 펌핑 회로를 포함한다. 제 2 섹션은 주변 회로 섹션이다. 제 1 펌핑 회로는, 제 1 전압을 수신하고, 제 1 펌핑 회로의 출력부에서, 제 1 전압 레벨 보다 높은 제 2 전압 레벨에서의 제 2 전압을 생성한다. 제 2 전압은 비휘발성 메모리와 관련된 제 1 타입의 메모리 동작을 수행하기 위해 요구된다. 제 2 펌핑 회로는 제 2 전압 레벨 보다 높은 제 3 전압 레벨에서의 제 3 전압을 생성하기 위해 제 1 전압 보다 큰 전압으로부터 펌프 업 (pump up) 하도록 제 1 펌핑 회로를 협동적으로 이용하는 제 1 펌핑 회로 출력부에 커플링된 입력부를 갖는다. 제 3 전압은 비휘발성 메모리와 관련된 제 2 타입의 메모리 동작을 수행하기 위해 요구된다.
본 발명의 다른 양태에 따르면, 제 1 전압 레벨에서의 제 1 전압 보다 높은 전압을 생성하는 시스템이 제공된다. 이 시스템은, 제 1 체인의 종단에서 제 1 전압을 수신하고, 제 1 체인의 대향 종단에서, 제 1 전압 레벨 보다 높은 제 2 전압 레벨에서의 제 2 전압을 생성하는 트랜지스터들의 제 1 체인을 포함하는 제 1 차지 펌프 회로를 포함한다. 제 2 차지 펌프 회로는, 제 2 체인의 종단에서 제 3 전압 레벨에서의 제 3 전압을 수신하는 트랜지스터들의 제 2 체인을 포함한다. 제 3 전압 레벨은 제 2 전압 보다 작은 적어도 하나의 트랜지스터 임계 전압 (Vtn) 이다. 제 2 차지 펌프 회로는 제 2 체인의 대향 종단에서, 제 2 전압 레벨 보다 높은 제 4 전압 레벨에서의 제 4 전압을 생성하도록 구성된다. 레벨 시프터는 레벨-시프트된 전압을 출력하는 출력부를 갖는다. 스위치는 레벨 시프터의 출력부에 커플링된 제어 전극을 갖는다. 스위치는, 레벨-시프트된 전압에 기초하여, 제 1 차지 펌프 회로의 출력부가 제 2 차지 펌프 회로의 입력부에 연통되는지를 제어한다.
본 발명의 또 다른 양태에 따르면, 데이터를 저장하는 비휘발성 메모리를 포함하는 제 1 섹션을 가지며, 적어도 제 1 및 제 2 펌핑 회로를 포함하는 제 2 섹션을 또한 갖는 디바이스에서 전압을 생성하는 방법이 제공된다. 이 방법은, 디바이스내에서, 제 1 전압 레벨에서의 제 1 전압을 제 1 펌핑 회로에 공급하는 단계를 포함한다. 이 방법은 또한, 제 1 펌핑 회로의 출력부에서, 제 1 전압 레벨 보다 높은 제 2 전압 레벨에서의 제 2 전압을 생성하는 단계를 포함한다. 제 2 전압은 비휘발성 메모리와 관련된 제 1 타입의 메모리 동작을 수행하도록 요구된다. 이 방법은 또한, 제 2 펌핑 회로의 출력부에서, 제 1 전압 보다 큰 전압으로부터 펌프업하기 위해 제 1 펌핑 회로를 협동적으로 이용함으로써 제 3 전압을 생성하는 단계를 포함한다. 제 3 전압은 제 2 전압 레벨 보다 높은 제 3 전압 레벨에 있다. 제 3 전압은 비휘발성 메모리와 관련된 제 2 타입의 메모리 동작을 수행하도록 요구된다.
따라서, 개선된 비휘발성 메모리를 제공하였다.
이제, 예로써, 첨부한 도면을 참조할 것이다.
도 1 은 종래 기술에 따른 멀티-스테이지 차지 펌프의 블록도이다.
도 2a 및 도 2b 는 예시적인 실시형태에 따른 차지 펌프 시스템의 제 1 및 제 2 부분 각각의 블록도이다.
도 3 은 도 2a 및 도 2b 의 차지 펌프 시스템의 일부 예들에서 사용된 다수의 시스템 컴포넌트의 상세한 회로 구성도이다.
도 4 는 도 3 에 도시된 시스템 컴포넌트를 다시 도시하며, Vread 로부터 Vread7 을 생성하는 펌핑 회로를 또한 도시하는 상세한 회로 구성도이다.
도 5 는 도 2a 및 도 2b 에 도시된 시스템 블록의 일부의 다른 상세한 예를 도시하는 블록도이다.
도 6 은 차지 펌프 시스템의 제 2 부분의, 도 2b 의 블록도 보다 더욱 상세한 블록도이다.
도 7 은 차지 펌프 시스템의 제 1 부분의, 도 2a 의 블록도 보다 더욱 상세한 블록도이다.
도 8 내지 도 10 은 도 6 내지 도 7 에 도시된 차지 펌프 시스템의 예시적인 실시형태내에서 생성될 수도 있는 신호들에 대한 파형들의 예시적인 타이밍도이다.
도 11 은 예시적인 실시형태들에 따른 플래시 메모리의 블록도이다.
유사하거나 동일한 참조부호가 유사한 컴포넌트를 나타내기 위해 상이한 도면에 사용될 수도 있다.
여기에 사용된 특정한 용어들/표현들은 특정한 의미를 갖는다.
여기에 사용된 바와 같은 "전류 전달 전극" 은, 예를 들어, 전계 효과 트랜지스터 (FET) 의 드레인 또는 소스, 또는 접합형 트랜지스터 (BJT) 의 컬렉터 또는 이미터와 같은 전류를 전달하는 트랜지스터의 전극을 의미한다.
여기에 사용된 바와 같은 "제어 전극" 은, 예를 들어, FET 의 게이트, 또는 BJT 의 베이스와 같은 제어 기능을 갖는 트랜지스터의 전극을 의미한다.
플래시 메모리 디바이스의 주변 회로 영역은 단일 전원 전압으로부터 다수의 고전압 레벨을 생성하는 회로를 포함한다. 이들 고전압 레벨을 생성하기 위해, 당업자는 주변 회로 영역이, 각각이 고정된 수의 스테이지를 갖는 다수의 차지 펌프 회로를 통상적으로 포함한다는 것을 이해할 것이다.
이제 도 2a 를 참조하면, 예시적인 실시형태에 따른 차지 펌프 시스템의 제 1 부분 (200) 이 도시되어 있다. 예시된 차지 펌프 시스템의 부분 (200) 은 3개의 펌핑 회로 (205-207) (블록들상에서 내부를 가리키는 화살표에 의해 표시된 바와 같은 것들을 제어하는 오실레이터) 및 2개의 조정기 회로 (210-211) 를 포함한다. 이들 시스템 컴포넌트는 이후에 매우 상세히 설명될 것이지만, 지금은 기능성을 간단하게 다루기 위해, 펌핑 회로 (205) 가 전압 Vread 를 제공하고, 펌핑 회로 (206) 가 전압 Vread7 을 제공하며, 또한 펌핑 회로 (207) 가 전압 Vpass 를 제공한다는 것을 나타낸다. 또한, 조정기 회로 (210) 는 전압 Vread 를 조정하며, 조정기 회로 (211) 는 전압 Vpass 를 조정한다.
이제, 도 2b 로 가서, 상술한 차지 펌프 시스템의 제 2 부분 (250) 이 도시되어 있다. 본 논의의 편의를 위해, 제 2 부분 (250) 을 더 높은 전압을 제공하는 부분으로서 식별하며, 또한 제 1 부분 (200) 을 더 낮은 전압을 제공하는 부분으로서 유사하게 적합하게 하는 것이 유용할 수도 있다. 이것은, 예시된 제 2 부분 (250) 이, 적어도 일부 예들에서, 시스템의 제 1 부분에 의해 제공된 3개의 전압 보다 높은 전압인 전압 Vpgm 및 Verase 를 제공하기 때문이다. 일 예에서, Verase 는 약 20.0V 이고, Vpgm 은 대략 12.0V 내지 18.0V 의 범위에 있으며, 시스템의 제 1 부분에 의해 제공된 다른 3개의 전압은 Verase 및 Vpgm 보다 모두 낮다. 그러나, Verase 및 Vpgm 이 일 예로부터 다른 상이한 예들까지 변화할 수도 있다는 것을 이해할 것이다.
예시된 제 2 부분 (250) 은 2개의 펌핑 회로 (265-266) (블록들상에서 내부를 가리키는 화살표에 의해 표시된 바와 같은 것들을 제어하는 오실레이터) 및 2개의 조정기 회로 (270-271) 를 포함한다. 이들 시스템 컴포넌트는 이후에 매우 상세히 설명될 것이지만, 지금은 기능성을 간단하게 다루기 위해, 펌핑 회로 (265) 가 전압 Vpgm 를 제공하고, 펌핑 회로 (266) 가 전압 Verase 를 제공한다는 것을 나타낸다. 또한, 조정기 회로 (270) 는 전압 Vpgm 을 조정하며, 조정기 회로 (271) 는 전압 Verase 를 조정한다.
플래시 디바이스의 상이한 동작은 상이한 전압을 요구한다. 예를 들어, 페이지 판독 동작은 전압 Vread 및 Vread7 을 요구할 수도 있다. 도 2a 및 도 2b 의 차지 펌프 시스템에 대해, 이들 전압을 획득하는 것은, 펌핑 회로 (205 및 206) 를 제어하는 오실레이터의 활성을 의미한다. 다른 예로서, 페이지 프로그램 동작은 전압 Vpass 및 Vpgm 을 요구할 수도 있다. 도 2a 및 도 2b 의 차지 펌프 시스템에 대해, 이들 전압을 획득하는 것은, 펌핑 회로 (205, 207 및 265) 를 제어하는 오실레이터의 활성을 의미한다. 또 다른 예로서, 소거 동작은 전압 Verase 를 요구할 수도 있다. 도 2a 및 도 2b 의 차지 펌프 시스템에 대해, 이러한 전압을 획득하는 것은 펌핑 회로 (265 및 266) 를 제어하는 오실레이터의 활성을 의미한다.
도 2a 및 도 2b 의 예시적인 실시형태는, 메모리의 내부 전원이 동시에 생성되고 하나의 동작이 이슈될 때 동시에 사용될 필요가 없다는 플래시의 특징에 의존한다. 이것은 사용 펌핑 스테이지에 대한 미사용 펌핑 스테이지의 전기적 접속을 허용하여, 그 전기적 접속을 통해 더 높은 전압 레벨을 생성한다. 각 전압 레벨은 고유값을 가질 수도 있어서, 공통 접속, 공통 출력 포트 방식에서의 사용이 회피될 수도 있다.
예시된 예시적인 실시형태에 대해, Vread 및 Vpgm 의 전압 레벨은 페이지 프로그램 및 소거의 이슈된 플래시 메모리 동작에 악영향을 미치지 않고 상승될 수도 있다는 것을 이해할 것이다. 당업자가 이해하는 바와 같이, Vread 및 Vpgm 의 상승된 전압 레벨은 플래시 메모리의 디코딩 방식으로 인해 임의의 선택된 셀의 게이트에 송신되지 않는다.
이제, 예시적인 실시형태들에 따른 차지 펌프 시스템들을, 이하의 단순화된 회로 구성도의 설명을 통해 제한하지 않으면서 더욱 상세하게 논의할 것이다. 먼저 제공된 도 3 의 상세한 회로 구성도로 시작하면, 3개의 차지 펌프 시스템 컴포넌트가 도시되어 있다. 특히, 펌핑 회로 (302), 조정기 회로 (304) 및 오실레이터 회로 (308) 가 도시되어 있다. 일부 예들에서, 도 2a 및 도 2b 의 펌핑 회로 (205 및 265) 는 도시되어 있는 펌핑 회로 (302) 로서 구현된다. 또한, 이러한 예들에서, 도 2a 및 2b 의 조정기 회로 (210, 211 및 271) 는 도시되어 있는 조정기 회로 (304) 로서 구현된다.
여전히 도 3 을 참조하면, 예시된 펌핑 회로 (302) (때때로, Dickson 차지 펌프라 칭함) 는, 펌핑 회로 (302) 의 출력부에 전기적으로 접속된 트랜지스터들 (스위치들) 의 체인의 일 단에서의 FET 소스 (313), 및 VDD 와 FET 드레인 (314) 사이의 순방향 바이어스된 다이오드 구성에서의 NMOS 트랜지스터 (316) 의 소스 (315) 에 전기적으로 접속된 체인의 타단에서의 FET 드레인 (314) 과 함께 소스-드레인 체인된 복수의 NMOS 트랜지스터 (312) 를 포함한다. 예시된 펌핑 회로 (302) 는 또한, 제 1 수의 커패시터 (317) (예시된 예에서는 3개이지만, 다른 예들에서는 커패시터의 수는 어떤 다른 적합한 수일 수도 있다) 뿐만 아니라 제 2 동일한 수의 커패시터 (320) 를 포함한다. 발진 신호 (OSC) 가 버퍼 (326) 를 통해 커패시터 (317) 의 제 1 단자에 제공되며, 유사하게는, OSC 의 컴플리먼트 (complement) (/OSC) 가 버퍼 (328) 를 통해 커패시터 (320) 의 제 1 단자에 제공된다. 커패시터 (317 및 320) 의 다른 단자들 각각은 NMOS 트랜지스터 (312) 의 게이트들 중 다른 게이트에 접속된다.
동작중에, 스위치들의 체인에서의 스위치들 사이의 노드에서의 전압은, 각 펌핑 사이클 이후에 리셋되지 않아서, 평균 노드 전압 전위 (예를 들어, 스위치들의 체인에서의 하나의 스위치와 다음 스위치 사이의 노드의 전압) 은 스위치 체인의 입력부로부터 출력부까지 점진적으로 증가하여 전압 Vout 을 생성한다. 이러한 동작은 전압을 승산하기 위해 MOS 집적 회로에서 종종 사용되는 널리 공지된 "부트스트랩 (bootstrap)" 기술과 원칙적으로 유사하다.
이전에 언급한 바와 같이, 펌핑 회로 (302) 에 부가하여 조정기 회로 (304) 가 도 3 에 예시되어 있다. 전압 조정기는 그들 자체는 당업자에게 널리 공지되어 있으며, 상대적으로 큰 리플 성분을 갖는 전압을 입력으로서 수신함에도 불구하고, 가능한한 일정한 출력 전압을 제공하는 기능을 통상적으로 갖는다.
예시된 조정기 회로 (304) 는 하나의 op amp (340), 2개의 NMOS 트랜지스터 (342 및 346), 저항 엘리먼트 (350 및 354) 를 포함하는 제 1 분압기, 및 저항 엘리먼트 (358, 362 및 366) 를 포함하는 제 2 분압기를 포함한다. 제 1 분압기의 제 1 종단은 펌핑 회로 (302) 의 출력부에 전기적으로 접속된다. 제 1 분압기의 타단은 NMOS 트랜지스터 (342) 의 드레인에 전기적으로 접속된다. 노드 (370) 가 저항 엘리먼트들 (350 및 354) 사이에 있으며, 이들 저항 엘리먼트는 노드 (370) 를 통해 op amp (340) 의 반전 입력부에 전기적으로 접속되는 단자를 갖는다. 노드 (372) 가 저항 엘리먼트들 (358 및 362) 사이에 있으며, 이들 저항 엘리먼트는 노드 (372) 를 통해 op amp (340) 의 비반전 입력부에 전기적으로 접속되는 단자를 갖는다. NMOS 트랜지스터 (342 및 346) 에 관하여, 신호 (Op_en) 가 그들의 게이트 모두에 인가된다. Op_en 이 논리적 하이 (logical high) 일 때, NMOS 트랜지스터 (342 및 346) 는 턴 온되며, 조정기 회로 (304) 는 활성될 것이다. Op_en 이 논리적 로우 (logical low) 일 때, NMOS 트랜지스터 (342 및 346) 는 턴 오프되며, 조정기 회로 (304) 는 비활성될 것이다.
이전에 언급한 바와 같이, 조정기 회로 (304) 에 부가하여 오실레이터 (308) 가 도 3 에 예시되어 있다. 오실레이터는 그들 자체는 당업자에게 널리 공지되어 있으며, 논리적 로우와 논리적 하이 사이에서 주기적으로 발진하는 출력 신호를 제공하는 기능을 통상적으로 갖는다. 당업자는, 링 오실레이터라 일반적으로 칭하는 예시된 오실레이터 (308) 가 적어도 일부 예시적인 실시형태들에서 이용될 수도 있는 다수의 잠재적으로 적합한 오실레이터들 중 하나이다는 것을 이해할 것이다.
예시된 오실레이터 (308) 는 5개의 스테이지는 포함하는데, 이 중 마지막 4개는 인버터 (380) 를 각각 이용한다. 또한, 제 1 스테이지는 오실레이터 (308) 를 초기화하고 제어하는 NAND 게이트 (382) 를 포함한다. 출력 발진 신호 (OSC) 는 인버터 (386) 를 통해 반전되어 OSC 의 컴플리먼트 (/OSC) 를 제공한다.
이제, 도 4 를 참조한다. 도 3 에 도시된 예시적인 시스템 컴포넌트 구현이 도 2a 에 도시된 차지 펌프 시스템의 제 1 부분내에 어떻게 피팅될 수 있는지가 이러한 상세한 회로 구성도에 도시되어 있다. 특히, 여기서, 펌핑 회로 (302) 및 조정기 회로 (304) 는 Vread 펌핑 회로 (205) 및 Vread 조정기 회로 (210) 로서 각각 기능한다. 또한, 펌핑 회로 (302) 와 유사하지만 3개의 스테이지 대신에 2개의 스테이지를 갖는 펌핑 회로 (404) 가, 별개의 조정기에 의해 독립적으로 조정되는 Vread7 펌핑 회로 (206) 로서 기능한다.
따라서, 펌핑 회로 (302) 와 유사하게, 예시된 펌핑 회로 (404) 는 펌핑 회로 (404) 의 출력부에 전기적으로 접속된 스위치들의 체인의 일단에서의 FET 소스 (413), 및 NMOS 트랜지스터 (416) 의 소스 (415) 에 전기적으로 접속된 체인의 타단에서의 FET 드레인 (414) 과 함께 소스-드레인 체인된 복수의 NMOS 트랜지스터 (412) 를 포함한다. NMOS 트랜지스터 (416) 의 드레인 (418) 은 펌핑 회로 (302) 의 출력부에 전기적으로 접속된다. 예시된 예에서, 신호 (Pg_read), 레벨 시프터 (422) 및 NMOS 트랜지스터 (416) 는 PMOS 를 통해 VDD 로부터 또는 NMOS 를 통해 VSS 로부터의 어떠한 역 전압 강하를 방지하도록 기능한다. 레벨 시프터 (422) 에 관하여, NMOS 트랜지스터 (416) 의 게이트 (423) 에서 고 전압을 제공하기 위해 PMOS 의 소스 전압으로서 이전에 펌핑된 전압 레벨이 제공된다는 것이 이해될 것이다. NMOS 트랜지스터 (416) 는, PMOS 가 펌핑 회로에서 사용될 수 없을 때, PMOS 트랜지스터 대신에 사용된다. 이것은, 펌핑된 레벨이 VDD 보다 높아서, PMOS 가 턴 온되기 때문이다.
예시된 펌핑 회로 (404) 는 또한, 제 1 수의 커패시터 (427) (예시된 예에서는 2개이지만, 다른 예들에서는, 커패시터의 수는 어떤 다른 적합한 수일 수도 있다) 뿐만 아니라 제 2 동일한 수의 커패시터 (430) 를 포함한다. OSC_read 가 버퍼 (436) 를 통해 커패시터 (427) 의 제 1 단자에 제공되며, 유사하게는, OSC_read 의 컴플리먼트 (/OSC_read) 가 버퍼 (438) 를 통해 커패시터 (430) 의 제 1 단자에 제공된다. 커패시터 (427 및 430) 의 다른 단자들 각각은 NMOS 트랜지스터 (412) 의 게이트들 중 다른 게이트에 접속된다.
조정기 회로 (440) 가 도 4 에 또한 예시되어 있다. 예시된 예에 대해, Vread7 은 Vread 보다 2 NMOS Vtn 레벨 높으며, 조정기 회로 (440) 는 현재 설명되는 바와 같이 Vread7 을 그 레벨이 되게 한다. 먼저, 차지 펌핑 회로 (302) 의 출력부로부터 노드 (442) 까지, NMOS 트랜지스터 (416) 양단에 Vtn 전압 강하가 존재한다. 이것은 노드 (442) 에서의 전압 레벨을 Vread - Vtn 이 되게 한다. 다음으로, 노드 (446) 에서의 전압은, 조정기 (440) 가 직렬로 접속된 3개의 다이오드-구성 NMOS 트랜지스터를 포함하기 때문에, 노드 (442) 에서의 전압 보다 3 NMOS Vtn 레벨 높다. 따라서, 노드 (446) 에서의 전압인 Vread7 펌핑 회로의 전압 출력은 Vread - Vtn + 3Vtn 이며, 이것은 Vread 보다 2 NMOS Vtn 레벨 높은 것과 동일하다.
이제, 도 5 를 참조한다. 이러한 도면은, 도 3 및 4 에 도시된 예시적인 시스템 컴포넌트 구현이 차지 펌프 시스템의 나머지 (즉, 도 4 에 도시되지 않은 것) 에서 어떻게 다시 사용될 수도 있는지를 도시한다. 특히, 예시된 예는, 펌핑 회로 (404) 및 조정기 회로 (304) 가 Vpass 펌핑 회로 및 Vpass 조정기 회로로서 각각 이용될 수도 있다는 것을 도시한다. 예시된 예는 또한, 조정기 회로 (304) 가 Verase 조정기 회로로서 이용될 수도 있다는 것을 도시하지만, Verase 조정기 회로의 저항 엘리먼트는 예를 들어, Vpass 조정기 회로와 같은 차지 펌프 시스템의 다른 조정기 회로와는 상이한 저항값을 갖는다. 정확한 저항값이 실험없이 당업자에 의해 결정될 수 있으며, 조정되는 관련 고전압 레벨에 의존하여 변화할 수 있다는 것을 이해할 것이다.
예시된 예는 또한, 펌핑 회로 (404) 가 Verase 펌핑 회로로서 이용될 수도 있다는 것을 도시한다. Vpgm 펌핑 회로와 관련하여, 펌핑 회로 (302) 가 이용될 수도 있다.
여전히 도 5 를 참조하면, Vpgm 조정기 회로 (502) 는 조정기 (304) 와 유사하지만, 추가의 회로 (트리밍 제어 회로) (508) 를 포함한다. 조정기 회로 (502) 는, 그 값이 선택된 페이지의 셀 프로그램 상태 및 프로그램 사이클에 의존하는 Vpgm 전압의 가변 성질로 인해 이러한 추가의 회로를 포함한다.
Vpgm 전압은 16개 제어 신호 TRM_pgm<15:0> 을 사용하여 변화된다. 적어도 일부 예들에서, TRM_pgm<15:0> 중 하나만이 임의의 경우에 논리적 하이일 것이며, 나머지 15개 제어 신호는 논리적 로우일 것이다. TRM_pgm{15} 가 논리적 하이이면, NMOS 트랜지스터 (51215) 가 턴 온될 것이며, 모든 저항 (51615-5160) 이 단락될 것이다. 계속하여, TRM_pgm[14] 가 논리적 하이이면, NMOS 트랜지스터 (51214) 가 턴 온될 것이며, 저항 (51614-5160) 이 단락될 것이다 (다시 말해, 저항 (51615) 을 제외한 모든 저항). 아래의 표 1 은 TRM_pgm<15:0> 중 선택된 하나가 논리적 하이이고 나머지 제어 신호들이 논리적 로우일 때 저항 (51615-5160) 중 어느 것이 단락될 것인지를 리스트한다.
Figure pct00001
표 1 : TRM_pgm<15:0> 트리밍 제어
이제, 예시적인 실시형태에 따른 페이지 판독 동작에 대한 전압 레벨 (Vread 및 Vread7) 의 생성의 설명에 관하여 도 6 내지 도 8 을 참조할 것이다. 먼저, Vpgm 및 Verase 는 페이지 판독을 위해 요구되지 않으며, 따라서, 도 6 에 도시된 펌핑 회로 (265 및 266) 가 사용되지 않는다. 또한, Vpass 가 페이지 판독 동작을 위해 요구되지 않을 때, 펌핑 회로 (207) 도 사용되지 않는다. 후술하는 전압 레벨 Vread, Vread7 등의 생성에 관하여, 이 생성은 펌핑의 루프 동작, 및 전압 레벨의 조정에 기초하여 수행된다.
예시된 차지 펌프 시스템에서, 페이지 판독 동작에 대한 전압 레벨 (Vread 및 Vread7) 의 생성과 관련하여 활성되는 회로는 펌핑 회로 (205 및 206), 조정기 회로 (210), 오실레이터 회로 (702) 및 레벨 시프터 회로 (704) 를 포함한다. 또한, 신호 (Pg_read) 는 논리 하이일 것이다.
전압 레벨 (Vread 및 Vread7) 의 생성 동안, 조정기 회로 (210) 는 Vread 전압 레벨의 모니터링을 시작한다. 이제, 노드 (vct_rd) 가 논리적 하이이면, 오실레이터 (702) 가 인에이블되며, 노드 (vct_rd) 가 논리적 로우이면, 오실레이터 (702) 는 디스에이블된다. 따라서, Vread 가 Vread 조정기 회로에 의해 정의된 바와 같은 타겟 레벨에 도달하지 못하면, 노드 (vct_rd) 는 논리적 하이가 되며, 이것은 오실레이터 (702) 를 인에이블시켜 2개의 출력 발진 신호 (오실레이터 (702) 가 디스에이블될 때 논리적 하이 및 논리적 로우로 각각 고정되는 OSC_read 및 /OSC_read) 를 생성한다. 지금 설명하는 예시적인 실시형태의 전압 생성 동안 OSC_read 및 /OSC_read 에 대한 신호 트랜지션이 도 8 의 타이밍도에 예시된다. 이 타이밍도로부터 알 수 있는 바와 같이, Vread 및 Vread7 펌핑 회로는, OSC_read 및 /OSC_read 가 논리적 로우와 논리적 하이 사이에서 발진할 때, 그 생성된 전압을 증가시키도록 동작한다.
일 예에서, Vread 는 약 5.5V 의 전압 레벨로 조정된다. 다른 예들에서, Vread 는 어떤 다른 적합한 전압으로 조정될 수도 있다. 이전에 언급한 바와 같이, Vread7 은 Vread 보다 2 NMOS Vtn 레벨 높다. 또한, 당업자가 이해하는 바와 같이, Vread7 은 NMOS 스위치 임계 전압 강하로 인한 Vread 전압 레벨의 손실없이 워드 라인으로 Vread 를 전송하기 위해 사용된다.
이제, 예시적인 실시형태에 따른 페이지 프로그램 동작에 대한 전압 레벨 (Vpgm 및 Vpass) 의 생성의 설명과 관련하여 도 6, 도 7 및 도 9 를 참조한다. 먼저, Vread7 및 Verase 는 페이지 프로그램 동작을 위해 요구되지 않으며, 따라서, 도 7 및 도 6 에 각각 도시된 펌핑 회로 (206 및 266) 가 사용되지 않는다. 또한, Vpgm 에 관하여, 그것의 전압 레벨은 당업자가 이해하는 바와 같이 선택된 페이지의 프로그램 상태에 의존하여 변화된다. 따라서, 상술한 바와 같이 TRM_pgm<15:0> 신호에 의해 제어되는 가변 레벨을 갖는다.
이제, Vpass 전압에 관하여, 일 예에서, 이것은 약 7.0V 이다. 다른 예들에서, Vpass 는 어떤 다른 적합한 전압일 수도 있다. Vread 펌핑 회로 (205) 는 Vread 조정기 (210) 를 인에이블하지 않고 Vpass 를 생성하는데 사용되며, 펌핑된 전압 레벨 (Vread - Vtn) 은 Vpass 펌핑 회로 (207) 에 대한 소스 전압 레벨로서 사용된다.
따라서, 2개 이상의 고전압의 생성과 관련하여 펌핑 회로, 현재 설명하는 예에서의 Vread 펌핑 회로 (205) 의 공유 사용이 존재한다. 적어도 일부 예들에서, 공유 펌핑 동작은, ⅰ) 펌핑 회로의 더 양호한 효율, 및 ⅱ) 펌핑 회로의 면적 감소를 통한 칩 사이즈의 소형화를 달성할 수도 있다. 또한, 당업자는, Vread 가 디코딩 블록에 대해 생성되고 송신되지만, 이것은 열 (row) 메모리 블록의 디코딩 동작에 관하여 페이지 프로그램 동작에 영향을 미치지 않고 수행될 수 있다는 것을 이해할 것이다.
Vpass 조정기 (211) 의 출력 노드에서의 전압인 Vct_ps 가 Vpass 의 레벨에 의해 독립적으로 제어된다는 것을 이해할 것이다. Vct_ps 가 논리적 하이일 때, 오실레이터 (708) 는 인에이블되어, 출력 발진 신호 (OSC_pass 및 /OSC_pass) 를 생성한다. 반대로, Vct_ps 가 논리적 로우일 때, 오실레이터 (708) 는 디스에이블되며, OSC_pass 및 /OSC_pass 는 논리적 하이 및 논리적 로우로 각각 고정된다.
또한, Vpgm 조정기 (270) 의 출력 노드에서의 전압인 Vct_pg 가 Vpgm 의 레벨에 의해 독립적으로 제어된다는 것을 이해할 것이다. Vct_pg 가 논리적 하이일 때, 오실레이터 (602) 는 인에이블되어, 출력 발진 신호 (OSC_pgm 및 /OSC_pgm) 를 생성한다. 반대로, Vct_pg 가 논리적 로우일 때, 오실레이터 (602) 는 디스에이블되며, OSC_pgm 및 /OSC_pgm 은 논리적 하이 및 논리적 로우로 각각 고정된다.
도 9 의 타이밍도로부터 알 수 있는 바와 같이, Vpass 펌핑 회로는 OSC_pass 및 /OSC_pass 가 논리적 로우와 논리적 하이 사이에서 발진할 때 생성된 전압을 증가시키도록 동작하며, 또한, Vpgm 펌핑 회로는 OSC_pgm 및 /OSC_pgm 이 논리적 로우와 논리적 하이 사이에서 발진할 때 생성된 전압을 증가시키도록 동작한다.
이제, 예시적인 실시형태에 따른 소거 동작에 대한 전압 레벨 (Verase 및 Vpgm) 의 생성의 설명과 관련하여 도 6, 도 7 및 도 10 을 참조한다. 먼저, Vread, Vread7 및 Vpass 는 소거 동작을 위해 요구되지 않으며, 따라서, 도 7 에 도시된 펌핑 회로 (205-207) 가 사용되지 않는다.
이제, Verase 전압에 관하여, Vpgm 펌핑 회로 (265) 가 Vpgm 조정기 (270) 를 인에이블하지 않고 Verase 를 생성하는데 사용되며, 펌핑된 전압 레벨 (Vpgm - Vtn) 이 Verase 펌핑 회로 (266) 에 대한 소스 전압 레벨로서 사용된다. Verase 전압과 관련된 소거 동작이 수행될 때, Vpgm 은 가능한 전압 값들의 범위를 갖는 임의의 고정값으로 설정될 수도 있다. 적어도 하나의 예에서, 고정값은 12.0V 와 18.0V 사이이다.
따라서, 2개 이상의 고전압의 생성과 관련하여 펌핑 회로, 지금 설명하는 예에서의 Vpgm 펌핑 회로 (265) 의 공유 사용이 존재한다. 적어도 일부 예들에서, 공유 펌핑 동작은, ⅰ) 펌핑 회로의 더 양호한 효율, 및 ⅱ) 펌핑 회로의 면적 감소를 통한 칩 사이즈의 소형화를 달성할 수도 있다. 또한, 당업자는, Vpgm 이 디코딩 블록에 대해 생성되고 송신되지만, 이것은 관련된 열 디코딩 로직 블록에 관하여 페이지 프로그램 동작에 영향을 미치지 않고 수행될 수 있다는 것을 이해할 것이다.
Verase 조정기 (271) 의 출력 노드에서의 전압인 Vct_es 가 Verase 의 레벨에 의해 독립적으로 제어된다는 것을 이해할 것이다. Vct_es 가 논리적 하이일 때, 오실레이터 (608) 는 인에이블되며, 출력 발진 신호 (OSC_erase 및 /OSC_erase) 를 생성한다. 반대로, Vct_es 가 논리적 로우일 때, 오실레이터 (608) 는 디스에이블되며, OSC_erase 및 /OSC_erase 는 논리적 하이 및 논리적 로우로 각각 고정된다. 도 10 의 타미밍도로부터 알 수 있는 바와 같이, Verase 펌핑 회로는 OSC_erase 및 /OSC_erase 가 논리적 로우와 논리적 하이 사이에서 발진할 때 생성된 전압을 증가시키도록 동작한다.
일부 예시적인 실시형태들에서, 차지 펌프 시스템의 부분 또는 부분들에서의 다수의 유사하거나 동일한 펌핑 회로가 병렬로 접속되어 구동 능력을 증가시킨다. 이것은 예를 들어, 관련된 전압 생성(들)에 대해 충족될 고전류 요건을 용이하게 할 수도 있다.
개선된 비휘발성 메모리 디바이스의 제공에 부가하여, 편의상, 본 발명은 개선된 메모리 시스템을 제공할 수도 있다. 도 11 은, 상술한 예시적인 실시형태들에 따른 차지 펌프 시스템을 포함하는 메모리 디바이스 (1104) 를 포함하는 메모리 시스템 (1100) 을 예시한다. 편의를 위해, 오직 하나의 메모리 디바이스 (1104) 만이 도시되어 있지만, 일부 예들에서는, 메모리 시스템 (1100) 은 메모리 디바이스 (1104) 와 유사할 수도 있는 복수의 메모리 디바이스, 일부 디바이스 또는 모든 디바이스를 포함할 것이다.
메모리 디바이스 (1104) 는 차지 펌프 시스템이 발견될 수 있는 주변 회로 영역 또는 섹션 (1108) 을 포함한다. 메모리 디바이스 (1104) 는 또한, 데이터를 저장하는 메모리 셀들의 어레이를 포함하는 플래시 메모리 (1112) 를 포함한다. 플래시 메모리 (1112) 는 주변 회로 영역 (1108) 과 동일한 메모리 디바이스 (1104) 의 섹션에 있지 않다. 메모리 제어기 (1120) 는 당업자가 이해하는 바와 같이, 커맨드들을 플래시 메모리 (1112) 로 통신하며, 메모리 시스템 (1100) 내에 다른 기능들을 갖는다.
예시적인 실시형태들의 이전의 상세한 설명에 설명된 다양한 회로들 및 회로 컴포넌트들은, 전자 신호들에 대한 기지의 동작들을 수행하는 타입으로 고려될 수 있다. 당업자는, 등가물로서 인식되는 대안의 회로들 또는 회로 컴포넌트들의 지식을 갖는데, 그 이유는, 이들이 신호들에 대해 동일한 동작들을 제공하기 때문이다.
또한, 회로 구성도가 여기에 제공되고 설명되는 일부 경우에서, 예시적인 실시형태들을 이해하는 것과 충분하게 관련되지 않은 특정한 상세는, 여기에 개시된 본 발명의 특징들을 불명료하게 하지 않기 위해 생략되었을 수도 있다.
설명된 실시형태들의 특정한 적응 및 변형이 수행될 수 있다. 따라서, 상기 논의한 실시형태들은 제한이 아닌 예시적인 것으로 고려된다.

Claims (32)

  1. 디바이스내에서, 제 1 전압 레벨에서의 제 1 전압을 공급하도록 구성된 디바이스로서,
    데이터를 저장하는 비휘발성 메모리를 포함하는 제 1 섹션; 및
    적어도 제 1 펌핑 회로와 제 2 펌핑 회로를 포함하며, 주변 회로 섹션인 제 2 섹션을 포함하며,
    상기 제 1 펌핑 회로는 상기 제 1 전압을 수신하며, 상기 제 1 펌핑 회로의 출력부에서, 상기 제 1 전압 레벨 보다 높은 제 2 전압 레벨에서의 제 2 전압을 생성하며, 상기 제 2 전압은 상기 비휘발성 메모리와 관련된 제 1 타입의 메모리 동작을 수행하도록 요구되며,
    상기 제 2 펌핑 회로는 상기 제 2 전압 레벨 보다 높은 제 3 전압 레벨에서의 제 3 전압을 생성하기 위해 상기 제 1 전압 보다 큰 전압으로부터 펌프 업 (pump up) 하도록 상기 제 1 펌핑 회로를 협동적으로 이용하는 제 1 펌핑 회로 출력부에 커플링된 입력부를 가지며, 상기 제 3 전압은 상기 비휘발성 메모리와 관련된 제 2 타입의 메모리 동작을 수행하도록 요구되는, 제 1 전압을 공급하도록 구성된 디바이스.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리는 플래시 메모리를 포함하는, 제 1 전압을 공급하도록 구성된 디바이스.
  3. 제 2 항에 있어서,
    상기 플래시 메모리는 메모리 셀들의 어레이를 포함하는, 제 1 전압을 공급하도록 구성된 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 펌핑 회로는, 상기 제 2 전압 레벨 보다 작은 하나의 트랜지스터 임계 전압 (Vtn) 으로부터 펌프 업하는, 제 1 전압을 공급하도록 구성된 디바이스.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 타입의 메모리 동작은 판독 동작이며, 상기 제 2 타입의 메모리 동작은 프로그램 동작인, 제 1 전압을 공급하도록 구성된 디바이스.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 타입의 메모리 동작은 프로그램 동작을 포함하며, 상기 제 2 타입의 메모리 동작은 소거 동작을 포함하는, 제 1 전압을 공급하도록 구성된 디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 2 섹션은 제 1 조정기 회로와 제 2 조정기 회로를 더 포함하며, 상기 제 1 조정기 회로는 상기 제 1 펌핑 회로 출력부에 커플링되며, 상기 제 2 조정기 회로는 상기 제 2 펌핑 회로의 출력부에 커플링되는, 제 1 전압을 공급하도록 구성된 디바이스.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 섹션은 제 1 조정기 회로와 제 2 조정기 회로를 더 포함하며, 상기 제 1 조정기 회로는 상기 제 1 펌핑 회로 출력부에 커플링되고, 상기 제 2 조정기 회로는 상기 제 2 펌핑 회로의 출력부에 커플링되며, 상기 제 1 조정기 회로는 연산 증폭기 및 적어도 2개의 분압기 (voltage divider) 를 포함하는, 제 1 전압을 공급하도록 구성된 디바이스.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 펌핑 회로와 상기 제 2 펌핑 회로 중 적어도 하나는, 수신된 발진 신호가 논리적 로우 (logical low) 와 논리적 하이 (logical high) 사이에서 발진할 때 생성되는 전압을 증가시키도록 구성되는, 제 1 전압을 공급하도록 구성된 디바이스.
  10. 제 1 전압 레벨에서의 제 1 전압 보다 높은 전압들을 생성하는 시스템으로서,
    트랜지스터들의 제 1 체인의 종단에서 제 1 전압을 수신하며, 상기 제 1 체인의 대향 종단에서, 상기 제 1 전압 레벨 보다 높은 제 2 전압 레벨에서의 제 2 전압을 생성하는 상기 트랜지스터들의 제 1 체인을 포함하는 제 1 차지 펌프 회로;
    트랜지스터들의 제 2 체인의 종단에서 제 3 전압 레벨에서의 제 3 전압을 수신하는 상기 트랜지스터들의 제 2 체인을 포함하는 제 2 차지 펌프 회로로서, 상기 제 3 전압 레벨은 상기 제 2 전압 보다 작은 적어도 하나의 트랜지스터 임계 전압 (Vtn) 이고, 상기 제 2 차지 펌프 회로는 상기 제 2 체인의 대향 종단에서, 상기 제 2 전압 레벨 보다 높은 제 4 전압 레벨에서의 제 4 전압을 생성하도록 구성된, 상기 제 2 차지 펌프 회로;
    레벨-시프트된 전압을 출력하는 출력부를 갖는 레벨 시프터; 및
    상기 레벨 시프터의 상기 출력부에 커플링된 제어 단자를 가지며, 상기 레벨-시프트된 전압에 기초하여, 상기 제 1 차지 펌프 회로의 출력부가 상기 제 2 차지 펌프 회로의 입력부에 연통되는지를 제어하는 스위치를 포함하는, 제 1 전압 보다 높은 전압들을 생성하는 시스템.
  11. 제 10 항에 있어서,
    상기 스위치는, 제 1 전류 전달 전극 및 제 2 전류 전달 전극을 갖는 트랜지스터를 포함하고, 상기 제 1 전류 전달 전극은 상기 제 1 체인의 상기 대향 종단과 전기적으로 연통하며, 상기 제 2 전류 전달 전극은 상기 제 2 체인의 상기 종단과 전기적으로 연통하는, 제 1 전압 보다 높은 전압들을 생성하는 시스템.
  12. 제 11 항에 있어서,
    제 1 조정기 회로 및 제 2 조정기 회로를 더 포함하고, 상기 제 1 조정기 회로는 상기 제 1 체인의 상기 대향 종단에 커플링되며, 상기 제 2 조정기 회로는 상기 제 2 체인의 상기 대향 종단에 커플링되는, 제 1 전압 보다 높은 전압들을 생성하는 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 조정기 회로는 연산 증폭기 및 2개의 분압기를 포함하는, 제 1 전압 보다 높은 전압들을 생성하는 시스템.
  14. 제 12 항에 있어서,
    상기 제 1 조정기 회로는 트리밍 제어 회로를 포함하는, 제 1 전압 보다 높은 전압들을 생성하는 시스템.
  15. 데이터를 저장하는 비휘발성 메모리를 포함하는 제 1 섹션을 가지며, 적어도 제 1 펌핑 회로와 제 2 펌핑 회로를 포함하는 제 2 섹션을 또한 갖는 디바이스에서 전압들을 생성하는 방법으로서,
    상기 디바이스내에서, 상기 제 1 펌핑 회로에 제 1 전압 레벨에서의 제 1 전압을 공급하는 단계;
    상기 제 1 펌핑 회로의 출력부에서, 상기 제 1 전압 레벨 보다 높은 제 2 전압 레벨에서의 제 2 전압을 생성하는 단계로서, 상기 제 2 전압은 상기 비휘발성 메모리와 관련된 제 1 타입의 메모리 동작을 수행하도록 요구되는, 상기 제 2 전압을 생성하는 단계; 및
    상기 제 2 펌핑 회로의 출력부에서, 상기 제 1 전압 보다 큰 전압으로부터 펌프 업하기 위해 상기 제 1 펌핑 회로를 협동적으로 이용함으로써 상기 제 2 전압 레벨 보다 높은 제 3 전압 레벨에서의 제 3 전압을 생성하는 단계로서, 상기 제 3 전압은 상기 비휘발성 메모리와 관련된 제 2 타입의 메모리 동작을 수행하도록 요구되는, 상기 제 3 전압을 생성하는 단계를 포함하는, 전압들을 생성하는 방법.
  16. 제 15 항에 있어서,
    상기 비휘발성 메모리는 플래시 메모리인, 전압들을 생성하는 방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 제 1 타입의 메모리 동작은 프로그램 동작을 포함하는, 전압들을 생성하는 방법.
  18. 제 17 항에 있어서,
    상기 프로그램 동작을 수행하는 단계를 더 포함하는, 전압들을 생성하는 방법.
  19. 제 15 항 또는 제 16 항에 있어서,
    상기 제 2 타입의 메모리 동작은 소거 동작을 포함하는, 전압들을 생성하는 방법.
  20. 제 19 항에 있어서,
    상기 소거 동작을 수행하는 단계를 더 포함하는, 전압들을 생성하는 방법.
  21. 제 15 항 또는 제 16 항에 있어서,
    상기 제 1 전압은 VDD 인, 전압들을 생성하는 방법.
  22. 제 15 항 또는 제 16 항에 있어서,
    상기 제 2 전압과 상기 제 1 전압 보다 큰 상기 전압 사이에는 적어도 하나의 트랜지스터 임계 전압 (Vtn) 차이가 존재하는, 전압들을 생성하는 방법.
  23. 메모리 제어기; 및
    메모리 디바이스내에서, 제 1 전압 레벨에서의 제 1 전압을 공급하도록 구성된 적어도 하나의 메모리 디바이스로서, 상기 메모리 제어기는 상기 메모리 디바이스와 통신하는, 상기 적어도 하나의 메모리 디바이스를 포함하며,
    상기 메모리 디바이스는,
    상기 메모리 제어기로부터 상기 메모리 디바이스에 의해 수신된 데이터를 저장하는 비휘발성 메모리를 포함하는 제 1 섹션; 및
    적어도 제 1 펌핑 회로와 제 2 펌핑 회로를 포함하며, 주변 회로 섹션인 제 2 섹션을 포함하고,
    상기 제 1 펌핑 회로는 상기 제 1 전압을 수신하며, 상기 제 1 펌핑 회로의 출력부에서, 상기 제 1 전압 레벨 보다 높은 제 2 전압 레벨에서의 제 2 전압을 생성하고, 상기 제 2 전압은 상기 비휘발성 메모리와 관련된 제 1 타입의 메모리 동작을 수행하도록 요구되며,
    상기 제 2 펌핑 회로는 상기 제 2 전압 레벨 보다 높은 제 3 전압 레벨에서의 제 3 전압을 생성하기 위해 상기 제 1 전압 보다 큰 전압으로부터 펌프 업하도록 상기 제 1 펌핑 회로를 협동적으로 이용하는 제 1 펌핑 회로 출력부에 커플링된 입력부를 가지며, 상기 제 3 전압은 상기 비휘발성 메모리와 관련된 제 2 타입의 메모리 동작을 수행하도록 요구되는, 장치.
  24. 제 23 항에 있어서,
    상기 비휘발성 메모리는 플래시 메모리를 포함하는, 장치.
  25. 제 24 항에 있어서,
    상기 플래시 메모리는 메모리 셀들의 어레이를 포함하는, 장치.
  26. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 제 2 펌핑 회로는 상기 제 2 전압 레벨 보다 작은 하나의 트랜지스터 임계 전압 (Vtn) 으로부터 펌프 업하는, 장치.
  27. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 제 1 타입의 메모리 동작은 판독 동작이며, 상기 제 2 타입의 메모리 동작은 프로그램 동작인, 장치.
  28. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 제 1 타입의 메모리 동작은 프로그램 동작을 포함하며, 상기 제 2 타입의 메모리 동작은 소거 동작을 포함하는, 장치.
  29. 제 23 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 2 섹션은 제 1 조정기 회로와 제 2 조정기 회로를 더 포함하고, 상기 제 1 조정기 회로는 상기 제 1 펌핑 회로 출력부에 커플링되며, 상기 제 2 조정기 회로는 상기 제 2 펌핑 회로의 출력부에 커플링되는, 장치.
  30. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 제 2 섹션은 제 1 조정기 회로와 제 2 조정기 회로를 더 포함하고, 상기 제 1 조정기 회로는 상기 제 1 펌핑 회로 출력부에 커플링되고, 상기 제 2 조정기 회로는 상기 제 2 펌핑 회로의 출력부에 커플링되며, 상기 제 1 조정기 회로는 연산 증폭기 및 적어도 2개의 분압기를 포함하는, 장치.
  31. 제 23 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 제 1 펌핑 회로와 상기 제 2 펌핑 회로 중 적어도 하나는, 수신된 발진 신호가 논리적 로우와 논리적 하이 사이에서 발진할 때 생성되는 전압을 증가시키도록 구성되는, 장치.
  32. 반도체 칩내에서, 제 1 펌핑 수단에 제 1 전압 레벨에서의 제 1 전압을 공급하는 수단;
    상기 제 1 펌핑 수단의 출력부에서, 상기 제 1 전압 레벨 보다 높은 제 2 전압 레벨에서의 제 2 전압을 생성하는 제 1 생성 수단으로서, 상기 제 2 전압은 상기 반도체 칩의 비휘발성 메모리와 관련된 제 1 타입의 메모리 동작을 수행하도록 요구되는, 상기 제 1 생성 수단; 및
    제 2 펌핑 수단의 출력부에서, 상기 제 1 전압 보다 큰 전압으로부터 펌프 업하기 위해 상기 제 1 펌핑 수단을 협동적으로 이용함으로써 상기 제 2 전압 레벨 보다 높은 제 3 전압 레벨에서의 제 3 전압을 생성하는 제 2 생성 수단으로서, 상기 제 3 전압은 상기 비휘발성 메모리와 관련된 제 2 타입의 메모리 동작을 수행하도록 요구되는, 상기 제 2 생성 수단을 포함하는, 장치.
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