JP2003022686A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部電位の昇圧速度が速く、かつ消費電力を
抑えることが可能な昇圧回路を含む半導体集積回路装置
を提供する。 【解決手段】 補助昇圧回路５０１に入力される昇圧段
増加指示信号ＶＷＷＰ１がＬレベルのときは補助昇圧回
路５０１内のトランジスタＱＰ５５がオンされ、トラン
ジスタＱＰ５６およびＱＰ５７はオフされる。よって、
補助昇圧回路５０１内の３つの昇圧段Ｂ１〜Ｂ３が供給
電位ＶＷＤＰを昇圧する。一方、昇圧段増加指示信号Ｖ
ＷＷＰ１がＨレベルのときは、補助昇圧回路５０１内の
４つの昇圧段Ｂ１〜Ｂ４が供給電位ＶＷＤＰを昇圧す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、さらに詳しくは、内部電位レベルを昇圧する
昇圧回路を含む半導体集積回路装置に関する。

【０００２】

【従来の技術】図１８は従来の半導体集積回路装置内の
高電圧発生回路の構成を示す概略ブロック図である。

【０００３】図１８を参照して、高電圧発生回路１０
は、主チャージポンプ回路１１と、補助チャージポンプ
回路１２と、主チャージポンプ用リミッタ回路１３と、
補助チャージポンプ用リミッタ回路１４とを含む。

【０００４】補助チャージポンプ回路１２は、外部電源
電位ｅｘｔ．Ｖｃｃを昇圧し、昇圧した電位を供給電位
ＶＷＤＰとして主チャージポンプへ出力する。

【０００５】主チャージポンプ１１は供給電位ＶＷＤＰ
を受け、供給電位ＶＷＤＰをさらに昇圧して昇圧電位Ｖ
ＰＰとして出力する。昇圧電位ＶＰＰは半導体集積回路
装置内の各内部回路へ供給される。

【０００６】補助チャージポンプ用リミッタ回路１４
は、差動増幅回路を含み、供給電位ＶＷＤＰが所定の電
位レベルに達したか否かを判定し、その結果を判定信号
ＣＰＷ０として出力する。同様に、主チャージポンプ用
リミッタ回路１３は、昇圧電位ＶＰＰが所定の電位レベ
ルに達したか否かを判定し、その結果を判定信号ＣＰＷ
Ｗとして出力する。なお、昇圧電位ＶＰＰが所定の電位
レベルに達していないときは、判定信号ＣＰＷＷはＨレ
ベルとして出力される。また、昇圧電位ＶＰＰｇた所定
の電位レベルに達したときは、判定信号ＣＰＷＷはＬレ
ベルとして出力される。

【０００７】主チャージポンプ回路１１はクロック発生
回路１５から出力された内部クロック信号ｉｎｔ．ＣＬ
Ｋ２を受け、昇圧動作を実施する。また、補助チャージ
ポンプ回路１２はクロック発生回路１５から出力された
内部クロック信号ｉｎｔ．ＣＬＫ１を受け、昇圧動作を
実施する。

【０００８】クロック発生回路１５は、外部から入力さ
れる外部クロック信号ｅｘｔ．ＣＬＫを受け、内部クロ
ック信号ｉｎｔ．ＣＬＫ１およびｉｎｔ．ＣＬＫ２を出
力する。

【０００９】

【発明が解決しようとする課題】いま、図１８に示した
高電圧発生回路１０で書込電圧を発生させる場合、主チ
ャージポンプ回路１１は補助チャージポンプ回路１２か
ら出力された供給電位ＶＷＤＰを電源として使用し、昇
圧電位ＶＰＰの電位レベルを昇圧する。

【００１０】このとき、書込速度を速くするためには、
昇圧電位ＶＰＰの昇圧速度を速くする必要がある。

【００１１】また、昇圧電位ＶＰＰの電位レベルは時間
の経過とともに上昇するが、昇圧電位ＶＰＰが書込動作
を行うのに十分な電位レベルとなった後も、補助チャー
ジポンプ回路１２は動作し続ける。そのため、消費電力
が多いという問題点がある。

【００１２】この発明は、内部電位の昇圧速度が速く、
かつ消費電力を抑えることが可能な昇圧回路を含む半導
体集積回路装置を提供することである。

【００１３】

【課題を解決するための手段】この発明による半導体集
積回路装置は、内部電位レベルを昇圧する昇圧手段を有
する半導体集積回路装置であって、昇圧手段は、内部電
位レベルを昇圧する第１の昇圧回路と、第１の昇圧回路
へ供給する供給電位レベルを昇圧する第２の昇圧回路と
を含み、第２の昇圧回路は、供給電位レベルを昇圧する
ための複数の昇圧段と、動作させる昇圧段の数を変更す
る昇圧制御手段とを含む。

【００１４】これにより、第２の昇圧回路内で動作させ
る昇圧段を増加させることで、第１の昇圧回路は内部電
位レベルの昇圧速度を速くすることができる。

【００１５】また、第２の昇圧回路内で動作をさせる昇
圧段を減少することで、消費電力が低減する。

【００１６】好ましくは、昇圧制御手段は、第１の昇圧
回路が活性化した後所定の時間経過後に、動作させる昇
圧段の数を変更する。

【００１７】好ましくは、昇圧制御手段は、タイマー回
路を含み、タイマー回路は、昇圧手段の活性化信号を受
信後、時間の測定を行う。

【００１８】これにより、内部電位レベルの昇圧時間に
より第２の昇圧回路内で動作をさせる昇圧段を減少する
ことで、消費電力が低減する。

【００１９】好ましくはさらに、半導体集積回路装置
は、昇圧手段により昇圧された内部電位レベルが所定の
電位レベルとなっているか否かを判定する判定手段を含
み、昇圧制御手段は、判定手段の判定結果に応答して、
動作させる昇圧段の数を変更する。

【００２０】これにより、内部電位レベルが所定の電位
レベルとなったとき、第２の昇圧回路内で動作をさせる
昇圧段を減少することで、消費電力が低減する。

【００２１】この発明による半導体集積回路装置は、内
部電位レベルを昇圧させる昇圧手段と、昇圧手段により
昇圧された内部電位レベルが所定の電位レベルとなって
いるか否かを判定する判定手段と、外部信号を受け、内
部クロック信号を発生するクロック発生手段とを含み、
内部電位レベルが所定の電位レベルになっていると判定
手段が判定したときに、クロック発生手段は内部クロッ
ク信号の発生を停止する。

【００２２】これにより、消費電力の低減が可能とな
る。好ましくは、半導体集積回路装置は、複数の昇圧手
段と、各昇圧手段ごとに設置された複数の判定手段とを
含み、各昇圧手段で昇圧された電位レベルが所定の電位
レベルになっていると各判定手段のすべてが判定したと
きに、クロック発生手段は内部クロック信号の発生を停
止する。

【００２３】これにより、複数の昇圧手段により昇圧さ
れた電位レベルすべてが所定の電位レベルに達しないと
きは、クロック発生手段は動作を行う。

【００２４】好ましくは、クロック発生手段は、外部信
号により生成される活性化信号を受けて動作を開始し、
各昇圧手段で昇圧された電位レベルが所定の電位レベル
になっていると各判定手段のすべてが判定したときに、
活性化信号を無効化する。

【００２５】これにより、活性化信号自体を無効とする
ことで、クロック発生手段の動作を停止する。

【００２６】好ましくは、クロック発生手段は、クロッ
ク信号の周波数を変更する複数のクロック分周手段を含
み、同じ周波数のクロック信号を受ける複数の昇圧手段
で昇圧された電位レベルがすべて所定の電位レベルにな
ったときに、クロック分周手段は活性化信号を無効化す
る。

【００２７】これにより、同じ周波数のクロック信号を
受ける昇圧手段群ごとにクロック信号を停止することが
できる。

【００２８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳しく説明する。なお、図中同一ま
たは相当部分には同一符号を付して同じ説明は繰り返さ
ない。

【００２９】［実施の形態１］図１はこの発明の実施の
形態１における半導体集積回路装置の構成を示した概略
ブロック図である。

【００３０】図１を参照して、半導体集積回路装置１
は、メモリセルアレイ２０と、Ｘデコーダ２１と、Ｙデ
コーダ２２と、データレジスタ２３と、Ｙゲート２４
と、Ｘアドレスバッファ２５と、書込データ入力ドライ
バ２６と、読出データ出力アンプ２７と、データ出力バ
ッファ２９と、アドレス／データ入力バッファ３０とを
含む。

【００３１】メモリセルアレイ２０は、それぞれが１ビ
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは、行アドレスおよび列アドレスによって決定
される所定のアドレスに配置される。メモリセルアレイ
２０はさらに、各行に対応して設けられたワード線ＷＬ
と、各列に対応して設けられたビット線対ＢＬおよび／
ＢＬとを含む。１個のメモリセルＭＣは、２本のビット
線ＢＬ，／ＢＬと、これに直行する１本のワード線ＷＬ
との２交点のうちいずれか一方の交点に配置される。

【００３２】アドレス／データ入力バッファ３０は、書
込モード時にデータ入出力端子から入力されるデータを
書込データ入力ドライバ２６、Ｙゲート２４を介してデ
ータレジスタ２３に伝達する。

【００３３】書込データ入力ドライバ２６は、データ書
込時、アドレス／データ入力バッファ３０からの書込デ
ータをバッファ処理してＹゲート２４を介してデータレ
ジスタ２３へ書込む。

【００３４】Ｘアドレスバッファ２５は、データ入出力
端子ＤＱ０〜ＤＱ７およびアドレス／データ入力バッフ
ァ３０を介して供給されるアドレス信号を受け、内部ア
ドレス信号をＸデコーダ２１へ出力する。

【００３５】Ｘデコーダ２１は、Ｘアドレスバッファ２
５から出力される内部アドレス信号をデコードし、メモ
リセルアレイ内のワード線を選択する。

【００３６】データレジスタ２３は、各列に対応して設
けられるレジスタ回路を含み、Ｙゲート２４を介して与
えられる書込データを格納する。

【００３７】Ｙアドレスカウンタ２８は、内部クロック
信号ｉｎｔ．ＣＬＫにしたがって歩進動作を行う。これ
により、Ｙアドレスカウンタ２８は内部Ｙアドレス信号
を順次形成して、Ｙデコーダ２２に出力する。

【００３８】Ｙデコーダ２２は、Ｙアドレスカウンタ２
８から出力される内部Ｙアドレス信号をデコードし、ビ
ット線選択信号として出力する。

【００３９】Ｙゲート２４は、Ｙデコーダ２２から出力
されたビット線選択信号を受け、対データレジスタと書
込データ入力ドライバ２６または読出データ出力アンプ
２７との間を選択的に接続する。

【００４０】データ出力バッファ２９は、データレジス
タ２３内のデータをＹゲート２４、読出データ出力アン
プ２７を介して外部に出力する。

【００４１】読出データ出力アンプ２７は読出動作によ
りメモリセルＭＣから読出たデータを増幅して、データ
出力バッファ２９へ出力する。

【００４２】半導体集積回路装置１はさらに、ＯＥバッ
ファ３１と、ＣＥバッファ３２と、ＷＥバッファ３３
と、ＲＥＳバッファ３４と、ｃｔｃバッファ３５と、Ｓ
Ｃバッファ３６とを含む。

【００４３】ＯＥバッファ３１は制御信号入力端子から
入力されるアウトプットイネーブル信号／ＯＥを受け、
内部信号として出力する。同様に、ＣＥバッファ３２は
制御信号入力端子から入力されるチップイネーブル信号
／ＣＥを受け、内部信号として出力する。ＷＥバッファ
３３は制御信号入力端子から入力されるライトイネーブ
ル信号／ＷＥを受け、内部信号として出力する。ＲＥＳ
バッファ３４はリセット信号ＲＥＳを受け、内部信号と
して出力する。ＳＣバッファ３６はシリアルクロック信
号ＳＣを受け、内部信号として出力する。ｅｔｃバッフ
ァ３５は、他の制御信号を受け、内部信号として出力す
る。

【００４４】半導体集積回路装置１はさらに、コマンド
デコーダ３７と制御回路３８と、基準電位発生回路３９
と高電圧発生回路４０，４１とを含む。

【００４５】コマンドデコーダ３７は各制御信号バッフ
ァ３１〜３６から出力された内部制御信号を受け、その
内容を解析し、解析結果をコマンドとして制御回路３８
へ出力する。

【００４６】制御回路３８はコマンドデコーダ３７から
コマンドを受け、書込動作，読出動作，消去動作等を実
施する。このとき制御回路３８は実施する動作に応じて
基準電位発生回路３９および高電圧発生回路４０，４１
を制御する。

【００４７】基準電位発生回路３９は、複数の基準電位
Ｖｒｅｆを発生し、各内部回路へ伝達する。基準電位発
生回路は高電圧（正）発生回路４０には基準電位Ｖｒｅ
ｆ１を、高電圧（負）発生回路４１には基準電位Ｖｒｅ
ｆ２をそれぞれ出力する。

【００４８】高電圧（正）発生回路４０は、電位レベル
を正に昇圧した昇圧電位ＶＰＰをＸデコーダ２１へ出力
する。なお、昇圧電位ＶＰＰは半導体集積回路装置１の
動作種類により電位レベルの異なるＶＰＰ１，ＶＰＰ２
を選択して出力する。

【００４９】また、高電圧（負）発生回路４１は電位レ
ベルを負に昇圧した昇圧電位ＶＮＮ１，ＶＮＮ２をＸデ
コーダ２１へ出力する。

【００５０】次に、高電圧（正）発生回路４０の回路構
成について説明する。なお、高電圧（負）発生回路４１
の構成も高電圧発生回路４０の回路構成と同様であるた
め、その説明は繰り返さない。以降、高電圧（正）発生
回路は高電圧発生回路と称する。

【００５１】図２はこの発明の実施の形態１における高
電圧発生回路の構成を示す概略ブロック図である。

【００５２】図２を参照して、高電圧発生回路４０は、
図１８に示した高電圧発生回路１０と比較して、補助チ
ャージポンプ回路１２の代わりに補助チャージポンプ回
路５０を、補助チャージポンプ用リミッタ回路１４の代
わりに補助チャージポンプ用リミッタ回路５１をそれぞ
れ設置している。その他の構成は図１８と同じであるた
め、その説明は繰り返さない。

【００５３】図３は、図２に示した補助チャージポンプ
回路５０と補助チャージポンプ用リミッタ回路５１の回
路構成を示したブロック図である。

【００５４】図３を参照して、補助チャージポンプ用リ
ミッタ回路５１は被判定信号出力回路５１０と判定回路
５１１とを含む。

【００５５】被判定信号出力回路５１０は、供給電位Ｖ
ＷＤＰが所定の電位レベルを満たしたか否かを判定する
ための被判定信号ＣＳＷを出力する。

【００５６】判定回路５１１は被判定信号ＣＳＷと基準
電位Ｖｒｅｆとを比較することで、供給電位ＶＷＤＰが
所定の電位レベルを満たしたか否かを判定し、その判定
結果を判定信号ＣＰＷとして出力する。

【００５７】補助昇圧用クロック生成回路５００は、ク
ロック発生回路１５から出力される内部クロック信号ｉ
ｎｔ．ＣＬＫ１と判定信号ＣＰＷとを受け、補助チャー
ジポンプ回路５０で昇圧するためのクロック信号ＣＬ
Ｋ，ＣＬＫＨ，ＣＬＫＬを出力する。補助昇圧回路５０
１はクロック信号ＣＬＫ，ＣＬＫＨ，ＣＬＫＬを受け、
供給電位ＶＷＤＰを出力する。

【００５８】図４は図３に示した被判定信号出力回路５
１０の回路構成を示す回路図である。

【００５９】図４を参照して、被判定信号出力回路５１
０は、供給電位ＶＷＤＰを受けるノードと接地ノードＧ
ＮＤとの間に直列に接続されたＰチャネルＭＯＳトラン
ジスタＱＰ１〜ＱＰ１５と、ＮチャネルＭＯＳトランジ
スタＱＮ１，ＱＮ２とを含む。さらに被判定信号出力回
路５１０は、供給電位ＶＷＤＰを受けるノードと接地ノ
ードＧＮＤとの間に直列に接続されたＰチャネルＭＯＳ
トランジスタＱＰ１６〜ＱＰ１８と、ＮチャネルＭＯＳ
トランジスタＱＮ４とを含む。

【００６０】トランジスタＱＰ１のソースは供給電位Ｖ
ＷＤＰを受けるノードに接続される。また、トランジス
タＱＰ１〜ＱＰ１５は直列に接続される。トランジスタ
ＱＰ１〜ＱＰ１４はそれぞれダイオード接続される。

【００６１】トランジスタＱＰ１５のゲートには、被判
定信号ＣＳＷの電位レベルを決定するための信号ＶＯＦ
ＦＳＥＴ１が入力される。

【００６２】トランジスタＱＮ１およびＱＮ２は直列に
接続される。トランジスタＱＮ１のドレインはトランジ
スタＱＰ１５のドレインと接続される。トランジスタＱ
Ｎ２のソースは接地ノードＧＮＤに接続される。

【００６３】トランジスタＱＮ１のゲートには、後述す
る昇圧段数増加指示信号ＶＷＷＰ１が入力される。

【００６４】トランジスタＱＮ２のゲートには、補助チ
ャージポンプ用リミッタ回路５１を動作させるためのリ
ミッタ回路活性化信号ＰＬＷＷＴが入力される。

【００６５】トランジスタＱＰ１６とＱＰ１７とは直列
に接続される。トランジスタＱＰ１６のソースは供給電
位ＶＷＤＰを受けるノードに接続され、ゲートはトラン
ジスタＱＰ１のドレインに接続される。トランジスタＱ
Ｐ１７のゲートはトランジスタＱＰ２のドレインに接続
される。

【００６６】トランジスタＱＰ１７とＱＰ１８とＱＮ４
とは直列に接続される。トランジスタＱＮ３のドレイン
はトランジスタＱＰ１７のドレインと接続される。

【００６７】トランジスタＱＰ１８のソースはトランジ
スタＱＰ１７のドレインと接続される。また、そのドレ
インはトランジスタＱＮ４のドレインと接続される。ト
ランジスタＱＰ１８のゲートは接地ノードＧＮＤに接続
される。

【００６８】トランジスタＱＮ４のソースは接地ノード
ＧＮＤに接続され、そのゲートにはリミッタ回路活性化
信号ＰＬＷＷＴが入力される。

【００６９】被判定信号出力回路５１０はトランジスタ
ＱＰ１７とトランジスタＱＰ１８との接続点であるノー
ドＮ１から被判定信号ＣＳＷを出力する。

【００７０】次に被判定信号出力回路５１０の動作につ
いて説明する。補助チャージポンプ回路５０から出力さ
れる供給電位ＶＷＤＰの電位レベルがトランジスタＱＰ
１〜ＱＰ１５およびＱＮ１，ＱＮ２のしきい値の合計よ
りも高いときに、トランジスタＱＰ１６およびＱＰ１７
のゲートにはＬレベルの信号が入力される。よって、ノ
ードＮ１から出力される被判定信号ＣＳＷはＨレベルと
なる。

【００７１】図５は図３に示した判定回路５１１の回路
構成を示す回路図である。図５を参照して、判定回路５
１１は、インバータＩＶ１〜ＩＶ３と、ＰチャネルＭＯ
ＳトランジスタＱＰ２１〜ＱＰ２８と、ＮチャネルＭＯ
ＳトランジスタＱＮ１１〜ＱＮ１９とを含む。

【００７２】ＰチャネルＭＯＳトランジスタＱＰ２１〜
ＱＰ２４とＮチャネルＭＯＳトランジスタＱＮ１１〜Ｑ
Ｎ１４とは、外部電源電位ｅｘｔ．Ｖｃｃを受けるノー
ドと接地ノードとの間に接続される。トランジスタＱＰ
２２，ＱＰ２３およびＱＮ１１〜ＱＮ１３はカレントミ
ラーアンプ５５０を構成する。トランジスタＱＮ１１の
ゲートには基準電位Ｖｒｅｆが入力され、トランジスタ
ＱＮ１２のゲートには被判定信号ＣＳＷが入力される。
トランジスタＱＰ２２およびＱＰ２３のゲートはノード
Ｎ２に接続される。トランジスタＱＮ１４はトランジス
タＱＮ１３と接地ノードＧＮＤとの間に接続され、その
ゲートには基準電位Ｖｒｅｆが入力される。また、トラ
ンジスタＱＮ１３のゲートには、インバータＩＶ２の出
力信号が入力される。トランジスタＱＰ２１のソースは
外部電源電位ｅｘｔ．Ｖｃｃを受けるノードに接続さ
れ、そのドレインはノードＮ２に接続される。またトラ
ンジスタＱＰ２１のゲートにはインバータＩＶ２の出力
信号が入力される。

【００７３】トランジスタＱＰ２３のソースは外部電源
電位ｅｘｔ．Ｖｃｃを受けるノードに接続され、そのド
レインはノードＮ３に接続される。またトランジスタＱ
Ｐ２３のゲートはノードＮ２に接続される。

【００７４】トランジスタＱＰ２４のソースは外部電源
電位ｅｘｔ．Ｖｃｃを受けるノードに接続され、そのド
レインはノードＮ３に接続される。また、トランジスタ
ＱＰ２４のゲートにはインバータＩＶ２の出力信号が入
力される。

【００７５】トランジスタＱＰ２５とＱＮ１５とは外部
電源電位ｅｘｔ．Ｖｃｃを受けるノードと接地ノードＧ
ＮＤとの間に直列に接続される。トランジスタＱＰ２５
のゲートはノードＮ２に接続され、トランジスタＱＮ１
５のゲートはインバータＩＶ１の出力信号を入力する。
トランジスタＱＮ１６のドレインおよびゲートはノード
Ｎ４に接続され、そのソースは接地ノードＧＮＤに接続
される。

【００７６】トランジスタＱＰ２６とＱＮ１７とは外部
電源電位ｅｘｔ．Ｖｃｃを受けるノードと接地ノードＧ
ＮＤとの間に直列に接続される。トランジスタＱＰ２６
のゲートはノードＮ３に接続され、トランジスタＱＮ１
７のゲートはノードＮ４に接続される。

【００７７】トランジスタＱＰ２７とＱＮ１８とＱＮ１
９とは外部電源電位ｅｘｔ．Ｖｃｃを受けるノードと接
地ノードＧＮＤとの間に直列に接続される。トランジス
タＱＰ２７のゲートはノードＮ３に接続され、トランジ
スタＱＮ１８のゲートには外部電源電位ｅｘｔ．Ｖｃｃ
を受けるノードが接続される。トランジスタＱＮ１９の
ゲートはノードＮ４と接続され、そのドレインはトラン
ジスタＱＮ１７のドレインと接続される。

【００７８】トランジスタＱＰ２８は外部電源電位ｅｘ
ｔ．Ｖｃｃを受けるノードとノードＮ５との間に接続さ
れ、そのゲートにはインバータＩＶ２の出力信号が入力
される。

【００７９】インバータＩＶ３はノードＮ５に接続さ
れ、入力した信号を反転し、判定信号ＣＰＷとして出力
する。インバータＩＶ１はリミッタ回路活性化信号ＰＬ
ＷＷＴを受け、反転しインバータＩＶ２に伝達する。イ
ンバータＩＶ２はインバータＩＶ１の出力信号を受け、
反転して出力する。

【００８０】次に判定回路５１１の動作について説明す
る。判定回路５１１に基準電位Ｖｒｅｆが供給されてい
る間は、トランジスタＱＮ１４は常にオンとなる。この
ときリミッタ回路活性化信号ＰＬＷＷＴが活性状態（Ｈ
レベル）のとき、トランジスタＱＮ１３はオンされる。
その結果、カレントミラーアンプ５５０が動作を開始す
る。

【００８１】カレントミラーアンプ５５０は基準電位Ｖ
ｒｅｆと被判定信号ＣＳＷとを比較する。被判定信号Ｃ
ＳＷが基準電位Ｖｒｅｆよりも高いとき、すなわち供給
電位ＶＷＤＰが所定の電位レベルよりも高いとき、ノー
ドＮ３の出力信号はＬレベルとなる。その結果、インバ
ータＩＶ３から出力される判定信号ＣＰＷはＬレベルと
なる。一方、被判定信号ＣＳＷが基準電位Ｖｒｅｆより
も低いとき、すなわち供給電位ＶＷＤＰが所定の電位レ
ベルよりも低いとき、インバータＩＶ３から出力される
判定信号ＣＰＷはＨレベルとなる。

【００８２】図６は図３に示した補助昇圧用クロック生
成回路５００の回路構成を示した回路図である。

【００８３】図６を参照して、補助昇圧用クロック生成
回路５００は、論理ゲートＬ１〜Ｌ３とインバータＩＶ
１２〜ＩＶ１９とＮチャネルＭＯＳトランジスタＮ３４
〜Ｎ４１とキャパシタＣ１〜Ｃ３と遅延回路ＤＬ１とを
含む。

【００８４】論理ゲートＬ１はクロック発生回路１５か
ら出力された内部クロック信号ｉｎｔ．ＣＬＫ１と判定
回路５１１から出力された判定信号ＣＰＷとを受け、Ｎ
ＡＮＤ論理演算結果を信号φＢ１を出力する。遅延回路
ＤＬ１は信号φＢ１を受け、信号φＢ１を遅延した信号
φＢ２を出力する。論理ゲートＬ２は信号φＢ１とφＢ
２とを受け、そのＮＯＲ論理演算結果を出力する。論理
ゲートＬ３は信号φＡＢとφＢ２とを受け、そのＮＡＮ
Ｄ論理演算結果を出力する。

【００８５】インバータＩＶ１２は論理ゲートＬ２から
の出力信号を受け、反転した信号をい信号φＢ３として
出力する。インバータＩＶ１３は信号φＢ３を受け、反
転して出力する。インバータＩＶ１４はインバータＩＶ
１３の出力信号を受け、反転した信号をクロック信号Ｃ
ＬＫとして出力する。

【００８６】インバータＩＶ１５は論理ゲートＬ３から
出力された信号を反転して出力する。インバータＩＶ１
６は、インバータＩＶ１５の出力信号を受け、反転して
信号φＢ４として出力する。

【００８７】インバータＩＶ１７はトランジスタＱＰ３
３とＱＮ３３とで構成される。インバータＩＶ１７は信
号φＢ４を受け、反転した信号をクロック信号ＣＬＫＬ
として出力する。

【００８８】インバータＩＶ１８はトランジスタＱＰ３
１とＱＮ３１とで構成される。トランジスタＱＰ３１と
ＱＮ３１のゲートにはともに信号φＢ３が入力される。
トランジスタＱＰ３１とＱＮ３１との接続点であるノー
ドＮ１１はキャパシタＣ１の一端と接続される。キャパ
シタＣ１の他端はトランジスタＱＮ３５のソースに接続
される。

【００８９】インバータＩＶ１９はトランジスタＱＰ３
２とＱＮ３２とで構成される。トランジスタＱＰ３２の
ゲートとトランジスタＱＮ３２のゲートとにはともに信
号φＢ４が入力される。トランジスタＱＰ３２とＱＮ３
２の接続点であるノードＮ１２はキャパシタＣ２および
Ｃ３の一端と接続される。キャパシタＣ２およびＣ３の
他端はノードＮ１０に接続される。

【００９０】トランジスタＱＮ３４とＱＮ３５とは直列
に接続され、そのバックゲートはともに接地ノードＧＮ
Ｄに接続される。トランジスタＱＮ３４，ＱＮ３５はと
もにダイオード接続される。

【００９１】トランジスタＱＮ３６のドレインは外部電
源電位ｅｘｔ．Ｖｃｃを受けるノードに接続され、その
ソースはトランジスタＱＮ３５のソースに接続される。
また、ゲートは外部電源電位ｅｘｔ．Ｖｃｃを受けるノ
ードに接続される。トランジスタＱＮ３７のドレインは
外部電源電位ｅｘｔ．Ｖｃｃを受けるノードに接続さ
れ、そのソースはトランジスタＱＮ３５のソースに接続
される。また、ゲートはトランジスタＱＮ３８のソース
に接続される。トランジスタＱＮ３８のドレインは外部
電源電位ｅｘｔ．Ｖｃｃを受けるノードに接続され、そ
のソースはトランジスタＱＮ４１のソースに接続され
る。また、ゲートはトランジスタＱＮ３７のソースに接
続される。トランジスタＱＮ３９のドレインは外部電源
電位ｅｘｔ．Ｖｃｃを受けるノードに接続され、そのソ
ースはトランジスタＱＮ４１のソースに接続される。ま
た、ゲートは外部電源電位ｅｘｔ．Ｖｃｃを受けるノー
ドに接続される。トランジスタＱＮ４０とＱＮ４１とは
直列に接続され、トランジスタＱＮ３４，ＱＮ３５はと
もにダイオード接続される。トランジスタＱＮ４０のド
レインは外部電源電位ｅｘｔ．Ｖｃｃを受けるノードに
接続され、トランジスタＱＮ４１のソースはノードＮ１
０に接続される。

【００９２】トランジスタＱＮ３４〜ＱＮ４１のバック
ゲートはすべて接地ノードＧＮＤに接続される。また、
トランジスタＱＮ３４〜ＱＮ４１のバックゲートと外部
電源電位ｅｘｔ．Ｖｃｃを受けるノードとの間にはそれ
ぞれダイオード素子Ｄ１〜Ｄ８が接続される。

【００９３】次に補助昇圧用クロック生成回路５００の
動作について説明する。補助昇圧用クロック生成回路５
００は判定信号ＣＰＷがＨレベルのとき、すなわち供給
電位ＶＷＤＰが所定の電位レベルに達していないときに
動作を行う。

【００９４】内部クロック信号ｉｎｔ．ＣＬＫ１が入力
されると、補助昇圧用クロック生成回路５００は遅延回
路ＤＬ１で設定されたパルス幅のクロック信号ＣＬＫ，
ＣＬＫＤ，ＣＬＫＨ，ＣＬＫＬとを出力する。このと
き、クロック信号ＣＬＫ，ＣＬＫＤ，ＣＬＫＨ，ＣＬＫ
Ｌは全て同相で変化する。また、クロック信号ＣＬＫ，
ＣＬＫＤ，ＣＬＫＬのＨレベル時およびＬレベル時の電
位レベルは同じである。クロック信号ＣＬＫＨのＨレベ
ル時の電位レベルは外部電源電位ｅｘｔ．Ｖｃｃよりも
高く、Ｌレベル時の電位レベルはクロック信号ＣＬＫ，
ＣＬＫＤ，ＣＬＫＬのＨレベル時の電位レベルと同じで
ある。

【００９５】図７は図３に示した補助昇圧回路５０１の
回路構成を示した回路図である。図７を参照して、補助
昇圧回路５０１は、電位レベルの昇圧を行う昇圧段Ｂ１
〜Ｂ５と、動作させる昇圧段数を変更するための昇圧段
数調整回路５０２とを含む。

【００９６】昇圧段Ｂ１はＰチャネルＭＯＳトランジス
タＱＰ５１，ＱＰ５２と、ＮチャネルＭＯＳトランジス
タＱＮ５１，ＱＮ５２，ＱＮ５８と、ポンピング用キャ
パシタＣ５１とを含む。トランジスタＱＰ５１とＱＮ５
１とは外部電源電位ｅｘｔ．Ｖｃｃを受けるノードと接
地ノードＧＮＤとの間に直列に接続される。トランジス
タＱＰ５１のソースは外部電源電位ｅｘｔ．Ｖｃｃを受
けるノードに接続され、トランジスタＱＮ５１のソース
は接地ノードＧＮＤに接続される。トランジスタＱＰ５
１のゲートはクロック信号ＣＬＫを受け、トランジスタ
ＱＮ５１のゲートはクロック信号ＣＬＫＬを受ける。ま
た、トランジスタＱＰ５２とＱＮ５２とは直列に接続さ
れる。トランジスタＱＰ５２のソースは外部電源電位ｅ
ｘｔ．Ｖｃｃを受けるノードに接続され、トランジスタ
ＱＮ５２のソースは接地ノードＧＮＤに接続される。ト
ランジスタＱＰ５２のゲートはクロック信号ＣＬＫを受
け、トランジスタＱＮ５２のゲートはクロック信号ＣＬ
ＫＬを受ける。

【００９７】トランジスタＱＮ５８とキャパシタＣ５１
とは直列に接続される。トランジスタＱＮ５８のドレイ
ンは外部電源電位ｅｘｔ．Ｖｃｃを受けるノードに接続
され、キャパシタＣ５１の一端はノードＮ５２に接続さ
れる。なお、ノードＮ５２はトランジスタＱＰ５２とＱ
Ｎ５２との接続点である。トランジスタＱＮ５８のゲー
トはクロック信号ＣＬＫＨを受ける。

【００９８】昇圧段Ｂ２はＰチャネルＭＯＳトランジス
タＱＰ５３とＮチャネルＭＯＳトランジスタＱＮ５３，
ＱＮ５９と、ポンピング用キャパシタＣ５２とを含む。

【００９９】トランジスタＱＮ５９とキャパシタＣ５２
とトランジスタＱＮ５３とは外部電源電位ｅｘｔ．Ｖｃ
ｃを受けるノードと接地ノードＧＮＤとの間に直列に接
続される。トランジスタＱＮ５９のドレインは外部電源
電位ｅｘｔ．Ｖｃｃを受けるノードに接続される。トラ
ンジスタＱＮ５３のソースは接地ノードＧＮＤに接続さ
れる。トランジスタＱＮ５９のゲートはクロック信号Ｃ
ＬＫＨを受け、とトランジスタＱＮ５３のゲートはクロ
ック信号ＣＬＫＬを受ける。

【０１００】トランジスタＱＰ５３はノードＮ５８とノ
ードＮ５３との間に接続される。ここでノードＮ５８は
トランジスタＱＮ５８とキャパシタＣ５１との接続点で
ある。また、ノードＮ５３はキャパシタＣ５２とトラン
ジスタＱＮ５３との接続点である。トランジスタＱＰ５
３のゲートはクロック信号ＣＬＫを受ける。

【０１０１】昇圧段Ｂ３はＰチャネルＭＯＳトランジス
タＱＰ５４と、ＮチャネルＭＯＳトランジスタＱＮ６
０，ＱＮ６３，ＱＮ５４と、ポンピング用キャパシタＣ
５３とを含む。

【０１０２】トランジスタＱＮ６０とキャパシタＣ５３
とトランジスタＱＮ５４とは外部電源電位ｅｘｔ．Ｖｃ
ｃを受けるノードと接地ノードとの間に直列に接続され
る。トランジスタＱＮ６０のドレインは外部電源電位ｅ
ｘｔ．Ｖｃｃを受けるノードに接続され、そのゲートは
クロック信号ＣＬＫＨを受ける。トランジスタＱＮ５４
のソースは接地ノードＧＮＤに接続され、そのゲートは
クロック信号ＣＬＫＬを受ける。トランジスタＱＰ５４
はノードＮ５９とＮ５４との間に接続される。ここでノ
ードＮ５９はトランジスタＱＮ５９とキャパシタＣ５２
との接続点であり、ノードＮ５４はキャパシタＣ５３と
トランジスタＱＮ５４との接続点である。トランジスタ
ＱＰ５４のゲートは外部電源電位ｅｘｔ．Ｖｃｃを受け
る。トランジスタＱＮ６３のソースはノードＮ５４と接
続され、そのゲートおよびドレインはともにノードＮ５
１に接続される。ここでノードＮ５１はトランジスタＱ
Ｐ５１とトランジスタＱＮ５１との接続点である。

【０１０３】昇圧段Ｂ４はＰチャネルＭＯＳトランジス
タＱＰ５５〜ＱＰ５７と、ＮチャネルＭＯＳトランジス
タＱＮ６１，ＱＮ６４，ＱＮ６５とポンピング用キャパ
シタＣ５４とを含む。

【０１０４】トランジスタＱＮ６１とキャパシタＣ５４
とトランジスタＱＮ５５とは外部電源電位ｅｘｔ．Ｖｃ
ｃを受けるノードと接地ノードＧＮＤとの間に直列に接
続される。トランジスタＱＮ６１のドレインは外部電源
電位ｅｘｔ．Ｖｃｃを受けるノードに接続され、そのゲ
ートはクロック信号ＣＬＫＨを受ける。また、トランジ
スタＱＮ５５のソースは接地ノードＧＮＤに接続され、
そのゲートはクロック信号ＣＬＫＬを受ける。トランジ
スタＱＮ６４のソースはノードＮ５５に接続される。こ
こでノードＮ５５はキャパシタＣ５４とトランジスタＱ
Ｎ５５との接続点である。トランジスタＱＮ６４のソー
スおよびドレインはともにノードＮ５１に接続される。

【０１０５】トランジスタＱＰ５６はノードＮ６０とＮ
５５との間に接続される。ここでノードＮ６０はトラン
ジスタＱＮ６０とキャパシタＣ５３との接続点である。
トランジスタＱＰ５６のゲートには昇圧段数調整回路５
０２から出力されたスイッチ信号ＳＷ１が入力される。
トランジスタＱＰ５５のソースはノードＮ６０に接続さ
れ、そのドレインは後述するトランジスタＱＰ５８のソ
ースに接続される。トランジスタＱＰ５５のゲートには
昇圧段数調整回路５０２から出力されたスイッチ信号Ｓ
Ｗ２が入力される。トランジスタＱＰ５７のソースはノ
ードＮ６１に接続される。ここでノードＮ６１はトラン
ジスタＱＮ６１とキャパシタＣ５４との接続点である。
トランジスタＱＰ５７のドレインはトランジスタＱＰ５
８のソースと接続され、そのゲートには昇圧段数調整回
路５０２から出力されたスイッチ信号ＳＷ１が入力され
る。

【０１０６】昇圧段Ｂ５はＰチャネルＭＯＳトランジス
タＱＰ５８，ＱＰ５９と、ＮチャネルＭＯＳトランジス
タＱＮ５６，ＱＮ５７，ＱＮ６２，ＱＮ６５〜ＱＮ６７
と、ポンピング用キャパシタＣ５５とを含む。

【０１０７】トランジスタＱＮ６２とキャパシタＣ５５
とトランジスタＱＮ５６とは外部電源電位ｅｘｔ．Ｖｃ
ｃを受けるノードと接地ノードとの間に直列に接続され
る。トランジスタＱＮ６２のドレインは外部電源電位ｅ
ｘｔ．Ｖｃｃを受けるノードに接続され、そのゲートは
クロック信号ＣＬＫＨを受ける。トランジスタＱＮ５６
のソースは接地ノードＧＮＤに接続され、そのゲートは
クロック信号ＣＬＫＬを受ける。トランジスタＱＰ５８
のソースはトランジスタＱＰ５７のドレインと接続さ
れ、そのドレインはノードＮ５６に接続される。ここで
ノードＮ５６はトランジスタＱＮ５６とキャパシタＣ５
５との接続点である。トランジスタＱＰ５８のゲートは
外部電源電位ｅｘｔ．Ｖｃｃを受ける。トランジスタＱ
Ｎ６５のソースはノードＮ５６と接続され、そのゲート
およびドレインはともにノードＮ５１に接続される。

【０１０８】トランジスタＱＰ５９とトランジスタＱＮ
５７とは直列に接続される。トランジスタＱＰ５９のソ
ースはノードＮ６２に接続される。ここでノードＮ６２
はトランジスタＱＮ６２とキャパシタＣ５５との接続点
である。トランジスタＱＮ５７のソースは接地ノードＧ
ＮＤに接続される。トランジスタＱＰ５９のゲートには
外部電源電位ｅｘｔ．Ｖｃｃが入力され、トランジスタ
ＱＮ５７のゲートにはクロック信号ＣＬＫＬが入力され
る。トランジスタＱＮ６６のソースはトランジスタＱＮ
５７のドレインと接続され、そのゲートおよびドレイン
はともにノードＮ５１に接続される。

【０１０９】トランジスタＱＮ６７のドレインはトラン
ジスタＱＰ５８のソースと接続され、そのゲートはトラ
ンジスタＱＰ５９のドレインと接続される。トランジス
タＱＮ６７のソースから供給電位ＶＷＤＰが出力され
る。

【０１１０】昇圧段数調整回路５０２は、インバータＩ
Ｖ５１〜ＩＶ５５と、ポンピング用キャパシタＣ５６
と、論理ゲートＬ１０とを含む。

【０１１１】インバータＩＶ５３は直列に接続されたＰ
チャネルＭＯＳトランジスタＱＰ６０とＮチャネルＭＯ
ＳトランジスタＱＮ６８とを含む。トランジスタＱＰ６
０およびＱＮ６８のゲートはともにクロック信号ＣＬＫ
を受ける。トランジスタＱＮ６８のソースは接地ノード
ＧＮＤに接続される。トランジスタＱＰのソースはキャ
パシタＣ５６の一端と接続される。キャパシタＣ５６の
他端はインバータＩＶ５１と接続される。インバータＩ
Ｖ５１はクロック信号ＣＬＫを入力し、反転してキャパ
シタＣ５６へ伝達する。インバータＩＶ５３はクロック
信号がＬレベルのとき、キャパシタＣ５６により昇圧さ
れた電位レベルの信号をノードＮ６８から出力する。

【０１１２】インバータＩＶ５２は昇圧段数増加指示信
号ＶＷＷＰ１を受け、反転してインバータＩＶ５４に出
力する。なお、昇圧段数増加指示信号ＶＷＷＰ１は外部
信号によりコマンドデコーダ３７で生成される信号であ
る。

【０１１３】インバータＩＶ５４はＰチャネルＭＯＳト
ランジスタＱＰ６１とＮチャネルＭＯＳトランジスタＱ
Ｎ６９とを含む。トランジスタＱＰ６１およびＱＮ６９
のゲートはともにインバータＩＶ５２の出力信号を受け
る。トランジスタＱＰ６１のソースはノードＮ６８に接
続される。また、トランジスタＱＮ６９のドレインは接
地ノードＧＮＤに接続される。

【０１１４】インバータＩＶ５４は、昇圧段数増加指示
信号ＶＷＷＰ１がＨレベルに活性化されたとき、Ｈレベ
ルのスイッチ信号ＳＷ２を出力する。

【０１１５】論理ゲートＬ１０はインバータＩＶ５２の
出力信号とクロック信号ＣＬＫとのＮＯＲ論理演算結果
を出力する。インバータＩＶ５５は、ＰチャネルＭＯＳ
トランジスタＱＰ６２とＮチャネルＭＯＳトランジスタ
ＱＮ７０とを含む。トランジスタＱＰ６２のソースはノ
ードＮ６８と接続され、トランジスタＱＮ７０のドレイ
ンは接地ノードＧＮＤと接続される。トランジスタＱＰ
６２およびＱＮ７０のゲートはともに論理ゲートＬ１０
の出力信号を受ける。

【０１１６】インバータＩＶ５５は、昇圧段数増加指示
信号ＶＷＷＰ１がＨレベルに活性化され、かつクロック
信号ＣＬＫがＬレベルのとき、Ｌレベルのスイッチ信号
ＳＷ１を出力する。

【０１１７】以上の回路構成を有する補助昇圧回路５０
１の動作について説明する。いま、補助チャージポンプ
回路５０から出力される供給電位ＶＷＤＰの電位レベル
が所定の電位レベルに達していないと仮定する。このと
き補助チャージポンプ用リミッタ回路５１はＨレベルの
判定信号ＣＰＷを出力する。

【０１１８】このとき補助昇圧用クロック生成回路５０
０からクロック信号ＣＬＫ，ＣＬＫＬ，ＣＬＫＨを同相
で出力する。よって、補助昇圧回路５０１は外部電源電
位ｅｘｔ．Ｖｃｃを昇圧して供給電位ＶＷＤＰの電位レ
ベルを上げる。

【０１１９】このとき、昇圧段数増加指示信号ＶＷＷＰ
１が活性化されていない場合、昇圧段数調整回路５０２
内のインバータＩＶ５４から出力されるスイッチ信号Ｓ
Ｗ２は常時Ｌレベルとなる。また、インバータＩＶ５５
から出力されるスイッチ信号ＳＷ１は常時Ｈレベルとな
る。

【０１２０】よって、昇圧段Ｂ４内のトランジスタＱＰ
５５はオンされ、トランジスタＱＰ５６およびＱＰ５７
はオフされる。よって、昇圧段Ｂ４は昇圧動作を行わな
い。

【０１２１】以上の結果、補助昇圧回路５０１は昇圧段
Ｂ１〜Ｂ３の３つの昇圧段で供給電位ＶＷＤＰの昇圧を
行う。

【０１２２】ここで、補助昇圧回路５０１の昇圧動作に
ついて説明する。クロック信号ＣＬＫ，ＣＬＫＬ，ＣＬ
ＫＨがＬレベルのとき、昇圧段Ｂ１内のトランジスタＱ
Ｐ５１，ＱＰ５２がオンされ、トランジスタＱＮ５１，
ＱＮ５２はオフされる。その結果、ノードＮ５１，Ｎ５
２の電位レベルはほぼ外部電源電位ｅｘｔ．Ｖｃｃとな
る。よって、キャパシタＣ５１の一端は０Ｖから外部電
源電位ｅｘｔ．Ｖｃｃに上昇するため、キャパシタＣ５
１の他端であるノードＮ５８の電位レベルは上昇する。
ここで、ノードＮ５８での上昇した電位レベルをＰ１と
する。なお、トランジスタＱＮ５８はオフされたままで
ある。

【０１２３】ここで、トランジスタＱＰ５３はオンされ
るため、ノードＮ５８の電位レベルと昇圧段Ｂ２内のノ
ードＮ５３の電位レベルとはほぼ等しくなる。よって、
ノードＮ５３の電位レベルはＰ１となる。このときＰ１
＞ｅｘｔ．Ｖｃｃである。

【０１２４】昇圧段Ｂ２内のキャパシタＣ５２の一端で
あるノードＮ５３の電位レベルがＰ１となるため、キャ
パシタＣ５２の他端であるノードＮ５９の電位レベルは
昇圧され電位レベルＰ２となる。このときＰ２＞Ｐ１で
ある。

【０１２５】昇圧段Ｂ３内において、トランジスタＱＰ
５４のゲートにかかる電位レベルは外部電源電位ｅｘ
ｔ．Ｖｃｃであり、そのソースにかかる電位レベルはＰ
２である。よってトランジスタＱＰ５４はオンされる。
その結果、昇圧段Ｂ３内のノードＮ６０の電位レベルは
昇圧され、電位レベルＰ３となる。このときＰ３＞Ｐ２
である。

【０１２６】昇圧段Ｂ４では、トランジスタＱＰ５５が
オンされ、トランジスタＱＰ５６およびＱＰ５７がとも
にオフされているため、昇圧動作は行われない。

【０１２７】昇圧段Ｂ５では、トランジスタＱＰ５８が
トランジスタＱＰ５４と同様の理由でオンされるため、
ノードＮ６０とノードＮ５６とがトランジスタＱＰ５５
およびＱＰ５８とを介して接続される。

【０１２８】よって、ノードＮ６２の電位レベルは昇圧
される。このときのノードＮ６２の電位レベルをＰ５と
する。このときＰ５＞Ｐ３となる。

【０１２９】ノードＮ６２の電位レベルがＰ５となる
と、トランジスタＱＰ５９およびトランジスタＱＮ６７
がともにオンされる。その結果、補助昇圧回路５０１か
ら出力される供給電位ＶＷＤＰの電位レベルはＰ３とな
る。

【０１３０】次に、クロック信号ＣＬＫ，ＣＬＫＬ，Ｃ
ＬＫＨがＨレベルのとき、クロック信号ＣＬＫＨを受け
るトランジスタＱＮ５８〜ＱＮ６２，クロック信号ＣＬ
ＫＬを受けるトランジスタＱＮ５１〜５７はオンされ
る。一方、クロック信号ＣＬＫを受けるトランジスタＱ
Ｐ５１〜ＱＰ５３はオフされる。

【０１３１】よって、昇圧段Ｂ１内のノードＮ５２の電
位レベルは接地電位ＧＮＤレベルにさがる。一方、トラ
ンジスタＱＮ５８はオンされるため、ノードＮ５８の電
位レベルは外部電源電位ｅｘｔ．Ｖｃｃレベルとなる。

【０１３２】同様に、ノードＮ５３，Ｎ５４，Ｎ５６の
電位レベルは接地電位ＧＮＤレベルとなり、ノードＮ５
９，Ｎ６０，Ｎ６２の電位レベルは外部電源電位ｅｘ
ｔ．Ｖｃｃレベルとなる。

【０１３３】以上に示したクロック信号ＣＬＫ，ＣＬＫ
Ｌ，ＣＬＫＨの周期的な変化にともない、補助昇圧回路
５０１はノードＮ６０の電位レベルＰ３を昇圧する。

【０１３４】以上の動作により、昇圧段数増加指示信号
ＶＷＷＰ１が活性化されていない場合は、補助昇圧回路
５０１内の昇圧段Ｂ１〜Ｂ３により昇圧動作を行う。

【０１３５】次に、昇圧段数増加指示信号ＶＷＷＰ１が
活性化された場合、昇圧段数調整回路５０２内のインバ
ータＩＶ５４から出力されるスイッチ信号ＳＷ２はＨレ
ベルとなる。

【０１３６】このときインバータＩＶ５４から出力され
る信号の電位レベルは、インバータＩＶ５３によりノー
ドＮ６０の電位レベルよりも高い電位レベルとなってい
る。

【０１３７】また、クロック信号ＣＬＫがＬレベルのと
き、論理ゲートＬ１０から出力されるスイッチ信号ＳＷ
１はＬレベルとなる。

【０１３８】よって、クロック信号ＣＬＫがＬレベルの
とき、昇圧段Ｂ４中のトランジスタＱＰ５５はオフさ
れ、トランジスタＱＰ５６およびＱＰ５７はともにオン
される。その結果、昇圧段Ｂ４は昇圧動作を行う。

【０１３９】続いて、補助昇圧回路５０１の昇圧動作に
ついて説明する。クロック信号ＣＬＫ，ＣＬＫＬ，ＣＬ
ＫＨがＬレベルの場合、昇圧段Ｂ１〜Ｂ３までの動作は
昇圧段数増加指示信号ＶＷＷＰ１が非活性の場合の動作
と同じであるため、その説明は繰り返さない。

【０１４０】続いて、昇圧段Ｂ４において、トランジス
タＱＰ５６はオンされ、トランジスタＱＰ５５はオフさ
れるため、ノードＮ６０とノードＮ５５とは接続され
る。よって、ノードＮ５５の電位レベルはＰ３となる。

【０１４１】その結果、キャパシタＣ５４の一端は接地
電位レベルＧＮＤからＰ３へ電位レベルが上昇する。よ
って容量結合により、ノードＮ６１の電位レベルは昇圧
される。昇圧された電位レベルをＰ４とすると、Ｐ４＞
Ｐ３となる。

【０１４２】また、トランジスタＱＰ５７およびＱＰ５
８はともにオンされるため、ノードＮ６１とノードＮ５
６とは接続される。よって、ノードＮ５６の電位レベル
はＰ４となる。

【０１４３】よって、昇圧段Ｂ５内では、容量結合によ
りノードＮ６２の電位レベルが昇圧される。このときの
電位レベルをＰ６とすると、Ｐ６＞Ｐ４となる。

【０１４４】よって、トランジスタＱＰ５９とＱＮ６７
はともにオンされる。トランジスタＱＮ６７はトランジ
スタＱＰ５７を介してノードＮ６１と接続されるため、
補助昇圧回路５０１から出力される供給電位ＶＷＤＰの
電位レベルはＰ４となる。

【０１４５】クロック信号ＣＬＫ，ＣＬＫＬ，ＣＬＫＨ
がＨレベルのときは、昇圧段数増加指示信号ＶＷＷＰ１
が活性化されていない場合のときの動作と同じであるた
め、その説明は繰り返さない。

【０１４６】以上に示したクロック信号ＣＬＫ，ＣＬＫ
Ｌ，ＣＬＫＨの周期的な変化にともない、補助昇圧回路
５０１はノードＮ６１の電位レベルＰ４を昇圧する。

【０１４７】以上の動作により、昇圧段数増加指示信号
ＶＷＷＰ１が活性化された場合は、補助昇圧回路５０１
内の昇圧段Ｂ１〜Ｂ４の４つの昇圧段により昇圧動作を
行う。そのため、昇圧段数増加指示信号ＶＷＷＰ１が活
性化されていないときと比較して、供給電位ＶＷＤＰの
電位レベルが上昇する。

【０１４８】その結果、主チャージポンプ回路１１から
出力される昇圧電位ＶＰＰの電位レベルの昇圧速度を上
げることが可能となる。

【０１４９】［実施の形態２］主チャージポンプの昇圧
速度を上げるためには、補助チャージポンプから出力さ
れる供給電位ＶＷＤＰを高くすることが有効であるが、
主チャージポンプから出力される昇圧電位ＶＰＰが所定
の電位レベルまで近づいた場合、供給電位ＶＷＤＰを高
い電位レベルのまま保持する、消費電力が増加すること
となり、望ましくない。

【０１５０】そこで、昇圧電位ＶＰＰが所定の電位レベ
ルに近づいた時点で供給電位ＶＷＤＰの電位レベルを下
げるほうが望ましい。

【０１５１】図８は実施の形態２における補助チャージ
ポンプ回路５０と補助チャージポンプ用リミッタ回路５
１との概略構成を示すブロック図である。

【０１５２】図８を参照して、補助チャージポンプ回路
５０内の構成は図３に示した構成と同じであり、補助チ
ャージポンプ回路５０は補助昇圧用クロック生成回路５
００と補助昇圧回路５０１とを含む。ただし、補助昇圧
回路５０１には昇圧段数増加指示信号ＶＷＰＰ１の代わ
りに、後述する判定回路５１２から出力される昇圧段数
変更信号ＣＰＷＴ１が入力される。

【０１５３】補助チャージポンプ用リミッタ回路５１は
図３における判定回路５１１の代わりに判定回路５１２
を設置し、さらにタイマ回路５１３を追加している。

【０１５４】図９は図８に示したタイマ回路５１３の回
路構成を示す回路図である。図９を参照して、タイマ回
路５１３は、インバータＩＶ５０と、ＰチャネルＭＯＳ
トランジスタＱＰ８０と、電流バイアス回路５１４と、
リングオシレータ５１５と、バッファ回路５１６とイン
バータＩＶ５１とを含む。

【０１５５】トランジスタＱＰ８０は外部電源電位ｅｘ
ｔ．Ｖｃｃを受けるノードと電流バイアス回路５１４と
の間に接続され、そのゲートにはインバータＩＶ５０が
接続される。インバータＩＶ５０はリミッタ回路活性化
信号ＰＬＷＷＴを入力し、反転してトランジスタＱＰ８
０へ出力する。

【０１５６】よって、リミッタ回路活性化信号が活性化
（Ｈレベル）されたとき、すなわち補助チャージポンプ
回路５０および補助チャージポンプ用リミッタ回路５１
が動作を開始したときに、タイマ回路５１３は動作を開
始する。

【０１５７】電流バイアス回路５１４は直列に接続され
たＰチャネルＭＯＳトランジスタＱＰ８１と抵抗素子Ｒ
１とＮチャネルＭＯＳトランジスタＱＮ８０とを含む。
トランジスタＱＰ８１のソースはトランジスタＱＰ８０
のドレインと接続される。また、トランジスタＱＮ８０
のソースは接地ノードＧＮＤに接続される。トランジス
タＱＰ８１およびトランジスタＱＮ８０はそれぞれダイ
オード接続される。

【０１５８】リングオシレータ５１５はＰチャネルＭＯ
ＳトランジスタＱＰＲ１〜ＱＰＲｎ（ｎは奇数）と、イ
ンバータＩＶＲ１〜ＩＶＲｎと、キャパシタＣＲ１〜Ｃ
Ｒｎと、ＮチャネルＭＯＳトランジスタＱＮＲ１〜ＱＮ
Ｒｎとを含む。

【０１５９】トランジスタＱＰＲ１とインバータＩＶＲ
１とトランジスタＱＮＲ１とは直列に接続される。トラ
ンジスタＱＰＲ１のソースはトランジスタＱＰ８０のド
レインと接続され、そのゲートはトランジスタＱＰ８１
のゲートに接続される。トランジスタＱＮＲ１のソース
は接地ノードＧＮＤに接続され、そのゲートはトランジ
スタＱＮ８０のゲートに接続される。インバータＩＶＲ
１はインバータＩＶＲｎから出力された信号を受け、反
転してインバータＩＶＲ２に出力する。キャパシタＣＲ
１の一端はインバータＩＶＲ１とインバータＩＶＲ２と
の間に接続され、他端は接地ノードＧＮＤに接続され
る。

【０１６０】同様に、トランジスタＱＰＲ２とインバー
タＩＶＲ２とトランジスタＱＮＲ２とは直列に接続され
る。インバータＩＶＲ２はインバータＩＶＲ１の出力信
号を反転してインバータＩＶＲ３に出力する。キャパシ
タＣＲ２の一端はインバータＩＶＲ２とインバータＩＶ
Ｒ３との間に接続され、他端は接地ノードＧＮＤに接続
される。

【０１６１】他のトランジスタＱＰＲｎとインバータＩ
ＶＲｎとトランジスタＱＮＲｎとキャパシタＣＲｎの接
続も同様であるため、その説明は繰り返さない。

【０１６２】バッファ回路５１６はＰチャネルＭＯＳト
ランジスタＱＰ８２〜ＱＰ８４と、ＮチャネルＭＯＳト
ランジスタＱＮ８１〜ＱＮ８３と、論理ゲートＬ１０，
Ｌ１１とを含む。

【０１６３】トランジスタＱＰ８２と論理ゲートＬ１０
とトランジスタＱＮ８１とは直列に接続される。トラン
ジスタＱＰ８２のソースはトランジスタＱＰ８０のドレ
インに接続され、そのゲートはトランジスタＱＰ８１の
ゲートに接続される。トランジスタＱＮ８１のソースは
接地ノードＧＮＤに接続され、そのゲートはトランジス
タＱＮ８０のゲートに接続される。論理ゲートＬ１０は
インバータＩＶＲ２からの出力信号と、インバータＩＶ
Ｒｎからの出力信号とを受け、ＮＡＮＤ演算結果をトラ
ンジスタＱＰ８４のゲートに出力する。

【０１６４】トランジスタＱＰ８３と論理ゲートＬ１１
とトランジスタＱＮ８２とは直列に接続される。トラン
ジスタＱＰ８３のソースはトランジスタＱＰ８０のドレ
インに接続され、そのゲートはトランジスタＱＰ８１の
ゲートに接続される。トランジスタＱＮ８２のソースは
接地ノードＧＮＤに接続され、そのゲートはトランジス
タＱＮ８０のゲートに接続される。論理ゲートＬ１１は
インバータＩＶＲ２からの出力信号と、インバータＩＶ
Ｒｎからの出力信号とを受け、ＮＯＲ演算結果をトラン
ジスタＱＮ８３のゲートに出力する。

【０１６５】トランジスタＱＰ８４とトランジスタＱＮ
８３とは直列に接続される。トランジスタＱＰ８４のソ
ースはトランジスタＱＰ８０のドレインに接続される。
トランジスタＱＮ８３のソースは接地ノードＧＮＤに接
続される。

【０１６６】インバータＩＶ５１はトランジスタＱＰ８
４とトランジスタＱＮ８３との接続点に接続され、信号
φＴを出力する。

【０１６７】補助チャージポンプ用リミッタ回路５１が
動作を開始したときタイマ回路５１３から出力される信
号φＴはＨレベルである。補助チャージポンプ用リミッ
タ回路５１が動作を開始したのち、電流バイアス回路５
１４とリングオシレータ５１５によって決定される所定
の時間経過後、信号φＴはＬレベルとなる。

【０１６８】図１０は図８に示した判定回路５１２の回
路構成を示す回路図である。図１０を参照して、図５に
示した判定回路５１１と比較して、新たに論理ゲートＬ
２０が設置される。論理ゲートＬ２０は判定信号ＣＰＷ
とタイマ回路５１３から出力される信号φＴとを受け、
ＡＮＤ論理演算結果を昇圧段数変更信号ＣＰＷＴ１とし
て出力する。

【０１６９】その他の回路構成については図５と同じで
あるため、その説明は繰り返さない。

【０１７０】なお、補助昇圧回路５０１の回路構成は図
７に示したとおりであるため、その説明は繰り返さな
い。ただし、補助昇圧回路５０１には昇圧段数増加指示
信号ＶＷＰＰ１の代わりに、昇圧段数変更信号ＣＰＷＴ
１が入力される。

【０１７１】以上の回路構成を有する補助チャージポン
プ回路５０および補助チャージポンプ用リミッタ回路５
１の動作について説明する。

【０１７２】いま、補助チャージポンプ回路５０から出
力される供給電位ＶＷＤＰの電位レベルが所定の電位レ
ベルに達していないと仮定する。このとき補助チャージ
ポンプ用リミッタ回路５１はＨレベルの判定信号ＣＰＷ
を出力する。このときタイマ回路５１３から出力される
信号φＴがＨレベルのときは、判定回路５１２中の論理
ゲートＬ２０から出力される昇圧段数変更信号ＣＰＷＴ
１はＨレベルとなる。よって、補助昇圧回路５０１中の
トランジスタＱＰ５６およびＱＰ５７はオンされ、トラ
ンジスタＱＰ５６はオフされる。その結果、補助昇圧回
路５０１内では昇圧段Ｂ１〜Ｂ４の４段で昇圧動作を行
う。

【０１７３】次に、タイマ回路から出力される信号φＴ
がＬレベルとなったときは、判定回路５１２中の論理ゲ
ートＬ２０から出力される昇圧段数変更信号ＣＰＷＴ１
はＬレベルとなる。よって、補助昇圧回路５０１中のト
ランジスタＱＰ５６およびＱＰ５７はオフされ、トラン
ジスタＱＰ５６はオンされる。その結果、補助昇圧回路
５０１内では昇圧段Ｂ１〜Ｂ３の３段で昇圧動作を行
う。

【０１７４】以上の結果、補助チャージポンプ回路５０
および補助チャージポンプ用リミッタ回路５１とが動作
を開始した後、所定時間経過後に補助昇圧回路５０１は
動作させる昇圧段数を４段から３段に減少させることが
できる。よって、消費電力の低減が可能となる。

【０１７５】［実施の形態３］実施の形態２では補助昇
圧回路内で動作させる昇圧段の数を時間によって変更し
たが、主チャージポンプから出力される昇圧電位の電位
レベルによって動作させる昇圧段の数を変更することも
できる。

【０１７６】図１１は実施の形態３における補助チャー
ジポンプ回路と補助チャージポンプ用リミッタ回路との
概略構成を示すブロック図である。

【０１７７】補助チャージポンプ回路５０内の構成は図
３に示した構成と同じであり、補助チャージポンプ回路
５０は補助昇圧用クロック生成回路５００と補助昇圧回
路５０１とを含む。ただし、補助昇圧回路５０１には昇
圧段数増加指示信号ＶＷＰＰ１の代わりに、後述する判
定回路５２０から出力される昇圧段数変更信号ＣＰＷＴ
２が入力される。

【０１７８】補助チャージポンプ用リミッタ回路５１は
図３における判定回路５１１の代わりに判定回路５２０
が設置される。

【０１７９】図１２は判定回路５２０の回路構成につい
て示した回路図である。図１２を参照して、図５に示し
た判定回路５１１と比較して、新たに論理ゲートＬ２１
が設置される。論理ゲートＬ２１は判定信号ＣＰＷと図
１８に示した主チャージポンプ用リミッタ回路１３から
出力される判定信号ＣＰＷＷとを受け、ＡＮＤ論理演算
結果を昇圧段数変更信号ＣＰＷＴ２として補助昇圧回路
５０１へ出力する。

【０１８０】その他の回路構成については図５と同じで
あるため、その説明は繰り返さない。

【０１８１】以上の回路構成を有する補助チャージポン
プ回路５０および補助チャージポンプ用リミッタ回路５
１の動作について説明する。

【０１８２】いま、補助チャージポンプ回路５０から出
力される供給電位ＶＷＤＰの電位レベルが所定の電位レ
ベルに達していないと仮定する。このとき補助チャージ
ポンプ用リミッタ回路５１はＨレベルの判定信号ＣＰＷ
を出力する。このとき、図１８に示した主チャージポン
プ用リミッタ回路１３から出力される判定信号ＣＰＷＷ
がＨレベルのとき、すなわち、主チャージポンプ回路１
１から出力される昇圧電位ＶＰＰの電位レベルが所定の
電位レベルに達していないとき、判定回路５２０中の論
理ゲートＬ２１から出力される昇圧段数変更信号ＣＰＷ
Ｔ２はＨレベルとなる。よって、補助昇圧回路５０１中
のトランジスタＱＰ５６およびＱＰ５７はオンされ、ト
ランジスタＱＰ５６はオフされる。その結果、補助昇圧
回路５０１内では昇圧段Ｂ１〜Ｂ４の４段で昇圧動作を
行う。

【０１８３】次に、判定信号ＣＰＷＷがＨレベルのと
き、すなわち、主チャージポンプ回路１１から出力され
る昇圧電位ＶＰＰの電位レベルが所定の電位レベルに達
したとき、判定回路５２０中の論理ゲートＬ２１から出
力される昇圧段数変更信号ＣＰＷＴ２はＬレベルとな
る。よって、補助昇圧回路５０１中のトランジスタＱＰ
５６およびＱＰ５７はオフされ、トランジスタＱＰ５６
はオンされる。その結果、補助昇圧回路５０１内では昇
圧段Ｂ１〜Ｂ３の３段で昇圧動作を行う。

【０１８４】以上の結果、主チャージポンプ回路１１か
ら出力される昇圧電位ＶＰＰが所定の電位レベルに達し
たとき、補助昇圧回路５０１は動作させる昇圧段数を４
段から３段に減少させることができる。よって、消費電
力の低減が可能となる。

【０１８５】［実施の形態４］図１３は実施の形態４に
おける高電圧発生回路およびクロック発生回路の概略構
成を示すブロック図である。

【０１８６】図１３を参照して、高電圧発生回路４０は
チャージポンプ回路１７とチャージポンプ用リミッタ回
路１８とを含む。

【０１８７】チャージポンプ回路１７の回路構成は図１
８に示した主チャージポンプ回路１１と同じである。

【０１８８】また、チャージポンプ用リミッタ回路１８
の回路構成は図１８に示した主チャージポンプ用リミッ
タ回路１３と同じであっても良いし、図２に示した補助
チャージポンプ用リミッタ回路５１の回路構成と同じで
あっても良い。

【０１８９】チャージポンプ用リミッタ回路１８は、チ
ャージポンプ回路１７から出力される昇圧電位ＶＰＰを
受け、昇圧電位ＶＰＰが所定の電位レベルに達している
か否かを判定し、その結果を判定信号ＣＰＷＤとして出
力する。チャージポンプ用リミッタ回路１８は、昇圧電
位ＶＰＰが所定の電位レベルに達していないと判断した
ときは、判定信号ＣＰＷＤをＨレベルとする。また、昇
圧電位ＶＰＰが所定の電位レベルに達していると判定し
たときは、判定信号ＣＰＷＤをＬレベルとする。

【０１９０】高電圧発生回路４０にはクロック発生回路
１６から内部クロック信号ｉｎｔ．ＣＬＫが入力され
る。

【０１９１】チャージポンプ回路１７は判定信号ＣＰＷ
ＤがＨレベルのとき、内部クロック信号ｉｎｔ．ＣＬＫ
の周波数変化に従って電位レベルを昇圧し、昇圧電位Ｖ
ＰＰを出力する。また、判定信号ＣＰＷＤがＬレベルの
とき、または、内部クロック信号ｉｎｔ．ＣＬＫが常時
Ｌレベルのときはチャージポンプ回路１７は昇圧動作を
行わない。

【０１９２】図１４は図１３に示したクロック発生回路
１６の回路構成を示した回路図である。

【０１９３】図１４を参照して、クロック発生回路１６
はインバータＩＶ１６１〜ＩＶ１６５と、論理ゲートＬ
１６１，Ｌ１６２とを含む。

【０１９４】論理ゲートＬ１６１とインバータＩＶ１６
１〜ＩＶ１６４とは直列に接続され、リングオシレータ
を構成する。論理ゲートＬ１６１は外部から入力される
シリアルクロック信号ＳＣとインバータＩＶ１６４の出
力信号とを受け、ＮＡＮＤ論理演算結果を出力する。イ
ンバータＩＶ１６１からＩＶ１６４は、それぞれ受けた
信号を反転して出力する。

【０１９５】論理ゲートＬ１６２はインバータＩＶ１６
４の出力信号と、チャージポンプ用リミッタ回路１８か
ら出力される判定信号ＣＰＷＤとを受け、ＮＡＮＤ論理
演算結果を出力する。インバータＩＶ１６５は論理ゲー
トＬ１６２の出力信号を受け、反転して内部クロック信
号ｉｎｔ．ＣＬＫとして出力する。

【０１９６】以上の回路構成を有する高電圧発生回路４
０の動作について説明する。チャージポンプ用リミッタ
回路１８から出力される判定信号ＣＰＷＤがＨレベルで
ある場合、すなわち、昇圧電位ＶＰＰが所定の電位レベ
ルまで達していない場合は、クロック発生回路１６内の
論理ゲートＬ１６２は、インバータＩＶ１６４から出力
される信号にしたがってＨレベル、Ｌレベルの信号を交
互に出力する。よって、インバータＩＶ１６５から出力
される内部クロック信号ｉｎｔ．ＣＬＫはＨレベルとＬ
レベルを交互に繰り返す。

【０１９７】一方、チャージポンプ用リミッタ回路１８
から出力される判定信号ＣＰＷＤがＬレベルとなったと
き、すなわち、昇圧電位ＶＰＰが所定の電位レベルに達
したときは、クロック発生信号内の論理ゲートＬ１６２
は常にＨレベルの信号を出力する。よって、インバータ
ＩＶ１６５から出力される内部クロック信号ｉｎｔ．Ｃ
ＬＫは常にＬレベルとなる。

【０１９８】よって、チャージポンプ回路１７は動作を
停止する。その結果、昇圧電位ＶＰＰの電位レベルは昇
圧されない。

【０１９９】以上の動作により、昇圧電位ＶＰＰが所定
の電位レベルに達したとき、チャージポンプ回路の動作
を停止するだけでなく、クロック発生回路の動作も停止
することで消費電力の低減が可能となる。

【０２００】［実施の形態５］実施の形態４では、一組
の高電圧発生回路とチャージポンプ用リミッタ回路とで
構成された場合の消費電力の低減について説明したが、
高電圧発生回路が複数存在する場合についても消費電力
の低減が可能である。

【０２０１】図１５は実施の形態５における高電圧発生
回路とクロック発生回路との概略構成を示すブロック図
である。

【０２０２】図１５を参照して、クロック発生回路１６
５から出力された内部クロック信号ｉｎｔ．ＣＬＫは複
数の高電圧発生回路４０１に入力される。

【０２０３】高電圧発生回路４０１はチャージポンプ回
路１７とチャージポンプ用リミッタ回路１８とを含む。
チャージポンプ用リミッタ回路１８は判定信号ＣＰＷＤ
を出力する。

【０２０４】論理ゲートＬ１６７は、複数の高電圧発生
回路４０１から出力される判定信号ＣＰＷＤの全てを受
け、ＮＯＲ論理演算結果を信号ＣＰＷＤ３として出力す
る。

【０２０５】クロック発生回路１６５は、論理ゲートＬ
１６５，Ｌ１６６と、インバータＩＶ１６５〜ＩＶ１６
８とを含む。

【０２０６】論理ゲートＬ１６５は外部信号であるシリ
アルクロック信号ＳＣと論理ゲートＬ１６６から出力さ
れる信号ＣＰＷＤ３とを受け、ＮＡＮＤ論理演算結果を
出力する。

【０２０７】論理ゲートＬ１６６とインバータＩＶ１６
５〜ＩＶ１６８とは直列に接続され、リングオシレータ
を構成する。論理ゲートＬ１６６は論理ゲートＬ１６５
から出力される信号と、インバータＩＶ１６８の出力信
号とを受け、そのＮＡＮＤ論理演算結果を出力する。イ
ンバータＩＶ１６５〜ＩＶ１６８は受けた信号を反転し
て出力する。インバータＩＶ１６８は反転した信号を内
部クロック信号ｉｎｔ．ＣＬＫとして出力する。

【０２０８】以上の回路構成を有するクロック発生回路
１６５の動作について説明する。複数の高電圧発生回路
４０１から出力される判定信号ＣＰＷＤのうちのいずれ
かがＨレベルの場合、すなわち高電圧発生回路から出力
される昇圧電位ＶＰＰのうちのいずれかが所定の電位レ
ベルに達していない場合、論理ゲートＬ１６７から出力
される信号ＣＰＷＤ３はＬレベルとなる。

【０２０９】よって、クロック発生回路１６５内の論理
ゲートＬ１６５はＨレベルの信号を出力する。その結
果、クロック発生回路１６５から出力される内部クロッ
ク信号ｉｎｔ．ＣＬＫはＨレベルとＬレベルを交互に繰
り返す。

【０２１０】次に、複数の高電圧発生回路４０１から出
力される判定信号ＣＰＷＤの全てがＬレベルの場合、す
なわち高電圧発生回路から出力される昇圧電位ＶＰＰの
全てが所定の電位レベルに達した場合、信号ＣＰＷＤ３
はＨレベルとなる。

【０２１１】よって、クロック発生回路１６５内の論理
ゲートＬ１６５はＬレベルの信号を出力する。その結
果、論理ゲートＬ１６６は常にＨレベルの信号を出力
し、クロック発生回路１６５から出力される内部クロッ
ク信号ｉｎｔ．ＣＬＫは常にＬレベルとなる。

【０２１２】以上より、複数の高電圧発生回路４０１か
ら出力される昇圧電位が全て所定の電位レベルに達した
とき、クロック発生回路１６５の動作を停止する。よっ
て、消費電力の低減が可能となる。

【０２１３】［実施の形態６］図１６は実施の形態６に
おける高電圧発生回路とクロック発生回路との概略構成
を示すブロック図である。

【０２１４】図１６を参照して、クロック発生回路は内
部クロック信号ｉｎｔ．ＣＬＫを発生させるためのベー
スとなる信号φＡ１〜φＡ４を出力するベースクロック
発生回路１６１と、信号φＡ１〜φＡ４に従って、周波
数の異なる複数の内部クロック信号ｉｎｔ．ＣＬＫ１〜
ｉｎｔ．ＣＬＫ４を発生するクロック分周回路１６２と
で構成される。

【０２１５】高電圧発生回路４０１はチャージポンプ回
路１７およびチャージポンプ用リミッタ回路１８とを含
む。また、クロック分周回路１６２から出力される内部
クロック信号ｉｎｔ．ＣＬＫ１を受ける高電圧発生回路
４０１は複数存在する。同様に、内部クロック信号ｉｎ
ｔ．ＣＬＫ２，ｉｎｔ．ＣＬＫ３，ｉｎｔ．ＣＬＫ４を
受ける高電圧発生回路４０１は複数存在する。

【０２１６】複数の高電圧発生回路４０１内のチャージ
ポンプ用リミッタ回路１８から出力された判定信号ＣＰ
ＷＤは全て論理ゲートＬ１６３に入力される。

【０２１７】論理ゲートＬ１６３は複数の判定信号ＣＰ
ＷＤを受け、ＯＲ論理演算結果を信号ＣＰＷＤ２として
クロック分周回路１６２に出力する。

【０２１８】クロック分周回路１６２はインバータＩＶ
１０１〜ＩＶ１０９と、論理ゲートＬ１０１〜Ｌ１０８
とを含む。インバータＩＶ１０１は信号φＡ１を受け反
転して伝達する。論理ゲートＬ１０１はインバータＩＶ
１０１の出力信号と信号φＡ２とを受け、ＮＡＮＤ論理
演算結果を出力する。インバータＩＶ１０２は論理ゲー
トＬ１０１の出力信号を受け、反転して伝達する。論理
ゲートＬ１０２はインバータＩＶ１０２の出力信号と論
理ゲートＬ１６３から出力された信号ＣＰＷＤ２とを受
け、ＮＡＮＤ論理演算結果を出力する。インバータＩＶ
１０３は論理ゲートＬ１０２の出力信号を受け、反転し
た信号を内部クロック信号ｉｎｔ．ＣＬＫ１として出力
する。

【０２１９】インバータＩＶ１０６は信号φＡ３を受
け、反転して伝達する。論理ゲートＬ１０３は信号φＡ
２とインバータＩＶ１０６とから出力される信号とを受
け、ＮＡＮＤ論理演算結果を出力する。論理ゲートＬ１
０４は論理ゲートＬ１０３の出力信号と論理ゲートＬ１
６３の出力信号ＣＰＷＤ２とを受け、ＮＡＮＤ論理演算
結果を出力する。インバータＩＶ１０４は論理ゲートＬ
１０４の出力信号を受け、反転した信号を内部クロック
信号ｉｎｔ．ＣＬＫ２として出力する。

【０２２０】インバータＩＶ１０７は信号φＡ４を受
け、反転して出力する。また、インバータＩＶ１０８は
インバータＩＶ１０７の出力信号を受け、反転して出力
する。論理ゲートＬ１０５は信号φＡ３とインバータＩ
Ｖ１０８の出力信号とを受け、ＮＡＮＤ論理演算結果を
出力する。論理ゲートＬ１０６は論理ゲートＬ１０５の
出力信号と論理ゲートＬ１６３の出力信号ＣＰＷＤ２と
を受け、ＮＡＮＤ論理演算結果を出力する。インバータ
ＩＶ１０５は論理ゲートＬ１０６の出力信号を受け、反
転した信号を内部クロック信号ｉｎｔ．ＣＬＫ３として
出力する。

【０２２１】論理ゲートＬ１０７は、インバータＩＶ１
０６の出力信号とインバータＩＶ１０８の出力信号との
ＮＡＮＤ論理演算結果を出力する。論理ゲートＬ１０８
は論理ゲートＬ１０７の出力信号と論理ゲートＬ１６３
の出力信号ＣＰＷＤ２とを受け、ＮＡＮＤ論理演算結果
を出力する。インバータＩＶ１０９は論理ゲートＬ１０
８の出力信号を受け、反転した信号を内部クロック信号
ｉｎｔ．ＣＬＫ４として出力する。

【０２２２】以上の回路構成を有するクロック分周回路
の動作について説明する。高電圧発生回路４０１から出
力される複数の判定信号ＣＰＷＤのいづれかがＬレベル
のとき、論理ゲートＬ１６３から出力される信号はＨレ
ベルとなる。よって、クロック分周回路１６２はベース
クロック発生回路１０１から出力される信号φＡ１〜φ
Ａ４にしたがって、内部クロック信号ｉｎｔ．ＣＬＫ１
〜ｉｎｔ．ＣＬＫ４をそれぞれ出力する。

【０２２３】一方、高電圧発生回路４０１から出力され
る複数の判定信号ＣＰＷＤの全てがＬレベルのとき、す
なわち、全ての高電圧発生回路４０１から出力される昇
圧電位ＶＰＰの電位レベルを満たしたとき、論理ゲート
Ｌ１６３から出力される信号はＬレベルとなる。よっ
て、クロック分周回路１６２内の論理ゲートＬ１０２，
Ｌ１０４，Ｌ１０６，Ｌ１０８から出力される信号は常
にＨレベルとなる。その結果、クロック分周回路１６２
から出力される内部クロック信号ｉｎｔ．ＣＬＫ１〜ｉ
ｎｔ．ＣＬＫ４は全てＬレベルとなる。

【０２２４】以上の結果、全ての高電圧発生回路４０１
から出力される昇圧電位ＶＰＰが所定の電位レベルを満
たしたとき、クロック分周回路１６２はその動作を停止
する。よって、消費電力の低減が可能となる。

【０２２５】［実施の形態７］図１７は実施の形態７に
おける高電圧発生回路とクロック発生回路との概略構成
を示すブロック図である。

【０２２６】図１７を参照して、クロック発生回路は内
部クロック信号ｉｎｔ．ＣＬＫを発生させるためのベー
スとなる信号φＡ１〜φＡ４を出力するベースクロック
発生回路１６１と、信号φＡ１〜φＡ４に従って、周波
数の異なる複数の内部クロック信号ｉｎｔ．ＣＬＫ１０
〜ｉｎｔ．ＣＬＫ１３を発生するクロック分周回路１７
０とで構成される。

【０２２７】高電圧発生回路４０１はチャージポンプ回
路１７およびチャージポンプ用リミッタ回路１８とを含
む。また、クロック分周回路１７０から出力される内部
クロック信号ｉｎｔ．ＣＬＫ１０を受ける高電圧発生回
路４０１は複数存在する。同様に、内部クロック信号ｉ
ｎｔ．ＣＬＫ１１，ｉｎｔ．ＣＬＫ１２，ｉｎｔ．ＣＬ
Ｋ１３を受ける高電圧発生回路４０１は複数存在する。

【０２２８】内部クロック信号ｉｎｔ．ＣＬＫ１０複数
の高電圧発生回路４０１から出力される判定信号ＣＰＷ
Ｄは論理ゲートＬ１７１に入力される。論理ゲートＬ１
７１は複数の判定信号ＣＰＷＤを受け、ＯＲ論理演算結
果を信号ＣＰＷＤ１０としてクロック分周回路１７０に
出力する。

【０２２９】クロック分周回路１７０はインバータＩＶ
１０３〜ＩＶ１０５，ＩＶ１０９〜ＩＶ１１４と、論理
ゲートＬ１０１〜Ｌ１０８とを含む。インバータＩＶ１
１０は信号φＡ１を受け反転して伝達する。論理ゲート
Ｌ１０１はインバータＩＶ１１０の出力信号と信号φＡ
２とを受け、ＮＡＮＤ論理演算結果を出力する。インバ
ータＩＶ１１１は論理ゲートＬ１０１の出力信号を受
け、反転して伝達する。論理ゲートＬ１０２はインバー
タＩＶ１１１の出力信号と論理ゲートＬ１７１から出力
された信号ＣＰＷＤ１０とを受け、ＮＡＮＤ論理演算結
果を出力する。インバータＩＶ１０３は論理ゲートＬ１
０１の出力信号を受け、反転し、内部クロック信号ｉｎ
ｔ．ＣＬＫ１０として出力する。

【０２３０】インバータＩＶ１１２は信号φＡ３を受
け、反転して伝達する。論理ゲートＬ１０３は信号φＡ
２とインバータＩＶ１１２とから出力される信号とを受
け、ＮＡＮＤ論理演算結果を出力する。論理ゲートＬ１
０４は論理ゲートＬ１０３の出力信号と論理ゲートＬ１
７２の出力信号ＣＰＷＤ１１とを受け、ＮＡＮＤ論理演
算結果を出力する。インバータＩＶ１０４は論理ゲート
Ｌ１０４の出力信号を受け、反転し、内部クロック信号
ｉｎｔ．ＣＬＫ１１として出力する。

【０２３１】インバータＩＶ１１３は信号φＡ４を受
け、反転して出力する。また、インバータＩＶ１１４は
インバータＩＶ１１３の出力信号を受け、反転して出力
する。論理ゲートＬ１０５は信号φＡ３とインバータＩ
Ｖ１１４の出力信号とを受け、ＮＡＮＤ論理演算結果を
出力する。論理ゲートＬ１０６は論理ゲートＬ１０５の
出力信号と論理ゲートＬ１７３の出力信号ＣＰＷＤ１２
とを受け、ＮＡＮＤ論理演算結果を出力する。インバー
タＩＶ１０５は論理ゲートＬ１０６の出力信号を受け、
反転し、内部クロック信号ｉｎｔ．ＣＬＫ１２として出
力する。

【０２３２】論理ゲートＬ１０７は、インバータＩＶ１
１２の出力信号とインバータＩＶ１１４の出力信号との
ＮＡＮＤ論理演算結果を出力する。論理ゲートＬ１０８
は論理ゲートＬ１０７の出力信号と論理ゲートＬ１７４
の出力信号ＣＰＷＤ１３とを受け、ＮＡＮＤ論理演算結
果を出力する。インバータＩＶ１０９は論理ゲートＬ１
０８の出力信号を受け、反転し、内部クロック信号ｉｎ
ｔ．ＣＬＫ１３として出力する。

【０２３３】以上の回路構成を有するクロック分周回路
の動作について説明する。初めに、クロック分周回路１
７０から内部クロック信号ｉｎｔ．ＣＬＫ１０を受ける
複数の高電圧発生回路４０１に注目する。

【０２３４】複数の判定信号ＣＰＷＤのいづれかがＨレ
ベルのとき、論理ゲートＬ１７０から出力される信号は
Ｈレベルとなる。よって、クロック分周回路１７０内の
論理ゲートＬ１０２から出力される内部クロック信号ｉ
ｎｔ．ＣＬＫ１０はＨレベルとＬレベルを交互に繰り返
す。

【０２３５】複数の判定信号ＣＰＷＤの全てがＬレベル
のとき、すなわち、内部クロック信号ｉｎｔ．ＣＬＫ１
０を受ける高電圧発生回路４０１から出力される昇圧電
位ＶＰＰの電位レベルが全て所定の電位レベルを満たし
たとき、論理ゲートＬ１７１から出力される信号はＬレ
ベルとなる。よって、クロック分周回路１６２内の論理
ゲートＬ１０２から出力される内部クロック信号ｉｎ
ｔ．ＣＬＫ１０は常にＬレベルとなる。

【０２３６】以上の結果、内部クロック信号ｉｎｔ．Ｃ
ＬＫ１０を受ける複数の高電圧発生回路４０１におい
て、昇圧電位ＶＰＰの電位レベルが全て所定の電位レベ
ルに達したとき、クロック分周回路１７０は内部クロッ
ク信号ｉｎｔ．ＣＬＫ１０の出力を停止する。

【０２３７】内部クロック信号ｉｎｔ．ＣＬＫ１１を受
ける複数の高電圧発生回路４０１の場合についても同様
であり、内部クロック信号ｉｎｔ．ＣＬＫ１２，ｉｎ
ｔ．ＣＬＫ１３を受ける複数の高電圧発生回路４０１に
ついても同様の動作となるため、その説明は繰り返さな
い。

【０２３８】以上の結果、異なる内部クロック信号を受
ける複数の高電圧回路において、同じ内部クロック信号
を受ける複数の高電圧発生回路群から出力される昇圧電
位が全て所定の電位レベルとなったときに、クロック分
周回路はその内部クロック信号の発生を停止する。よっ
て、消費電力の低減が可能となる。さらに、同一内部ク
ロック信号を受ける高電圧発生回路群ごとに内部クロッ
ク信号の発生を停止することができる。

【０２３９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。

【０２４０】

【発明の効果】以上、高電圧発生回路において、補助チ
ャージポンプ内で動作させる昇圧段数を変更する。その
結果、主チャージポンプから出力される昇圧電位の昇圧
速度を増加させることが可能となる。

【０２４１】また、昇圧電位の電位レベルが所定の電位
レベルに近づいたとき、補助チャージポンプ内で動作さ
せる昇圧段数を減らす。その結果、消費電力の低減が可
能となる。

【０２４２】さらに、昇圧電位の電位レベルが所定の電
位レベルに達したとき、クロック発生回路の動作を停止
する。その結果、更なる消費電力の低減が可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１における半導体集積
回路装置の構成を示した概略ブロック図である。

【図２】 この発明の実施の形態１における高電圧発生
回路の構成を示す概略ブロック図である。

【図３】 図２に示した補助チャージポンプ回路５０と
補助チャージポンプ用リミッタ回路５１の回路構成を示
したブロック図である。

【図４】 図３に示した被判定信号出力回路５１０の回
路構成を示す回路図である。

【図５】 図３に示した判定回路５１１の回路構成を示
す回路図である。

【図６】 図３に示した補助昇圧用クロック生成回路５
００の回路構成を示した回路図である。

【図７】 図３に示した補助昇圧回路５０１の回路構成
を示した回路図である。

【図８】 実施の形態２における補助チャージポンプ回
路５０と補助チャージポンプ用リミッタ回路５１との概
略構成を示すブロック図である。

【図９】 図８に示したタイマ回路５１３の回路構成を
示す回路図である。

【図１０】 図８に示した判定回路５１２の回路構成を
示す回路図である。

【図１１】 実施の形態３における補助チャージポンプ
回路と補助チャージポンプ用リミッタ回路との概略構成
を示すブロック図である。

【図１２】 判定回路５２０の回路構成について示した
回路図である。

【図１３】 実施の形態４における高電圧発生回路およ
びクロック発生回路の概略構成を示すブロック図であ
る。

【図１４】 図１３に示したクロック発生回路１６の回
路構成を示した回路図である。

【図１５】 実施の形態５における高電圧発生回路とク
ロック発生回路との概略構成を示すブロック図である。

【図１６】 実施の形態６における高電圧発生回路とク
ロック発生回路との概略構成を示すブロック図である。

【図１７】 実施の形態７における高電圧発生回路とク
ロック発生回路との概略構成を示すブロック図である。

【図１８】 従来の半導体集積回路装置内の高電圧発生
回路の構成を示す概略ブロック図である。

【符号の説明】

１ 半導体集積回路装置、１０ 高電圧発生回路、１１
主チャージポンプ回路、１２，５０ 補助チャージポ
ンプ回路、１３ 主チャージポンプ用リミッタ回路、１
４，５１ 補助チャージポンプ用リミッタ回路、１５
クロック発生回路、１６ クロック発生回路、１７ チ
ャージポンプ回路、１８ チャージポンプ用リミッタ回
路、２０ メモリセルアレイ、２１ Ｘデコーダ、２２
Ｙデコーダ、２３ データレジスタ、２４ Ｙゲー
ト、２５ アドレスバッファ、２６書込データ入力ドラ
イバ、２７ 読出データ出力アンプ、２８ アドレスカ
ウンタ、２９ データ出力バッファ、３０ アドレス／
データ入力バッファ、３１ＯＥバッファ、３２ ＣＥバ
ッファ、３３ ＷＥバッファ、３４ ＲＥＳバッファ、
３５ ｃｔｃバッファ、３６ ＳＣバッファ、３７ コ
マンドデコーダ、３８ 制御回路、３９ 基準電位発生
回路、４０，４１，４０１高電圧発生回路、１０１，１
６１ ベースクロック発生回路、１６２，１７０ クロ
ック分周回路、１６５ クロック発生回路、５００ 補
助昇圧用クロック生成回路、５０１補助昇圧回路、５０
２ 昇圧段数調整回路、５１０ 被判定信号出力回路、
５１１，５１２，５２０ 判定回路、５１３ タイマ回
路、５１４ 電流バイアス回路、５１５ リングオシレ
ータ、５１６ バッファ回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AD04 AD10 AE05 AE06 5F038 BG03 BG05 BG06 CD08 DF05 DF06 DF08 EZ20 5H730 BB02 DD04 DD12

Claims (8)

【特許請求の範囲】
1. 【請求項１】 内部電位レベルを昇圧する昇圧手段を有
   する半導体集積回路装置であって、 前記昇圧手段は、 内部電位レベルを昇圧する第１の昇圧回路と、 前記第１の昇圧回路へ供給する供給電位レベルを昇圧す
   る第２の昇圧回路とを含み、 前記第２の昇圧回路は、 前記供給電位レベルを昇圧するための複数の昇圧段と、 動作させる前記昇圧段の数を変更する昇圧制御手段とを
   含む、半導体集積回路装置。
2. 【請求項２】 前記昇圧制御手段は、前記第１の昇圧回
   路が活性化した後所定の時間経過後に、前記動作させる
   昇圧段の数を変更する、請求項１に記載の半導体集積回
   路装置。
3. 【請求項３】 前記昇圧制御手段は、タイマー回路を含
   み、 前記タイマー回路は、前記昇圧手段の活性化信号を受信
   後、時間の測定を行う、請求項２に記載の半導体集積回
   路装置。
4. 【請求項４】 前記半導体集積回路装置はさらに、前記
   昇圧手段により昇圧された内部電位レベルが所定の電位
   レベルとなっているか否かを判定する判定手段を含み、 前記昇圧制御手段は、前記判定手段の判定結果に応答し
   て、動作させる前記昇圧段の数を変更する、請求項１に
   記載の半導体集積回路装置。
5. 【請求項５】 内部電位レベルを昇圧させる昇圧手段
   と、 前記昇圧手段により昇圧された内部電位レベルが所定の
   電位レベルとなっているか否かを判定する判定手段と外
   部信号を受け、内部クロック信号を発生するクロック発
   生手段とを含み、 前記内部電位レベルが所定の電位レベルになっていると
   前記判定手段が判定したときに、前記クロック発生手段
   は前記内部クロック信号の発生を停止する、半導体集積
   回路装置。
6. 【請求項６】 前記半導体集積回路装置は、複数の前記
   昇圧手段と、前記各昇圧手段ごとに設置された前記複数
   の判定手段とを含み、 前記各昇圧手段で昇圧された電位レベルが所定の電位レ
   ベルになっていると前記各判定手段のすべてが判定した
   ときに、前記クロック発生手段は前記内部クロック信号
   の発生を停止する、請求項５に記載の半導体集積回路装
   置。
7. 【請求項７】 前記クロック発生手段は、外部信号によ
   り生成される活性化信号を受けて動作を開始し、 前記各昇圧手段で昇圧された電位レベルが所定の電位レ
   ベルになっていると前記各判定手段のすべてが判定した
   ときに、前記活性化信号を無効化する、請求項６に記載
   の半導体集積回路装置。
8. 【請求項８】 前記クロック発生手段は、 前記クロック信号の周波数を変更する複数のクロック分
   周手段を含み、 同じ周波数の前記クロック信号を受ける前記複数の昇圧
   手段で昇圧された電位レベルがすべて所定の電位レベル
   になったときに、前記クロック分周手段は前記活性化信
   号を無効化する、請求項７に記載の半導体集積回路装
   置。