JP3987856B2 - 電圧検出回路、半導体装置、及び電圧検出回路の制御方法 - Google Patents
電圧検出回路、半導体装置、及び電圧検出回路の制御方法 Download PDFInfo
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Description
【０００１】
（技術分野）
本発明は、半導体装置に搭載される電圧発生回路の出力電圧を検出する電圧検出回路、半導体装置、及び電圧検出回路の制御方法に関する。
半導体装置には、外部から供給される電源電圧とは異なる内部電圧を生成して内部回路に供給する電圧発生回路を搭載したものがある。その半導体装置には、電圧発生回路の出力電圧を検出する電圧検出回路が設けられている。具体的には、電圧検出回路において、電圧発生回路の出力電圧に応じた分圧電圧が基準電圧と比較され、比較結果に基づいて出力電圧が目標の電圧レベルに達したことが検出される。電圧検出回路において、分圧電圧を生成するための素子として分圧抵抗を用いるものが一般的である。しかし、分圧抵抗には常に電流が流れるため、低消費電力化が必要となる半導体装置（例えば、不揮発性メモリ）では、分圧抵抗に代えて容量を用いる電圧検出回路が実用化されている。電圧検出回路において、容量比による電圧検出を的確に行う技術が必要となっている。
【０００２】
（背景技術）
図１３には、従来の電圧検出回路３１を示し、図１４には、その動作波形図を示している。
【０００３】
電圧検出回路３１は、電圧発生回路３２の出力電圧ＶPPを検出して、電圧ＶPPが目標の電圧値になるように制御するための回路である。電圧検出回路３１には、直列接続された２つの容量（キャパシタ）Ｃ１，Ｃ２と、比較器２１と、ＮＭＯＳトランジスタＴｎ１とを備える。
【０００４】
各容量Ｃ１，Ｃ２は、電圧発生回路３２の出力電圧ＶPPを分圧するために設けられている。各容量Ｃ１，Ｃ２による分圧電圧（各容量Ｃ１，Ｃ２の接続部Ｎ１での電圧）ｄｉｖが比較器２１の非反転入力端子に供給されるとともに、基準電圧Ｖｒｅｆ（例えば、１．３Ｖ）が比較器２１の反転入力端子に供給される。
【０００５】
各容量Ｃ１，Ｃ２の接続部Ｎ１にＮＭＯＳトランジスタＴｎ１のドレインが接続され、トランジスタＴｎ１のソースはグランドＧＮＤに接続されている。また、ＮＭＯＳトランジスタＴｎ１のゲートにはリセット信号ＲＳＴが供給される。
【０００６】
図１４に示すように、電圧検出回路３１による電圧検出の開始時には、Ｈレベルのリセット信号ＲＳＴによりＮＭＯＳトランジスタＴｎ１がオンされ、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが接地電位（０Ｖ）に初期化される。時刻ｔ１において、リセット信号ＲＳＴがＬレベルに反転されてトランジスタＴｎ１がオフされることにより、各容量Ｃ１，Ｃ２の接続部Ｎ１がフローティング状態となる。時刻ｔ１以降では、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが出力電圧ＶPPに応じて変化する。すなわち、電圧発生回路３２における昇圧動作に伴い出力電圧ＶPPが上昇すると、各容量Ｃ１，Ｃ２の容量比に応じた変化度合で分圧電圧ｄｉｖも上昇する。
【０００７】
比較器２１は、分圧電圧ｄｉｖと基準電圧Ｖｒｅｆとを比較し、比較結果に応じた電圧レベルの出力信号ＣＯＭを出力する。つまり、比較器２１は、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆよりも低いときには、Ｌレベルの出力信号ＣＯＭを出力し、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆ以上になると、Ｈレベルの出力信号ＣＯＭを出力する。出力信号ＣＯＭに基づいて、電圧発生回路３２の出力電圧が目標の電圧値になるよう制御される。
【０００８】
上記のように、容量比により電圧検出を行う電圧検出回路は、例えば、特開２００２−５１５３８号公報等に開示されている。
【特許文献１】
特開２００２−５１５３８号公報
【０００９】
ところで、不揮発性の半導体記憶装置において、データの書き込みや消去は、ブレークダウン特性やトンネリング特性の半導体物性を利用して行われる。具体的に、不揮発性メモリでは、電源電圧（例えば、３Ｖ）よりも高い高電圧（例えば、１０Ｖ）や負電圧（例えば、−１０Ｖ）を電圧発生回路で生成し、高電圧や負電圧をワード線等に印加することにより、データの書き込みや消去が行われる。
【００１０】
不揮発性メモリでは、電圧発生回路の出力電圧を所定電圧（高電圧＝１０Ｖ、負電圧＝−１０Ｖ）に制御するために、図１３に示す回路構成の電圧検出回路３１を利用している。電圧検出回路３１は、容量比により電圧検出をする構成であるため、抵抗比で電圧検出をする電圧検出回路と比較して、消費電力が低減される。
【００１１】
しかしながら、電圧検出回路３１では、分圧電圧ｄｉｖを初期化するためのＮＭＯＳトランジスタＴｎ１にテーリング電流（サブスレッショルド電流、又はオフリーク電流と呼ぶ）が流れることにより、出力電圧ＶPPが変動してしまうといった問題が生じる。
【００１２】
詳しくは、電圧発生回路３２の出力電圧ＶPPが目標の電圧値に達すると、電圧検出回路３１における分圧電圧ｄｉｖは、基準電圧Ｖｒｅｆ（１．３Ｖ）と等しくなる。このとき、トランジスタＴｎ１は、Ｌレベルのリセット信号ＲＳＴによりオフされているが、そのソース・ドレイン間には、基準電圧Ｖｒｅｆと等しい分圧電圧ｄｉｖが加わるため、微小なリーク電流が流れてしまう。このように、トランジスタＴｎ１にオフリーク電流が流れることで、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆよりも低くなる。この場合、電圧発生回路３２は、出力電圧ＶPPが目標の電圧値に達したにもかかわらず昇圧動作を継続するため、出力電圧ＶPPが必要以上に高くなってしまう。
【００１３】
このような現象は、電圧検出回路３１における電圧検出の動作時間がオフリーク電流による出力電圧ＶPPの低下に対して相対的に短ければ問題となることはない。しかし、不揮発性メモリにおけるデータの書き込み動作や消去動作は、読み出し動作時間（数１０ｎｓ）よりも数千倍長い時間（数１０ｍｓ）を要する。そのため、不揮発性メモリのように、電圧検出動作に長い時間が必要となる半導体装置では、トランジスタＴｎ１のオフリーク電流によって、電圧発生回路３２の出力電圧ＶPPが必要以上に高くなるといった問題が生じてしまう。
【００１４】
本発明の目的は、トランジスタのオフリーク電流による電圧変動を抑制し、電圧検出を的確に行うことができる電圧検出回路、半導体装置、及び電圧検出回路の制御方法を提供することにある。
【００１５】
（発明の開示）
本発明の第１の態様において、電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路が提供される。電圧検出回路は、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、前記第１トランジスタに直列接続された第２トランジスタと、制御回路とを備える。前記第１トランジスタ及び第２トランジスタが活性化されることにより、前記第１接続部の電位が初期電位に初期化される。前記制御回路は、前記第１トランジスタに接続され、前記第１接続部の電位の初期化の後、前記第２トランジスタよりも遅れて前記第１トランジスタを非活性化させるための第１制御信号を生成する。
【００１６】
本発明の第２の態様において、電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路が提供される。電圧検出回路は、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、前記接続部の電位を初期電位に初期化するＰ型のトランジスタと、前記Ｐ型のトランジスタに接続され、前記接続部の電位が初期化される時に、前記初期電位よりも低い電位を有する制御信号を生成し、前記制御信号により前記Ｐ型のトランジスタを活性化させる制御回路とを備える。
【００１７】
本発明の第３の態様において、電圧発生回路に接続され、前記電圧発生回路の発生した負電圧を検出する電圧検出回路が提供される。電圧検出回路は、前記負電圧を受け取り、前記負電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を接地電位よりも高い初期電位に初期化するＰ型のトランジスタとを備える。前記Ｐ型のトランジスタのゲートは制御信号を受け取り、そのソースは前記接地電位よりも高い初期電位を受け取り、そのドレインは前記接続部に接続される。
【００１８】
本発明の第４の態様において、電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路が提供される。電圧検出回路は、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を初期電位に初期化するＮ型のトランジスタとを備える。前記Ｎ型のトランジスタのゲートは制御信号を受け取り、そのソースは前記制御信号の反転信号を受け取り、そのドレインは前記接続部に接続される。
上記第１から４の態様に示される電圧検出回路及び電圧発生回路は、半導体装置に設けられることが好ましい。
【００１９】
本発明の第５の態様において、電圧検出回路の制御方法が提供される。電圧検出回路は、電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する。前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、前記第１トランジスタに直列接続された第２トランジスタとを含む。制御方法は、前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記第１トランジスタと第２トランジスタとを活性化させて、前記第１接続部の電位を初期電位に初期化するステップと、前記第１接続部の電位の初期化の後に、前記第２トランジスタのみを非活性化させて、前記第１トランジスタと第２トランジスタとの間の第２接続部の電位を前記第１接続部の電位と等しくするステップと、前記電圧発生回路の出力電圧に応じて前記第１接続部の電位が所定電位に達したときに、前記第１トランジスタを非活性化させるステップとを備える。
【００２０】
本発明の第６の態様において、電圧検出回路の制御方法が提供される。電圧検出回路は、電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する。前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたＰ型のトランジスタを含む。制御方法は、前記第１及び第２容量を用いて、電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記Ｐ型のトランジスタを活性化させて、前記接続部の電位を初期電位に初期化するステップとを備える。前記初期化するステップは、前記初期電位よりも低い電位の制御信号を生成し、該制御信号を前記Ｐ型のトランジスタのゲートに供給する。
【００２１】
本発明の第７の態様において、電圧検出回路の制御方法が提供される。電圧検出回路は、電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する。前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたＰ型のトランジスタを含む。制御方法は、前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記Ｐ型のトランジスタを活性化させて、前記接続部の電位を接地電位よりも高い初期電位に初期化するステップと、前記接続部の電位の初期化の後に、前記初期電位よりも高い電位を前記Ｐ型のトランジスタのゲートに供給して該Ｐ型のトランジスタを非活性化するステップとを備える。
【００２２】
本発明の第８の態様において、電圧検出回路の制御方法が提供される。電圧検出回路は、電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する。前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたＮ型のトランジスタを含む。制御方法は、前記第１及び第２容量を用いて、電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記Ｎ型のトランジスタのソースに、前記Ｎ型のトランジスタのゲートへの信号とは逆相の信号を供給するステップと、前記Ｎ型のトランジスタを活性化させて、前記接続部の電位を、接地電位を初期電位として初期化するステップとを備える。
【００２３】
（発明を実施するための最良の形態）
以下、本発明を半導体記憶装置に具体化した第１実施形態を図面に従って説明する。
【００２４】
図１は、半導体記憶装置１１の概略的なブロック図である。半導体記憶装置１１は、不揮発性メモリであり、メモリアクセス用の論理回路１２と、メモリセルアレイ１３と、動作モード制御回路１４と、電源回路１５とを備える。また、電源回路１５は、リセット発生回路１６と、電圧検出回路１７と、電圧発生回路１８とを備える。
半導体記憶装置１１において、外部装置からの制御信号ＣＮＴＬとアドレス信号Ａｄｄとがメモリアクセス用の論理回路１２に供給され、制御信号ＣＮＴＬが動作モード制御回路１４に供給される。
【００２５】
メモリアクセス用の論理回路１２は、アドレス信号Ａｄｄをラッチするラッチ回路や、アドレス信号Ａｄｄをデコードするデコーダ等を含む。論理回路１２にて生成されたデコード信号により、メモリセルアレイ１３に設けられた複数のメモリセルのいずれかがアクセスされる。なお、本実施形態において、メモリセルアレイ１３に設けられるメモリセルは、不揮発性のメモリセルである。
【００２６】
動作モード制御回路１４は、制御信号ＣＮＴＬに基づいて電源回路１５を制御する。制御信号ＣＮＴＬの種類としては、読み出しコマンド、書き込みコマンド、消去コマンド等の信号がある。
【００２７】
供給された制御信号ＣＮＴＬが書き込みコマンドである場合、動作モード制御回路１４は、書き込みコマンドに応答して、電圧発生回路１８における高電圧発生部１９を活性化させる。このとき、電圧発生回路１８の高電圧発生部１９において、高電圧ＶPPが生成され高電圧ＶPPがメモリセルアレイ１３に供給される。
【００２８】
また、制御信号ＣＮＴＬが消去コマンドである場合、動作モード制御回路１４は、消去コマンドに応答して、電圧発生回路１８における負電圧発生部２０を活性化させる。このとき、電圧発生回路１８の負電圧発生部２０において、負電圧ＶBBが生成され負電圧ＶBBがメモリセルアレイ１３に供給される。
【００２９】
メモリセルアレイ１３において、電圧発生回路１８から供給される高電圧ＶPPや負電圧ＶBBは、メモリセルに接続するワード線、ビット線、或いはＭＯＳトランジスタを構成するウェル層等に供給される。高電圧ＶPPや負電圧ＶBBが供給されることで、メモリセルのデータの書き込みや消去が行われる。
【００３０】
また、半導体記憶装置１１では、データの書き込み動作時や消去動作を開始するとき、電圧発生回路１８における高電圧発生部１９や負電圧発生部２０の回路を活性化させるのに先立って、リセット発生回路１６からリセット信号ＲＳＴが電圧検出回路１７に供給される。リセット信号ＲＳＴに従って電圧検出回路１７における電圧検出動作が初期化される。
【００３１】
図２には、電圧検出回路１７を示している。なお、同図には、高電圧ＶPPを検出するための回路を示し、負電圧ＶBBを検出するための回路の図示は省略している。
【００３２】
電圧検出回路１７は、第１及び第２容量としての容量Ｃ１，Ｃ２と、判定回路としての比較器２１と、制御回路２２と、第１及び第２トランジスタとしてのＮＭＯＳトランジスタＴｎ１，Ｔｎ２とを備え、高電圧発生部１９で生成される高電圧ＶPPを検出する。高電圧発生部１９は、昇圧回路１９ａと、ＮＭＯＳトランジスタＴｎ１０とを含む。
【００３３】
電圧検出回路１７において、容量Ｃ１，Ｃ２と比較器２１の構成は、図１３に示す従来の電圧検出回路３１と同じ構成である。すなわち、各容量Ｃ１，Ｃ２は直列に接続されており、各容量Ｃ１，Ｃ２により高電圧発生部１９の出力電圧である高電圧ＶPPが分圧される。比較器２１は、各容量Ｃ１，Ｃ２による分圧電圧（各容量Ｃ１，Ｃ２の接続部Ｎ１での電圧）ｄｉｖと基準電圧Ｖｒｅｆ（例えば、１．３Ｖ）とを比較し、比較結果に応じた電位レベルの出力信号ＣＯＭを生成する。
【００３４】
比較器２１の出力信号ＣＯＭは、高電圧発生部１９におけるＮＭＯＳトランジスタＴｎ１０のゲートに供給される。ＮＭＯＳトランジスタＴｎ１０のドレインは昇圧回路１９ａの出力端子に接続され、ＮＭＯＳトランジスタＴｎ１０のソースはグランドＧＮＤに接続されている。高電圧発生部１９から供給される高電圧ＶPPが目標の電圧値になるように、比較器２１の出力信号ＣＯＭにより、ＮＭＯＳトランジスタＴｎ１０がオン・オフされる。
【００３５】
具体的に、昇圧回路１９ａの昇圧動作による高電圧ＶPPが目標の電圧値（例えば、１０Ｖ）以上になると、容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが基準電圧Ｖｒｅｆ（例えば、１．３Ｖ）以上になり、比較器２１の出力信号ＣＯＭの電圧レベルが高くなる。高電圧ＶPPが目標の電圧値になるように、比較器２１の出力信号ＣＯＭによりＮＭＯＳトランジスタＴｎ１０がオンされる。
【００３６】
本実施形態の電圧検出回路１７には、電圧検出の開始時に分圧電圧ｄｉｖを初期化するための素子として、２つのＮＭＯＳトランジスタＴｎ１，Ｔｎ２が設けられている。ＮＭＯＳトランジスタＴｎ１，Ｔｎ２は、容量Ｃ１，Ｃ２の接続部（第１接続部）Ｎ１とグランドＧＮＤとの間において直列に接続されている。
【００３７】
ＮＭＯＳトランジスタＴｎ２のゲートには、リセット発生回路１６からのリセット信号（第１制御信号）ＲＳＴが供給され、ＮＭＯＳトランジスタＴｎ１のゲートには、制御回路２２のリセット信号（第２制御信号）ＲＳＴＡが供給される。制御回路２２では、リセット信号ＲＳＴと比較器２１の出力信号ＣＯＭとに基づいてリセット信号ＲＳＴＡが生成される。
【００３８】
図３には、制御回路２２の回路図を示す。
制御回路２２は、ＰＭＯＳトランジスタＴｐ１１，Ｔｐ１２、ＮＭＯＳトランジスタＴｎ１１、インバータ回路２３，２４，２５とにより構成されている。リセット発生回路１６からのリセット信号ＲＳＴは、インバータ回路２３を介してＰＭＯＳトランジスタＴｐ１１のゲートに供給され、比較器２１の出力信号ＣＯＭは、ＮＭＯＳトランジスタＴｎ１１のゲートに供給される。
【００３９】
ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１は直列に接続され、ＰＭＯＳトランジスタＴｐ１１のソースが電源ＶCCに接続され、ＮＭＯＳトランジスタＴｎ１１のソースがグランドＧＮＤに接続されている。また、各トランジスタＴｐ１１，Ｔｎ１１の接続部には、ＰＭＯＳトランジスタＴｐ１２のドレインが接続され、トランジスタＴｐ１２のソースは電源ＶCCに接続されている。
【００４０】
各トランジスタＴｐ１１，Ｔｐ１２，Ｔｎ１１の接続部は、インバータ回路２４を介してＰＭＯＳトランジスタＴｐ１２のゲートに接続されており、各トランジスタＴｐ１１，Ｔｐ１２，Ｔｎ１１の接続部の電位レベルがインバータ回路２４で反転され、ＰＭＯＳトランジスタＴｐ１２のゲートに供給される。また、各トランジスタＴｐ１１，Ｔｐ１２，Ｔｎ１１の接続部の電位レベルが、２つのインバータ回路２４，２５を介してリセット信号ＲＳＴＡとして出力される。
【００４１】
次に、本実施形態における電圧検出回路１７の動作について説明する。
図４に示すように、高電圧ＶPPの検出開始時には、Ｈレベルのリセット信号ＲＳＴがリセット発生回路１６から出力される。またこのとき、比較器２１の出力信号ＣＯＭはＬレベルになっているので、制御回路２２において、ＰＭＯＳトランジスタＴｐ１１がオン、ＮＭＯＳトランジスタＴｎ１１がオフする。そのため、制御回路２２からＨレベルのリセット信号ＲＳＴＡが出力される。
【００４２】
従って、電圧検出回路１７において、Ｈレベルのリセット信号ＲＳＴ，ＲＳＴＡにより各ＮＭＯＳトランジスタＴｎ１，Ｔｎ２がオンされるため、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが初期電位としての接地電位（０Ｖ）に初期化される。
【００４３】
時刻ｔ１において、リセット信号ＲＳＴがＬレベルに変化すると、制御回路２２におけるＰＭＯＳトランジスタＴｐ１１がオフされる。このとき、ＰＭＯＳトランジスタＴｐ１２はオン、ＮＭＯＳトランジスタＴｎ１１はオフであるため、制御回路２２からＨレベルのリセット信号ＲＳＴＡが出力される。
【００４４】
従って、電圧検出回路１７において、Ｈレベルのリセット信号ＲＳＴＡによりトランジスタＴｎ１がオンされ、Ｌレベルのリセット信号ＲＳＴによりトランジスタＴｎ２がオフされる。トランジスタＴｎ２がオフされることにより、各容量Ｃ１，Ｃ２の接続部Ｎ１がフローティング状態となり、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖは高電圧ＶPPに応じて変化する。
【００４５】
また、時刻ｔ１において、高電圧発生部１９の昇圧回路１９ａが活性化され、昇圧回路１９ａによる昇圧動作が開始される。そのため、時刻ｔ１以降では、昇圧回路１９ａの出力電圧である高電圧ＶPPが徐々に上昇される。各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖも、容量比に応じた変化度合で上昇される。
【００４６】
時刻ｔ１〜ｔ２（分圧電圧ｄｉｖが上昇している期間）では、トランジスタＴｎ１がオンされているため、各トランジスタＴｎ１，Ｔｎ２の接続部（第２接続部）Ｎ２の電位レベルは、分圧電圧ｄｉｖと等しい。
【００４７】
時刻ｔ２において、高電圧ＶPPが目標の電圧値に達して分圧電圧ｄｉｖが基準電圧Ｖｒｅｆになると、比較器２１の出力信号ＣＯＭがＬレベルからＨレベルに変化する。このとき、制御回路２２では、Ｈレベルの出力信号ＣＯＭにより、ＮＭＯＳトランジスタＴｎ１１がオンされる。そのため、制御回路２２から出力されるリセット信号ＲＳＴＡは、ＨレベルからＬレベルに変化する。
【００４８】
Ｌレベルのリセット信号ＲＳＴＡによりトランジスタＴｎ１がオフされる。時刻ｔ２の直後では、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２と分圧電圧ｄｉｖとがほぼ等しいため、ＮＭＯＳトランジスタＴｎ１を介したオフリーク電流は殆ど流れない。一方、ＮＭＯＳトランジスタＴｎ２では、ソース・ドレイン間に分圧電圧ｄｉｖとほぼ等しい電圧が印加されるため、その電圧に応じたオフリーク電流が流れる。このため、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２の電位レベルが徐々に低下していく。
【００４９】
本実施形態の電圧検出回路１７では、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２の電位レベルが低下するまでは、ＮＭＯＳトランジスタＴｎ１を介したオフリーク電流は流れない。よって、オフリーク電流により分圧電圧ｄｉｖが低下する（高電圧ＶPPが目標の電圧値からずれる）までの時間が十分に確保される。具体的には、データの書き込み動作のために高電圧ＶPPを印加する必要がある電圧印加期間にて、オフリーク電流による分圧電圧ｄｉｖの低下を防止することが可能となり、半導体記憶装置１１におけるデータの書き込み特性の信頼性が向上される。
次に、本発明の第１実施形態における電圧検出回路１７の特徴を以下に記載する。
（１）各容量Ｃ１，Ｃ２の接続部Ｎ１には、２つのＮＭＯＳトランジスタＴｎ１，Ｔｎ２が直列接続され、各トランジスタＴｎ１，Ｔｎ２がオン（活性化）されることで、分圧電圧（接続部Ｎ１の電圧）ｄｉｖが接地電位にリセットされる。その後、グランド側のトランジスタＴｎ２がオフ（非活性化）され、高電圧ＶPPに応じて分圧電圧ｄｉｖが上昇され、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆに達したときに、トランジスタＴｎ１がオフ（非活性化）される。このようにすれば、トランジスタＴｎ２のオフリーク電流により各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２の電位レベルが低下するまでは、ＮＭＯＳトランジスタＴｎ１を介したオフリーク電流は流れない。そのため、分圧電圧ｄｉｖが低下し高電圧ＶPPが目標の電圧値からずれるまでの時間を十分に確保することができる。従って、半導体記憶装置１１における高電圧印加期間にて、電圧検出回路１７による電圧検出を的確に行うことができる。
【００５０】
（２）制御回路２２において、トランジスタＴｎ２を制御するためのリセット信号ＲＳＴと比較器２１の出力信号ＣＯＭに基づいて、トランジスタＴｎ１を制御するためのリセット信号ＲＳＴＡが生成される。具体的に、制御回路２２では、高電圧ＶPPが目標の電圧値に達して出力信号ＣＯＭがＨレベルになるタイミング（図４の時刻ｔ２）で、リセット信号ＲＳＴＡがＨレベルからＬレベルに反転される。このようにすれば、トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２の電位を基準電圧Ｖｒｅｆと等しくすることができるので、トランジスタＴｎ１のオフリーク電流が流れるタイミング（分圧電圧ｄｉｖの低下が始まる時刻）を遅らせる上で好ましいものとなる。
【００５１】
（３）半導体記憶装置１１において、データの書き込み時に適切な高電圧ＶPPが生成されることにより、データの書き込み特性の信頼性を向上することができる。
【００５２】
以下、本発明を具体化した第２実施形態を図５〜図７に従って説明する。なお、本実施形態において、上述した第１実施形態の構成と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。以下には第１実施形態との相違点を中心に説明する。
【００５３】
図５に示すように、本実施形態の電圧検出回路１７ａでは、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２が第３容量としての容量Ｃ３を介してグランドＧＮＤに接続されている。また、各容量Ｃ１，Ｃ２の接続部Ｎ１には、第３トランジスタとしてのＮＭＯＳトランジスタＴｎ３のドレインが接続され、ＮＭＯＳトランジスタＴｎ３のソースは第４容量としての容量Ｃ４を介してグランドに接続されている。ＮＭＯＳトランジスタＴｎ３のゲートにはリセット信号ＲＳＴＡＢが供給される。
【００５４】
電圧検出回路１７ａでは、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２に容量Ｃ３を付加することにより、オフリーク電流による分圧電圧ｄｉｖの低下が防止される。ここで、容量Ｃ３と容量Ｃ４とは同じ容量値であり、トランジスタＴｎ１をオフするときにトランジスタＴｎ３をオンすることで、容量Ｃ３の代わりに容量Ｃ４が接続部Ｎ１に接続され、接続部Ｎ１における分圧電圧ｄｉｖの変動が防止される。
【００５５】
図６には、本実施形態の制御回路２２ａを示している。制御回路２２ａは、図３の制御回路２２に対してインバータ回路２６とオア回路２７とを追加したものである。
【００５６】
詳しくは、インバータ回路２５から出力されるリセット信号ＲＳＴＡがインバータ回路２６を介してオア回路２７の第１入力端子に供給され、オア回路２７の第２入力端子にはリセット信号ＲＳＴが供給される。オア回路２７の出力端子からリセット信号ＲＳＴＡＢが出力される。
【００５７】
従って、図７に示すように、時刻ｔ１以前でリセット信号ＲＳＴ，ＲＳＴＡがＨレベルであるときには、リセット信号ＲＳＴＡＢもＨレベルになる。この場合、電圧検出回路１７ａにおいて、各トランジスタＴｎ１，Ｔｎ２，Ｔｎ３は全てオンして分圧電圧ｄｉｖの初期化が行われる。
【００５８】
時刻ｔ１〜ｔ２では、リセット信号ＲＳＴがＬレベル、リセット信号ＲＳＴＡがＨレベルであるため、リセット信号ＲＳＴＡＢがＬレベルである。また、時刻ｔ２にて、リセット信号ＲＳＴＡがＬレベルに変化することにより、リセット信号ＲＳＴＡＢがＨレベルに変化する。
【００５９】
時刻ｔ１以降（電圧検出の開始後）において、リセット信号ＲＳＴＡＢは、リセット信号ＲＳＴＡに対して論理レベルを反転した信号（反転制御信号）である。リセット信号ＲＳＴＡとリセット信号ＲＳＴＡＢとに基づいて、トランジスタＴｎ１とトランジスタＴｎ３がオン・オフされることで、容量Ｃ３と容量Ｃ４とが交互に接続部Ｎ１に接続されることになる。
【００６０】
因みに、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆと等しくなる時刻ｔ２では下記の関係式が成り立つ。
Ｃ１×（ＶPP−Ｖｒｅｆ）＝（Ｃ２＋Ｃ３）×Ｖｒｅｆ
【００６１】
また、時刻ｔ２以降で容量Ｃ３の代わりに容量Ｃ４が接続される場合、下記の関係式が成り立つ。
Ｃ１×（ＶPP−Ｖｒｅｆ）＝（Ｃ２＋Ｃ４）×Ｖｒｅｆ
【００６２】
上記の各関係式から高電圧ＶPPを求めると、
ＶPP＝（Ｃ２＋Ｃ３）×Ｖｒｅｆ／Ｃ１＋Ｖｒｅｆ
ＶPP＝（Ｃ２＋Ｃ４）×Ｖｒｅｆ／Ｃ１＋Ｖｒｅｆ
となる。
【００６３】
次に、本発明の第２実施形態の特徴を以下に記載する。
（１）トランジスタＴｎ１とトランジスタＴｎ２との接続部Ｎ２に容量Ｃ３を付加したので、トランジスタＴｎ２のオフリーク電流による接続部Ｎ２の電位レベルの低下が遅くなり、トランジスタＴｎ１のオフリーク電流が流れ分圧電圧ｄｉｖの低下が始まる時刻を遅らせることが可能となる。
【００６４】
（２）トランジスタＴｎ１をオフして容量Ｃ１，Ｃ２の接続部Ｎ１から容量Ｃ３を切り離すとき（時刻ｔ２）、トランジスタＴｎ３をオンして接続部Ｎ１に容量Ｃ４を接続するようにしたので、接続部Ｎ１の分圧電圧ｄｉｖの変動を防止することができる。
【００６５】
以下、本発明を具体化した第３実施形態を図８及び図９に従って説明する。なお、本実施形態においても、上述した第１実施形態の構成と同等であるものについては図面に同一の記号を付している。
図８に示すように、本実施形態の電圧検出回路１７ｂでは、各容量Ｃ１，Ｃ２の分圧電圧ｄｉｖを初期化するための素子として、ＰＭＯＳトランジスタＴｐ１が設けられている。ＰＭＯＳトランジスタＴｐ１のソースには分圧電圧ｄｉｖが供給され、そのドレインはグランドＧＮＤに接続されている。また、ＰＭＯＳトランジスタＴｐ１のゲートには制御回路２２ｂからのリセット信号（制御信号）ＲＳＴＢ１が供給される。
【００６６】
制御回路２２ｂは、ＰＭＯＳトランジスタＴｐ２，Ｔｐ３と容量Ｃ５とインバータ回路２８とを備える。制御回路２２ｂにおいて、インバータ回路２８にはリセット信号ＲＳＴが供給されている。該インバータ回路２８の出力信号は容量Ｃ５を介してＰＭＯＳトランジスタＴｐ１のゲートに供給される。インバータ回路２８の電源端子には高電圧ＶPPが供給されている。従って、インバータ回路２８の出力信号は、リセット信号ＲＳＴよりも振幅が大きい。
【００６７】
ＰＭＯＳトランジスタＴｐ１のゲートと容量Ｃ５との間に、ＰＭＯＳトランジスタＴｐ２のソースが接続され、該ＰＭＯＳトランジスタＴｐ２のドレインは低電位側電源ＶSSに接続されている。ＰＭＯＳトランジスタＴｐ２のゲートには、リセット信号ＲＳＴの論理レベルを反転した信号ＲＳＴＢが供給される。
【００６８】
また、ＰＭＯＳトランジスタＴｐ１のゲートと容量Ｃ５との間に、ＰＭＯＳトランジスタＴｐ３のドレインが接続され、該ＰＭＯＳトランジスタＴｐ３のソースは高電位側電源ＶCCに接続されている。ＰＭＯＳトランジスタＴｐ３のゲートには、リセット信号ＲＳＴが供給される。
【００６９】
ＰＭＯＳトランジスタＴｐ２は、ＰＭＯＳトランジスタＴｐ１のゲートを低電位レベルにディスチャージするディスチャージ素子であり、ＰＭＯＳトランジスタＴｐ３は、ＰＭＯＳトランジスタＴｐ１のゲートを高電位レベルにチャージするチャージ素子である。
【００７０】
図９に示すように、高電圧ＶPPの検出開始の直前（時刻ｔ０）には、リセット信号ＲＳＴがＬレベルからＨレベルに変化する。このとき、ＰＭＯＳトランジスタＴｐ２はオンし、ＰＭＯＳトランジスタＴｐ３がオフする。そのため、ＰＭＯＳトランジスタＴｐ１のゲート（リセット信号ＲＳＴＢ１）の電位レベルは、高電位側電源ＶCCから低電位側電源ＶSSの電位レベルにディスチャージされるとともに、容量Ｃ５のカップリングにより負電位レベルに変化する。負電位レベルのリセット信号ＲＳＴＢ１により、トランジスタＴｐ１をオンさせることで、容量Ｃ１，Ｃ２による分圧電圧ｄｉｖの電位レベルが接地電位（０Ｖ）に初期化される。
【００７１】
時刻ｔ１にてリセット信号ＲＳＴがＨレベルからＬレベルに反転すると、ＰＭＯＳトランジスタＴｐ２はオフし、ＰＭＯＳトランジスタＴｐ３がオンするため、ＰＭＯＳトランジスタＴｐ１のゲート（リセット信号ＲＳＴＢ１）は、負電位から高電位側電源ＶCCの電位レベルにチャージされる。リセット信号ＲＳＴＢ１により、ＰＭＯＳトランジスタＴｐ１が完全にカットオフされる。このとき、リセット信号ＲＳＴＢ１は分圧電圧ｄｉｖよりも高い電圧となり、信号ＲＳＴＢ１によりＰＭＯＳトランジスタＴｐ１をオフに制御しているので、オフリーク電流も無視できるほど小さくなる。
【００７２】
次に、本発明の第３実施形態における電圧検出回路１７ｂの特徴を以下に記載する。
（１）各容量Ｃ１，Ｃ２の分圧電圧ｄｉｖを初期化するための素子として、ＰＭＯＳトランジスタＴｐ１を用いたので、ＮＭＯＳトランジスタを用いる場合と比較してオフリーク電流を１／１０程度に低減することができる。よって、分圧電圧ｄｉｖの変動が抑制され、電圧検出回路１７ｂによる電圧検出を的確に行うことができる。
【００７３】
（２）ＰＭＯＳトランジスタＴｐ１により各容量Ｃ１，Ｃ２の分圧電圧ｄｉｖを接地電位（０Ｖ）にリセットする場合、トランジスタＴｐ１のゲートを接地電位としたとしても、トランジスタＴｐ１におけるしきい値特性の影響で、分圧電圧ｄｉｖを接地電位（０Ｖ）に完全にリセットすることができない。これに対し、本実施形態では、制御回路２２ｂにおいて、セルフブーストにより接地電位よりも低い負電圧を生成するよう構成し、制御回路２２ｂから出力される負電圧のリセット信号ＲＳＲＢ１により、トランジスタＴｐ１をオン（活性化）させるようにした。このようにすれば、分圧電圧ｄｉｖを理想的な初期電位である接地電位（０Ｖ）にリセットすることができる。
【００７４】
以下、本発明を具体化した第４実施形態を説明する。
図１０は、本実施形態の電圧検出回路１７ｃを示し、図１１は、電圧検出回路１７ｃの動作波形図を示している。
【００７５】
電圧検出回路１７ｃは、負電圧発生部２０で生成される負電圧ＶBBを検出するための回路であり、容量Ｃ１，Ｃ２と比較器２１とＰＭＯＳトランジスタＴｐ１とを備える。負電圧ＶBBは容量Ｃ１，Ｃ２により分圧され、分圧電圧ｄｉｖが比較器２１に供給される。比較器２１は、分圧電圧ｄｉｖと第１基準電圧Ｖｒｅｆ１とを比較し、比較結果に応じた出力信号ＣＯＭを生成する。
【００７６】
ＰＭＯＳトランジスタＴｐ１のドレインが各容量Ｃ１，Ｃ２の接続部Ｎ１に接続され、該ＰＭＯＳトランジスタＴｐ１のソースには第２基準電圧Ｖｒｅｆ２が供給される。ＰＭＯＳトランジスタＴｐ１のゲートにはリセット信号ＲＳＴが供給される。
【００７７】
第４実施形態において、比較器２１に供給される第１基準電圧Ｖｒｅｆ１は、例えば０Ｖであり、ＰＭＯＳトランジスタＴｐ１のソースに供給される第２基準電圧Ｖｒｅｆ２は、例えば１．３Ｖである。つまり、電圧検出回路１７ｃは、接続部Ｎ１での分圧電圧ｄｉｖが接地電位（０Ｖ）よりも高い電位（１．３Ｖ）から電圧検出動作を開始する回路である。
【００７８】
具体的には、図１１に示すように、負電圧ＶBBの検出開始時において、Ｌレベルのリセット信号ＲＳＴがＰＭＯＳトランジスタＴｐ１のゲートに供給される。リセット信号ＲＳＴによりＰＭＯＳトランジスタＴｐ１がオンされ、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが第２基準電圧Ｖｒｅｆ２（１．３Ｖ）に初期化される。
【００７９】
時刻ｔ１において、リセット信号ＲＳＴがＨレベルに変化し、リセット信号ＲＳＴによってＰＭＯＳトランジスタＴｐ１がオフされることで、各容量Ｃ１，Ｃ２の接続部Ｎ１がフローティング状態となる。このとき、電圧発生回路１８の負電圧発生部２０が活性化されて、負電圧ＶBBの電圧値がマイナス側に徐々に変化するため、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖも負電圧ＶBBに応じて変化する。
【００８０】
時刻ｔ２において、負電圧ＶBBが目標の電圧値（例えば、−１０Ｖ）に達して分圧電圧ｄｉｖが第１基準電圧Ｖｒｅｆ１（０Ｖ）まで減少すると、比較器２１の出力信号ＣＯＭがＬレベルからＨレベルに変化する。出力信号ＣＯＭに従って、負電圧発生部２０の負電圧ＶBBが所望の電圧値（例えば、−１０Ｖ）となるように負電圧発生部２０が制御される。
【００８１】
次に、本発明の第４実施形態における電圧検出回路１７ｃの特徴を以下に記載する。
（１）各容量Ｃ１，Ｃ２の分圧電圧ｄｉｖを初期化するための素子として、ＰＭＯＳトランジスタＴｐ１を用いたので、ＮＭＯＳトランジスタを用いる場合と比較してオフリーク電流を１／１０程度に低減することができる。よって、分圧電圧ｄｉｖの変動が抑制され、電圧検出回路１７ｃによる電圧検出を的確に行うことができる。
【００８２】
以下、本発明を具体化した第５実施形態を図面に従って説明する。
図１２は、第５実施形態の電圧検出回路１７ｄを示す。
電圧検出回路１７ｄは、高電圧発生部１９で生成される高電圧ＶPPを検出するための回路であり、容量Ｃ１，Ｃ２と比較器２１とＮＭＯＳトランジスタＴｎ１とＣＭＯＳのインバータ回路２９とを備える。
【００８３】
高電圧ＶPPは容量Ｃ１，Ｃ２により分圧され、分圧電圧ｄｉｖが比較器２１に供給される。比較器２１は、分圧電圧ｄｉｖと基準電圧Ｖｒｅｆ（１．３Ｖ）とを比較し、比較結果に応じた電位レベルの出力信号ＣＯＭを生成する。
【００８４】
ＮＭＯＳトランジスタＴｎ１のドレインが各容量Ｃ１，Ｃ２の接続部Ｎ１に接続され、そのゲートは、インバータ回路２９を介してＮＭＯＳトランジスタＴｎ１のソースに電気的に接続されている。
【００８５】
ＮＭＯＳトランジスタＴｎ１のゲートにはリセット信号ＲＳＴが供給され、そのソースには、リセット信号ＲＳＴがインバータ回路２９を介して反転されて供給される。インバータ回路２９の出力信号の振幅は、例えば、１．８Ｖ（Ｈレベル＝１．８Ｖ、Ｌレベル＝０Ｖ）である。
【００８６】
高電圧ＶPPの検出開始時において、Ｈレベルのリセット信号ＲＳＴによりＮＭＯＳトランジスタＴｎ１がオンされる。このとき、インバータ回路２９の出力信号はＬレベル（接地電位＝０Ｖ）であるため、分圧電圧ｄｉｖが接地電位に初期化される。
【００８７】
その後、Ｌレベルのリセット信号ＲＳＴによりＮＭＯＳトランジスタＴｎ１がオフされ、分圧電圧ｄｉｖが高電圧ＶPPに応じて変化される。このとき、インバータ回路２９の出力信号はＨレベル（１．８Ｖ）に変化し、Ｈレベルの信号がＮＭＯＳトランジスタＴｎ１のソースに供給される。そのため、ＮＭＯＳトランジスタＴｎ１のソース・ドレイン間に加わる電圧が低減され、該トランジスタＴｎ１におけるオフリーク電流が低減される。
【００８８】
次に、本発明の第５実施形態の電圧検出回路１７ｄの特徴を以下に記載する。
（１）分圧電圧ｄｉｖのリセット後にＮＭＯＳトランジスタＴｎ１をオフ（非活性化）させているときには、トランジスタＴｎ１のソースに分圧電圧ｄｉｖよりも高い電圧が供給される。このようにすれば、該トランジスタＴｎ１におけるオフリーク電流が低減されるので、電圧検出回路１７ｄによる電圧検出を的確に行うことができる。
【００８９】
上記各実施形態は以下のように変更してもよい。
・第１及び第２実施形態の電圧検出回路１７，１７ａでは、容量Ｃ１，Ｃ２の接続部Ｎ１に２つのトランジスタＴｎ１，Ｔｎ２を直列接続した構成（２段構成）を採用したが、それ以上のトランジスタを直列接続した複数段構成としてもよい。なお、電圧検出回路では、グランドＧＮＤ側のトランジスタから順次オフさせるように制御する。また、トランジスタを複数段にする場合、リーク電流は減少するが、分圧電圧ｄｉｖを接地電位にリセットするスピードが遅くなるため、それを考慮してトランジスタの数を設定する。
【００９０】
・上記第２実施形態の電圧検出回路１７ａにおいて、ＮＭＯＳトランジスタＴｎ３をＰＭＯＳトランジスタに代えてもよい。この場合、ＰＭＯＳトランジスタのゲートに供給する制御信号としてリセット信号ＲＳＴＡを用いる。
・第５実施形態において、ＮＭＯＳトランジスタＴｎ１をオフさせるとき、そのソースに、分圧電圧ｄｉｖよりも高い電圧に代えて、分圧電圧ｄｉｖと等しい電圧を供給するようにしてもよい。
【００９１】
・上記各実施形態では、記憶部としてメモリセルアレイ１３を備えた半導体記憶装置（不揮発性メモリ）１１に具体化したが、これに限定されるものではなく、メモリセルアレイ１３を備えない半導体装置に適用してもよい。勿論、不揮発性メモリ以外の半導体記憶装置、例えばＤＲＡＭ等に適用してもよい。
【００９２】
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１） 電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路であって、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、前記第１トランジスタに直列接続された第２トランジスタと、前記第１トランジスタ及び第２トランジスタが活性化されることにより、前記第１接続部の電位が初期電位に初期化されるものであり、前記第１トランジスタに接続され、前記第１接続部の電位の初期化の後、前記第２トランジスタよりも遅れて前記第１トランジスタを非活性化させるための第１制御信号を生成する制御回路とを備える電圧検出回路。
（付記２） 前記制御回路は、前記第２トランジスタが非活性化された後であって、前記出力電圧に応じて前記第１接続部の電位が所定電位に達したときに、前記第１制御信号を生成する付記１に記載の電圧検出回路。
（付記３） 前記分圧電圧を基準電圧と比較することにより、前記出力電圧が前記所定電圧に達したことを判定する判定回路をさらに備え、前記制御回路は、前記第２トランジスタを制御するための第２制御信号と前記判定回路の出力信号とに従って、前記第１制御信号を生成する付記１に記載の電圧検出回路。
（付記４） 前記第１トランジスタと第２トランジスタとの間の第２接続部とグランドとの間に接続された第３容量と、前記第１接続部に接続された第３トランジスタと、前記第３トランジスタとグランドとの間に接続された第４容量とをさらに備える付記１に記載の電圧検出回路。
（付記５） 前記制御回路は、前記第１制御信号の反転信号を生成し、前記反転信号を前記第３トランジスタに供給する付記４に記載の電圧検出回路。
（付記６） 前記第３容量と第４容量とは、同一の容量値を有する付記４に記載の電圧検出回路。
（付記７） 電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路であって、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、前記接続部の電位を初期電位に初期化するトランジスタと、前記トランジスタに接続され、前記接続部の電位が初期化される時に、前記初期電位よりも低い負電位を有する制御信号を生成し、前記制御信号により前記トランジスタを活性化させる制御回路とを備える電圧検出回路。
（付記８） 前記制御回路は、前記トランジスタのゲートを高電位レベルにチャージするチャージ素子と、前記ゲートを低電位レベルにディスチャージするディスチャージ素子とを含む付記７に記載の電圧検出回路。
（付記９） 前記チャージ素子とディスチャージ素子は、互いに逆相の信号を受け取る付記８に記載の電圧検出回路。
（付記１０） 前記制御回路は、前記トランジスタのゲートに負電圧を供給するための容量を含む付記７に記載の電圧検出回路。
（付記１１） 前記容量には、前記接続部の電位を初期化するための制御信号が供給される付記１０に記載の電圧検出回路。
（付記１２） 前記トランジスタが非活性化される時、該トランジスタのゲート電位を前記接続部の電位よりも高くする付記７に記載の電圧検出回路。
（付記１３） 前記トランジスタは、ＰＭＯＳトランジスタである付記７〜１２のいずれかに記載の電圧検出回路。
（付記１４） 電圧発生回路に接続され、前記電圧発生回路の発生した負電圧を検出する電圧検出回路であって、前記負電圧を受け取り、前記負電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を初期電位に初期化するトランジスタとを備え、前記トランジスタのゲートは制御信号を受け取り、そのソースは前記初期電位を受け取り、そのドレインは前記接続部に接続される電圧検出回路。
（付記１５） 前記トランジスタが非活性化される時、前記制御信号の電位を前記初期電位よりも高くする付記１４に記載の電圧検出回路。
（付記１６） 前記トランジスタは、ＰＭＯＳトランジスタである付記１４又は１５に記載の電圧検出回路。
（付記１７） 電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路であって、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を初期電位に初期化するトランジスタとを備え、前記トランジスタのゲートは制御信号を受け取り、そのソースは前記制御信号の反転信号を受け取り、そのドレインは前記接続部に接続される電圧検出回路。
（付記１８） 前記トランジスタのゲートとソースの間に接続され、前記反転信号を生成し、前記反転信号を前記ソースに供給するインバータ回路を、さらに備える付記１７に記載の電圧検出回路。
（付記１９） 付記１〜１８のいずれかに記載の電圧検出回路と、前記電圧発生回路とを備える半導体装置。
（付記２０） データを格納するための記憶回路をさらに備え、前記記憶回路は、前記電圧発生回路で発生された電圧を用いて、データの書き込み、あるいは消去を行う付記１９に記載の半導体装置。
（付記２１） 前記記憶回路は、不揮発性のメモリセルを含む付記２０に記載の半導体装置。
（付記２２） 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、前記第１トランジスタに直列接続された第２トランジスタとを含み、該方法は、前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記第１トランジスタと第２トランジスタとを活性化させて、前記第１接続部の電位を初期電位に初期化するステップと、前記第１接続部の電位の初期化の後に、前記第２トランジスタのみを非活性化させて、前記第１トランジスタと第２トランジスタとの間の第２接続部の電位を前記第１接続部の電位と等しくするステップと、前記電圧発生回路の出力電圧に応じて前記第１接続部の電位が所定電位に達したときに、前記第１トランジスタを非活性化させるステップとを備える電圧検出回路の制御方法。
（付記２３） 前記第１容量及び第２容量による分圧電圧を基準電圧と比較することで、前記電圧発生回路の出力電圧が目標の電圧値に達したかどうかを判定するステップを、さらに備え、前記第１トランジスタを非活性化させるステップは、前記判定に従って前記第１トランジスタを非活性化させる付記２２に記載の電圧検出回路の制御方法。
（付記２４） 前記電圧検出回路は、さらに、前記第２接続部に接続された第３容量と、前記第１接続部に接続された第３トランジスタと、前記第３トランジスタ接続された第４容量とを含み、該方法はさらに、前記第１トランジスタを非活性化させることで、前記第３容量を前記第１接続部から電気的に切り離すステップと、前記第３トランジスタを活性化させることで、前記切り離された第３容量の代わりに前記第４容量を前記第１接続部に電気的に接続するステップとを備える付記２２に記載の電圧検出回路の制御方法。
（付記２５） 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたトランジスタを含み、該方法は、前記第１及び第２容量を用いて、電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記トランジスタを活性化させて、前記接続部の電位を初期電位に初期化するステップとを備え、前記初期化するステップは、前記初期電位よりも低い負電位の制御信号を生成し、該制御信号を前記トランジスタのゲートに供給する電圧検出回路の制御方法。
（付記２６） 前記トランジスタのゲートを高電位レベルにチャージするチャージ素子と、前記ゲートを低電位レベルにディスチャージするディスチャージ素子とを互いに逆相の信号により制御するステップを、さらに備える付記２５に記載の電圧検出回路の制御方法。
（付記２７） 前記トランジスタが非活性化される時、該トランジスタのゲート電位を前記接続部の電位よりも高くするステップを、さらに備える付記２６に記載の電圧検出回路の制御方法。
（付記２８） 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたトランジスタを含み、該方法は、前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記トランジスタを活性化させて、前記接続部の電位を初期電位に初期化するステップと、前記接続部の電位の初期化の後に、前記初期電位よりも高い電位を前記トランジスタのゲートに供給して該トランジスタを非活性化するステップとを備える電圧検出回路の制御方法。
（付記２９） 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたトランジスタを含み、該方法は、前記第１及び第２容量を用いて、電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記トランジスタを活性化させて、前記接続部の電位を初期電位に初期化するステップと、前記接続部の電位の初期化の後であって、前記トランジスタが非活性化された時、前記トランジスタのソースに前記接続部と同電位もしくはそれよりも高い電位を供給するステップとを備える電圧検出回路の制御方法。
（付記３０） 前記トランジスタのソース電位を、該トランジスタのゲートに供給される制御信号の反転信号によって制御するステップを、さらに備える付記２９に記載の電圧検出回路の制御方法。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置を示す概略的なブロック図である。
【図２】図１の半導体装置における電圧検出回路の概略的な回路図である。
【図３】図２の制御回路の概略的な回路図である。
【図４】図２の電圧検出回路の動作波形図である。
【図５】本発明の第２実施形態における電圧検出回路の概略的な回路図である。
【図６】本発明の第２実施形態における制御回路の概略的な回路図である。
【図７】図５の電圧検出回路の動作波形図である。
【図８】本発明の第３実施形態における電圧検出回路の回路図である。
【図９】図８の電圧検出回路の動作波形図である。
【図１０】本発明の第４実施形態における電圧検出回路の回路図である。
【図１１】図１０の電圧検出回路の動作波形図である。
【図１２】本発明の第５実施形態における電圧検出回路の回路図である。
【図１３】従来の電圧検出回路の概略的な回路図である。
【図１４】図１３の電圧検出回路の動作波形図である。
（技術分野）
本発明は、半導体装置に搭載される電圧発生回路の出力電圧を検出する電圧検出回路、半導体装置、及び電圧検出回路の制御方法に関する。
半導体装置には、外部から供給される電源電圧とは異なる内部電圧を生成して内部回路に供給する電圧発生回路を搭載したものがある。その半導体装置には、電圧発生回路の出力電圧を検出する電圧検出回路が設けられている。具体的には、電圧検出回路において、電圧発生回路の出力電圧に応じた分圧電圧が基準電圧と比較され、比較結果に基づいて出力電圧が目標の電圧レベルに達したことが検出される。電圧検出回路において、分圧電圧を生成するための素子として分圧抵抗を用いるものが一般的である。しかし、分圧抵抗には常に電流が流れるため、低消費電力化が必要となる半導体装置（例えば、不揮発性メモリ）では、分圧抵抗に代えて容量を用いる電圧検出回路が実用化されている。電圧検出回路において、容量比による電圧検出を的確に行う技術が必要となっている。
【０００２】
（背景技術）
図１３には、従来の電圧検出回路３１を示し、図１４には、その動作波形図を示している。
【０００３】
電圧検出回路３１は、電圧発生回路３２の出力電圧ＶPPを検出して、電圧ＶPPが目標の電圧値になるように制御するための回路である。電圧検出回路３１には、直列接続された２つの容量（キャパシタ）Ｃ１，Ｃ２と、比較器２１と、ＮＭＯＳトランジスタＴｎ１とを備える。
【０００４】
各容量Ｃ１，Ｃ２は、電圧発生回路３２の出力電圧ＶPPを分圧するために設けられている。各容量Ｃ１，Ｃ２による分圧電圧（各容量Ｃ１，Ｃ２の接続部Ｎ１での電圧）ｄｉｖが比較器２１の非反転入力端子に供給されるとともに、基準電圧Ｖｒｅｆ（例えば、１．３Ｖ）が比較器２１の反転入力端子に供給される。
【０００５】
各容量Ｃ１，Ｃ２の接続部Ｎ１にＮＭＯＳトランジスタＴｎ１のドレインが接続され、トランジスタＴｎ１のソースはグランドＧＮＤに接続されている。また、ＮＭＯＳトランジスタＴｎ１のゲートにはリセット信号ＲＳＴが供給される。
【０００６】
図１４に示すように、電圧検出回路３１による電圧検出の開始時には、Ｈレベルのリセット信号ＲＳＴによりＮＭＯＳトランジスタＴｎ１がオンされ、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが接地電位（０Ｖ）に初期化される。時刻ｔ１において、リセット信号ＲＳＴがＬレベルに反転されてトランジスタＴｎ１がオフされることにより、各容量Ｃ１，Ｃ２の接続部Ｎ１がフローティング状態となる。時刻ｔ１以降では、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが出力電圧ＶPPに応じて変化する。すなわち、電圧発生回路３２における昇圧動作に伴い出力電圧ＶPPが上昇すると、各容量Ｃ１，Ｃ２の容量比に応じた変化度合で分圧電圧ｄｉｖも上昇する。
【０００７】
比較器２１は、分圧電圧ｄｉｖと基準電圧Ｖｒｅｆとを比較し、比較結果に応じた電圧レベルの出力信号ＣＯＭを出力する。つまり、比較器２１は、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆよりも低いときには、Ｌレベルの出力信号ＣＯＭを出力し、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆ以上になると、Ｈレベルの出力信号ＣＯＭを出力する。出力信号ＣＯＭに基づいて、電圧発生回路３２の出力電圧が目標の電圧値になるよう制御される。
【０００８】
上記のように、容量比により電圧検出を行う電圧検出回路は、例えば、特開２００２−５１５３８号公報等に開示されている。
【特許文献１】
特開２００２−５１５３８号公報
【０００９】
ところで、不揮発性の半導体記憶装置において、データの書き込みや消去は、ブレークダウン特性やトンネリング特性の半導体物性を利用して行われる。具体的に、不揮発性メモリでは、電源電圧（例えば、３Ｖ）よりも高い高電圧（例えば、１０Ｖ）や負電圧（例えば、−１０Ｖ）を電圧発生回路で生成し、高電圧や負電圧をワード線等に印加することにより、データの書き込みや消去が行われる。
【００１０】
不揮発性メモリでは、電圧発生回路の出力電圧を所定電圧（高電圧＝１０Ｖ、負電圧＝−１０Ｖ）に制御するために、図１３に示す回路構成の電圧検出回路３１を利用している。電圧検出回路３１は、容量比により電圧検出をする構成であるため、抵抗比で電圧検出をする電圧検出回路と比較して、消費電力が低減される。
【００１１】
しかしながら、電圧検出回路３１では、分圧電圧ｄｉｖを初期化するためのＮＭＯＳトランジスタＴｎ１にテーリング電流（サブスレッショルド電流、又はオフリーク電流と呼ぶ）が流れることにより、出力電圧ＶPPが変動してしまうといった問題が生じる。
【００１２】
詳しくは、電圧発生回路３２の出力電圧ＶPPが目標の電圧値に達すると、電圧検出回路３１における分圧電圧ｄｉｖは、基準電圧Ｖｒｅｆ（１．３Ｖ）と等しくなる。このとき、トランジスタＴｎ１は、Ｌレベルのリセット信号ＲＳＴによりオフされているが、そのソース・ドレイン間には、基準電圧Ｖｒｅｆと等しい分圧電圧ｄｉｖが加わるため、微小なリーク電流が流れてしまう。このように、トランジスタＴｎ１にオフリーク電流が流れることで、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆよりも低くなる。この場合、電圧発生回路３２は、出力電圧ＶPPが目標の電圧値に達したにもかかわらず昇圧動作を継続するため、出力電圧ＶPPが必要以上に高くなってしまう。
【００１３】
このような現象は、電圧検出回路３１における電圧検出の動作時間がオフリーク電流による出力電圧ＶPPの低下に対して相対的に短ければ問題となることはない。しかし、不揮発性メモリにおけるデータの書き込み動作や消去動作は、読み出し動作時間（数１０ｎｓ）よりも数千倍長い時間（数１０ｍｓ）を要する。そのため、不揮発性メモリのように、電圧検出動作に長い時間が必要となる半導体装置では、トランジスタＴｎ１のオフリーク電流によって、電圧発生回路３２の出力電圧ＶPPが必要以上に高くなるといった問題が生じてしまう。
【００１４】
本発明の目的は、トランジスタのオフリーク電流による電圧変動を抑制し、電圧検出を的確に行うことができる電圧検出回路、半導体装置、及び電圧検出回路の制御方法を提供することにある。
【００１５】
（発明の開示）
本発明の第１の態様において、電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路が提供される。電圧検出回路は、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、前記第１トランジスタに直列接続された第２トランジスタと、制御回路とを備える。前記第１トランジスタ及び第２トランジスタが活性化されることにより、前記第１接続部の電位が初期電位に初期化される。前記制御回路は、前記第１トランジスタに接続され、前記第１接続部の電位の初期化の後、前記第２トランジスタよりも遅れて前記第１トランジスタを非活性化させるための第１制御信号を生成する。
【００１６】
本発明の第２の態様において、電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路が提供される。電圧検出回路は、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、前記接続部の電位を初期電位に初期化するＰ型のトランジスタと、前記Ｐ型のトランジスタに接続され、前記接続部の電位が初期化される時に、前記初期電位よりも低い電位を有する制御信号を生成し、前記制御信号により前記Ｐ型のトランジスタを活性化させる制御回路とを備える。
【００１７】
本発明の第３の態様において、電圧発生回路に接続され、前記電圧発生回路の発生した負電圧を検出する電圧検出回路が提供される。電圧検出回路は、前記負電圧を受け取り、前記負電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を接地電位よりも高い初期電位に初期化するＰ型のトランジスタとを備える。前記Ｐ型のトランジスタのゲートは制御信号を受け取り、そのソースは前記接地電位よりも高い初期電位を受け取り、そのドレインは前記接続部に接続される。
【００１８】
本発明の第４の態様において、電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路が提供される。電圧検出回路は、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を初期電位に初期化するＮ型のトランジスタとを備える。前記Ｎ型のトランジスタのゲートは制御信号を受け取り、そのソースは前記制御信号の反転信号を受け取り、そのドレインは前記接続部に接続される。
上記第１から４の態様に示される電圧検出回路及び電圧発生回路は、半導体装置に設けられることが好ましい。
【００１９】
本発明の第５の態様において、電圧検出回路の制御方法が提供される。電圧検出回路は、電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する。前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、前記第１トランジスタに直列接続された第２トランジスタとを含む。制御方法は、前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記第１トランジスタと第２トランジスタとを活性化させて、前記第１接続部の電位を初期電位に初期化するステップと、前記第１接続部の電位の初期化の後に、前記第２トランジスタのみを非活性化させて、前記第１トランジスタと第２トランジスタとの間の第２接続部の電位を前記第１接続部の電位と等しくするステップと、前記電圧発生回路の出力電圧に応じて前記第１接続部の電位が所定電位に達したときに、前記第１トランジスタを非活性化させるステップとを備える。
【００２０】
本発明の第６の態様において、電圧検出回路の制御方法が提供される。電圧検出回路は、電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する。前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたＰ型のトランジスタを含む。制御方法は、前記第１及び第２容量を用いて、電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記Ｐ型のトランジスタを活性化させて、前記接続部の電位を初期電位に初期化するステップとを備える。前記初期化するステップは、前記初期電位よりも低い電位の制御信号を生成し、該制御信号を前記Ｐ型のトランジスタのゲートに供給する。
【００２１】
本発明の第７の態様において、電圧検出回路の制御方法が提供される。電圧検出回路は、電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する。前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたＰ型のトランジスタを含む。制御方法は、前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記Ｐ型のトランジスタを活性化させて、前記接続部の電位を接地電位よりも高い初期電位に初期化するステップと、前記接続部の電位の初期化の後に、前記初期電位よりも高い電位を前記Ｐ型のトランジスタのゲートに供給して該Ｐ型のトランジスタを非活性化するステップとを備える。
【００２２】
本発明の第８の態様において、電圧検出回路の制御方法が提供される。電圧検出回路は、電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する。前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたＮ型のトランジスタを含む。制御方法は、前記第１及び第２容量を用いて、電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記Ｎ型のトランジスタのソースに、前記Ｎ型のトランジスタのゲートへの信号とは逆相の信号を供給するステップと、前記Ｎ型のトランジスタを活性化させて、前記接続部の電位を、接地電位を初期電位として初期化するステップとを備える。
【００２３】
（発明を実施するための最良の形態）
以下、本発明を半導体記憶装置に具体化した第１実施形態を図面に従って説明する。
【００２４】
図１は、半導体記憶装置１１の概略的なブロック図である。半導体記憶装置１１は、不揮発性メモリであり、メモリアクセス用の論理回路１２と、メモリセルアレイ１３と、動作モード制御回路１４と、電源回路１５とを備える。また、電源回路１５は、リセット発生回路１６と、電圧検出回路１７と、電圧発生回路１８とを備える。
半導体記憶装置１１において、外部装置からの制御信号ＣＮＴＬとアドレス信号Ａｄｄとがメモリアクセス用の論理回路１２に供給され、制御信号ＣＮＴＬが動作モード制御回路１４に供給される。
【００２５】
メモリアクセス用の論理回路１２は、アドレス信号Ａｄｄをラッチするラッチ回路や、アドレス信号Ａｄｄをデコードするデコーダ等を含む。論理回路１２にて生成されたデコード信号により、メモリセルアレイ１３に設けられた複数のメモリセルのいずれかがアクセスされる。なお、本実施形態において、メモリセルアレイ１３に設けられるメモリセルは、不揮発性のメモリセルである。
【００２６】
動作モード制御回路１４は、制御信号ＣＮＴＬに基づいて電源回路１５を制御する。制御信号ＣＮＴＬの種類としては、読み出しコマンド、書き込みコマンド、消去コマンド等の信号がある。
【００２７】
供給された制御信号ＣＮＴＬが書き込みコマンドである場合、動作モード制御回路１４は、書き込みコマンドに応答して、電圧発生回路１８における高電圧発生部１９を活性化させる。このとき、電圧発生回路１８の高電圧発生部１９において、高電圧ＶPPが生成され高電圧ＶPPがメモリセルアレイ１３に供給される。
【００２８】
また、制御信号ＣＮＴＬが消去コマンドである場合、動作モード制御回路１４は、消去コマンドに応答して、電圧発生回路１８における負電圧発生部２０を活性化させる。このとき、電圧発生回路１８の負電圧発生部２０において、負電圧ＶBBが生成され負電圧ＶBBがメモリセルアレイ１３に供給される。
【００２９】
メモリセルアレイ１３において、電圧発生回路１８から供給される高電圧ＶPPや負電圧ＶBBは、メモリセルに接続するワード線、ビット線、或いはＭＯＳトランジスタを構成するウェル層等に供給される。高電圧ＶPPや負電圧ＶBBが供給されることで、メモリセルのデータの書き込みや消去が行われる。
【００３０】
また、半導体記憶装置１１では、データの書き込み動作時や消去動作を開始するとき、電圧発生回路１８における高電圧発生部１９や負電圧発生部２０の回路を活性化させるのに先立って、リセット発生回路１６からリセット信号ＲＳＴが電圧検出回路１７に供給される。リセット信号ＲＳＴに従って電圧検出回路１７における電圧検出動作が初期化される。
【００３１】
図２には、電圧検出回路１７を示している。なお、同図には、高電圧ＶPPを検出するための回路を示し、負電圧ＶBBを検出するための回路の図示は省略している。
【００３２】
電圧検出回路１７は、第１及び第２容量としての容量Ｃ１，Ｃ２と、判定回路としての比較器２１と、制御回路２２と、第１及び第２トランジスタとしてのＮＭＯＳトランジスタＴｎ１，Ｔｎ２とを備え、高電圧発生部１９で生成される高電圧ＶPPを検出する。高電圧発生部１９は、昇圧回路１９ａと、ＮＭＯＳトランジスタＴｎ１０とを含む。
【００３３】
電圧検出回路１７において、容量Ｃ１，Ｃ２と比較器２１の構成は、図１３に示す従来の電圧検出回路３１と同じ構成である。すなわち、各容量Ｃ１，Ｃ２は直列に接続されており、各容量Ｃ１，Ｃ２により高電圧発生部１９の出力電圧である高電圧ＶPPが分圧される。比較器２１は、各容量Ｃ１，Ｃ２による分圧電圧（各容量Ｃ１，Ｃ２の接続部Ｎ１での電圧）ｄｉｖと基準電圧Ｖｒｅｆ（例えば、１．３Ｖ）とを比較し、比較結果に応じた電位レベルの出力信号ＣＯＭを生成する。
【００３４】
比較器２１の出力信号ＣＯＭは、高電圧発生部１９におけるＮＭＯＳトランジスタＴｎ１０のゲートに供給される。ＮＭＯＳトランジスタＴｎ１０のドレインは昇圧回路１９ａの出力端子に接続され、ＮＭＯＳトランジスタＴｎ１０のソースはグランドＧＮＤに接続されている。高電圧発生部１９から供給される高電圧ＶPPが目標の電圧値になるように、比較器２１の出力信号ＣＯＭにより、ＮＭＯＳトランジスタＴｎ１０がオン・オフされる。
【００３５】
具体的に、昇圧回路１９ａの昇圧動作による高電圧ＶPPが目標の電圧値（例えば、１０Ｖ）以上になると、容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが基準電圧Ｖｒｅｆ（例えば、１．３Ｖ）以上になり、比較器２１の出力信号ＣＯＭの電圧レベルが高くなる。高電圧ＶPPが目標の電圧値になるように、比較器２１の出力信号ＣＯＭによりＮＭＯＳトランジスタＴｎ１０がオンされる。
【００３６】
本実施形態の電圧検出回路１７には、電圧検出の開始時に分圧電圧ｄｉｖを初期化するための素子として、２つのＮＭＯＳトランジスタＴｎ１，Ｔｎ２が設けられている。ＮＭＯＳトランジスタＴｎ１，Ｔｎ２は、容量Ｃ１，Ｃ２の接続部（第１接続部）Ｎ１とグランドＧＮＤとの間において直列に接続されている。
【００３７】
ＮＭＯＳトランジスタＴｎ２のゲートには、リセット発生回路１６からのリセット信号（第１制御信号）ＲＳＴが供給され、ＮＭＯＳトランジスタＴｎ１のゲートには、制御回路２２のリセット信号（第２制御信号）ＲＳＴＡが供給される。制御回路２２では、リセット信号ＲＳＴと比較器２１の出力信号ＣＯＭとに基づいてリセット信号ＲＳＴＡが生成される。
【００３８】
図３には、制御回路２２の回路図を示す。
制御回路２２は、ＰＭＯＳトランジスタＴｐ１１，Ｔｐ１２、ＮＭＯＳトランジスタＴｎ１１、インバータ回路２３，２４，２５とにより構成されている。リセット発生回路１６からのリセット信号ＲＳＴは、インバータ回路２３を介してＰＭＯＳトランジスタＴｐ１１のゲートに供給され、比較器２１の出力信号ＣＯＭは、ＮＭＯＳトランジスタＴｎ１１のゲートに供給される。
【００３９】
ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１は直列に接続され、ＰＭＯＳトランジスタＴｐ１１のソースが電源ＶCCに接続され、ＮＭＯＳトランジスタＴｎ１１のソースがグランドＧＮＤに接続されている。また、各トランジスタＴｐ１１，Ｔｎ１１の接続部には、ＰＭＯＳトランジスタＴｐ１２のドレインが接続され、トランジスタＴｐ１２のソースは電源ＶCCに接続されている。
【００４０】
各トランジスタＴｐ１１，Ｔｐ１２，Ｔｎ１１の接続部は、インバータ回路２４を介してＰＭＯＳトランジスタＴｐ１２のゲートに接続されており、各トランジスタＴｐ１１，Ｔｐ１２，Ｔｎ１１の接続部の電位レベルがインバータ回路２４で反転され、ＰＭＯＳトランジスタＴｐ１２のゲートに供給される。また、各トランジスタＴｐ１１，Ｔｐ１２，Ｔｎ１１の接続部の電位レベルが、２つのインバータ回路２４，２５を介してリセット信号ＲＳＴＡとして出力される。
【００４１】
次に、本実施形態における電圧検出回路１７の動作について説明する。
図４に示すように、高電圧ＶPPの検出開始時には、Ｈレベルのリセット信号ＲＳＴがリセット発生回路１６から出力される。またこのとき、比較器２１の出力信号ＣＯＭはＬレベルになっているので、制御回路２２において、ＰＭＯＳトランジスタＴｐ１１がオン、ＮＭＯＳトランジスタＴｎ１１がオフする。そのため、制御回路２２からＨレベルのリセット信号ＲＳＴＡが出力される。
【００４２】
従って、電圧検出回路１７において、Ｈレベルのリセット信号ＲＳＴ，ＲＳＴＡにより各ＮＭＯＳトランジスタＴｎ１，Ｔｎ２がオンされるため、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが初期電位としての接地電位（０Ｖ）に初期化される。
【００４３】
時刻ｔ１において、リセット信号ＲＳＴがＬレベルに変化すると、制御回路２２におけるＰＭＯＳトランジスタＴｐ１１がオフされる。このとき、ＰＭＯＳトランジスタＴｐ１２はオン、ＮＭＯＳトランジスタＴｎ１１はオフであるため、制御回路２２からＨレベルのリセット信号ＲＳＴＡが出力される。
【００４４】
従って、電圧検出回路１７において、Ｈレベルのリセット信号ＲＳＴＡによりトランジスタＴｎ１がオンされ、Ｌレベルのリセット信号ＲＳＴによりトランジスタＴｎ２がオフされる。トランジスタＴｎ２がオフされることにより、各容量Ｃ１，Ｃ２の接続部Ｎ１がフローティング状態となり、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖは高電圧ＶPPに応じて変化する。
【００４５】
また、時刻ｔ１において、高電圧発生部１９の昇圧回路１９ａが活性化され、昇圧回路１９ａによる昇圧動作が開始される。そのため、時刻ｔ１以降では、昇圧回路１９ａの出力電圧である高電圧ＶPPが徐々に上昇される。各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖも、容量比に応じた変化度合で上昇される。
【００４６】
時刻ｔ１〜ｔ２（分圧電圧ｄｉｖが上昇している期間）では、トランジスタＴｎ１がオンされているため、各トランジスタＴｎ１，Ｔｎ２の接続部（第２接続部）Ｎ２の電位レベルは、分圧電圧ｄｉｖと等しい。
【００４７】
時刻ｔ２において、高電圧ＶPPが目標の電圧値に達して分圧電圧ｄｉｖが基準電圧Ｖｒｅｆになると、比較器２１の出力信号ＣＯＭがＬレベルからＨレベルに変化する。このとき、制御回路２２では、Ｈレベルの出力信号ＣＯＭにより、ＮＭＯＳトランジスタＴｎ１１がオンされる。そのため、制御回路２２から出力されるリセット信号ＲＳＴＡは、ＨレベルからＬレベルに変化する。
【００４８】
Ｌレベルのリセット信号ＲＳＴＡによりトランジスタＴｎ１がオフされる。時刻ｔ２の直後では、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２と分圧電圧ｄｉｖとがほぼ等しいため、ＮＭＯＳトランジスタＴｎ１を介したオフリーク電流は殆ど流れない。一方、ＮＭＯＳトランジスタＴｎ２では、ソース・ドレイン間に分圧電圧ｄｉｖとほぼ等しい電圧が印加されるため、その電圧に応じたオフリーク電流が流れる。このため、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２の電位レベルが徐々に低下していく。
【００４９】
本実施形態の電圧検出回路１７では、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２の電位レベルが低下するまでは、ＮＭＯＳトランジスタＴｎ１を介したオフリーク電流は流れない。よって、オフリーク電流により分圧電圧ｄｉｖが低下する（高電圧ＶPPが目標の電圧値からずれる）までの時間が十分に確保される。具体的には、データの書き込み動作のために高電圧ＶPPを印加する必要がある電圧印加期間にて、オフリーク電流による分圧電圧ｄｉｖの低下を防止することが可能となり、半導体記憶装置１１におけるデータの書き込み特性の信頼性が向上される。
次に、本発明の第１実施形態における電圧検出回路１７の特徴を以下に記載する。
（１）各容量Ｃ１，Ｃ２の接続部Ｎ１には、２つのＮＭＯＳトランジスタＴｎ１，Ｔｎ２が直列接続され、各トランジスタＴｎ１，Ｔｎ２がオン（活性化）されることで、分圧電圧（接続部Ｎ１の電圧）ｄｉｖが接地電位にリセットされる。その後、グランド側のトランジスタＴｎ２がオフ（非活性化）され、高電圧ＶPPに応じて分圧電圧ｄｉｖが上昇され、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆに達したときに、トランジスタＴｎ１がオフ（非活性化）される。このようにすれば、トランジスタＴｎ２のオフリーク電流により各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２の電位レベルが低下するまでは、ＮＭＯＳトランジスタＴｎ１を介したオフリーク電流は流れない。そのため、分圧電圧ｄｉｖが低下し高電圧ＶPPが目標の電圧値からずれるまでの時間を十分に確保することができる。従って、半導体記憶装置１１における高電圧印加期間にて、電圧検出回路１７による電圧検出を的確に行うことができる。
【００５０】
（２）制御回路２２において、トランジスタＴｎ２を制御するためのリセット信号ＲＳＴと比較器２１の出力信号ＣＯＭに基づいて、トランジスタＴｎ１を制御するためのリセット信号ＲＳＴＡが生成される。具体的に、制御回路２２では、高電圧ＶPPが目標の電圧値に達して出力信号ＣＯＭがＨレベルになるタイミング（図４の時刻ｔ２）で、リセット信号ＲＳＴＡがＨレベルからＬレベルに反転される。このようにすれば、トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２の電位を基準電圧Ｖｒｅｆと等しくすることができるので、トランジスタＴｎ１のオフリーク電流が流れるタイミング（分圧電圧ｄｉｖの低下が始まる時刻）を遅らせる上で好ましいものとなる。
【００５１】
（３）半導体記憶装置１１において、データの書き込み時に適切な高電圧ＶPPが生成されることにより、データの書き込み特性の信頼性を向上することができる。
【００５２】
以下、本発明を具体化した第２実施形態を図５〜図７に従って説明する。なお、本実施形態において、上述した第１実施形態の構成と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。以下には第１実施形態との相違点を中心に説明する。
【００５３】
図５に示すように、本実施形態の電圧検出回路１７ａでは、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２が第３容量としての容量Ｃ３を介してグランドＧＮＤに接続されている。また、各容量Ｃ１，Ｃ２の接続部Ｎ１には、第３トランジスタとしてのＮＭＯＳトランジスタＴｎ３のドレインが接続され、ＮＭＯＳトランジスタＴｎ３のソースは第４容量としての容量Ｃ４を介してグランドに接続されている。ＮＭＯＳトランジスタＴｎ３のゲートにはリセット信号ＲＳＴＡＢが供給される。
【００５４】
電圧検出回路１７ａでは、各トランジスタＴｎ１，Ｔｎ２の接続部Ｎ２に容量Ｃ３を付加することにより、オフリーク電流による分圧電圧ｄｉｖの低下が防止される。ここで、容量Ｃ３と容量Ｃ４とは同じ容量値であり、トランジスタＴｎ１をオフするときにトランジスタＴｎ３をオンすることで、容量Ｃ３の代わりに容量Ｃ４が接続部Ｎ１に接続され、接続部Ｎ１における分圧電圧ｄｉｖの変動が防止される。
【００５５】
図６には、本実施形態の制御回路２２ａを示している。制御回路２２ａは、図３の制御回路２２に対してインバータ回路２６とオア回路２７とを追加したものである。
【００５６】
詳しくは、インバータ回路２５から出力されるリセット信号ＲＳＴＡがインバータ回路２６を介してオア回路２７の第１入力端子に供給され、オア回路２７の第２入力端子にはリセット信号ＲＳＴが供給される。オア回路２７の出力端子からリセット信号ＲＳＴＡＢが出力される。
【００５７】
従って、図７に示すように、時刻ｔ１以前でリセット信号ＲＳＴ，ＲＳＴＡがＨレベルであるときには、リセット信号ＲＳＴＡＢもＨレベルになる。この場合、電圧検出回路１７ａにおいて、各トランジスタＴｎ１，Ｔｎ２，Ｔｎ３は全てオンして分圧電圧ｄｉｖの初期化が行われる。
【００５８】
時刻ｔ１〜ｔ２では、リセット信号ＲＳＴがＬレベル、リセット信号ＲＳＴＡがＨレベルであるため、リセット信号ＲＳＴＡＢがＬレベルである。また、時刻ｔ２にて、リセット信号ＲＳＴＡがＬレベルに変化することにより、リセット信号ＲＳＴＡＢがＨレベルに変化する。
【００５９】
時刻ｔ１以降（電圧検出の開始後）において、リセット信号ＲＳＴＡＢは、リセット信号ＲＳＴＡに対して論理レベルを反転した信号（反転制御信号）である。リセット信号ＲＳＴＡとリセット信号ＲＳＴＡＢとに基づいて、トランジスタＴｎ１とトランジスタＴｎ３がオン・オフされることで、容量Ｃ３と容量Ｃ４とが交互に接続部Ｎ１に接続されることになる。
【００６０】
因みに、分圧電圧ｄｉｖが基準電圧Ｖｒｅｆと等しくなる時刻ｔ２では下記の関係式が成り立つ。
Ｃ１×（ＶPP−Ｖｒｅｆ）＝（Ｃ２＋Ｃ３）×Ｖｒｅｆ
【００６１】
また、時刻ｔ２以降で容量Ｃ３の代わりに容量Ｃ４が接続される場合、下記の関係式が成り立つ。
Ｃ１×（ＶPP−Ｖｒｅｆ）＝（Ｃ２＋Ｃ４）×Ｖｒｅｆ
【００６２】
上記の各関係式から高電圧ＶPPを求めると、
ＶPP＝（Ｃ２＋Ｃ３）×Ｖｒｅｆ／Ｃ１＋Ｖｒｅｆ
ＶPP＝（Ｃ２＋Ｃ４）×Ｖｒｅｆ／Ｃ１＋Ｖｒｅｆ
となる。
【００６３】
次に、本発明の第２実施形態の特徴を以下に記載する。
（１）トランジスタＴｎ１とトランジスタＴｎ２との接続部Ｎ２に容量Ｃ３を付加したので、トランジスタＴｎ２のオフリーク電流による接続部Ｎ２の電位レベルの低下が遅くなり、トランジスタＴｎ１のオフリーク電流が流れ分圧電圧ｄｉｖの低下が始まる時刻を遅らせることが可能となる。
【００６４】
（２）トランジスタＴｎ１をオフして容量Ｃ１，Ｃ２の接続部Ｎ１から容量Ｃ３を切り離すとき（時刻ｔ２）、トランジスタＴｎ３をオンして接続部Ｎ１に容量Ｃ４を接続するようにしたので、接続部Ｎ１の分圧電圧ｄｉｖの変動を防止することができる。
【００６５】
以下、本発明を具体化した第３実施形態を図８及び図９に従って説明する。なお、本実施形態においても、上述した第１実施形態の構成と同等であるものについては図面に同一の記号を付している。
図８に示すように、本実施形態の電圧検出回路１７ｂでは、各容量Ｃ１，Ｃ２の分圧電圧ｄｉｖを初期化するための素子として、ＰＭＯＳトランジスタＴｐ１が設けられている。ＰＭＯＳトランジスタＴｐ１のソースには分圧電圧ｄｉｖが供給され、そのドレインはグランドＧＮＤに接続されている。また、ＰＭＯＳトランジスタＴｐ１のゲートには制御回路２２ｂからのリセット信号（制御信号）ＲＳＴＢ１が供給される。
【００６６】
制御回路２２ｂは、ＰＭＯＳトランジスタＴｐ２，Ｔｐ３と容量Ｃ５とインバータ回路２８とを備える。制御回路２２ｂにおいて、インバータ回路２８にはリセット信号ＲＳＴが供給されている。該インバータ回路２８の出力信号は容量Ｃ５を介してＰＭＯＳトランジスタＴｐ１のゲートに供給される。インバータ回路２８の電源端子には高電圧ＶPPが供給されている。従って、インバータ回路２８の出力信号は、リセット信号ＲＳＴよりも振幅が大きい。
【００６７】
ＰＭＯＳトランジスタＴｐ１のゲートと容量Ｃ５との間に、ＰＭＯＳトランジスタＴｐ２のソースが接続され、該ＰＭＯＳトランジスタＴｐ２のドレインは低電位側電源ＶSSに接続されている。ＰＭＯＳトランジスタＴｐ２のゲートには、リセット信号ＲＳＴの論理レベルを反転した信号ＲＳＴＢが供給される。
【００６８】
また、ＰＭＯＳトランジスタＴｐ１のゲートと容量Ｃ５との間に、ＰＭＯＳトランジスタＴｐ３のドレインが接続され、該ＰＭＯＳトランジスタＴｐ３のソースは高電位側電源ＶCCに接続されている。ＰＭＯＳトランジスタＴｐ３のゲートには、リセット信号ＲＳＴが供給される。
【００６９】
ＰＭＯＳトランジスタＴｐ２は、ＰＭＯＳトランジスタＴｐ１のゲートを低電位レベルにディスチャージするディスチャージ素子であり、ＰＭＯＳトランジスタＴｐ３は、ＰＭＯＳトランジスタＴｐ１のゲートを高電位レベルにチャージするチャージ素子である。
【００７０】
図９に示すように、高電圧ＶPPの検出開始の直前（時刻ｔ０）には、リセット信号ＲＳＴがＬレベルからＨレベルに変化する。このとき、ＰＭＯＳトランジスタＴｐ２はオンし、ＰＭＯＳトランジスタＴｐ３がオフする。そのため、ＰＭＯＳトランジスタＴｐ１のゲート（リセット信号ＲＳＴＢ１）の電位レベルは、高電位側電源ＶCCから低電位側電源ＶSSの電位レベルにディスチャージされるとともに、容量Ｃ５のカップリングにより負電位レベルに変化する。負電位レベルのリセット信号ＲＳＴＢ１により、トランジスタＴｐ１をオンさせることで、容量Ｃ１，Ｃ２による分圧電圧ｄｉｖの電位レベルが接地電位（０Ｖ）に初期化される。
【００７１】
時刻ｔ１にてリセット信号ＲＳＴがＨレベルからＬレベルに反転すると、ＰＭＯＳトランジスタＴｐ２はオフし、ＰＭＯＳトランジスタＴｐ３がオンするため、ＰＭＯＳトランジスタＴｐ１のゲート（リセット信号ＲＳＴＢ１）は、負電位から高電位側電源ＶCCの電位レベルにチャージされる。リセット信号ＲＳＴＢ１により、ＰＭＯＳトランジスタＴｐ１が完全にカットオフされる。このとき、リセット信号ＲＳＴＢ１は分圧電圧ｄｉｖよりも高い電圧となり、信号ＲＳＴＢ１によりＰＭＯＳトランジスタＴｐ１をオフに制御しているので、オフリーク電流も無視できるほど小さくなる。
【００７２】
次に、本発明の第３実施形態における電圧検出回路１７ｂの特徴を以下に記載する。
（１）各容量Ｃ１，Ｃ２の分圧電圧ｄｉｖを初期化するための素子として、ＰＭＯＳトランジスタＴｐ１を用いたので、ＮＭＯＳトランジスタを用いる場合と比較してオフリーク電流を１／１０程度に低減することができる。よって、分圧電圧ｄｉｖの変動が抑制され、電圧検出回路１７ｂによる電圧検出を的確に行うことができる。
【００７３】
（２）ＰＭＯＳトランジスタＴｐ１により各容量Ｃ１，Ｃ２の分圧電圧ｄｉｖを接地電位（０Ｖ）にリセットする場合、トランジスタＴｐ１のゲートを接地電位としたとしても、トランジスタＴｐ１におけるしきい値特性の影響で、分圧電圧ｄｉｖを接地電位（０Ｖ）に完全にリセットすることができない。これに対し、本実施形態では、制御回路２２ｂにおいて、セルフブーストにより接地電位よりも低い負電圧を生成するよう構成し、制御回路２２ｂから出力される負電圧のリセット信号ＲＳＲＢ１により、トランジスタＴｐ１をオン（活性化）させるようにした。このようにすれば、分圧電圧ｄｉｖを理想的な初期電位である接地電位（０Ｖ）にリセットすることができる。
【００７４】
以下、本発明を具体化した第４実施形態を説明する。
図１０は、本実施形態の電圧検出回路１７ｃを示し、図１１は、電圧検出回路１７ｃの動作波形図を示している。
【００７５】
電圧検出回路１７ｃは、負電圧発生部２０で生成される負電圧ＶBBを検出するための回路であり、容量Ｃ１，Ｃ２と比較器２１とＰＭＯＳトランジスタＴｐ１とを備える。負電圧ＶBBは容量Ｃ１，Ｃ２により分圧され、分圧電圧ｄｉｖが比較器２１に供給される。比較器２１は、分圧電圧ｄｉｖと第１基準電圧Ｖｒｅｆ１とを比較し、比較結果に応じた出力信号ＣＯＭを生成する。
【００７６】
ＰＭＯＳトランジスタＴｐ１のドレインが各容量Ｃ１，Ｃ２の接続部Ｎ１に接続され、該ＰＭＯＳトランジスタＴｐ１のソースには第２基準電圧Ｖｒｅｆ２が供給される。ＰＭＯＳトランジスタＴｐ１のゲートにはリセット信号ＲＳＴが供給される。
【００７７】
第４実施形態において、比較器２１に供給される第１基準電圧Ｖｒｅｆ１は、例えば０Ｖであり、ＰＭＯＳトランジスタＴｐ１のソースに供給される第２基準電圧Ｖｒｅｆ２は、例えば１．３Ｖである。つまり、電圧検出回路１７ｃは、接続部Ｎ１での分圧電圧ｄｉｖが接地電位（０Ｖ）よりも高い電位（１．３Ｖ）から電圧検出動作を開始する回路である。
【００７８】
具体的には、図１１に示すように、負電圧ＶBBの検出開始時において、Ｌレベルのリセット信号ＲＳＴがＰＭＯＳトランジスタＴｐ１のゲートに供給される。リセット信号ＲＳＴによりＰＭＯＳトランジスタＴｐ１がオンされ、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖが第２基準電圧Ｖｒｅｆ２（１．３Ｖ）に初期化される。
【００７９】
時刻ｔ１において、リセット信号ＲＳＴがＨレベルに変化し、リセット信号ＲＳＴによってＰＭＯＳトランジスタＴｐ１がオフされることで、各容量Ｃ１，Ｃ２の接続部Ｎ１がフローティング状態となる。このとき、電圧発生回路１８の負電圧発生部２０が活性化されて、負電圧ＶBBの電圧値がマイナス側に徐々に変化するため、各容量Ｃ１，Ｃ２による分圧電圧ｄｉｖも負電圧ＶBBに応じて変化する。
【００８０】
時刻ｔ２において、負電圧ＶBBが目標の電圧値（例えば、−１０Ｖ）に達して分圧電圧ｄｉｖが第１基準電圧Ｖｒｅｆ１（０Ｖ）まで減少すると、比較器２１の出力信号ＣＯＭがＬレベルからＨレベルに変化する。出力信号ＣＯＭに従って、負電圧発生部２０の負電圧ＶBBが所望の電圧値（例えば、−１０Ｖ）となるように負電圧発生部２０が制御される。
【００８１】
次に、本発明の第４実施形態における電圧検出回路１７ｃの特徴を以下に記載する。
（１）各容量Ｃ１，Ｃ２の分圧電圧ｄｉｖを初期化するための素子として、ＰＭＯＳトランジスタＴｐ１を用いたので、ＮＭＯＳトランジスタを用いる場合と比較してオフリーク電流を１／１０程度に低減することができる。よって、分圧電圧ｄｉｖの変動が抑制され、電圧検出回路１７ｃによる電圧検出を的確に行うことができる。
【００８２】
以下、本発明を具体化した第５実施形態を図面に従って説明する。
図１２は、第５実施形態の電圧検出回路１７ｄを示す。
電圧検出回路１７ｄは、高電圧発生部１９で生成される高電圧ＶPPを検出するための回路であり、容量Ｃ１，Ｃ２と比較器２１とＮＭＯＳトランジスタＴｎ１とＣＭＯＳのインバータ回路２９とを備える。
【００８３】
高電圧ＶPPは容量Ｃ１，Ｃ２により分圧され、分圧電圧ｄｉｖが比較器２１に供給される。比較器２１は、分圧電圧ｄｉｖと基準電圧Ｖｒｅｆ（１．３Ｖ）とを比較し、比較結果に応じた電位レベルの出力信号ＣＯＭを生成する。
【００８４】
ＮＭＯＳトランジスタＴｎ１のドレインが各容量Ｃ１，Ｃ２の接続部Ｎ１に接続され、そのゲートは、インバータ回路２９を介してＮＭＯＳトランジスタＴｎ１のソースに電気的に接続されている。
【００８５】
ＮＭＯＳトランジスタＴｎ１のゲートにはリセット信号ＲＳＴが供給され、そのソースには、リセット信号ＲＳＴがインバータ回路２９を介して反転されて供給される。インバータ回路２９の出力信号の振幅は、例えば、１．８Ｖ（Ｈレベル＝１．８Ｖ、Ｌレベル＝０Ｖ）である。
【００８６】
高電圧ＶPPの検出開始時において、Ｈレベルのリセット信号ＲＳＴによりＮＭＯＳトランジスタＴｎ１がオンされる。このとき、インバータ回路２９の出力信号はＬレベル（接地電位＝０Ｖ）であるため、分圧電圧ｄｉｖが接地電位に初期化される。
【００８７】
その後、Ｌレベルのリセット信号ＲＳＴによりＮＭＯＳトランジスタＴｎ１がオフされ、分圧電圧ｄｉｖが高電圧ＶPPに応じて変化される。このとき、インバータ回路２９の出力信号はＨレベル（１．８Ｖ）に変化し、Ｈレベルの信号がＮＭＯＳトランジスタＴｎ１のソースに供給される。そのため、ＮＭＯＳトランジスタＴｎ１のソース・ドレイン間に加わる電圧が低減され、該トランジスタＴｎ１におけるオフリーク電流が低減される。
【００８８】
次に、本発明の第５実施形態の電圧検出回路１７ｄの特徴を以下に記載する。
（１）分圧電圧ｄｉｖのリセット後にＮＭＯＳトランジスタＴｎ１をオフ（非活性化）させているときには、トランジスタＴｎ１のソースに分圧電圧ｄｉｖよりも高い電圧が供給される。このようにすれば、該トランジスタＴｎ１におけるオフリーク電流が低減されるので、電圧検出回路１７ｄによる電圧検出を的確に行うことができる。
【００８９】
上記各実施形態は以下のように変更してもよい。
・第１及び第２実施形態の電圧検出回路１７，１７ａでは、容量Ｃ１，Ｃ２の接続部Ｎ１に２つのトランジスタＴｎ１，Ｔｎ２を直列接続した構成（２段構成）を採用したが、それ以上のトランジスタを直列接続した複数段構成としてもよい。なお、電圧検出回路では、グランドＧＮＤ側のトランジスタから順次オフさせるように制御する。また、トランジスタを複数段にする場合、リーク電流は減少するが、分圧電圧ｄｉｖを接地電位にリセットするスピードが遅くなるため、それを考慮してトランジスタの数を設定する。
【００９０】
・上記第２実施形態の電圧検出回路１７ａにおいて、ＮＭＯＳトランジスタＴｎ３をＰＭＯＳトランジスタに代えてもよい。この場合、ＰＭＯＳトランジスタのゲートに供給する制御信号としてリセット信号ＲＳＴＡを用いる。
・第５実施形態において、ＮＭＯＳトランジスタＴｎ１をオフさせるとき、そのソースに、分圧電圧ｄｉｖよりも高い電圧に代えて、分圧電圧ｄｉｖと等しい電圧を供給するようにしてもよい。
【００９１】
・上記各実施形態では、記憶部としてメモリセルアレイ１３を備えた半導体記憶装置（不揮発性メモリ）１１に具体化したが、これに限定されるものではなく、メモリセルアレイ１３を備えない半導体装置に適用してもよい。勿論、不揮発性メモリ以外の半導体記憶装置、例えばＤＲＡＭ等に適用してもよい。
【００９２】
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１） 電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路であって、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、前記第１トランジスタに直列接続された第２トランジスタと、前記第１トランジスタ及び第２トランジスタが活性化されることにより、前記第１接続部の電位が初期電位に初期化されるものであり、前記第１トランジスタに接続され、前記第１接続部の電位の初期化の後、前記第２トランジスタよりも遅れて前記第１トランジスタを非活性化させるための第１制御信号を生成する制御回路とを備える電圧検出回路。
（付記２） 前記制御回路は、前記第２トランジスタが非活性化された後であって、前記出力電圧に応じて前記第１接続部の電位が所定電位に達したときに、前記第１制御信号を生成する付記１に記載の電圧検出回路。
（付記３） 前記分圧電圧を基準電圧と比較することにより、前記出力電圧が前記所定電圧に達したことを判定する判定回路をさらに備え、前記制御回路は、前記第２トランジスタを制御するための第２制御信号と前記判定回路の出力信号とに従って、前記第１制御信号を生成する付記１に記載の電圧検出回路。
（付記４） 前記第１トランジスタと第２トランジスタとの間の第２接続部とグランドとの間に接続された第３容量と、前記第１接続部に接続された第３トランジスタと、前記第３トランジスタとグランドとの間に接続された第４容量とをさらに備える付記１に記載の電圧検出回路。
（付記５） 前記制御回路は、前記第１制御信号の反転信号を生成し、前記反転信号を前記第３トランジスタに供給する付記４に記載の電圧検出回路。
（付記６） 前記第３容量と第４容量とは、同一の容量値を有する付記４に記載の電圧検出回路。
（付記７） 電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路であって、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、前記接続部の電位を初期電位に初期化するトランジスタと、前記トランジスタに接続され、前記接続部の電位が初期化される時に、前記初期電位よりも低い負電位を有する制御信号を生成し、前記制御信号により前記トランジスタを活性化させる制御回路とを備える電圧検出回路。
（付記８） 前記制御回路は、前記トランジスタのゲートを高電位レベルにチャージするチャージ素子と、前記ゲートを低電位レベルにディスチャージするディスチャージ素子とを含む付記７に記載の電圧検出回路。
（付記９） 前記チャージ素子とディスチャージ素子は、互いに逆相の信号を受け取る付記８に記載の電圧検出回路。
（付記１０） 前記制御回路は、前記トランジスタのゲートに負電圧を供給するための容量を含む付記７に記載の電圧検出回路。
（付記１１） 前記容量には、前記接続部の電位を初期化するための制御信号が供給される付記１０に記載の電圧検出回路。
（付記１２） 前記トランジスタが非活性化される時、該トランジスタのゲート電位を前記接続部の電位よりも高くする付記７に記載の電圧検出回路。
（付記１３） 前記トランジスタは、ＰＭＯＳトランジスタである付記７〜１２のいずれかに記載の電圧検出回路。
（付記１４） 電圧発生回路に接続され、前記電圧発生回路の発生した負電圧を検出する電圧検出回路であって、前記負電圧を受け取り、前記負電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を初期電位に初期化するトランジスタとを備え、前記トランジスタのゲートは制御信号を受け取り、そのソースは前記初期電位を受け取り、そのドレインは前記接続部に接続される電圧検出回路。
（付記１５） 前記トランジスタが非活性化される時、前記制御信号の電位を前記初期電位よりも高くする付記１４に記載の電圧検出回路。
（付記１６） 前記トランジスタは、ＰＭＯＳトランジスタである付記１４又は１５に記載の電圧検出回路。
（付記１７） 電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路であって、前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を初期電位に初期化するトランジスタとを備え、前記トランジスタのゲートは制御信号を受け取り、そのソースは前記制御信号の反転信号を受け取り、そのドレインは前記接続部に接続される電圧検出回路。
（付記１８） 前記トランジスタのゲートとソースの間に接続され、前記反転信号を生成し、前記反転信号を前記ソースに供給するインバータ回路を、さらに備える付記１７に記載の電圧検出回路。
（付記１９） 付記１〜１８のいずれかに記載の電圧検出回路と、前記電圧発生回路とを備える半導体装置。
（付記２０） データを格納するための記憶回路をさらに備え、前記記憶回路は、前記電圧発生回路で発生された電圧を用いて、データの書き込み、あるいは消去を行う付記１９に記載の半導体装置。
（付記２１） 前記記憶回路は、不揮発性のメモリセルを含む付記２０に記載の半導体装置。
（付記２２） 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、前記第１トランジスタに直列接続された第２トランジスタとを含み、該方法は、前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記第１トランジスタと第２トランジスタとを活性化させて、前記第１接続部の電位を初期電位に初期化するステップと、前記第１接続部の電位の初期化の後に、前記第２トランジスタのみを非活性化させて、前記第１トランジスタと第２トランジスタとの間の第２接続部の電位を前記第１接続部の電位と等しくするステップと、前記電圧発生回路の出力電圧に応じて前記第１接続部の電位が所定電位に達したときに、前記第１トランジスタを非活性化させるステップとを備える電圧検出回路の制御方法。
（付記２３） 前記第１容量及び第２容量による分圧電圧を基準電圧と比較することで、前記電圧発生回路の出力電圧が目標の電圧値に達したかどうかを判定するステップを、さらに備え、前記第１トランジスタを非活性化させるステップは、前記判定に従って前記第１トランジスタを非活性化させる付記２２に記載の電圧検出回路の制御方法。
（付記２４） 前記電圧検出回路は、さらに、前記第２接続部に接続された第３容量と、前記第１接続部に接続された第３トランジスタと、前記第３トランジスタ接続された第４容量とを含み、該方法はさらに、前記第１トランジスタを非活性化させることで、前記第３容量を前記第１接続部から電気的に切り離すステップと、前記第３トランジスタを活性化させることで、前記切り離された第３容量の代わりに前記第４容量を前記第１接続部に電気的に接続するステップとを備える付記２２に記載の電圧検出回路の制御方法。
（付記２５） 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたトランジスタを含み、該方法は、前記第１及び第２容量を用いて、電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記トランジスタを活性化させて、前記接続部の電位を初期電位に初期化するステップとを備え、前記初期化するステップは、前記初期電位よりも低い負電位の制御信号を生成し、該制御信号を前記トランジスタのゲートに供給する電圧検出回路の制御方法。
（付記２６） 前記トランジスタのゲートを高電位レベルにチャージするチャージ素子と、前記ゲートを低電位レベルにディスチャージするディスチャージ素子とを互いに逆相の信号により制御するステップを、さらに備える付記２５に記載の電圧検出回路の制御方法。
（付記２７） 前記トランジスタが非活性化される時、該トランジスタのゲート電位を前記接続部の電位よりも高くするステップを、さらに備える付記２６に記載の電圧検出回路の制御方法。
（付記２８） 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたトランジスタを含み、該方法は、前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記トランジスタを活性化させて、前記接続部の電位を初期電位に初期化するステップと、前記接続部の電位の初期化の後に、前記初期電位よりも高い電位を前記トランジスタのゲートに供給して該トランジスタを非活性化するステップとを備える電圧検出回路の制御方法。
（付記２９） 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたトランジスタを含み、該方法は、前記第１及び第２容量を用いて、電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、前記トランジスタを活性化させて、前記接続部の電位を初期電位に初期化するステップと、前記接続部の電位の初期化の後であって、前記トランジスタが非活性化された時、前記トランジスタのソースに前記接続部と同電位もしくはそれよりも高い電位を供給するステップとを備える電圧検出回路の制御方法。
（付記３０） 前記トランジスタのソース電位を、該トランジスタのゲートに供給される制御信号の反転信号によって制御するステップを、さらに備える付記２９に記載の電圧検出回路の制御方法。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置を示す概略的なブロック図である。
【図２】図１の半導体装置における電圧検出回路の概略的な回路図である。
【図３】図２の制御回路の概略的な回路図である。
【図４】図２の電圧検出回路の動作波形図である。
【図５】本発明の第２実施形態における電圧検出回路の概略的な回路図である。
【図６】本発明の第２実施形態における制御回路の概略的な回路図である。
【図７】図５の電圧検出回路の動作波形図である。
【図８】本発明の第３実施形態における電圧検出回路の回路図である。
【図９】図８の電圧検出回路の動作波形図である。
【図１０】本発明の第４実施形態における電圧検出回路の回路図である。
【図１１】図１０の電圧検出回路の動作波形図である。
【図１２】本発明の第５実施形態における電圧検出回路の回路図である。
【図１３】従来の電圧検出回路の概略的な回路図である。
【図１４】図１３の電圧検出回路の動作波形図である。
Claims (9)
- 電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路であって、
前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、
前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、
前記第１トランジスタに直列接続された第２トランジスタと、
前記第１トランジスタ及び第２トランジスタが活性化されることにより、前記第１接続部の電位が初期電位に初期化されるものであり、
前記第１トランジスタに接続され、前記第１接続部の電位の初期化の後、前記第２トランジスタよりも遅れて前記第１トランジスタを非活性化させるための第１制御信号を生成する制御回路と
を備える電圧検出回路。 - 電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路であって、
前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する直列接続された第１容量及び第２容量と、
前記第１容量と第２容量との間の接続部に接続され、前記接続部の電位を初期電位に初期化するＰ型のトランジスタと、
前記Ｐ型のトランジスタに接続され、前記接続部の電位が初期化される時に、前記初期電位よりも低い電位を有する制御信号を生成し、前記制御信号により前記Ｐ型のトランジスタを活性化させる制御回路と
を備える電圧検出回路。 - 電圧発生回路に接続され、前記電圧発生回路の発生した負電圧を検出する電圧検出回路であって、
前記負電圧を受け取り、前記負電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、
前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を接地電位よりも高い初期電位に初期化するＰ型のトランジスタと
を備え、
前記Ｐ型のトランジスタのゲートは制御信号を受け取り、そのソースは前記接地電位よりも高い初期電位を受け取り、そのドレインは前記接続部に接続される電圧検出回路。 - 電圧発生回路に接続され、前記電圧発生回路の出力電圧を検出する電圧検出回路であって、
前記出力電圧を受け取り、前記出力電圧に応じた分圧電圧を生成する、直列接続された第１容量及び第２容量と、
前記第１容量と第２容量との間の接続部に接続され、該接続部の電位を初期電位に初期化するＮ型のトランジスタと
を備え、
前記Ｎ型のトランジスタのゲートは制御信号を受け取り、そのソースは前記制御信号の反転信号を受け取り、そのドレインは前記接続部に接続される電圧検出回路。 - 請求項１〜４のいずれかに記載の電圧検出回路と、前記電圧発生回路とを備える半導体装置。
- 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の第１接続部に接続された第１トランジスタと、前記第１トランジスタに直列接続された第２トランジスタとを含み、該方法は、
前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、
前記第１トランジスタと第２トランジスタとを活性化させて、前記第１接続部の電位を初期電位に初期化するステップと、
前記第１接続部の電位の初期化の後に、前記第２トランジスタのみを非活性化させて、前記第１トランジスタと第２トランジスタとの間の第２接続部の電位を前記第１接続部の電位と等しくするステップと、
前記電圧発生回路の出力電圧に応じて前記第１接続部の電位が所定電位に達したときに、前記第１トランジスタを非活性化させるステップと
を備える電圧検出回路の制御方法。 - 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたＰ型のトランジスタを含み、該方法は、
前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、
前記Ｐ型のトランジスタを活性化させて、前記接続部の電位を初期電位に初期化するステップとを備え、
前記初期化するステップは、前記初期電位よりも低い電位の制御信号を生成し、該制御信号を前記Ｐ型のトランジスタのゲートに供給する電圧検出回路の制御方法。 - 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたＰ型のトランジスタを含み、該方法は、
前記第１及び第２容量を用いて、前記電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、
前記Ｐ型のトランジスタを活性化させて、前記接続部の電位を接地電位よりも高い初期電位に初期化するステップと、
前記接続部の電位の初期化の後に、前記初期電位よりも高い電位を前記Ｐ型のトランジスタのゲートに供給して該Ｐ型のトランジスタを非活性化するステップと
を備える電圧検出回路の制御方法。 - 電圧発生回路を含む半導体装置内部に設けられ、前記電圧発生回路が発生した電圧を検出する電圧検出回路の制御方法であって、前記電圧検出回路は、直列接続された第１容量と第２容量と、前記第１容量と第２容量との間の接続部に接続されたＮ型のトランジスタを含み、該方法は、
前記第１及び第２容量を用いて、電圧発生回路の出力電圧に応じた分圧電圧を生成するステップと、
前記Ｎ型のトランジスタのソースに、前記Ｎ型のトランジスタのゲートへの信号とは逆相の信号を供給するステップと、
前記Ｎ型のトランジスタを活性化させて、前記接続部の電位を、接地電位を初期電位として初期化するステップと
を備える電圧検出回路の制御方法。
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