WO2004075202A1 - 電圧検出回路、半導体装置、及び電圧検出回路の制御方法 - Google Patents

電圧検出回路、半導体装置、及び電圧検出回路の制御方法 Download PDF

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WO2004075202A1
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voltage
transistor
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detection circuit
voltage detection
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PCT/JP2003/001971
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Kenta Kato
Satoru Kawamoto
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Fujitsu Limited
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values

Definitions

  • Voltage detection circuit semiconductor device, and control method of voltage detection circuit
  • the present invention relates to a voltage detection circuit that detects an output voltage of a voltage generation circuit mounted on a semiconductor device, a semiconductor device, and a control method of the voltage detection circuit.
  • Some semiconductor devices include a power supply supplied from the outside and a voltage generation circuit that generates an internal voltage different from the voltage and supplies the generated internal voltage to an internal circuit.
  • the semiconductor device is provided with a voltage detection circuit for detecting an output voltage of the voltage generation circuit. Specifically, the voltage detection circuit compares the divided voltage corresponding to the output voltage of the voltage generation circuit with the reference voltage, and detects that the output voltage has reached the target voltage level based on the comparison result.
  • a voltage detection circuit it is general to use a voltage dividing resistor as an element for generating a divided voltage.
  • FIG. 13 shows a conventional voltage detection circuit 31, and FIG. 14 shows an operation waveform diagram thereof.
  • the voltage detection circuit 31 is a circuit for detecting the output voltage VPP of the voltage generation circuit 32 and controlling the voltage VPP to be a target voltage value.
  • the voltage detection circuit 31 includes two capacitors (capacitors) C I and C 2 connected in series, a comparator 21, and an NMOS transistor Tn1.
  • Each of the capacitors CI and C2 is provided to divide the output voltage VPP of the voltage generation circuit 32.
  • the divided voltage (voltage at the connection point 1 ⁇ 1 of each capacitor C1, 02) div by each capacitor C1, C2 is supplied to the non-inverting input terminal of the comparator 21, and the reference voltage Vref ( For example, 1.3V) is supplied to the inverting input terminal of the comparator 21.
  • the drain of the NMOS transistor Tn1 is connected to the connection N1 between the capacitors C1 and C2, and the source of the transistor Tn1 is connected to the ground GND.
  • the reset signal RST is supplied to the gate of the NMOS transistor Tn1. As shown in FIG.
  • the NMOS transistor Tn1 is turned on by the H level reset signal RST, and the divided voltage div by the capacitors C1 and C2 is changed to the ground potential. Initialized to (0 V).
  • the reset signal RST is inverted to the L level and the transistor Tn1 is turned off, so that the connection N1 of each of the capacitors CI and C2 enters a floating state.
  • the divided voltage div by each of the capacitors C1 and C2 changes according to the output voltage VPP. That is, when the output voltage VPP rises with the boosting operation of the voltage generation circuit 32, the divided voltage div rises at a rate of change corresponding to the capacitance ratio of each of the capacitors C1, C2.
  • the comparator 21 compares the divided voltage div with the reference voltage Vref, and outputs an output signal COM having a voltage level according to the comparison result. That is, the comparator 21 outputs the L-level output signal COM when the divided voltage div is lower than the reference voltage Vref, and outputs the H-level output signal when the divided voltage div becomes higher than the reference voltage Vref. Outputs signal COM. Based on the output signal COM, the output voltage of the voltage generation circuit 32 is controlled so as to be a target voltage value.
  • Patent Document 1
  • a nonvolatile semiconductor memory device data writing and erasing are performed by utilizing semiconductor properties such as breakdown characteristics and tunneling characteristics.
  • a high voltage for example, 10 V
  • a negative voltage for example, 10 V
  • a power supply voltage for example, 3 V
  • a voltage detection circuit 31 having a circuit configuration shown in FIG. 13 is used. The voltage detection circuit 31 is configured to detect a voltage based on a capacitance ratio. Therefore, power consumption is reduced as compared with a voltage detection circuit that detects a voltage based on a resistance ratio.
  • the tailing current (called a subthreshold current or an off-peak current) flows through the NMOS transistor Tn1 for initializing the divided voltage div, so that the output voltage VPP is reduced.
  • the problem arises when it fluctuates.
  • the output voltage VPP of the voltage generation circuit 32 reaches a target voltage value
  • the divided voltage diV in the voltage detection circuit 31 becomes equal to the reference voltage Vref (1.3 V).
  • the transistor Tnl is turned off by the L-level reset signal RST, but a divided voltage di V equal to the reference voltage Vref is applied between its source and drain, so that a small leakage current is generated. Flows.
  • the off-leak current flows through the transistor Tn1, so that the divided voltage div becomes lower than the reference voltage Vref.
  • the output voltage VPP becomes unnecessarily high.
  • An object of the present invention is to provide a voltage detection circuit, a semiconductor device, and a control method of a voltage detection circuit that can accurately perform voltage detection by suppressing voltage fluctuation due to off-leak current of a transistor. Disclosure of the invention
  • a voltage detection circuit connected to a voltage generation circuit and detecting an output voltage of the voltage generation circuit.
  • a voltage detection circuit the output voltage And a first capacitor and a second capacitor connected in series to generate a divided voltage according to the output voltage; and a first capacitor connected to a first connection portion between the first capacitor and the second capacitor.
  • the control circuit is connected to the first transistor, and after the initialization of the potential of the first connection portion, a first control signal for inactivating the first transistor later than the second transistor.
  • a voltage detection circuit connected to a voltage generation circuit and detecting an output voltage of the voltage generation circuit.
  • a voltage detection circuit that receives the output voltage, and generates a divided voltage according to the output voltage; a first capacitance and a second capacitance connected in series; and a connection between the first capacitance and the second capacitance.
  • a transistor that is connected to the connection portion and initializes the potential of the connection portion to an initial potential; and has a negative potential that is lower than the initial potential when the potential of the connection portion is initialized and connected to the transistor.
  • a control circuit for generating a control signal and activating the transistor by the control signal.
  • a voltage detection circuit connected to a voltage generation circuit and detecting a negative voltage generated by the voltage generation circuit.
  • a voltage detection circuit that receives the negative voltage and generates a divided voltage according to the negative voltage; a first capacitance and a second capacitance connected in series; and a connection between the first capacitance and the second capacitance.
  • a transistor that is connected to the connection section and initializes a potential of the connection section to an initial potential. The gate of the transistor receives a control signal, the source receives the initial potential, and the drain is connected to the connection.
  • a voltage detection circuit connected to a voltage generation circuit and detecting an output voltage of the voltage generation circuit.
  • a voltage detection circuit that receives the output voltage and generates a divided voltage according to the output voltage; a first capacitance and a second capacitance connected in series; and a voltage between the first capacitance and the second capacitance.
  • a transistor connected to the connection portion and initializing the potential of the connection portion to an initial potential. The gate of the transistor receives a control signal, and the source receives an inverted version of the control signal. The drain is connected to the connection.
  • the voltage detection circuit and the voltage generation circuit shown in the first to fourth aspects are provided in a semiconductor device.
  • a method for controlling a voltage detection circuit is provided.
  • the voltage detection circuit is provided inside the semiconductor device including the voltage generation circuit, and detects a voltage generated by the voltage generation circuit.
  • the voltage detection circuit includes a first capacitor and a second capacitor connected in series, a first transistor connected to a first connection between the first capacitor and the second capacitor, and a first transistor connected to the first transistor. And a second transistor connected in series.
  • the control method includes: using the first and second capacitors to generate a divided voltage according to an output voltage of the voltage generation circuit; activating the first transistor and the second transistor; Initializing the potential of the first connection portion to an initial potential; and, after initializing the potential of the first connection portion, deactivating only the second transistor so that the first transistor and the second transistor are inactive. Making the potential of the second connection between the transistor and the transistor equal to the potential of the first connection; and when the potential of the first connection reaches a predetermined potential according to the output voltage of the voltage generation circuit. Deactivating the first transistor.
  • a method for controlling a voltage detection circuit is provided.
  • the voltage detection circuit is provided inside the semiconductor device including the voltage generation circuit, and detects a voltage generated by the voltage generation circuit.
  • the voltage detection circuit includes a first capacitor and a second capacitor connected in series, and a transistor connected to a connection between the first capacitor and the second capacitor.
  • the control method includes the steps of: generating a divided voltage according to an output voltage of a voltage generation circuit using the first and second capacitors; activating the transistor to change a potential of the connection unit. Initializing to an initial potential. The step of initializing generates a control signal having a negative potential lower than the initial potential, and supplies the control signal to the gate of the transistor.
  • a method for controlling a voltage detection circuit is provided.
  • the voltage detection circuit is provided inside the semiconductor device including the voltage generation circuit, and detects a voltage generated by the voltage generation circuit.
  • the voltage detection circuit includes a first capacitor and a second capacitor connected in series, and a transistor connected to a connection between the first capacitor and the second capacitor.
  • the control method includes: using the first and second capacitors to generate a divided voltage according to the output voltage of the voltage generation circuit; and activating the transistor to initialize the potential of the connection unit. After the step of initializing to a potential, and the step of initializing the potential of the connection portion, a step of supplying a potential higher than the initial potential to the gate of the transistor to inactivate the transistor is provided.
  • a method for controlling a voltage detection circuit is provided.
  • the voltage detection circuit is provided inside the semiconductor device including the voltage generation circuit, and detects a voltage generated by the voltage generation circuit.
  • the voltage detection circuit includes a first capacitor and a second capacitor connected in series, and a transistor connected to a connection between the first capacitor and the second capacitor.
  • the control method includes the steps of: generating a divided voltage according to an output voltage of a voltage generation circuit using the first and second capacitors; activating the transistor to initialize a potential of the connection unit. After the step of initializing to a potential and after the initialization of the potential of the connection portion, when the transistor is deactivated, the source of the transistor has the same potential as or higher than the connection portion. Supplying a high potential.
  • FIG. 1 is a schematic block diagram showing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic circuit diagram of a voltage detection circuit in the semiconductor device of FIG.
  • FIG. 3 is a schematic circuit diagram of the control circuit of FIG.
  • FIG. 4 is an operation waveform diagram of the voltage detection circuit of FIG.
  • FIG. 5 is a schematic circuit diagram of a voltage detection circuit according to the second embodiment of the present invention.
  • FIG. 6 is a schematic circuit diagram of a control circuit according to the second embodiment of the present invention.
  • FIG. 7 is an operation waveform diagram of the voltage detection circuit of FIG.
  • FIG. 8 is a circuit diagram of a voltage detection circuit according to the third embodiment of the present invention.
  • FIG. 9 is an operation waveform diagram of the voltage detection circuit of FIG.
  • FIG. 10 is a circuit diagram of a voltage detection circuit according to the fourth embodiment of the present invention.
  • FIG. 11 is an operation waveform diagram of the voltage detection circuit of FIG.
  • FIG. 12 is a circuit diagram of a voltage detection circuit according to the fifth embodiment of the present invention.
  • FIG. 13 is a schematic circuit diagram of a conventional voltage detection circuit.
  • FIG. 14 is an operation waveform diagram of the voltage detection circuit of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic block diagram of the semiconductor memory device 11.
  • the semiconductor storage device 11 is a non-volatile memory, and includes a logic circuit 12 for memory access, a memory cell array 13, an operation mode control circuit 14, and a power supply circuit 15.
  • the power supply circuit 15 includes a reset generation circuit 16, a voltage detection circuit 17, and a voltage generation circuit 18.
  • a control signal CNTL and an address signal Add from an external device are supplied to a memory access logic circuit 12, and a control signal CNTL is supplied to an operation mode control circuit 14.
  • the memory access logic circuit 12 includes a latch circuit for latching the address signal Add, a decoder for decoding the address signal Add, and the like.
  • One of the plurality of memory cells provided in the memory cell array 13 is accessed by the decode signal generated by the logic circuit 12.
  • the memory cells provided in the memory cell array 13 are nonvolatile memory cells.
  • the operation mode control circuit 14 controls the power supply circuit 15 based on the control signal CNTL.
  • the types of the control signal CNTL include signals such as a read command, a write command, and an erase command.
  • the operation mode control circuit 14 activates the high voltage generator 19 in the voltage generator 18 in response to the write command. At this time, a high voltage VPP is generated in the high voltage generation section 19 of the voltage generation circuit 18 and the high voltage VPP is supplied to the memory cell array 13. If the control signal CNTL is an erase command, the operation mode control circuit 14 Activates the negative voltage generator 20 in the voltage generator 18 in response to the erase command. At this time, the negative voltage VBB is generated in the negative voltage generator 20 of the voltage generating circuit 18, and the negative voltage VBB is supplied to the memory cell array 13.
  • the high voltage VPP and the negative voltage VBB supplied from the voltage generation circuit 18 are supplied to a word line, a bit line connected to a memory cell, a cell layer forming a MOS transistor, or the like. Supplying the high voltage VPP or the negative voltage VBB enables writing and erasing of data in the memory cells.
  • the reset signal RST is supplied from the reset generation circuit 16 to the voltage detection circuit 17.
  • the voltage detection operation in the voltage detection circuit 17 is initialized according to the reset signal RST.
  • FIG. 2 shows the voltage detection circuit 17.
  • a circuit for detecting the high voltage VPP is shown, and a circuit for detecting the negative voltage VBB is not shown.
  • the voltage detection circuit 17 includes capacitors C1 and C2 as first and second capacitors, a comparator 21 as a determination circuit, a control circuit 22, and NMOS transistors Tn1 and Tn1 as first and second transistors. ⁇ 2, and detects the high voltage VPP generated by the high voltage generator 19.
  • High voltage generation section 19 includes a booster circuit 19a and an NMOS transistor Tn10.
  • the configurations of the capacitors C1 and C2 and the comparator 21 are the same as those of the conventional voltage detection circuit 31 shown in FIG. That is, the capacitors C1 and C2 are connected in series, and the capacitors C1 and C2 divide the high voltage VPP, which is the output voltage of the high voltage generator 19.
  • the comparator 21 compares the divided voltage (the voltage at the connection portion N1 of the capacitors C1 and C2) div by the capacitors C1 and C2 with the reference voltage Vref (for example, 1.3 V). Then, an output signal COM having a potential level according to the comparison result is generated.
  • the output signal COM of the comparator 21 is supplied to the gate of the NMOS transistor Tn10 in the high voltage generator 19.
  • NMOS transistor Tn10 drain Is connected to the output terminal of the booster circuit 19a, and the source of the NMOS transistor Tn10 is connected to the ground GND.
  • the NMOS transistor Tn10 is turned on / off by the output signal COM of the comparator 21 so that the high voltage VPP supplied from the high voltage generator 19 becomes the target voltage value.
  • the high voltage VPP due to the boosting operation of the booster circuit 19a becomes equal to or higher than a target voltage value (for example, 10V)
  • the divided voltage diV by the capacitors CI and C2 becomes the reference voltage Vref (for example, 1 3V) or more, and the voltage level of the output signal COM of the comparator 21 increases.
  • the NMOS transistor Tn10 is turned on by the output signal COM of the comparator 21 so that the high voltage VPP becomes the target voltage value.
  • the voltage detection circuit 17 of the present embodiment is provided with two NMOS transistors Tn1 and Tn2 as elements for initializing the divided voltage div at the start of voltage detection.
  • NMO S transistor Tn 1, 112 is the capacitance.
  • C2 connection (first connection) Connected in series between N1 and ground GND.
  • the reset signal (first control signal) RST from the reset generation circuit 16 is supplied to the gate of the NMOS transistor Tn2, and the reset signal (second signal) of the control circuit 22 is supplied to the gate of the NMOS transistor Tn1.
  • Control signal) RSTA is supplied.
  • a reset signal RSTA is generated based on the reset signal RST and the output signal COM of the comparator 21.
  • FIG. 3 shows a circuit diagram of the control circuit 22.
  • the control circuit 22 is composed of PMOS transistors Tp 11 and Tp 12, NMOS transistor Tn 11, and inverter circuits 23, 24 and 25.
  • the reset signal RST from the reset generation circuit 16 is supplied to the gate of the PMOS transistor Tp 11 via the inverter circuit 23, and the output signal C ⁇ M of the comparator 21 is supplied to the gate of the NMOS transistor Tn 11 Is done.
  • the PMOS transistor Tp11 and the NMOS transistor Tn11 are connected in series, the source of the PMOS transistor Tp11 is connected to the power supply VCC, and the source of the NMOS transistor Tn11 is connected to the ground GND. .
  • the drain of the PMOS transistor Tp12 is connected to the connection between the transistors Tp11 and Tn11, and the source of the transistor Tp12 is connected to the power supply VCC.
  • each transistor Tp 11, ⁇ 12, ⁇ 11 1 is connected to the gate of the PMOS transistor Tp 12 via the inverter circuit 24, and the connection of each transistor Tp ll, Tp 12, Tn ll
  • the potential level of the section is inverted by the inverter circuit 24 and supplied to the gate of the PMOS transistor Tp12.
  • the potential level at the connection between the transistors Tp11, Tp12, and Tn11 is output as the reset signal RSTA via the two inverter circuits 24 and 25.
  • a low-level reset signal RST is output from the reset generation circuit 16.
  • the output signal COM of the comparator 21 is at the L level, in the control circuit 22, the PMOS transistor Tpll is turned on and the NMOS transistor Tn11 is turned off. Therefore, H-level reset signal RST A is output from control circuit 22.
  • the voltage detection circuit 17 since the NMOS transistors Tn1 and Tn2 are turned on by the H-level reset signals RST and RSTA, the divided voltage diV by the capacitors C1 and C2 is set as the initial potential. Initialized to ground potential (0 V).
  • the PMOS transistor Tp11 in the control circuit 22 is turned off. At this time, since the PMOS transistor Tp12 is on and the NMOS transistor Tn11 is off, the control circuit 22 outputs the H-level reset signal RSTA.
  • the transistor Tn1 is turned on by the H level reset signal RSTA, and the transistor Tn2 is turned off by the L level reset signal RST.
  • the connection portion N1 of each of the capacitors C1 and C2 is in a floating state, and the divided voltage div by each of the capacitors C1 and C2 changes according to the high voltage VPP.
  • the booster circuit 19a of the high voltage generator 19 is activated, and the booster circuit 19a starts the boosting operation. Therefore, after time tl, the high voltage VPP, which is the output voltage of the booster circuit 19a, is gradually increased.
  • Each capacity C 1, C The divided voltage div by 2 is also increased at the rate of change according to the capacitance ratio.
  • the transistor Tn1 is turned off by the L-level reset signal RSTA. Immediately after the time t2, the off-leak current via the NMOS transistor Tn1 hardly flows because the connection N2 between the transistors Tn1 and Tn2 is substantially equal to the divided voltage div. On the other hand, in the NMOS transistor Tn2, since a voltage substantially equal to the divided voltage div is applied between the source and the drain, an off-leak current according to the voltage flows. Therefore, the potential level of the connection N2 between the transistors Tn1 and Tn2 gradually decreases.
  • the off-leak current does not flow through the NMOS transistor Tn1 until the potential level of the connection N2 between the transistors ⁇ 1 and Tn2 decreases. Therefore, a sufficient time until the divided voltage d i V decreases (the high voltage VPP deviates from the target voltage value) due to the off-leak current is sufficiently secured. Specifically, it is possible to prevent a decrease in the divided voltage div due to an off-leak current during a voltage application period in which a high voltage VPP must be applied for a data write operation. The reliability of the data writing characteristics in 1 is improved.
  • NMOS transistors Tn1 and Tn2 are connected in series to the connection point N1 of each capacitor CI and C2, and each transistor Tnl and ⁇ 2 are turned on (activated) to divide the voltage. Voltage (voltage at connection N1) di V is reset to ground potential . After that, the transistor Tn 2 on the ground side is turned off (inactivated), the divided voltage div rises according to the high voltage V V, and when the divided voltage div reaches the reference voltage Vref, the transistor Tnl Is turned off (deactivated).
  • the off-leak current via the NMOS transistor Tn 1 does not flow until the potential level of the connection portion # 2 of each of the transistors Tn 1 and Tn 2 decreases due to the off-leak current of the transistor Tn 2. Therefore, sufficient time can be secured until the divided voltage div drops and the high voltage VPP deviates from the target voltage value. Therefore, voltage detection by the voltage detection circuit 17 can be accurately performed during the high voltage application period in the semiconductor memory device 11.
  • a reset signal RSTA for controlling the transistor Tn1 is generated based on the reset signal RST for controlling the transistor Tn2 and the output signal COM of the comparator 21. Specifically, in the control circuit 22, when the high voltage VPP reaches the target voltage value and the output signal COM becomes H level (time t2 in FIG. 4), the reset signal RSTA changes from H level to L level. It is inverted. With this configuration, the potential of the connection portion N2 of the transistors Tnl and Tn2 can be made equal to the reference voltage Vref, so that the timing when the off-leak current of the transistor Tn1 flows (the divided voltage diV This is preferable for delaying the time when the decline starts).
  • connection portion N2 of each of the transistors Tn1 and Tn2 is connected to the ground GND via a capacitance C3 as a third capacitance.
  • the connection of each capacitor C1, 1,2] ⁇ 1 is connected to the drain of an NMOS transistor Tn3 as a third transistor.
  • the source of the transistor Tn3 is connected to the ground via a capacitor C4 as a fourth capacitor.
  • the reset signal R STAB is supplied to the gate of the NMOS transistor ⁇ 3.
  • the addition of the capacitor C3 to the connection portion ⁇ 2 of each transistor Tnl, ⁇ 2 prevents a decrease in the divided voltage div due to off-leakage current.
  • the capacitance C 3 and the capacitance C 4 have the same capacitance value, and by turning on the transistor ⁇ 3 when the transistor Tn 1 is turned off, the capacitance C 4 is connected to the connection ⁇ 1 instead of the capacitance C 3. Connected to prevent fluctuation of the divided voltage div at connection # 1.
  • FIG. 6 shows a control circuit 22a of the present embodiment.
  • the control circuit 22a is obtained by adding an inverter circuit 26 and an OR circuit 27 to the control circuit 22 of FIG.
  • the reset signal RSTA output from the inverter circuit 25 is supplied to the first input terminal of the OR circuit 27 via the inverter circuit 26, and the reset signal RST is supplied to the second input terminal of the OR circuit 27. You.
  • the reset signal R STAB is output from the output terminal of the OR circuit 27.
  • the reset signal R STAB is also at the H level.
  • the voltage detection circuit 17a all the transistors Tn1, Tn2, and Tn3 are turned on, and the divided voltage div is initialized.
  • the reset signal RST is at the L level and the reset signal RSTA is at the H level, so that the reset signal RSTAB is at the L level.
  • the reset signal RSTAB changes to L level, so that the reset signal RSTAB changes to H level.
  • the reset signal R STAB is a signal obtained by inverting the logic level of the reset signal RSTA (inversion control signal).
  • the transistor Tn1 and the transistor Tn3 are turned on and off based on the reset signal RSTA and the reset signal RSTAB, the capacitors C3 and C4 are connected to the connection portion N1 alternately.
  • the following relational expression holds.
  • VPP (C 2 + C 3) X V r e ⁇ / 1 + V r e f
  • VPP (C 2 + C 4) X V r e f / C l + V r e f
  • a PMOS transistor Tp1 is provided as an element for initializing the divided voltage div of each of the capacitors C1 and C2. .
  • the divided voltage div is supplied to the source of the PMOS transistor Tp1, and the drain is connected to the ground GND.
  • a reset signal (control signal) RSTB 1 from the control circuit 22 b is supplied to the gate of the PMOS transistor T p 1.
  • the control circuit 22b includes PMOS transistors Tp2 and Tp3, a capacitor C5 and an inverter Data circuit 28.
  • the reset signal RST is supplied to the inverter circuit 28.
  • the output signal of the inverter circuit 28 is supplied to the gate of the PMOS transistor Tp1 via the capacitor C5.
  • the power supply terminal of the inverter circuit 28 is supplied with the high voltage VPP. Therefore, the output signal of the inverter circuit 28 has a larger amplitude than the reset signal RS.
  • the source of the PMOS transistor Tp2 is connected between the gate of the PMOS transistor Tp1 and the capacitor C5, and the drain of the PMOS transistor Tp2 is connected to the low-potential-side power supply VSS.
  • a signal RSTB obtained by inverting the logic level of the reset signal RST is supplied to the gate of the PMOS transistor Tp2.
  • the drain of the PMOS transistor T p3 is connected between the gate of the PMOS transistor T p1 and the capacitor C5, and the source of the PMOS transistor T p3 is connected to the high-potential power supply VCC. I have.
  • the reset signal RST is supplied to the gate of the PMOS transistor Tp3.
  • the PMOS transistor Tp2 is a discharge element that discharges the gate of the PMOS transistor Tp1 to a low potential level, and the PMOS transistor Tp3 charges the gate of the PMOS transistor Tp1 to a high potential level. Charge element.
  • the reset signal RST changes from the L level to the H level.
  • the PMOS transistor Tp2 turns on and the PMOS transistor Tp3 turns off. Therefore, the potential level of the gate of the PMOS transistor Tp1 (reset signal RSTB1) is discharged from the high-potential power supply VCC to the low-potential power supply VSS, and the capacitance of the capacitor C5 is increased.
  • the ring changes to a negative potential level.
  • the reset signal RST When the reset signal RST is inverted from the H level to the L level at the time t1, the PMOS transistor Tp2 is turned off and the PMOS transistor Tp3 is turned on. Therefore, the gate of the PMOS transistor Tp1 (reset signal RSTB1) Is the negative potential From the high-side power supply VCC.
  • the reset signal RS TB 1 completely cuts off the PMOS transistor T p 1.
  • the reset signal RSTB 1 has a voltage higher than the divided voltage diV, and the PMOS transistor T p 1 is controlled to be off by the signal RSTB 1, so that the off-leakage current is negligibly small.
  • the off-leakage current was about lZi0 compared to the case where an NMOS transistor was used. Can be reduced. Therefore, the fluctuation of the divided voltage div is suppressed, and the voltage detection by the voltage detection circuit 17b can be accurately performed.
  • FIG. 10 shows the voltage detection circuit 17c of the present embodiment
  • FIG. 11 shows an operation waveform diagram of the voltage detection circuit 17c.
  • the voltage detection circuit 17c is a circuit for detecting the negative voltage VBB generated by the negative voltage generation section 20, and includes capacitors C1, C2, a comparator 21, and a PMOS transistor Tp1.
  • the negative voltage VBB is divided by the capacitors C1 and C2, and the divided voltage div is supplied to the comparator 21.
  • the comparator 21 compares the divided voltage div with the first reference voltage Vref1, and generates an output signal COM according to the comparison result.
  • the drain of the PMOS transistor Tp1 is connected to the connection 1 of each of the capacitors C1 and ⁇ 2, and the source of the PMOS transistor Tp1 is supplied with the second reference voltage Vref2.
  • the reset signal RST is supplied to the gate of the PMOS transistor T p1.
  • the first reference voltage Vref1 supplied to the comparator 21 is, for example, OV
  • the second reference voltage Vref2 supplied to the source of the PMOS transistor Tp1 is, for example, 1. 3V. That is, the voltage detection circuit 17c is a circuit that starts the voltage detection operation from a potential (1.3V) in which the divided voltage diV at the connection portion N1 is higher than the ground potential (0V).
  • the L level reset signal RST is supplied to the gate of the PMOS transistor Tp1.
  • the reset signal RST turns on the PMOS transistor Tp1, and the divided voltage diV by the capacitors C1 and C2 is initialized to the second reference voltage Vref2 (1.3 V).
  • the reset signal RST changes to the H level, and the PMOS transistor Tp1 is turned off by the reset signal RST, so that the connection portion N1 of each of the capacitors C1 and C2 enters a floating state.
  • the negative voltage generating section 20 of the voltage generating circuit 18 is activated and the voltage value of the negative voltage VBB gradually changes to the negative side. It changes according to the negative voltage VBB.
  • the negative voltage generator 20 is controlled so that the negative voltage VBB of the negative voltage generator 20 becomes a desired voltage value (for example, 10 V).
  • the PMOS transistor Tp1 is used as an element for initializing the divided voltage diV of each capacitor CI and C2, the case where an NMOS transistor is used In comparison, off-leak current can be reduced to about 1/10. Therefore, the fluctuation of the divided voltage div is suppressed, and the voltage detection by the voltage detection circuit 17c can be accurately performed.
  • FIG. 12 shows a voltage detection circuit 17d according to the fifth embodiment.
  • the voltage detection circuit 17 d is a circuit for detecting the high voltage VPP generated by the high voltage generator 19, and includes capacitors C 1 and C 2, a comparator 21, an NMOS transistor Tn 1, and a CMOS inverter circuit. 29.
  • the high voltage VPP is divided by the capacitors C 1 and C 2, and the divided voltage div is supplied to the comparator 21.
  • the comparator 21 compares the divided voltage diV with the reference voltage Vref (1.3 V), and generates an output signal COM having a potential level according to the comparison result.
  • the drain of the NMOS transistor Tn1 is connected to the connection portion N1 of each of the capacitors C1 and C2, and its gate is electrically connected to the source of the NMOS transistor Tn1 via the inverter circuit 29.
  • the reset signal RST is supplied to the gate of the NMOS transistor Tn1, and the reset signal RST is inverted and supplied to the source of the NMOS transistor Tn1 via the inverter circuit 29.
  • the NMOS transistor Tn1 is turned on by the H-level reset signal RST.
  • the divided voltage div is initially reset to the ground potential.
  • the NMOS transistor Tn1 is turned off by the L-level reset signal RST, and the divided voltage div is changed according to the high voltage VPP.
  • the output signal of the inverter circuit 29 changes to H level (1.8 V), and the H level signal is supplied to the source of the NMOS transistor Tn1. Therefore, the voltage applied between the source and the drain of the NMOS transistor Tnl is reduced, and the off-leak current in the transistor Tn1 is reduced.
  • the NMOS transistor Tn3 may be replaced with a PMOS transistor.
  • a reset signal RSTA is used as a control signal supplied to the gate of the PMOS transistor.
  • a voltage equal to the divided voltage diV may be supplied to its source instead of a voltage higher than the divided voltage div.
  • the semiconductor memory device (non-volatile memory) 11 having the memory cell array 13 as the storage unit is embodied.
  • the present invention is not limited to this. It may be applied to a semiconductor device that does not have any.
  • the present invention may be applied to a semiconductor memory device other than the nonvolatile memory, for example, a DRAM or the like.

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Abstract

トランジスタのオフリーク電流による電圧変動を抑制し、電圧検出を的確に行う電圧検出回路。電圧検出回路（１７）は、第１及び第２容量（Ｃ１，Ｃ２）と、第１及び第２トランジスタ（Ｔｎ１，Ｔｎ２）と、比較器（２１）と、制御回路（２２）とを含む。各容量（Ｃ１，Ｃ２）は直列接続され、各容量（Ｃ１，Ｃ２）により高電圧（ＶPP）に応じた分圧電圧（ｄｉｖ）が生成される。各トランジスタ（Ｔｎ１，Ｔｎ２）がオンされることにより第１容量と第２容量との間の接続部（Ｎ１）の電位が接地電位にリセットされる。接続部（Ｎ１）の電位が所定電位に達したとき、第２トランジスタ（Ｔｎ２）がオフされた後、第１トランジスタ（Ｔｎ１）がオフされる。

Description

明細書
電圧検出回路、 半導体装置、 及び電圧検出回路の制御方法 技術分野
本発明は、 半導体装置に搭載される電圧発生回路の出力電圧を検出する電圧検 出回路、 半導体装置、 及び電圧検出回路の制御方法に関する。
半導体装置には、 外部から供給される電源、電圧とは異なる内部電圧を生成して 内部回路に供給する電圧発生回路を搭載したものがある。 その半導体装置には、 電圧発生回路の出力電圧を検出する電圧検出回路が設けられている。 具体的には 、 電圧検出回路において、 電圧発生回路の出力電圧に応じた分圧電圧が基準電圧 と比較され、 比較結果に基づいて出力電圧が目標の電圧レベルに達したことが検 出される。 電圧検出回路において、 分圧電圧を生成するための素子として分圧抵 抗を用いるものが一般的である。 しかし、 分圧抵抗には Sに電流が流れるため、 低消費電力化が必要となる半導体装置 （例えば、 不揮発性メモリ） では、 分圧抵 抗に代えて容量を用いる電圧検出回路が実用化されている。 電圧検出回路におい て、 容量比による電圧検出を的確に行う技術が必要となっている。
背景技術
図 1 3には、 従来の電圧検出回路 3 1を示し、 図 14には、 その動作波形図を 示している。
電圧検出回路 31は、 電圧発生回路 32の出力電圧 VPPを検出して、 電圧 VPP が目標の電圧値になるように制御するための回路である。 電圧検出回路 31には 、 直列接続された 2つの容量 （キャパシタ） C I, C 2と、 比較器 21と、 NM OS トランジスタ Tn 1とを備える。
各容量 C I, C 2は、 電圧発生回路 32の出力電圧 VPPを分圧するために設け られている。 各容量 C l， C 2による分圧電圧 （各容量 C 1, 02の接続部1^1 での電圧） d i vが比較器 21の非反転入力端子に供給されるとともに、 基準電 圧 Vr e f (例えば、 1. 3V) が比較器 2 1の反転入力端子に供給される。 各容量 C 1， C 2の接続部 N1に NMOS トランジスタ Tn 1のドレインが接 続され、 トランジスタ Tn 1のソースはグランド GNDに接続されている。 また 、 NMOS トランジスタ Tn 1のゲートにはリセット信号 RSTが供給される。 図 14に示すように、 電圧検出回路 31による電圧検出の開始時には、 Hレべ ルのリセット信号 RSTにより NMOSトランジスタ Tn 1がオンされ、 各容量 C 1, C 2による分圧電圧 d i vが接地電位 (0 V) に初期化される。 時刻 t 1 において、 リセット信号 RSTが Lレベルに反転されてトランジスタ Tn 1がォ フされることにより、 各容量 C I, C 2.の接続部 N 1がフローティング状態とな る。 時刻 t 1以降では、 各容量 C l， C 2による分圧電圧 d i vが出力電圧 VPP に応じて変化する。 すなわち、 電圧発生回路 32における昇圧動作に伴い出力電 圧 VPPが上昇すると、 各容量 C 1， C 2の容量比に応じた変化度合で分圧電圧 d i vあ上昇する。
比較器 21は、 分圧電圧 d i vと基準電圧 Vr e f とを比較し、 比較結果に応 じた電圧レベルの出力信号 COMを出力する。 つまり、 比較器 21は、 分圧電圧 d i vが基準電圧 V r e f よりも低いときには、 Lレベルの出力信号 C OMを出 力し、 分圧電圧 d i vが基準電圧 Vr e f 以上になると、 Hレベルの出力信号 C OMを出力する。 出力信号 COMに基づいて、 電圧発生回路 32の出力電圧が目 標の電圧値になるよう制御される。
上記のように、 容量比により電圧検出を行う電圧検出回路は、 例えば、 特開 2 002-51 538号公報等に開示されている。
特許文献 1
特開 2002— 51 538号公報
ところで、 不揮発性の半導体記憶装置において、 データの書き込みや消去は、 ブレークダウン特性やトンネリング特性の半導体物性を利用して行われる。 具体 的に、 不揮発性メモリでは、 電源電圧 （例えば、 3V) よりも高い高電圧 （例え ば、 10V) や負電圧 （例えば、 一 10V) を電圧発生回路で生成し、 高電圧や 負電圧をヮード線等に印加することにより、 データの書き込みや消去が行われる 不揮発性メモリでは、 電圧発生回路の出力電圧を所定電圧 （高電圧 = 1 0 V、 負電圧 =—10V) に制御するために、 図 1 3に示す回路構成の電圧検出回路 3 1を利用している。 電圧検出回路 31は、 容量比により電圧検出をする構成であ るため、 抵抗比で電圧検出をする電圧検出回路と比較して、 消費電力が低減され る。
しかしながら、 電圧検出回路 31では、 分圧電圧 d i vを初期化するための N MO Sトランジスタ T n 1にテーリング電流 （サブスレツショルド電流、 又はォ フリーク電流と呼ぶ） が流れることにより、 出力電圧 VPPが変動してしまうとい つた問題が生じる。
詳しくは、 電圧発生回路 32の出力電圧 VPPが目標の電圧値に達すると、 電圧 検出回路 31における分圧電圧 d i Vは、 基準電圧 Vr e f (1. 3 V) と等し くなる。 このとき、 トランジスタ Tn lは、 Lレベルのリセット信号 RSTによ りオフされているが、 そのソース ' ドレイン間には、 基準電圧 Vr e f と等しい 分圧電圧 d i Vが加わるため、 微小なリーク電流が流れてしまう。 このように、 トランジスタ Tn 1にオフリーク電流が流れることで、 分圧電圧 d i vが基準電 圧 V r e f よりも低くなる。 この場合、 電圧発生回路 32は、 出力電圧 VPPが目 標の電圧値に達したにもかかわらず昇圧動作を継続するため、 出力電圧 VPPが必 要以上に高くなつてしまう。
このような現象は、 電圧検出回路 3 1における電圧検出の動作時間がオフリー ク電流による出力電圧 VPP0低下に対して相対的に短ければ問題となることはな い。 しかし、 不揮発性メモリにおけるデータの書き込み動作や消去動作は、 読み 出し動作時間 （数 10n s) よりも数千倍長い時間 （数 1 0ms) を要する。 そ のため、 不揮発性メモリのように、 電圧検出動作に長い時間が必要となる半導体 装置では、 トランジスタ Tn 1のオフリーク電流によって、 電圧発生回路 32の 出力電圧 VPPが必要以上に高くなるといった問題が生じてしまう。
本発明の目的は、 トランジスタのオフリーク電流による電圧変動を抑制し、 電 圧検出を的確に行うことができる電圧検出回路、 半導体装置、 及び電圧検出回路 の制御方法を提供することにある。 発明の開示
本努明の第 1の態様において、 電圧発生回路に接続され、 前記電圧発生回路の 出力電圧を検出する電圧検出回路が提供される。 電圧検出回路は、 前記出力電圧 を受け取り、 前記出力電圧に応じた分圧電圧を生成する直列接続された第 1容量 及び第 2容量と、 前記第 1容量と第 2容量との間の第 1接続部に接続された第 1 トランジスタと、 前記第 1 トランジスタに直列接続された第 2 トランジスタと、 制御回路とを備える。 前記第 1 トランジスタ及び第 2トランジスタが活性化され ることにより、 前記第 1接続部の電位が初期電位に初期化される。 前記制御回路 は、 前記第 1 トランジスタに接続され、 前記第 1接続部の電位の初期化の後、 前 記第 2 トランジスタよりも遅れて前記第 1 トランジスタを非活性化させるための 第 1制御信号を生成する。
本発明の第 2の態様において、 電圧発生回路に接続され、 前記電圧発生回路の 出力電圧を検出する電圧検出回路が提供される。 電圧検出回路は、 前記出力電圧 を受け取り、 前記出力電圧に応じた分圧電圧を生成する直列接続された第 1容量 及ぴ第 2容量と、 前記第 1容量と第 2容量との間の接続部に接続され、 前記接続 部の電位を初期電位に初期化するトランジスタと、 前記トランジスタに接続され 、 前記接続部の電位が初期化される時に、 前記初期電位よりも低い負電位を有す る制御信号を生成し、 前記制御信号により前記トランジスタを活性化させる制御 回路とを備える。
• 本発明の第 3の態様において、 電圧発生回路に接続され、 前記電圧発生回路の 発生した負電圧を検出する電圧検出回路が提供される。 電圧検出回路は、 前記負 電圧を受け取り、 前記負電圧に応じた分圧電圧を生成する、 直列接続された第 1 容量及び第 2容量と、 前記第 1容量と第 2容量との間の接続部に接続され、 該接 続部の電位を初期電位に初期化するトランジスタとを備える。 前記トランジスタ のゲートは制御信号を受け取り、 そのソースは前記初期電位を受け取り、 そのド レインは前記接続部に接続される。
本発明の第 4の態様において、 電圧発生回路に接続され、 前記電圧発生回路の 出力電圧を検出する電圧検出回路が提供される。 電圧検出回路は、 前記出力電圧 を受け取り、 前記出力電圧に応じた分圧電圧を生成する、 直列接続された第 1容 量及び第 2容量と、 前記第 1容量と第 2容量との間の接続部に接続され、 該接続 部の電位を初期電位に初期化するトランジスタとを備える。 前記トランジスタの ゲートは制御信号を受け取り、 そのソースは前記制御信号の反転信号を受け取り 、 そのドレインは前記接続部に接続される。
上記第 1から 4の態様に示される電圧検出回路及び電圧発生回路は、 半導体装 置に設けられることが好ましい。
本発明の第 5の態様において、 電圧検出回路の制御方法が提供される。 電圧検 出回路は、 電圧発生回路を含む半導体装置内部に設けられ、 前記電圧発生回路が 発生した電圧を検出する。 前記電圧検出回路は、 直列接続された第 1容量と第 2 容量と、 前記第 1容量と第 2容量との間の第 1接続部に接続された第 1 トランジ スタと、 前記第 1 トランジスタに直列接続された第 2 トランジスタとを含む。 制 御方法は、 前記第 1及び第 2容量を用いて、 前記電圧発生回路の出力電圧に応じ た分圧電圧を生成するステップと、 前記第 1 トランジスタと第 2 トランジスタと を活性化させて、 前記第 1接続部の電位を初期電位に初期化するステップと、 前 記第 1接続部の電位の初期化の後に、 前記第 2 トランジスタのみを非活性化させ て、 前記第 1 トランジスタと第 2 トランジスタとの間の第 2接続部の電位を前記 第 1接続部の電位と等しくするステップと、 前記電圧発生回路の出力電圧に応じ て前記第 1接続部の電位が所定電位に達したときに、 前記第 1 トランジスタを非 活性化させるステップとを備える。
本発明の第 6の態様において、 電圧検出回路の制御方法が提供される。 電圧検 出回路は、 電圧発生回路を含む半導体装置内部に設けられ、 前記電圧発生回路が 発生した電圧を検出する。 前記電圧検出回路は、 直列接続された第 1容量と第 2 容量と、 前記第 1容量と第 2容量との間の接続部に接続されたトランジスタを含 む。 制御方法は、 前記第 1及び第 2容量を用いて、 電圧発生回路の出力電圧に応 じた分圧電圧を生成するステップと、 前記トランジスタを活性ィヒさせて、 前記接 続部の電位を初期電位に初期化するステップとを備える。 前記初期化するステツ プは、 前記初期電位よりも低い負電位の制御信号を生成し、 該制御信号を前記ト ランジスタのゲートに供給する。
本発明の第 7の態様において、 電圧検出回路の制御方法が提供される。 電圧検 出回路は、 電圧発生回路を含む半導体装置内部に設けられ、 前記電圧発生回路が 発生した電圧を検出する。 前記電圧検出回路は、 直列接続された第 1容量と第 2 容量と、 前記第 1容量と第 2容量との間の接続部に接続されたトランジスタを含 む。 制御方法は、 前記第 1及び第 2容量を用いて、 前記電圧発生回路の出力電圧 に応じた分圧電圧を生成するステップと、 前記トランジスタを活性化させて、 前 記接続部の電位を初期電位に初期化するステップと、 前記接続部の電位の初期化 の後に、 前記初期電位よりも高い電位を前記トランジスタのゲートに供給して該 トランジスタを非活性化するステップとを備える。
本発明の第 8の態様において、 電圧検出回路の制御方法が提供される。 電圧検 出回路は、 電圧発生回路を含む半導体装置内部に設けられ、 前記電圧発生回路が 発生した電圧を検出する。 前記電圧検出回路は、 直列接続された第 1容量と第 2 容量と、 前記第 1容量と第 2容量との間の接続部に接続されたトランジスタを含 む。 制御方法は、 前記第 1及び第 2容量を用いて、 電圧発生回路の出力電圧に応 じた分圧電圧を生成するステップと、 前記トランジスタを活性化させて、 前記接 続部の電位を初期電位に初期化するステップと、 前記接続部の電位の初期化の後 であって、 前記トランジスタが非活十生ィ匕された時、 前記トランジスタのソースに 前記接続部と同電位もしくはそれよりも高い電位を供給するステップとを備える
図面の簡単な説明
図 1は、 本発明の第 1実施形態における半導体装置を示す概略的なプロック 図である。
図 2は、 図 1の半導体装置における電圧検出回路の概略的な回路図である。 図 3は、 図 2の制御回路の概略的な回路図である。
図 4は、 図 2の電圧検出回路の動作波形図である。
図 5は、 本発明の第 2実施形態における電圧検出回路の概略的な回路図であ る。
図 6は、 本発明の第 2実施形態における制御回路の概略的な回路図である。 図 7は、 図 5の電圧検出回路の動作波形図である。
図 8は、 本発明の第 3実施形態における電圧検出回路の回路図である。 図 9は、 図 8の電圧検出回路の動作波形図である。
図 1 0は、 本発明の第 4実施形態における電圧検出回路の回路図である。 図 1 1は、 図 1 0の電圧検出回路の動作波形図である。
図 12は、 本発明の第 5実施形態における電圧検出回路の回路図である。 図 1 3は、 従来の電圧検出回路の概略的な回路図である。
図 14は、 図 1 3の電圧検出回路の動作波形図である。 発明を実施するための最良の形態
以下、 本発明を半導体記憶装置に具体化した第 1実施形態を図面に従って説明 する。
図 1は、 半導体記憶装置 1 1の概略的なプロック図である。 半導体記憶装置 1 1は、 不揮発性メモリであり、 メモリアクセス用の論理回路 12と、 メモリセル アレイ 13と、 動作モード制御回路 14と、 電源回路 1 5とを備える。 また、 電 源回路 15は、 リセッ ト発生回路 16と、 電圧検出回路 1 7と、 電圧発生回路 1 8とを備える。
半導体記憶装置 1 1において、 外部装置からの制御信号 CNTLとアドレス信 号 Ad dとがメモリアクセス用の論理回路 1 2に供給され、 制御信号 CNTLが 動作モード制御回路 14に供給される。
メモリアクセス用の論理回路 12は、 ァドレス信号 Ad dをラッチするラッチ 回路や、 アドレス信号 Ad dをデコードするデコーダ等を含む。 論理回路 1 2に て生成されたデコード信号により、 メモリセルアレイ 1 3に設けられた複数のメ モリセルのいずれかがアクセスされる。 なお、 本実施形態において、 メモリセル アレイ 1 3に設けられるメモリセルは、 不揮発性のメモリセルである。
動作モード制御回路 14は、 制御信号 C NT Lに基づいて電源回路 1 5を制御 する。 制御信号 CNTLの種類としては、 読み出しコマンド、 書き込みコマンド 、 消去コマンド等の信号がある。
供給された制御信号 C N T Lが書き込みコマンドである場合、 動作モード制御 回路 14は、 書き込みコマンドに応答して、 電圧発生回路 1 8における高電圧発 生部 19を活性ィヒさせる。 このとき、 電圧発生回路 18の高電圧発生部 1 9にお いて、 高電圧 VPPが生成され高電圧 VPPがメモリセルアレイ 1 3に供給される。 また、 制御信号 CNTLが消去コマンドである場合、 動作モード制御回路 14 は、 消去コマンドに応答して、 電圧発生回路 1 8における負電圧発生部 20を活 性化させる。 このとき、 電圧発生回路 18の負電圧発生部 20において、 負電圧 VBBが生成され負電圧 VBBがメモリセルアレイ 1 3に供給される。
メモリセルアレイ 1 3において、 電圧発生回路 1 8から供給される高電圧 VPP や負電圧 VBBは、 メモリセルに接続するワード線、 ビット線、 或いは MOS トラ ンジスタを構成するゥヱル層等に供給される。 高電圧 VPPや負電圧 VBBが供給さ れることで、 メモリセルのデータの書き込みや消去が行われる。
また、 半導体記憶装置 1 1では、 データの書き込み動作時や消去動作を開始す るとき、 電圧発生回路 18における高電圧発生部 1 9や負電圧発生部 20の回路 を活性ィ匕させるのに先立って、 リセット発生回路 1 6からリセット信号 RSTが 電圧検出回路 1 7に供給される。 リセット信号 RSTに従って電圧検出回路 1 7 における電圧検出動作が初期化される。
図 2には、 電圧検出回路 1 7を示している。 なお、 同図には、 高電圧 VPPを検 出するための回路を示し、 負電圧 VBBを検出するための回路の図示は省略してい る。
電圧検出回路 1 7は、 第 1及び第 2容量としての容量 C 1, C2と、 判定回路 としての比較器 21と、 制御回路 22と、 第 1及び第 2トランジスタとしての N MOS トランジスタ Tn 1， Τη 2とを備え、 高電圧発生部 1 9で生成される高 電圧 VPPを検出する。 高電圧発生部 1 9は、 昇圧回路 1 9 aと、 NMO S トラン ジスタ T n 10とを含む。
電圧検出回路 1 7において、 容量 C 1 , C 2と比較器 21の構成は、 図 1 3に 示す従来の電圧検出回路 3 1と同じ構成である。 すなわち、 各容量 C l， C 2は 直列に接続されており、 各容量 C l， C 2により高電圧発生部 1 9の出力電圧で ある高電圧 VPPが分圧される。 比較器 21は、 各容量 C l， C 2による分圧電圧 (各容量 C 1， C 2の接続部 N 1での電圧） d i vと基準電圧 V r e f (例えば 、 1. 3 V) とを比較し、 比較結果に応じた電位レベルの出力信号 COMを生成 する。
比較器 21の出力信号 COMは、 高電圧発生部 1 9における NMOS トランジ スタ Tn 10のゲートに供給される。 NMOS トランジスタ Tn 10のドレイン は昇圧回路 19 aの出力端子に接続され、 NMOS トランジスタ Tn 1 0のソー スはグランド GNDに接続されている。 高電圧発生部 1 9から供給される高電圧 VPPが目標の電圧値になるように、 比較器 21の出力信号 COMにより、 NMO Sトランジスタ Tn 10がオン ·オフされる。
具体的に、 昇圧回路 19 aの昇圧動作による高電圧 VPPが目標の電圧値 （例え ば、 10V) 以上になると、 容量 C I, C 2による分圧電圧 d i Vが基準電圧 V r e f (例えば、 1. 3V) 以上になり、 比較器 21の出力信号 C OMの電圧レ ベルが高くなる。 高電圧 VPPが目標の電圧値になるように、 比較器 21の出力信 号 COMにより NMOSトランジスタ Tn 10がオンされる。
本実施形態の電圧検出回路 1 7には、 電圧検出の開始時に分圧電圧 d i vを初 期化するための素子として、 2つの NMO Sトランジスタ Tn 1， Tn 2が設け られている。 NMO S トランジスタ Tn 1 , 丁112は、 容量。 1, C 2の接続部 (第 1接続部） N1とグランド GNDとの間において直列に接続されている。
NMOSトランジスタ Tn 2のゲートには、 リセット発生回路 16からのリセ ット信号 （第 1制御信号） RSTが供給され、 NMOSトランジスタ Tn 1のゲ ートには、 制御回路 22のリセット信号 （第 2制御信号） RSTAが供給される 。 制御回路 22では、 リセット信号 RSTと比較器 21の出力信号 COMとに基 づいてリセット信号 R ST Aが生成される。
図 3には、 制御回路 22の回路図を示す。
制御回路 22は、 PMO S トランジスタ T p 1 1， Tp 1 2、 NMOSトラン ジスタ Tn 1 1、 インパータ回路 23， 24, 25とにより構成されている。 リ セット発生回路 16からのリセット信号 RSTは、 インバータ回路 23を介して PMOS トランジスタ Tp 1 1のゲートに供給され、 比較器 21の出力信号 C〇 Mは、 NMO S トランジスタ Tn 1 1のゲートに供給される。
PMOS トランジスタ T p 1 1と NMO S トランジスタ Tn 1 1は直列に接続 され、 PMO S トランジスタ T p 1 1のソースが電源 VCCに接続され、 NMOS トランジスタ Tn 1 1のソースがグランド GNDに接続されている。 また、 各ト ランジスタ Tp 1 1， Tn 1 1の接続部には、 PMO S トランジスタ T p 1 2の ドレインが接続され、 トランジスタ Tp 1 2のソースは電源 VCCに接続されてい る。
各トランジスタ Tp 1 1, Τρ 12, Τη 1 1の接続部は、 インバータ回路 2 4を介して PMOSトランジスタ Tp 12のゲートに接続されており、 各トラン ジスタ Tp l l, T p 12, Tn l lの接続部の電位レベルがィンバータ回路 2 4で反転され、 PMOSトランジスタ Tp 1 2のゲートに供給される。 また、 各 トランジスタ Tp l l, T p 1 2, Tn 1 1の接続部の電位レベルが、 2つのィ ンバータ回路 24， 25を介してリセット信号 RSTAとして出力される。 次に、 本実施形態における電圧検出回路 1 7の動作について説明する。
図 4に示すように、 高電圧 VPPの検出開始時には、 Ηレベルのリセット信号 R STがリセット発生回路 1 6から出力される。 またこのとき、 比較器 21の出力 信号 COMは Lレベルになっているので、 制御回路 22において、 PMOSトラ ンジスタ Tp l lがオン、 NMOS トランジスタ Tn 1 1がオフする。 そのため 、 制御回路 22から Hレベルのリセット信号 RST Aが出力される。
従って、 電圧検出回路 1 7において、 Hレベルのリセット信号 RST, RST Aにより各 NMOSトランジスタ Tn 1 , Tn 2がオンされるため、 各容量 C 1 ， C 2による分圧電圧 d i Vが初期電位としての接地電位 (0 V) に初期化され る。
βき刻 t 1において、 リセット信号 R S Tが Lレベルに変化すると、 制御回路 2 2における PMOSトランジスタ Tp 1 1がオフされる。 このとき、 PMOSト ランジスタ Tp 12はオン、 NMOSトランジスタ Tn 1 1はオフであるため、 制御回路 22から Hレベルのリセット信号 RST Aが出力される。
従って、 電圧検出回路 1 7において、 Hレベルのリセット信号 RSTAにより トランジスタ Tn 1がオンされ、 Lレベルのリセット信号 RSTにより トランジ スタ Tn 2がオフされる。 トランジスタ Tn 2がオフされることにより、 各容量 C 1, C 2の接続部 N1がフローティング状態となり、 各容量 C 1， C 2による 分圧電圧 d i vは高電圧 VPPに応じて変化する。
また、 時刻 t 1において、 高電圧発生部 19の昇圧回路 1 9 aが活性ィヒされ、 昇圧回路 19 aによる昇圧動作が開始される。 そのため、 時刻 t l以降では、 昇 圧回路 19 aの出力電圧である高電圧 VPPが徐々に上昇される。 各容量 C 1, C 2による分圧電圧 d i vも、 容量比に応じた変化度合で上昇される。
時刻 t l〜t 2 (分圧電圧 d i vが上昇している期間） では、 トランジスタ T n 1がオンされているため、 各トランジスタ Tn l， Τη 2の接続部 （第 2接続 部） Ν 2の電位レベルは、 分圧電圧 d i Vと等しい。
時刻 t 2において、 高電圧 VPPが目標の電圧値に達して分圧電圧 d i vが基準 電圧 Vr e f になると、 比較器 21の出力信号 COMが Lレベルから Hレベルに 変化する。 このとき、 制御回路 22では、 Hレベルの出力信号 COMにより、 N MOSトランジスタ Tn 1 1がオンされる。 そのため、 制御回路 22から出力さ れるリセット信号 R S ΤΑは、 Ηレベルから Lレベルに変化する。
Lレベルのリセット信号 RSTAにより トランジスタ Tn 1がオフされる。 時 刻 t 2の直後では、 各トランジスタ Tn 1, Tn 2の接続部 N 2と分圧電圧 d i vとがほぼ等しいため、 NMOSトランジスタ Tn 1を介したオフリーク電流は 殆ど流れない。 一方、 NMOSトランジスタ Tn 2では、 ソース ' ドレイン間に 分圧電圧 d i vとほぼ等しい電圧が印加されるため、 その電圧に応じたオフリー ク電流が流れる。 このため、 各トランジスタ Tn 1， Tn 2の接続部 N2の電位 レベルが徐々に低下していく。
本実施形態の電圧検出回路 1 7では、 各トランジスタ Τ η 1 , Tn 2の接続部 N 2の電位レベルが低下するまでは、 NMOSトランジスタ Tn 1を介したオフ リーク電流は流れない。 よって、 オフリーク電流により分圧電圧 d i Vが低下す る （高電圧 VPPが目標の電圧値からずれる） までの時間が十分に確保される。 具 体的には、 データの書き込み動作のために高電圧 VPPを印加する必要がある電圧 印加期間にて、 オフリーク電流による分圧電圧 d i vの低下を防止することが可 能となり、 半導体記憶装置 1 1におけるデータの書き込み特性の信頼性が向上さ れる。
次に、 本発明の第 1実施形態における電圧検出回路 1 7の特徴を以下に記載す る。
(1) 各容量 C I, C2の接続部 N1には、 2つの NMO S トランジスタ Tn 1, Tn 2が直列接続され、 各トランジスタ Tn l， Τη 2がオン （活性化） さ れることで、 分圧電圧 （接続部 N1の電圧） d i Vが接地電位にリセットされる 。 その後、 グランド側のトランジスタ Tn 2がオフ （非活性化） され、 高電圧 V ΡΡに応じて分圧電圧 d i vが上昇され、 分圧電圧 d i vが基準電圧 Vr e f に達 したときに、 トランジスタ Tn lがオフ （非活性化） される。 このようにすれば 、 トランジスタ Tn 2のオフリーク電流により各トランジスタ Tn 1， Tn 2の 接続部 Ν 2の電位レベルが低下するまでは、 NMOS トランジスタ Tn 1を介し たオフリーク電流は流れない。 そのため、 分圧電圧 d i vが低下し高電圧 VPPが 目標の電圧値からずれるまでの時間を十分に確保することができる。 従って、 半 導体記憶装置 1 1における高電圧印加期間にて、 電圧検出回路 1 7による電圧検 出を的確に行うことができる。
(2) 制御回路 22において、 トランジスタ Tn 2を制御するためのリセット 信号 RSTと比較器 21の出力信号 COMに基づいて、 トランジスタ Tn 1を制 御するためのリセット信号 RSTAが生成される。 具体的に、 制御回路 22では 、 高電圧 VPPが目標の電圧値に達して出力信号 COMが Hレベルになるタイミン グ （図 4の時刻 t 2) で、 リセット信号 RSTAが Hレベルから Lレベルに反転 される。 このようにすれば、 トランジスタ Tn l, Tn 2の接続部 N 2の電位を 基準電圧 Vr e f と等しくすることができるので、 トランジスタ Tn 1のオフリ ーク電流が流れるタイミング （分圧電圧 d i Vの低下が始まる時刻） を遅らせる 上で好ましいものとなる。
(3) 半導体記憶装置 1 1において、 データの書き込み時に適切な高電圧 VPP が生成されることにより、 データの書き込み特性の信頼性を向上することができ る。
以下、 本発明を具体化した第 2実施形態を図 5〜図 7に従って説明する。 なお 、 本実施形態において、 上述した第 1実施形態の構成と同等であるものについて は図面に同一の記号を付すと共にその説明を簡略化する。 以下には第 1実施形態 との相違点を中心に説明する。
図 5に示すように、 本実施形態の電圧検出回路 1 7 aでは、 各トランジスタ T n 1, Tn 2の接続部 N2が第 3容量としての容量 C 3を介してグランド GND に接続されている。 また、 各容量 C 1, 〇2の接続部]^1には、 第 3 トランジス タとしての NMOS トランジスタ Tn 3のドレインが接続され、 NMOS トラン ジスタ Tn 3のソースは第 4容量としての容量 C 4を介してグランドに接続され ている。 NMOSトランジスタ Τη 3のゲートにはリセット信号 R STABが供 給される。
電圧検出回路 1 7 aでは、 各トランジスタ Tn l， Τη 2の接続部 Ν 2に容量 C 3を付加することにより、 オフリーク電流による分圧電圧 d i vの低下が防止 される。 ここで、 容量 C 3と容量 C 4とは同じ容量値であり、 トランジスタ Tn 1をオフするときにトランジスタ Τη 3をオンすることで、 容量 C 3の代わりに 容量 C 4が接続部 Ν 1に接続され、 接続部 Ν 1における分圧電圧 d i vの変動が 防止される。
図 6には、 本実施形態の制御回路 22 aを示している。 制御回路 22 aは、 図 3の制御回路 22に対してインバータ回路 26とオア回路 27とを追加したもの である。
詳しくは、 インバータ回路 25から出力されるリセット信号 RSTAがインバ ータ回路 26を介してオア回路 27の第 1入力端子に供給され、 オア回路 27の 第 2入力端子にはリセット信号 RSTが供給される。 オア回路 27の出力端子か らリセット信号 R STABが出力される。
従って、 図 7に示すように、 B寺刻 t 1以前でリセット信号 RST， RSTAが Hレベルであるときには、 リセット信号 R S TABも Hレベルになる。 この場合 、 電圧検出回路 1 7 aにおいて、 各トランジスタ Tn 1, Tn 2, T n 3は全て オンして分圧電圧 d i vの初期化が行われる。
時刻 t l〜t 2では、 リセット信号 RSTが Lレベル、 リセット信号 RSTA が Hレベルであるため、 リセット信号 RSTABが Lレベルである。 また、 時刻 t 2にて、 リセット信号 RSTAが Lレベルに変化することにより、 リセット信 号 R S T ABが Hレベルに変化する。
時刻 t l以降 （電圧検出の開始後） において、 リセット信号 R STABは、 リ セット信号 RSTAに対して論理レベルを反転した信号 （反転制御信号） である 。 リセット信号 RSTAとリセット信号 R STABとに基づいて、 トランジスタ Tn 1とトランジスタ Tn 3がオン ·オフされることで、 容量 C 3と容量 C4と が交互に接続部 N 1に接続されることになる。 因みに、 分圧電圧 d i vが基準電圧 Vr e f と等しくなる時刻 t 2では下記の 関係式が成り立つ。
C 1 X (VPP-V r e f ) = (C 2+C 3) XV r e f
また、 時刻 t 2以降で容量 C 3の代わりに容量 C 4が接続される場合、 下記の 関係式が成り立つ。
C 1 X (VPP— V r e f ) = (C 2 +C4) XV r e f
上記の各関係式から高電圧 VPPを求めると、
VPP= (C 2 +C 3) X V r e ϊ / 1 +V r e f
VPP （C 2 +C 4) X V r e f /C l +V r e f
となる。
次に、 本発明の第 2実施形態の特徴を以下に記载する。
(1) トランジスタ Tn 1とトランジスタ Τη 2との接続部 Ν 2に容量 C 3を 付加したので、 トランジスタ Tn 2のオフリーク電流による接続部 N 2の電位レ ベルの低下が遅くなり、 トランジスタ Tn 1のオフリーク電流が流れ分圧電圧 d i vの低下が始まる B寺刻を遅らせることが可能となる。
(2) トランジスタ Tn 1をオフして容量 C 1， C 2の接続部 N 1から容量 C 3を切り離すとき （時刻 t 2) 、 トランジスタ Tn 3をオンして接続部 N 1に容 量 C 4を接続するようにしたので、 接続部 N 1の分圧電圧 d i vの変動を防止す ることができる。
以下、 本発明を具体化した第 3実施形態を図 8及び図 9に従って説明する。 な お、 本実施形態においても、 上述した第 1実施形態の構成と同等であるものにつ いては図面に同一の記号を付している。
図 8に示すように、 本実施形態の電圧検出回路 1 7 bでは、 各容量 C 1， C 2 の分圧電圧 d i vを初期化するための素子として、 PMOS トランジスタ T p 1 が設けられている。 PMOSトランジスタ T p 1のソースには分圧電圧 d i vが 供給され、 そのドレインはグランド GNDに接続されている。 また、 PMO Sト ランジスタ T p 1のゲートには制御回路 2 2 bからのリセット信号 （制御信号） RSTB 1が供給される。
制御回路 2 2 bは、 PMOSトランジスタ Tp 2， T p 3と容量 C 5とインバ ータ回路 28とを備える。 制御回路 22 bにおいて、 インパータ回路 28にはリ セット信号 RSTが供給されている。 該インバータ回路 28の出力信号は容量 C 5を介して PMOS トランジスタ Tp 1のゲートに供給される。 インバータ回路 28の電源端子には高電圧 VPPが供給されている。 従って、 インバータ回路 28 の出力信号は、 リセット信号 RS丁よりも振幅が大きい。
PMOS トランジスタ T p 1のゲートと容量 C 5との間に、 PMO S トランジ スタ Tp 2のソースが接続され、 該 PMOS トランジスタ Tp 2のドレインは低 電位側電源 VSSに接続されている。 PMOS トランジスタ Tp 2のゲートには、 リセット信号 R S Tの論理レベルを反転した信号 R S TBが供給される。
また、 PMOS トランジスタ T p 1のゲートと容量 C 5との間に、 PMOS ト ランジスタ T p 3のドレインが接続され、 該 PMO S トランジスタ T p 3のソー スは高電位側電源 VCCに接続されている。 PMOS トランジスタ Tp 3のゲート には、 リセット信号 R STが供給される。
PMOSトランジスタ Tp 2は、 PMOS トランジスタ Tp 1のゲートを低電 位レベルにデイスチャージするデイスチャージ素子であり、 PMOS トランジス タ T p 3は、 PMO S トランジスタ T p 1のゲートを高電位レベルにチャージす るチャージ素子である。
図 9に示すように、 高電圧 VPPの検出開始の直前 （B寺亥 U t O) には、 リセット 信号 RSTが Lレベルから Hレベルに変化する。 このとき、 PMOS トランジス タ Tp 2はオンし、 PMO S トランジスタ T p 3がオフする。 そのため、 PMO S トランジスタ Tp 1のゲート （リセット信号 R S TB 1 ) の電位レベルは、 高 電位側電源 VCCから低電位側電源 VSSの電位レベルにデイスチャージされるとと もに、 容量 C 5のカップリングにより負電位レベルに変化する。 負電位レベルの リセット信号 RSTB 1により、 トランジスタ Tp 1をオンさせることで、 容量 C 1， C 2による分圧電圧 d i vの電位レベルが接地電位 (0 V) に初期化され る。
時刻 t 1にてリセット信号 RSTが Hレベルから Lレベルに反転すると、 PM OS トランジスタ Tp 2はオフし、 PMOS トランジスタ Tp 3がオンするため 、 PMO S トランジスタ T p 1のゲート （リセット信号 RSTB 1) は、 負電位 から高電位側電源 VCCの電位レベルにチャージされる。 リセット信号 R S TB 1 により、 PMO Sトランジスタ T p 1が完全にカットオフされる。 このとき、 リ セット信号 RSTB 1は分圧電圧 d i Vよりも高い電圧となり、 信号 RSTB 1 により PMOSトランジスタ T p 1をオフに制御しているので、 オフリーク電流 も無視できるほど小さくなる。
次に、 本発明の第 3実施形態における電圧検出回路 1 7 bの特徴を以下に記載 する。
(1) 各容量 C l， C 2の分圧電圧 d i Vを初期化するための素子として、 P MOSトランジスタ Tp 1を用いたので、 NMOSトランジスタを用いる場合と 比較してオフリーク電流を lZi 0程度に低減することができる。 よって、 分圧 電圧 d i vの変動が抑制され、 電圧検出回路 1 7 bによる電圧検出を的確に行う ことができる。
(2) PMOSトランジスタ Tp 1により各容量 C 1, じ 2の分圧電圧(1 1 を接地電位 （0V) にリセットする場合、 トランジスタ T p 1のゲートを接地電 位としたとしても、 トランジスタ Tp 1におけるしきい値特性の影響で、 分圧電 圧 d i vを接地電位 (0 V) に完全にリセットすることができない。 これに対し 、 本実施形態では、 制御回路 22 bにおいて、 セルフブーストにより接地電位よ りも低い負電圧を生成するよう構成し、 制御回路 22 bから出力される負電圧の リセット信号 RSRB 1により、 トランジスタ T p 1をオン （活性化） させるよ うにした。 このようにすれば、 分圧電圧 d i Vを理想的な初期電位である接地電 位 （0V) にリセットすることができる。
以下、 本発明を具体化した第 4実施形態を説明する。
図 1 0は、 本実施形態の電圧検出回路 1 7 cを示し、 図 1 1は、 電圧検出回路 1 7 cの動作波形図を示している。
電圧検出回路 1 7 cは、 負電圧発生部 20で生成される負電圧 VBBを検出する ための回路であり、 容量 C 1 , C 2と比較器 21と PMO S トランジスタ T p 1 とを備える。 負電圧 VBBは容量 C l， C2により分圧され、 分圧電圧 d i vが比 較器 21に供給される。 比較器 21は、 分圧電圧 d i vと第 1基準電圧 Vr e f 1とを比較し、 比較結果に応じた出力信号 COMを生成する。 PMOS トランジスタ Tp 1のドレインが各容量 C 1， 〇 2の接続部 1に接 続され、 該 PMOSトランジスタ T p 1のソースには第 2基準電圧 V r e f 2が 供給される。 PMOSトランジスタ T p 1のゲートにはリセット信号 R S Tが供 給される。
第 4実施形態において、 比較器 21に供給される第 1基準電圧 Vr e f 1は、 例えば OVであり、 PMOS トランジスタ T p 1のソースに供給される第 2基準 電圧 Vr e f 2は、 例えば 1. 3Vである。 つまり、 電圧検出回路 1 7 cは、 接 続部 N1での分圧電圧 d i Vが接地電位 (0 V) よりも高い電位 （1. 3V) か ら電圧検出動作を開始する回路である。
具体的には、 図 1 1に示すように、 負電圧 VBBの検出開始時において、 Lレべ ルのリセット信号 RSTが PMOS トランジスタ Tp 1のゲートに供給される。 リセット信号 RSTにより PMOSトランジスタ Tp 1がオンされ、 各容量 C 1 , C 2による分圧電圧 d i Vが第 2基準電圧 Vr e f 2 (1. 3 V) に初期化さ れる。
時刻 t lにおいて、 リセット信号 RSTが Hレベルに変化し、 リセット信号 R STによって PMOSトランジスタ Tp 1がオフされることで、 各容量 C l， C 2の接続部 N1がフローティング状態となる。 このとき、 電圧発生回路 1 8の負 電圧発生部 20が活性ィ匕されて、 負電圧 VBBの電圧値がマイナス側に徐々に変化 するため、 各容量 C l， C 2による分圧電圧 d i vも負電圧 VBBに応じて変化す る。
時刻 t 2において、 負電圧 VBBが目標の電圧値 （例えば、 一 10V) に達して 分圧電圧 d i vが第 1基準電圧 Vr e f 1 ( 0 V) まで減少すると、 比較器 21 の出力信号 COMが Lレベルから Hレベルに変化する。 出力信号 COMに従って 、 負電圧発生部 20の負電圧 VBBが所望の電圧値 （例えば、 一 10V) となるよ うに負電圧発生部 20が制御される。
次に、 本発明の第 4実施形態における電圧検出回路 17 cの特徴を以下に記載 する。
(1) 各容量 C I, C 2の分圧電圧 d i Vを初期化するための素子として、 P MOSトランジスタ Tp 1を用いたので、 NMOSトランジスタを用いる場合と 比較してオフリーク電流を 1/10程度に低減することができる。 よって、 分圧 電圧 d i vの変動が抑制され、 電圧検出回路 1 7 cによる電圧検出を的確に行う ことができる。
以下、 本発明を具体化した第 5実施形態を図面に従って説明する。
図 12は、 第 5実施形態の電圧検出回路 1 7 dを示す。
電圧検出回路 1 7 dは、 高電圧発生部 1 9で生成される高電圧 VPPを検出する ための回路であり、 容量 C 1, C 2と比較器 21と NMOSトランジスタ Tn 1 と CMOSのインバータ回路 29とを備える。
高電圧 VPPは容量 C 1 , C 2により分圧され、 分圧電圧 d i vが比較器 2 1に 供給される。 比較器 21は、 分圧電圧 d i Vと基準電圧 Vr e f (1. 3 V) と を比較し、 比較結果に応じた電位レベルの出力信号 COMを生成する。
NMOS トランジスタ Tn 1のドレインが各容量 C 1， C 2の接続部 N 1に接 続され、 そのゲートは、 インバータ回路 29を介して NMO Sトランジスタ Tn 1のソースに電気的に接続されている。
NMOSトランジスタ Tn 1のゲートにはリセット信号 RSTが供給され、 そ のソースには、 リセット信号 RSTがインバータ回路 29を介して反転されて供 給される。 インパータ回路 29の出力信号の振幅は、 例えば、 1. 8V (Hレべ ル =1. 8V、 Lレベル =0V) である。
高電圧 VPPの検出開始時において、 Hレベルのリセット信号 RSTにより NM OSトランジスタ Tn 1がオンされる。 このとき、 インパータ回路 29の出力信 号は Lレベル （接地電位 =0V) であるため、 分圧電圧 d i vが接地電位に初期 ィ匕される。
その後、 Lレベルのリセット信号 R S Tにより NMO S トランジスタ Tn 1が オフされ、 分圧電圧 d i vが高電圧 VPPに応じて変化される。 このとき、 インバ ータ回路 29の出力信号は Hレベル （1. 8V) に変化し、 Hレベルの信号が N MOS トランジスタ Tn 1のソースに供給される。 そのため、 NMOS トランジ スタ Tn lのソース ' ドレイン間に加わる電圧が低減され、 該トランジスタ Tn 1におけるオフリーク電流が低減される。
次に、 本発明の第 5実施形態の電圧検出回路 17 dの特徴を以下に記載する。 (1) 分圧電圧 d i vのリセット後に NMOS トランジスタ Tn 1をオフ （非 活性化） させているときには、 トランジスタ Tn 1のソースに分圧電圧 d i Vよ りも高い電圧が供給される。 このようにすれば、 該トランジスタ Tn 1における オフリーク電流が低減されるので、 電圧検出回路 1 7 dによる電圧検出を的確に 行うことができる。
上記各実施形態は以下のように変更してもよい。
•第 1及ぴ第 2実施形態の電圧検出回路 1 7, 1 7 aでは、 容量 C 1， C 2の 接続部 N 1に 2つのトランジスタ Tn l, Tn 2を直列接続した構成 （ 2段構成 ) を採用したが、 それ以上のトランジスタを直列接続した複数段構成としてもよ い。 なお、 電圧検出回路では、 グランド GND側のトランジスタから順次オフさ せるように制御する。 また、 トランジスタを複数段にする場合、 リーク電流は減 少するが、 分圧電圧 d i vを接地電位にリセットするスピードが遅くなるため、 それを考慮してトランジスタの数を設定する。
'上記第 2実施形態の電圧検出回路 1 7 aにおいて、 NMOS トランジスタ T n 3を PMOSトランジスタに代えてもよレ、。 この場合、 PMOSトランジスタ のゲートに供給する制御信号としてリセット信号 RSTAを用いる。
'第 5実施形態において、 NMOSトランジスタ Tn 1をオフさせるとき、 そ のソースに、 分圧電圧 d i vよりも高い電圧に代えて、 分圧電圧 d i Vと等しい 電圧を供給するようにしてもよい。
•上記各実施形態では、 記憶部としてメモリセルァレイ 1 3を備えた半導体記 憶装置 （不揮発性メモリ） 1 1に具体化したが、 これに限定されるものではなく 、 メモリセルアレイ 13を備えない半導体装置に適用してもよい。 勿論、 不揮発 性メモリ以外の半導体記憶装置、 例えば DRAM等に適用してもよい。

Claims

請求の範囲
1 . 電圧発生回路に接続され、 前記電圧発生回路の出力電圧を検出する電圧 検出回路であって、
前記出力電圧を受け取り、 前記出力電圧に応じた分圧電圧を生成する直列接続 された第 1容量及び第 2容量と、
前記第 1容量と第 2容量との間の第 1接続部に接続された第 1 トランジスタと 前記第 1 トランジスタに直列接続された第 2 トランジスタと、
前記第 1 トランジスタ及び第 2トランジスタが活性化されることにより、 前記 第 1接続部の電位が初期電位に初期化されるものであり、
前記第 1 トランジスタに接続され、 前記第 1接続部の電位の初期化の後、 前記 第 2 トランジスタよりも遅れて前記第 1 トランジスタを非活性化させるための第
1制御信号を生成する制御回路と
を備える電圧検出回路。
2 . 前記制御回路は、 前記第 2 トランジスタが非活性化された後であって、 前記出力電圧に応じて前記第 1接続部の電位が所定電位に達したときに、 前記第 1制御信号を生成する請求項 1に記載の電圧検出回路。
3 . 前記分圧電圧を基準電圧と比較することにより、 前記出力電圧が前記所 定電圧に達したことを判定する判定回路をさらに備え、
前記制御回路は、 前記第 2 トランジスタを制御するための第 2制御信号と前記 判定回路の出力信号とに従って、 前記第 1制御信号を生成する請求項 1に記載の 電圧検出回路。
4 . 前記第 1 トランジスタと第 2 トランジスタとの間の第 2接続部とグラン ドとの間に接続された第 3容量と、
前記第 1接続部に接続された第 3 トランジスタと、 前記第 3トランジスタとグランドとの間に接続された第 4容量と をさらに備える請求項 1に記載の電圧検出回路。
5 . 前記制御回路は、 前記第 1制御信号の反転信号を生成し、 前記反転信号 を前記第 3 トランジスタに供給する請求項 4に記載の電圧検出回路。
6 . 前記第 3容量と第 4容量とは、 同一の容量値を有する請求項 4に記載の 電圧検出回路。
7 . 電圧発生回路に接続され、 前記電圧発生回路の出力電圧を検出する電圧 検出回路であって、
前記出力電圧を受け取り、 前記出力電圧に応じた分圧電圧を生成する直列接続 された第 1容量及び第 2容量と、
前記第 1容量と第 2容量との間の接続部に接続され、 前記接続部の電位を初期 電位に初期化するトランジスタと、
前記トランジスタに接続され、 前記接続部の電位が初期化される時に、 前記初 期電位よりも低い負電位を有する制御信号を生成し、 前記制御信号により前記ト ランジスタを活性化させる制御回路と
を備える電圧検出回路。
8 . 前記制御回路は、 前記トランジスタのゲートを高電位レベルにチャージ するチャージ素子と、 前記ゲートを低電位レベルにデイスチャージするディスチ ヤージ素子とを含む請求項 7に記載の電圧検出回路。
9 . 前記チャージ素子とデイスチャージ素子は、 互いに逆相の信号を受け取 る請求項 8に記載の電圧検出回路。
1 0 . 前記制御回路は、 前記トランジスタのゲートに負電圧を供給するため の容量を含む請求項 7に記載の電圧検出回路。
1 1. 前記容量には、 前記接続部の電位を初期化するための制御信号が供給 される請求項 10に記載の電圧検出回路。
1 2. 前記トランジスタが非活性化される時、 該トランジスタのゲート電位 を前記接続部の電位よりも高くする請求項 7に記載の電圧検出回路。
1 3. 前記トランジスタは、 PMOS トランジスタである請求項 7〜1 2の いずれかに記載の電圧検出回路。
14. 電圧発生回路に接続され、 前記電圧発生回路の発生した負電圧を検出 する電圧検出回路であって、
前記負電圧を受け取り、 前記負電圧に応じた分圧電圧を生成する、 直列接続さ れた第 1容量及ぴ第 2容量と、
前記第 1容量と第 2容量との間の接続部に接続され、 該接続部の電位を初期電 位に初期化するトランジスタと
を備え、
前記トランジスタのゲートは制御信号を受け取り、 そのソースは前記初期電位 を受け取り、 そのドレインは前記接続部に接続される電圧検出回路。
1 5. 前記トランジスタが非活性ィ匕される時、 前記制御信号の電位を前記初 期電位よりも高くする請求項 14に記載の電圧検出回路。
16. 前記トランジスタは、 PMOSトランジスタである請求項 14又は 1 5に記載の電圧検出回路。
1 7. 電圧発生回路に接続され、 前記電圧発生回路の出力電圧を検出する電 圧検出回路であって、
前記出力電圧を受け取り、 前記出力電圧に応じた分圧電圧を生成する、 直列接 続された第 1容量及び第 2容量と、
前記第 1容量と第 2容量との間の接続部に接続され、 該接続部の電位を初期電 位に初期化するトランジスタと
を備え、
前記トランジスタのゲートは制御信号を受け取り、 そのソースは前記制御信号 の反転信号を受け取り、 そのドレインは前記接続部に接続される電圧検出回路。
1 8 . 前記トランジスタのゲートとソースの間に接続され、 前記反転信号を 生成し、 前記反転信号を前記ソースに供給するインパータ回路を、 さらに備える 請求項 1 7に記載の電圧検出回路。
1 9 . 請求項 1〜1 8のいずれかに記載の電圧検出回路と、 前記電圧発生回 路とを備える半導体装置。
2 0 . データを格納するための記憶回路をさらに備え、
前記記憶回路は、 前記電圧発生回路で発生された電圧を用いて、 データの書き 込み、 あるいは消去を行う請求項 1 9に記載の半導体装置。
2 1 . 前記記憶回路は、 不揮発性のメモリセルを含む請求項 2 0に記載の半 導体装置。
2 2 . 電圧発生回路を含む半導体装置内部に設けられ、 前記電圧発生回路が 発生した電圧を検出する電圧検出回路の制御方法であって、 前記電圧検出回路は 、 直列接続された第 1容量と第 2容量と、 前記第 1容量と第 2容量との間の第 1 接続部に接続された第 1 トランジスタと、 前記第 1 トランジスタに直列接続され た第 2トランジスタとを含み、 該方法は、
前記第 1及び第 2容量を用いて、 前記電圧発生回路の出力電圧に応じた分圧電 圧を生成するステップと、 '
.前記第 1 トランジスタと第 2 トランジスタとを活性化させて、 前記第 1接続部 の電位を初期電位に初期化するステップと、
前記第 1接続部の電位の初期化の後に、 前記第 2 トランジスタのみを非活性化 させて、 前記第 1 トランジスタと第 2トランジスタとの間の第 2接続部の電位を 前記第 1接続部の電位と等しくするステップと、
前記電圧発生回路の出力電圧に応じて前記第 1接続部の電位が所定電位に達し たときに、 前記第 1 トランジスタを非活性化させるステップと
を備える電圧検出回路の制御方法。
2 3 . 前記第 1容量及ぴ第 2容量による分圧電圧を基準電圧と比較すること で、 前記電圧発生回路の出力電圧が目標の電圧値に達したかどうかを判定するス テツプを、 さらに備え、
前記第 1 トランジスタを非活性ィ匕させるステップは、 前記判定に従って前記第 1 トランジスタを非活性ィヒさせる請求項 2 2に記載の電圧検出回路の制御方法。
2 4 . 前記電圧検出回路は、 さらに、 前記第 2接続部に接続された第 3容 量と、 前記第 1接続部に接続された第 3トランジスタと、 前記第 3トランジスタ 接続された第 4容量とを含み、 該方法は、 さらに
前記第 1 トランジスタを非活性化させることで、 前記第 3容量を前記第 1接続 部から電気的に切り離すステップと、
前記第 3トランジスタを活性ィ匕させることで、 前記切り離された第 3容量の代 わりに前記第 4容量を前記第 1接続部に電気的に接続するステップと
を備える請求項 2 2に記載の電圧検出回路の制御方法。
2 5 . 電圧発生回路を含む半導体装置内部に設けられ、 前記電圧発生回路が 発生した電圧を検出する電圧検出回路の制御方法であって、 前記電圧検出回路は 、 直列接続された第 1容量と第 2容量と、 前記第 1容量と第 2容量との間の接続 部に接続されたトランジスタを含み、 該方法は、
前記第 1及び第 2容量を用いて、 電圧発生回路の出力電圧に応じた分圧電圧を 生成するステップと、 前記トランジスタを活性化させて、 前記接続部の電位を初期電位に初期化する ステップとを備え、
前記初期化するステップは、 前記初期電位よりも低い負電位の制御信号を生成 し、 該制御信号を前記トランジスタのゲートに供給する電圧検出回路の制御方法
2 6 . 前記トランジスタのゲートを高電位レベルにチャージするチャージ素 子と、 前記ゲートを低電位レベルにデイスチャージするデイスチャージ素子とを 互いに逆相の信号により制御するステップを、 さらに備える請求項 2 5に記載の 電圧検出回路の制御方法。
2 7 . 前記トランジスタが非活性化される時、 該トランジスタのゲート電位 を前記接続部の電位よりも高くするステップを、 さらに備える請求項 2 6に記載 の電圧検出回路の制御方法。
2 8 . 電圧発生回路を含む半導体装置内部に設けられ、 前記電圧発生回路が 発生した電圧を検出する電圧検出回路の制御方法であって、 前記電圧検出回路は 、 直列接続された第 1容量と第 2容量と、 前記第 1容量と第 2容量との間の接続 部に接続されたトランジスタを含み、 該方法は、
前記第 1及び第 2容量を用いて、 前記電圧発生回路の出力電圧に応じた分圧電 圧を生成するステップと、
前記トランジスタを活性ィヒさせて、 前記接続部の電位を初期電位に初期化する ステップと、
前記接続部の電位の初期化の後に、 前記初期電位よりも高い電位を前記トラン ジスタのゲートに供給して該トランジスタを非活性化するステップと
を備える電圧検出回路の制御方法。
2 9 . '電圧発生回路を含む半導体装置內部に設けられ、 前記電圧発生回路が 発生した電圧を検出する電圧検出回路の制御方法であって、 前記電圧検出回路は 、 直列接続された第 1容量と第 2容量と、 前記第 1容量と第 2容量との間の接続 部に接続されたトランジスタを含み、 該方法は、
前記第 1及び第 2容量を用いて、 電圧発生回路の出力電圧に応じた分圧電圧を 生成するステップと、
前記トランジスタを活性化させて、 前記接続部の電位を初期電位に初期化する ステップと、
前記接続部の電位の初期化の後であって、 前記トランジスタが非活性化された 時、 前記トランジスタのソースに前記接続部と同電位もしくはそれよりも高い電 位を供給するステップと
を備える電圧検出回路の制御方法。
3 0 . 前記トランジスタのソース電位を、 該トランジスタのゲートに供給さ れる制御信号の反転信号によって制御するステップを、 さらに備える請求項 2 9 に記載の電圧検出回路の制御方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5282170A (en) * 1992-10-22 1994-01-25 Advanced Micro Devices, Inc. Negative power supply
JPH07202664A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd タイマー回路
JP2001052489A (ja) * 1999-06-04 2001-02-23 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2001095234A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 半導体集積回路
JP2002015571A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 電源電圧制限回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5282170A (en) * 1992-10-22 1994-01-25 Advanced Micro Devices, Inc. Negative power supply
JPH07202664A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd タイマー回路
JP2001052489A (ja) * 1999-06-04 2001-02-23 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2001095234A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 半導体集積回路
JP2002015571A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 電源電圧制限回路

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