JP2001095234A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2001095234A JP26614499A JP26614499A JP2001095234A JP 2001095234 A JP2001095234 A JP 2001095234A JP 26614499 A JP26614499 A JP 26614499A JP 26614499 A JP26614499 A JP 26614499A JP 2001095234 A JP2001095234 A JP 2001095234A
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Abstract

(57)【要約】 【課題】 チップの占有面積を小さくしつつ消費電力を
低減できる半導体集積回路を提供する。 【解決手段】 本発明は、オペアンプ１と、インバータ
ＩＶ１と、リングオシレータ２と、チャージポンプ３
と、キャパシタＣ１，Ｃ２からなる容量分圧回路４と、
抵抗Ｒ１，Ｒ２からなる第１の抵抗分圧回路５と、抵抗
Ｒ１，Ｒ２の間に接続されたトランジスタスイッチＳＷ
１と、容量分圧回路４および第１の抵抗分圧回路５の各
分圧出力端子間に接続されたトランジスタスイッチＳＷ
２とを有する。チャージポンプ３が昇圧動作を行ってい
ない待機状態時は、トランジスタスイッチＳＷ１，ＳＷ
２をオフして、第１の抵抗分圧回路５に電流が流れない
ようにして容量分圧回路４のみで昇圧電圧Ｖppの電圧検
知を行うため、待機状態時の消費電力を低減することが
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部から供給され
た電源電圧を用いて、ＤＲＡＭ等の半導体装置の内部で
使用される内部電圧を発生する半導体集積回路に関す
る。
【０００２】
【従来の技術】半導体装置（例えば、ＤＲＡＭ）内部で
複数の電圧レベルの電圧を使用する場合がある。このよ
うな場合、外部から供給された電源電圧を半導体装置の
内部で昇圧あるいは降圧する回路を有する。
【０００３】図１２はこの種の従来の昇圧回路の概略構
成図である。図１２の回路は、オペアンプ１と、オペア
ンプ１の正側入力端子に接続された抵抗分圧回路５と、
オペアンプ１の出力端子に接続されたインバータＩＶ１
と、インバータＩＶ１の出力により制御されるリングオ
シレータ２と、リングオシレータ２の出力により制御さ
れるチャージポンプ３と、チャージポンプ３の出力端子
に接続されたキャパシタＣppとを有する。
【０００４】抵抗分圧回路５は、チャージポンプ３で昇
圧された昇圧電圧Ｖppを分圧する。オペアンプ１は、抵
抗分圧回路５の分圧電圧TAPと基準電圧ＶBGRとを比較
し、前者の電圧レベルの方が高ければ正信号を出力し、
後者の電圧レベルの方が高ければ負信号を出力する。し
たがって、インバータＩＶ１の出力OSCEは、分圧電圧TA
P＞基準電圧ＶBGRのときにローレベルになり、分圧電圧
TAP＜基準電圧ＶBGRのときにハイレベルになる。
【０００５】なお、基準電圧ＶBGRは、温度特性を持た
ない不図示のバンドギャップリファレンス回路の出力電
圧であり、例えば、ＶBGR＝1.25Ｖに設定される。
【０００６】図１３は、図１２の昇圧回路で昇圧された
昇圧電圧Ｖpp、分圧電圧TAP、およびインバータＩＶ１
の出力OSCEの各電圧波形図である。以下、図１３の電圧
波形図に基づいて図１２の昇圧回路の動作を説明する。
【０００７】昇圧電圧Ｖppが安定状態から低下し、分圧
電圧TAPが基準電圧ＶBGRよりも低くなると、インバータ
ＩＶ１の出力がローレベルからハイレベルに変化する。
これにより、リングオシレータ２が発振動作を開始し、
それに応じてチャージポンプ３も昇圧動作を開始する。
【０００８】昇圧電圧Ｖppが高くなると、やがて分圧電
圧TAPが基準電圧ＶBGRよりも高くなり、インバータＩＶ
１の出力がローレベルに変化する。これにより、リング
オシレータ２は発振動作を停止し、それに応じてチャー
ジポンプ３も昇圧動作を停止する。
【０００９】以上の動作を繰り返すことにより、昇圧電
圧Ｖppは、（１）式で示す電圧値になる。
【００１０】 Ｖpp＝｛１＋（Ｒ２／Ｒ１）｝×ＶBGR …（１） 図１４は図１２のオペアンプ１の等価回路図である。図
１４のオペアンプ１は、カレントミラーを構成するPMOS
トランジスタＱ１，Ｑ２と、入力信号の論理に応じてオ
ン・オフするNMOSトランジスタＱ３，Ｑ４と、オペアン
プ１をイネーブル状態（活性状態）にするか否かを切り
替えるNMOSトランジスタＱ５と、オペアンプ１の出力を
有効にするか否かを切り替えるNMOSトランジスタＱ６と
を有する。
【００１１】図１４のトランジスタＱ３のゲート電圧が
トランジスタＱ４のゲート電圧よりも高ければトランジ
スタＱ３がオンし、それに応じてトランジスタＱ１，Ｑ
２がオンしてＶOUTは正電源電圧Ｖccと略等しくなる。
逆に、トランジスタＱ４のゲート電圧がトランジスタＱ
３のゲート電圧よりも低ければトランジスタＱ４がオン
して、Voutは接地電圧と略等しくなる。
【００１２】最近のDRAMやFRAM等は、消費電力の低減の
ため、メモリの動作状態時と待機状態時とで昇圧回路の
制御を切り替え、動作状態時のみ昇圧回路を動作させて
いる。ところが、昇圧回路で昇圧された昇圧電圧は、メ
モリ内部の数多くの場所で使用されるため、昇圧回路の
負荷はかなり重くなる。したがって、消費電力の低減の
ため、動作状態時のみ昇圧回路を動作させるようにする
と、昇圧電圧が所望の電圧に達するまでにかなりの時間
がかかってしまう。
【００１３】そこで、図１５に示すように、動作状態時
の電圧制御回路２１ａと、待機時の電圧制御回路２１ｂ
とを有する昇圧回路が提案されている。電圧制御回路２
１ａ，２１ｂの回路構成はほぼ同じであるが、電圧制御
回路２１ｂ内のオペアンプ１ａは低消費電力型であり、
また、電圧制御回路２１ｂ内の抵抗Ｒ1H，Ｒ2Hは電圧制
御回路２１ａ内の抵抗Ｒ1L，Ｒ2Lの抵抗値よりも大き
い。
【００１４】図１５のオペアンプ１ａは、動作状態時を
示す信号activeがハイレベルのときのみ動作し、オペア
ンプ１ｂは、待機時を示す信号standbyがハイレベルの
ときのみ動作する。
【００１５】
【発明が解決しようとする課題】しかしながら、図１５
の昇圧回路には、以下の問題がある。待機状態時には、
半導体装置内のほとんどの回路は動作しないため、昇圧
回路の駆動能力をできるだけ制限するのが望ましい。そ
のためには、オペアンプ１ｓの消費電流を少なくすると
ともに、抵抗分圧回路５を構成する抵抗Ｒ1H，Ｒ2Hの抵
抗値をできるだけ大きくして、貫通電流を少なくする必
要がある。
【００１６】オペアンプ１ｓの消費電流を少なくするこ
とは、従来知られた技術であり、電流を制限するための
トランジスタを追加することで、容易に実現可能であ
る。ところが、抵抗分圧回路を構成する抵抗Ｒ1H，Ｒ2H
を高抵抗にすると、それに応じて抵抗配線の占める面積
が増大し、抵抗配線の浮遊容量も増大する。その結果、
ＲＣ遅延量が大きくなり、電圧のフィードバック制御が
鈍くなる。
【００１７】以上では、昇圧回路についてのみ説明した
が、降圧回路の場合も、同様の問題が生じる。
【００１８】図１６は従来の降圧回路の概略構成図であ
る。図１６の降圧回路は、オペアンプ１と、PMOSトラン
ジスタＱ８と、抵抗分圧回路５を構成する抵抗Ｒ１，Ｒ
２とで構成される。降圧電圧Ｖoutが所望の電圧よりも
低くなると、抵抗分圧回路５の分圧電圧TAPが基準電圧
ＶBGRよりも低くなる。それに応じて、オペアンプ１の
出力電圧は高くなり、トランジスタＱ８はオフする。こ
れにより、降圧電圧Ｖoutを高くするような制御が行わ
れる。
【００１９】また、図１７は動作状態時の電圧制御回路
と待機時の電圧制御回路とを有する降圧回路の回路図で
ある。図１７の回路は、動作状態時にはスイッチをオン
し、待機時にはスイッチをオンする。
【００２０】図１７の降圧回路も、図１２の昇圧回路と
同様に、抵抗分圧回路５を有するため、待機時に消費電
力を低減しようとすると、チップの占有面積が増えると
ともに、配線遅延も増大し、製造コストも高くなるとい
う問題がある。
【００２１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、チップの占有面積が小さくて
も消費電力を低減できる半導体集積回路を提供すること
にある。
【００２２】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、外部から供給された電源電
圧を昇圧または降圧した内部電圧を生成する内部電圧生
成手段と、複数の抵抗素子を有し、前記内部電圧を各抵
抗素子の抵抗比で分圧した第１の分圧電圧を出力する第
１の抵抗分圧回路と、基準電圧と前記第１の分圧電圧と
の比較結果に応じて前記内部電圧生成手段を制御する比
較手段と、を備えた半導体集積回路において、前記内部
電圧生成手段の出力端子と接地端子との間に直列接続さ
れた複数のキャパシタ素子を有し、前記複数のキャパシ
タ素子の間から第２の分圧電圧を出力する容量分圧回路
を備え、前記比較手段は、前記内部電圧生成手段の動作
期間中は前記基準電圧と前記第１の分圧電圧との比較結
果に基づいて前記内部電圧生成手段の動作を継続するか
否かを判断し、前記内部電圧生成手段の非動作期間中は
前記基準電圧と前記第２の分圧電圧との比較結果に基づ
いて前記内部電圧生成手段を動作させ、前記第１の抵抗
分圧回路は、前記内部電圧生成手段が動作している間の
み電流が流れるように前記比較手段により制御される。
【００２３】請求項１の発明では、内部電圧生成手段の
非動作期間中は、第１の抵抗分圧回路に電流が流れない
ようにして、容量分圧回路の分圧出力により内部電圧を
制御するため、消費電力を低減することができる。
【００２４】請求項２の発明では、内部電圧生成手段の
動作状態により第１および第２のスイッチ手段を切り替
えるため、内部電圧生成手段が動作中は追随性よく内部
電圧を制御でき、かつ、内部電圧生成手段の非動作期間
中は消費電力を低減できる。
【００２５】請求項３の発明では、内部電圧生成手段の
動作状態に応じて第１の差動増幅器に入力される電圧を
切り替えるため、一個の差動増幅器で内部電圧の制御を
行うことができる。
【００２６】請求項４の発明では、第１の差動増幅器の
電源端子に電圧を供給するか否かを制御する第２の差動
増幅器を設けるため、必要な場合のみ第１の差動増幅器
の電源端子に電圧を供給することができ、第１の差動増
幅器の消費電力を抑制できる。
【００２７】請求項５の発明では、第２の差動増幅器を
低消費電力型の回路で構成するため、第２の差動増幅器
に常時電源電圧を供給しても、全体としての消費電力は
増えない。
【００２８】請求項６の発明では、第２の抵抗分圧回路
を設けるため、比較手段の入力端子が浮遊状態になるこ
とはなく、消費電力を低減できる。
【００２９】請求項７の発明では、第１および第２の抵
抗分圧回路の抵抗比を略等しくするため、両者の分圧出
力電圧が略等しくなり、かつ、第１の抵抗分圧回路内の
各抵抗素子のインピーダンスは第２の抵抗分圧回路内の
各抵抗素子のインピーダンスよりも小さいため、第２の
抵抗分圧回路の消費電力を抑制できる。
【００３０】請求項８の発明では、容量分圧回路内の各
キャパシタ素子をディプレション型にするため、ＰＮ接
合によるリークが起きなくなる。
【００３１】請求項９の発明では、第１および第２のス
イッチ手段をCMOSトランジスタで構成するため、トラン
ジスタのしきい値の影響を受けなくなる。
【００３２】
【発明の実施の形態】以下、本発明に係る半導体集積回
路について、図面を参照しながら具体的に説明する。以
下では、半導体集積回路の一例として、外部から供給さ
れた電源電圧を昇圧する昇圧回路、あるいは電源電圧を
降圧する降圧回路について説明する。
【００３３】（第１の実施形態）第１の実施形態は、昇
圧回路の待機状態時での消費電力を少なくしたことを特
徴とする。
【００３４】図１は第１の実施形態の昇圧回路の回路図
である。図１では、図１２と共通の構成部分には同一符
号を付しており、以下では相違点を中心に説明する。
【００３５】図１の昇圧回路は、図１２と同様に、オペ
アンプ（第１の差動増幅器）１と、インバータＩＶ１
と、リングオシレータ２と、チャージポンプ３とを有す
る。この他、図１の昇圧回路は、昇圧電圧Ｖppと接地電
圧間に直列接続されたキャパシタＣ１，Ｃ２からなる容
量分圧回路４と、昇圧電圧Ｖppと接地電圧間に直列接続
された抵抗Ｒ１，Ｒ２からなる第１の抵抗分圧回路５
と、抵抗Ｒ１，Ｒ２の間に接続されたトランジスタスイ
ッチ（第１のスイッチ手段）ＳＷ１と、容量分圧回路４
および第１の抵抗分圧回路５の各分圧出力端子間に接続
されたトランジスタスイッチ（第２のスイッチ手段）Ｓ
Ｗ２とを有する。トランジスタスイッチＳＷ１，ＳＷ２
のゲート端子にはいずれも、インバータＩＶ１の出力OS
CEが入力される。オペアンプ１は、図１４と同様に構成
されている。図１のリングオシレータ２とチャージポン
プ３は、内部電圧生成手段に対応する。
【００３６】次に、図１の昇圧回路の動作を説明する。
定常状態では、オペアンプ１の正側入力端子TAPCの電圧
と負側入力端子の電圧ＶBGRは同電圧になる。昇圧電圧
Ｖppが所望の電圧を越えると、オペアンプ１の出力電圧
は正電圧になり、インバータＩＶ１の出力OSCEはローレ
ベルになる。したがって、リングオシレータ２は発振動
作を停止し、それに応じてチャージポンプ３は昇圧動作
を停止する。
【００３７】この状態で時間が経過すると、昇圧電圧Ｖ
ppの供給を受ける不図示の負荷回路内のトランジスタの
ＰＮ接合容量からのリークにより、昇圧電圧Ｖppは徐々
に低下する。
【００３８】やがて、昇圧電圧Ｖppが所望の電圧よりも
低くなると、オペアンプ１の正側入力端子TAPCの電圧は
基準電圧ＶBGRよりも低くなり、オペアンプ１の出力電
圧が低くなってインバータＩＶ１の出力はハイレベルに
なる。これにより、リングオシレータ２は発振動作を開
始し、それに応じてチャージポンプ３も昇圧動作を開始
する。
【００３９】また、インバータＩＶ１の出力がハイレベ
ルになると、トランジスタスイッチＳＷ１，ＳＷ２がと
もにオンし、オペアンプ１の正側入力端子TAPCの電圧は
抵抗Ｒ１，Ｒ２の接続点TAPRと同電位になる。このよう
に、チャージポンプ３が昇圧動作を行っている間は、抵
抗Ｒ１，Ｒ２により昇圧電圧Ｖppの制御が行われる。
【００４０】一方、昇圧電圧Ｖppが所望の電圧を超える
と、オペアンプ１の正側入力端子TAPCの電圧は基準電圧
ＶBGRよりも高くなり、インバータＩＶ１の出力OSCEは
ローレベルに変化する。これにより、リングオシレータ
２は発振動作を停止し、チャージポンプ３も昇圧動作を
停止する。
【００４１】この状態では、トランジスタスイッチＳＷ
１，ＳＷ２がともにオフし、抵抗Ｒ１，Ｒ２に電流が流
れなくなるため、昇圧電圧Ｖppの電圧検知はキャパシタ
Ｃ１，Ｃ２のみにより行われる。このように、チャージ
ポンプ３が昇圧動作を行っていない間、すなわち、昇圧
電圧Ｖppの下降時は、キャパシタＣ１，Ｃ２により昇圧
電圧Ｖppの電圧検知が行われる。そして、昇圧電圧Ｖpp
が所望の電圧を下回ると、インバータＩＶ１の出力が再
びハイレベルになり、チャージポンプ３は昇圧動作を再
開する。
【００４２】以上に説明したように、第１の実施形態で
は、第１の抵抗分圧回路５を構成する抵抗Ｒ１，Ｒ２の
間にトランジスタスイッチＳＷ１を設けるとともに、オ
ペアンプ１の正側入力端子に容量分圧回路４を接続し、
チャージポンプ３が昇圧動作を行っていない待機状態時
は第１の抵抗分圧回路５に電流が流れないようにして容
量分圧回路４のみで昇圧電圧Ｖppの電圧検知を行うた
め、待機状態時の消費電力を低減することができる。
【００４３】（第２の実施形態）第２の実施形態は、第
１の実施形態よりもさらに消費電力の低減を図ったもの
である。
【００４４】図２は第２の実施形態の昇圧回路の回路図
である。図２では、図１と共通する構成部分には同一符
号を付しており、以下では相違点を中心に説明する。図
２の昇圧回路は、オペアンプ１の電源端子に電圧を供給
するか否かを制御する電源制御回路６を有する点に特徴
がある。
【００４５】電源制御回路６は、オペアンプ（第２の差
動増幅器）６１と、オペアンプ６１の出力端子に接続さ
れたインバータＩＶ２とを有する。オペアンプ６１は、
オペアンプ１に比べて動作速度は遅いものの、動作電流
が少なくて低消費電力型の回路で構成されている。ま
た、オペアンプ６１は、オペアンプ１と同様に、容量分
圧回路４の分圧電圧TAPCと基準電圧ＶBGRとを比較す
る。ただし、オペアンプ１と異なり、オペアンプ６１の
電源端子には常に電源電圧Ｖccが供給される。
【００４６】図３はオペアンプ６１の内部構成を示す回
路図である。図３では、図１４のオペアンプ１と共通す
る構成部分には同一符号を付している。図２のオペアン
プ６１は、図３に示すように、トランジスタＱ３，Ｑ４
とトランジスタＱ５との間に接続されたトランジスタＱ
７を有する。このトランジスタＱ７のゲート電圧BIASを
制御することにより、トランジスタＱ１〜Ｑ４に流れる
電流を制限することができ、消費電流の低減が図れる。
【００４７】図４は、図２の昇圧回路の昇圧電圧Ｖpp
と、オペアンプ１の正側入力端子TAPCの電圧と、電源制
御回路６の出力電圧SOSCEと、インバータＩＶ１の出力
電圧OSCEとの電圧波形図である。
【００４８】以下、図４の電圧波形図に基づいて、図２
の昇圧回路の動作を説明する。定常状態では、オペアン
プ１の正側入力端子TAPCの電圧と基準電圧ＶBGRは同電
位になる。昇圧電圧Ｖppが所望の電圧を超えると、オペ
アンプ１の出力電圧は高くなり、インバータＩＶ１の出
力電圧OSCEはローレベルになる。これにより、リングオ
シレータ２は発振動作を停止し、チャージポンプ３も昇
圧動作を停止する。この状態では、トランジスタスイッ
チＳＷ１，ＳＷ２はいずれもオフし、昇圧電圧Ｖppの電
圧検知は容量分圧回路４により行われる。
【００４９】また、オペアンプ６１の出力電圧もハイレ
ベルになり、インバータＩＶ２の出力電圧はローレベル
になるため、オペアンプ１の電源端子には電圧は供給さ
れなくなり、オペアンプ１は休止状態になる。このよう
に、チャージポンプ３が昇圧動作を行っていない間は、
第１の抵抗分圧回路５に電流が流れないだけでなく、オ
ペアンプ１内部にも電流が流れなくなり、消費電力をよ
りいっそう低減することができる。
【００５０】一方、昇圧電圧Ｖppが所望の電圧より低く
なると、電源制御回路６内のオペアンプ６１の出力電圧
が低くなり、インバータＩＶ２の出力がハイレベルにな
るため、オペアンプ１の電源端子に電圧が供給されて、
オペアンプ１は動作を再開する。この状態では、オペア
ンプ１の出力はローレベルになるため、リングオシレー
タ２は発振動作を開始し、それに応じてチャージポンプ
３は昇圧動作を開始する。
【００５１】また、同時に、トランジスタスイッチＳＷ
１，ＳＷ２がともにオンし、オペアンプ１の正側入力端
子TAPCの電圧は第１の抵抗分圧回路５の分圧電圧TAPRと
略等しい電圧になる。このように、チャージポンプ３が
昇圧動作を行っている間は、第１の抵抗分圧回路５に電
流が流れるとともに、オペアンプ１に電源電圧が供給さ
れて、オペアンプ１は第１の抵抗分圧回路５により昇圧
電圧Ｖppの電圧制御を行う。
【００５２】以上に説明したように、第２の実施形態で
は、チャージポンプ３が昇圧動作を行っていない間は、
昇圧電圧Ｖppの電圧制御を行うオペアンプ１に電源電圧
を供給しないようにしたため、第１の実施形態よりもさ
らに消費電力を低減することができる。
【００５３】（第３の実施形態）第３の実施形態は、第
１および第２の実施形態の変形例であり、チャージポン
プ３が昇圧動作を行っていないときに、オペアンプ１の
正側入力電圧が不定にならないようにしたものである。
【００５４】図５は第３の実施形態の昇圧回路の回路図
である。図５では、図２と共通する構成部分には同一符
号を付しており、以下では相違点を中心に説明する。
【００５５】図５の昇圧回路は、図２の回路に第２の抵
抗分圧回路７を新たに追加したものである。第２の抵抗
分圧回路７は、昇圧電圧Ｖppと接地電圧との間に直列接
続された抵抗Ｒ１’，Ｒ２’を有する。
【００５６】図２に示す第２の実施形態の場合、チャー
ジポンプ３が昇圧動作を行っていない場合は、トランジ
スタスイッチＳＷ１，ＳＷ２がいずれもオフし、オペア
ンプ１の正側入力端子は、キャパシタＣ１，Ｃ２の接続
点のみに接続される。このため、オペアンプ１の正側入
力端子は完全に浮遊状態になる。理想的な状態では、キ
ャパシタＣ１，Ｃ２の容量比に応じた電圧がオペアンプ
１の正側入力端子に入力されるが、実際には、ノードTA
PCに接続されるトランジスタスイッチＳＷ２のドレイン
端のＰＮ接合からのリークにより、徐々に電圧が低下
し、チャージポンプ３の動作回数が増えてしまい、結果
として、待機状態での消費電力が増えてしまう。
【００５７】一方、図５のように、キャパシタＣ１，Ｃ
２に並列に抵抗Ｒ１’，Ｒ２’を追加すれば、待機状態
のときも、オペアンプ１の正側入力電圧は浮遊状態にな
らなくなる。
【００５８】抵抗Ｒ１’，Ｒ２’の抵抗比は抵抗Ｒ１，
Ｒ２の抵抗比と同じにするのが望ましいが、必ずしも同
じでなくてもよい。ただし、抵抗Ｒ１’，Ｒ２’の抵抗
値を抵抗Ｒ１，Ｒ２の抵抗値よりも大きくするのが望ま
しい。例えば、前者の抵抗値が後者の100倍であれば、
待機状態時に抵抗Ｒ１’，Ｒ２’に流れる電流を、動作
状態時に抵抗Ｒ１，Ｒ２に流れる電流の100分の１にす
ることができる。
【００５９】このように、第３の実施形態では、容量分
圧回路４に並列に第２の抵抗分圧回路７を新たに設ける
ため、チャージポンプ３の非動作時に、オペアンプ１の
正側入力端子が浮遊状態にならなくなる。したがって、
正側入力端子のレベルが変動しなくなり、消費電力を低
減できる。また、第３の実施形態は、図２と同様に容量
分圧回路４を有するため、昇圧電圧Ｖppが何らかの原因
で急変しても追随性よく電圧変動を抑制するような制御
が可能になり、昇圧電圧Ｖppの変動を抑制できる。
【００６０】なお、図５の第２の抵抗分圧回路７を図１
の回路に設けてもよい。これにより、図１の回路におい
ても、チャージポンプ３の非動作時に、オペアンプ１の
正側入力端子が浮遊状態にならなくなり、消費電力をよ
り低減できるようになる。
【００６１】（第４の実施形態）第４の実施形態は、デ
プレッション型のキャパシタを設けることにより、キャ
パシタの接続点が浮遊状態になっても、トランジスタの
ＰＮ接合によるリークが起きないようにしたものであ
る。
【００６２】図６は昇圧回路内の容量分圧回路４周辺の
回路図である。図６に示すように、容量分圧回路４は、
昇圧電圧Ｖppと接地電圧との間に直列接続された２個の
デプレッション型のキャパシタＣ１’，Ｃ２’を有す
る。
【００６３】図７はキャパシタＣ１’の断面構造を示す
図である。図示のように、ＭＯＳトランジスタのドレイ
ン端子Ｄとソース端子Ｓを接地電圧にすることにより、
ドレイン端子と基板間のＰＮ接合によるリークが起きな
いようにしている。一方、図７のキャパシタＣ２’は、
ＭＯＳトランジスタのドレイン端子とソース端子を電源
電圧にすることにより、ＰＮ接合によるリークが起きな
いようにしている。
【００６４】また、図８は図６のトランジスタスイッチ
ＳＷ１，ＳＷ２をCMOS構造にしたものである。CMOS構造
にすることにより、ＭＯＳトランジスタのしきい値の影
響を受けなくなり、第１の抵抗分圧回路５の抵抗比に応
じた電圧や、容量分圧回路４の容量比に応じた電圧を正
確にオペアンプ１に伝達することができる。
【００６５】（その他の実施形態）上述した各実施形態
では、昇圧回路の消費電力を低減する例について説明し
たが、本発明は降圧回路についても同様に適用可能であ
る。
【００６６】例えば、図９は図１と同様に第１の抵抗分
圧回路５に並列に容量分圧回路４を接続した降圧回路の
回路図である。また、図１０は図２と同様にオペアンプ
１の電源端子に電圧を供給するか否かを制御する電源制
御回路６を有する降圧回路の回路図である。さらに、図
１１は図５と同様に第２の抵抗分圧回路７を追加した降
圧回路の回路図である。
【００６７】図９〜図１１の降圧回路は、リングオシレ
ータ２とチャージポンプ３の代わりにPMOSトランジスタ
Ｑ８を有する他は、図１等に示した昇圧回路と同様に構
成されている。したがって、降圧回路においても、チッ
プサイズを大きくすることなく消費電力を低減すること
ができる。
【００６８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、内部電圧生成手段が動作していない待機状態時
は、抵抗分圧回路に電流が流れないようにして容量分圧
回路により内部電圧の電圧レベルを検出するため、待機
状態時の消費電力を低減することができる。
【００６９】また、容量分圧回路は電圧の追随性に優れ
るため、内部電圧が急変しても、即座に内部電圧を元に
戻すようなフィードバック制御を行うことができる。
【図面の簡単な説明】
【図１】第１の実施形態の昇圧回路の回路図。
【図２】第２の実施形態の昇圧回路の回路図。
【図３】オペアンプ６１の内部構成を示す回路図。
【図４】図２の昇圧回路の昇圧電圧Ｖppと、オペアンプ
１の正側入力端子TAPCの電圧と、電源制御回路６の出力
電圧SOSCEと、インバータの出力電圧OSCEとの電圧波形
図。
【図５】第３の実施形態の昇圧回路の回路図。
【図６】昇圧回路内の容量分圧回路周辺の回路図。
【図７】キャパシタＣ１’の断面構造を示す図。
【図８】図６のトランジスタスイッチＳＷ１，ＳＷ２を
CMOS構造にした例を示す図。
【図９】図１と同様に第１の抵抗分圧回路に並列に容量
分圧回路を接続した降圧回路の回路図。
【図１０】図２と同様にオペアンプの電源端子に電圧を
供給するか否かを制御する電源制御回路６を有する降圧
回路の回路図。
【図１１】図５と同様に第２の抵抗分圧回路を追加した
降圧回路の回路図。
【図１２】従来の昇圧回路の概略構成図。
【図１３】図１２の昇圧回路で昇圧された昇圧電圧Ｖp
p、分圧電圧TAP、およびインバータＩＶ１の出力OSCEの
各電圧波形図。
【図１４】図１２のオペアンプの等価回路図。
【図１５】動作状態時の電圧制御回路と、待機時の電圧
制御回路とを有する昇圧回路の回路図。
【図１６】従来の降圧回路の概略構成図。
【図１７】動作状態時の電圧制御回路と待機時の電圧制
御回路とを有する降圧回路の回路図。
【符号の説明】
１，６１ オペアンプ ２ リングオシレータ ３ チャージポンプ ４ 容量分圧回路 ５ 第１の抵抗分圧回路 ６ 電源制御回路 ７ 第２の抵抗分圧回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】外部から供給された電源電圧を昇圧または
    降圧した内部電圧を生成する内部電圧生成手段と、 複数の抵抗素子を有し、前記内部電圧を各抵抗素子の抵
    抗比で分圧した第１の分圧電圧を出力する第１の抵抗分
    圧回路と、 基準電圧と前記第１の分圧電圧との比較結果に応じて前
    記内部電圧生成手段を制御する比較手段と、を備えた半
    導体集積回路において、 前記内部電圧生成手段の出力端子と接地端子との間に直
    列接続された複数のキャパシタ素子を有し、前記複数の
    キャパシタ素子の間から第２の分圧電圧を出力する容量
    分圧回路を備え、 前記比較手段は、前記内部電圧生成手段の動作期間中は
    前記基準電圧と前記第１の分圧電圧との比較結果に基づ
    いて前記内部電圧生成手段の動作を継続するか否かを判
    断し、前記内部電圧生成手段の非動作期間中は前記基準
    電圧と前記第２の分圧電圧との比較結果に基づいて前記
    内部電圧生成手段を動作させ、 前記第１の抵抗分圧回路は、前記内部電圧生成手段が動
    作している間のみ電流が流れるように前記比較手段によ
    り制御されることを特徴とする半導体集積回路。
  2. 【請求項２】前記第１の抵抗分圧回路内の各抵抗素子に
    電流を流すか否かを切り替える第１のスイッチ手段と、 前記第１の抵抗分圧回路の分圧出力端子と前記容量分圧
    回路の分圧出力端子との間に接続された第２のスイッチ
    手段と、を備え、 前記比較手段は、前記内部電圧が所定の電圧を超えた場
    合には、前記第１の抵抗分圧回路内の各抵抗素子に電流
    が流れないように前記第１のスイッチ手段を切替制御
    し、かつ、前記第１の抵抗分圧回路の分圧出力端子と前
    記容量分圧回路の分圧出力端子とが遮断されるように前
    記第２のスイッチ手段を切替制御し、かつ、前記基準電
    圧と前記第２の分圧電圧との比較結果に応じて前記内部
    電圧制御手段を動作させるか否かを判断し、前記内部電
    圧が前記所定の電圧以下の場合には、前記第１の抵抗分
    圧回路内の各抵抗素子に電流が流れるように前記第１の
    スイッチ手段を切替制御し、かつ、前記第１の抵抗分圧
    回路の分圧出力端子と前記容量分圧回路の分圧出力端子
    とが接続されるように前記第２のスイッチ手段を切替制
    御し、かつ、前記基準電圧と前記第１の分圧電圧との比
    較結果に基づいて前記内部電圧制御手段の動作を継続す
    るか否かを判断することを特徴とする請求項１に記載の
    半導体集積回路。
  3. 【請求項３】前記比較手段は、 前記内部電圧生成手段を動作させるか否かを示す信号を
    出力する第１の差動増幅器を有し、 前記第１の差動増幅器は、前記内部電圧生成手段の動作
    期間中は前記第１の分圧電圧と前記基準電圧との比較結
    果に応じた電圧を出力し、前記内部電圧生成手段の非動
    作期間中は前記第２の分圧電圧と前記基準電圧との比較
    結果に応じた電圧を出力することを特徴とする請求項１
    または２に記載の半導体集積回路。
  4. 【請求項４】前記比較手段は、 前記第１の差動増幅器の電源端子に電源電圧を供給する
    か否かを切り替える第２の差動増幅器を有し、 前記第２の差動増幅器は、前記内部電圧生成手段の動作
    期間中は前記第１の分圧電圧と前記基準電圧との比較結
    果に基づいて前記第１の差動増幅器の電源端子に電源電
    圧を供給するか否かを判断し、前記内部電圧生成手段の
    非動作期間中は前記第２の電圧と前記基準電圧との比較
    結果に基づいて前記第１の差動増幅器の電源端子に電源
    電圧を供給するか否かを判断することを特徴とする請求
    項３に記載の半導体集積回路。
  5. 【請求項５】前記第２の差動増幅器は、前記第１の差動
    増幅器よりも低消費電力型の回路で構成されることを特
    徴とする請求項４に記載の半導体集積回路。
  6. 【請求項６】複数の抵抗素子を有し、前記内部電圧を各
    抵抗素子の抵抗比で分圧した第３の分圧電圧を出力する
    第２の抵抗分圧回路を備え、 前記第２の抵抗分圧回路の分圧出力端子と前記容量分圧
    回路の分圧出力端子とを接続したことを特徴とする請求
    項１〜５のいずれかに記載の半導体集積回路。
  7. 【請求項７】前記第１の抵抗分圧回路内の各抵抗素子の
    抵抗比と、前記第２の抵抗分圧回路内の各抵抗素子の抵
    抗比とを略等しくし、かつ、前記第１の抵抗分圧回路内
    の各抵抗素子のインピーダンスを前記第２の抵抗分圧回
    路内の各抵抗素子のインピーダンスよりも小さくするこ
    とを特徴とする請求項６に記載の半導体集積回路。
  8. 【請求項８】前記容量分圧回路内の各キャパシタ素子
    は、ディプレンション型のＭＯＳトランジスタで構成さ
    れることを特徴とする請求項１〜７のいずれかに記載の
    半導体集積回路。
  9. 【請求項９】前記第１および第２のスイッチ手段は、Ｃ
    ＭＯＳトランジスタで構成されることを特徴とする請求
    項２に記載の半導体集積回路。
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