JP2000058761A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】電源電圧の一時的変化に対して誤動作せず、か
つ、スタンバイからアクティブに移る際内部電源電圧の
降下を抑制する半導体集積回路を提供する。 【解決手段】本発明の半導体集積回路は電源電圧の上昇
時と降下時の検知レベルを変え、電源電圧の一時的変化
に対し誤動作しない検知回路を備える。また、スタンバ
イ時にＰＭＯＳ型、アクティブ時にＮＭＯＳ型の降圧回
路を用い、ＰＭＯＳ型降圧回路のスタンバイ時の内部電
源電圧をアクティブ時より高く設定することにより、ス
タンバイ状態からアクティブ状態への移行直後における
内部電源電圧の降下を抑制する。降圧回路を外部電源配
線の下層に形成し、周辺回路ブロックをその両側の内部
電源配線の下層に対称的に配置することにより、電源電
圧の給電距離を最小にし、内部電源電圧の制御性を向上
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に係
り、特に電源投入時における電源電圧の過渡的変化によ
る半導体集積回路の誤動作を防止し、かつ、スタンバイ
からアクティブに移った直後における内部電源電圧の降
下を抑制する半導体集積回路の電源回路の構成と、レイ
アウトに関するものである。

【０００２】

【従来の技術】従来、パワーオン回路は、電源の立上が
りと立下がりを検知して信号を発する電源電圧検知回路
として知られている。電源投入時において電源電圧が立
上がり、所定の値を越えたときに検知信号を発生し、こ
れを用いて半導体集積回路内の所定のラッチをしかるべ
き初期状態にリセットする。一方、電源電圧降下時にお
いて電源電圧が立下がり、所定の値に達すれば検知信号
を発生し、投入時と同様に所定のラッチをリセットす
る。次に、フローティングゲートを有する不揮発性メモ
リを例として、電源電圧降下時に所定のラッチをリセッ
トする必要性について説明する。

【０００３】図２６に不揮発性メモリセルの断面構造を
示す。セル１、セル２はそれぞれコントロールゲート４
０とフローティングゲート４１とを備え、Ｐウエル４２
の表面をチャネルとし、Ｐウエル４２に形成されたＮ型
拡散層４３をソース／ドレインとして、シリコン基板上
に形成される。

【０００４】この不揮発性メモリセルへの書き込み動作
は、コントロールゲート４０を正として、コントロール
ゲート４０とＰウエル４２との間に２０Ｖ程度の高電圧
を印加することにより行われる。このとき、Ｐウエル４
２からフローティングゲート４１に電子が注入され、メ
モリセルは書き込み状態となる。

【０００５】次に消去動作は、逆にコントロールゲート
４０を０Ｖまたは負として、コントロールゲート４０と
Ｐウエル４２との間に２０Ｖ程度の高電圧を印加し、書
き込み動作でフローティングゲート４１に注入された電
子をＰウエル４２に引き抜くことにより行われる。図２
６にはセル１が消去される状況が示されている。

【０００６】すなわち、図２６のセル１、セル２が共に
書き込み状態であるとして、消去動作において例えばセ
ル１を選択し、コントロールゲート４０に０Ｖ、Ｐウエ
ル４２に２０Ｖ印加すれば、フローティングゲート４１
に注入された電子（ｅ^- ）がトンネル効果でＰウエル４
２に引き抜かれ、セル１は消去状態になる。

【０００７】このとき、非選択のセル２に対してはコン
トロールゲート４０に２０Ｖが印加され、フローティン
グゲート４１とＰウエル４２との間には電位差を生じな
いので、セル２のフローティングゲート４１に注入され
た電子は保持される。

【０００８】しかし、この消去動作中に何らかの理由で
電源電圧が降下し、このため論理回路が誤動作して、本
来２０Ｖを印加すべきセル２のコントロールゲート４０
の電圧が０Ｖに降下したとすれば、保持されるべきセル
２のフローティングゲート４１の電子がＰウエル４２に
引き抜かれ、誤消去されることになる。

【０００９】このような誤動作を防ぐためには、電源電
圧が降下した場合に直ちにそれを検知して、Ｐウエル４
２の電位を２０Ｖから０Ｖに降下させなければならな
い。電源電圧降下時におけるパワーオン信号は、このよ
うなリカバリー動作のために必要となる。

【００１０】従来、パワーオン信号を発生する回路とし
て、図２７に示すような電源電圧検知回路が用いられて
きた。図２７の電源電圧検知回路は、電源と、抵抗
Ｒ₁ 、Ｒ₂ 、Ｒ₃ と、しきい値Ｖ_tnのＮチャネルＭＯＳ
トランジスタ（以下ＮＭＯＳと呼ぶ）Ｍ₁ と、しきい値
Ｖ_tpのＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳと
呼ぶ）Ｍ₂ と、抵抗Ｒ₁ 、Ｒ₂ の接続点とＰＭＯＳ（Ｍ
₂ ）のゲートを結ぶノードＮ１と、ＰＭＯＳ（Ｍ₂ ）の
ドレインと抵抗Ｒ₃ とを結ぶノードＮ２と、出力側に接
続された２個のインバータＩ₅ 、Ｉ₆ とから構成され
る。電源電圧をＶ、電源投入時におけるノードＮ１の電
圧をＶ_N1とすれば、Ｖ_N1は次のように与えられる。

【００１１】 Ｖ_N1＝Ｒ₁ ×Ｖ_tn／（Ｒ₁ ＋Ｒ₂ ）＋Ｒ₂ ×Ｖ／（Ｒ₁ ＋Ｒ₂ ） …（１） 電源投入時において、ＶとＶ_N1との差がＰＭＯＳ
（Ｍ₂ ）のしきい値の絶対値｜Ｖ_tp｜を越える場合、す
なわち、 Ｖ_pwon＝Ｖ_tn＋｜Ｖ_tp｜×（Ｒ₁ ＋Ｒ₂ ）／Ｒ₁ …（２） なるＶ_pwonを与え、電源電圧Ｖが前記Ｖ_pwonよりも高く
なれば、ノ一ドＮ２の電位が高レベル（以下“Ｈ”と呼
ぶ）になり、電源電圧検知回路の出力が低レベル（以下
“Ｌ”と呼ぶ）から“Ｈ”に変化する。これを用いて半
導体集積回路内の所定のラッチをリセットすることがで
きる。電圧降下時においては、電源電圧が降下して式
（２）のレベルに達すれば、前記出力が“Ｈ”から
“Ｌ”に変化し所定のラッチをリセットすることができ
る。

【００１２】なお、図２７において、ＮＭＯＳ（Ｍ₁ ）
はゲートとドレインとを接続したダイオード接続のＮＭ
ＯＳとして使用している。また式（１）、（２）におい
て、抵抗Ｒ₂ ＝０としても特に問題は生じないので、図
２７に示す回路において抵抗Ｒ₂ は省略してもよい。

【００１３】前記電源電圧検知回路は、降圧回路を用い
ない回路方式に対するものであり、降圧回路を用いて外
部電源電圧Ｖ_ext を内部電源電圧Ｖ_int に降圧して使う
回路方式に対しては、前記電源電圧検知回路の構成と役
割が若干変化する。

【００１４】ここで、降圧回路方式（伊藤清男著「超Ｌ
ＳＩメモリ」培風館、２６７頁参照）とは、半導体チッ
プの外部から供給されるＶ_ext （例えば３Ｖ）を、降圧
回路を用いてＶ_int （例えば２．５Ｖ）までレベルダウ
ンさせ、半導体集積回路の内部回路の電源として用いる
回路方式をいう。

【００１５】降圧回路方式は特にメモリ等の半導体集積
回路に多く用いられ、微細加工技術の進展に伴う内部回
路用トランジスタの耐圧低下への対策として極めて有効
であり、また、半導体集積回路の多電源化への対応とし
ても重要である。

【００１６】降圧回路方式では、Ｖ_ext 用とＶ_int 用の
２種類の電源電圧検知回路が必要になる。Ｖ_ext 用検知
回路はＶ_ext の立上がりを検知して降圧回路、及びそれ
に使用する基準電圧（以下Ｖ_ref ：参照電圧と呼ぶ）生
成回路を活性化させ、またＶ_ext の降下時には、従来に
おける電圧降下時と同様の役割をする。

【００１７】またＶ_int 用の検知回路は、Ｖ_int 上昇時
において従来における電源投入時と同様、ラッチをしか
るべき初期状態にリセットする役割をする。しかし、Ｖ
_intの降下時においては、Ｖ_int 用の検知回路が信号を
出す必要はない。なぜなら内部電源Ｖ_int が降下するの
に先立って、Ｖ_ext 用の検知回路が外部電源電圧の降下
を検知するからである。

【００１８】Ｖ_ext 用とＶ_int 用の検知回路におけるそ
れぞれの役割を考えれば、Ｖ_ext 用の検知回路に対して
は、従来と同様、電源電圧の立上がり、立下がりに対し
て、同一の電圧レベルに達したときに信号が発せられる
ような検知回路を使用すればよいことがわかる。一方、
Ｖ_int 用の検知回路に対してこのような回路を採用すれ
ば、次のような問題を生じる。

【００１９】降圧回路方式におけるＶ_int は、降圧回路
を用いてＶ_ext から降下させて生成するが、その際、Ｖ
_int の電圧レベルが、Ｖ_ext 及び内部回路の消費電流の
量にかかわらず一定となるように降圧回路の特性を決定
しなければならない。

【００２０】しかし、内部回路が短時間に多量の電流を
消費するような場合には、瞬間的なＶ_int の電圧レベル
の降下を防止することができない。このような状況は、
例えば巨大な容量を０ＶからＶ_int の電圧レベルまで充
電する場合や、多数のラッチがほぼ同時にデータを反転
させ、瞬間的に多くの貫通電流が流れる場合に生じる。
ここで貫通電流とは、ＣＭＯＳゲートが反転する途中に
おいて本来遮断状態にある電源電流が瞬間的に流れるこ
とをいう。

【００２１】このようなＶ_int の一時的な降下をＶ_int
用の検知回路が検知してしまうと、アドレスやメモリセ
ルの書き込みデータ等、重要な情報が格納されたラッチ
が初期状態にリセットされるという問題を生じる。

【００２２】ところで上記したように、降圧回路はＶ
_ext を降圧させてＶ_int を生成し、かつ、Ｖ_int を一定
レベルに保つために定常的に電流を消費するが、この消
費電流は降圧回路の能力（Ｖ_int を一定レベルに保つ能
力）に応じて異なり、その能力が高いものほど消費電流
が大きい。

【００２３】降圧回路の消費電力を極力抑えるために、
内部回路が大電流を消費して降圧回路に高い能力が要求
される活性時（以下アクティブと呼ぶ）と、内部回路に
ほとんど電流が流れない待機時（以下スタンバイと呼
ぶ）とで降圧回路を使い分ける方式が種々提案されてい
る（伊藤清男著「超LSIメモリ」培風館、３０７頁〜３
１０頁参照）。

【００２４】図２８はこのような使い分けを概念的に示
したものである。低消費電力のスタンバイ用降圧回路９
は常に動いているが、消費電流の大きいアクティブ用降
圧回路１０はアクティブ時にのみ動かすよう構成されて
いる。なお、図２８に示す従来例では、スタンバイ用降
圧回路９のＶ_int と、アクティブ用降圧回路１０のＶ
_int とは同一電圧レベルに設定されている。

【００２５】従来のアクティブ用降圧回路１０は、Ｖ
_int のゆれを抑えるために応答の速いものを使用してい
る。しかし、アクティブ用降圧回路イネーブル信号生成
部７がイネーブル信号を出力してからアクティブ用降圧
回路１０が動作状態になるまでに一定の時間を必要とす
る。この間に内部回路１１が多量の電流を消費すれば、
スタンバイ用降圧回路９だけではその変動を抑制するこ
とができずＶ_int が降下するという問題を生じる。この
電源電圧の降下は約０．２Ｖである。

【００２６】次に、メモリ等の半導体集積回路を中心と
して、チップの電源電圧をＶ_ext とＶ_int のように多電
源化する必要を生じてきた理由と、従来検討された降圧
回路についてさらに詳細に説明する。

【００２７】トランジスタのスケーリング則によれば、
トランジスタを一定の電界強度で動作させるため、トラ
ンジスタの寸法を１／Ｋに縮小した場合には、電源電圧
もまた１／Ｋに下げなければならない。しかし実際に
は、電源電圧はチップ上に組み込まれたシステムに依存
するため自由に変えることができない。

【００２８】このため、前世代の電源電圧を維持したま
まトランジスタの寸法のみを縮小することがよく行われ
る。この場合には、トランジスタのホットキャリア耐性
を実使用上問題のない程度にするため、電源電圧をチッ
プ上で降圧して、微細化した内部回路用トランジスタの
電源電圧とする方法が用いられる。

【００２９】具体的には、ＤＲＡＭや不揮発性メモリの
ようなメモリの半導体集積回路において、ＭＯＳトラン
ジスタのゲート酸化膜を薄くすることは高集積化・高速
化の点から望ましいが、電源電圧を下げずに薄膜化すれ
ばゲート酸化膜の絶縁破壊やホットエレクトロン耐性の
低下という信頼性上の問題を生じる。

【００３０】ここで、ホットエレクトロン耐性とは、Ｍ
ＯＳトランジスタのゲート長が短縮されてドレイン領域
の電界強度が高くなり、ドレイン領域で加速された電子
／正孔が高エネルギー状態となってゲート酸化膜等に注
入され、ＭＯＳトランジスタの特性を劣化させる現象に
耐える能力をいう。

【００３１】従って、薄い酸化膜を使用する場合、電源
電圧を下げて前記ホットエレクトロン耐性を高めること
は不可欠であるが、前記ＤＲＡＭや不揮発性メモリと同
一チップ上に混載され、電源を共にするＣＰＵ等には電
源電圧を下げる必要のないゲート酸化膜の厚いＭＯＳト
ランジスタも存在する。これらＣＰＵ等のＭＯＳトラン
ジスタについては、電源電圧を下げれば動作速度の低下
を招くので、システム全体の電源電圧をそのまま下げる
ことは望ましくない。

【００３２】このため、半導体集積回路の外部から供給
されるＶ_ext を降圧し、これを内部回路に対するＶ_int
として用いる降圧回路方式が有効となる。降圧回路方式
はこれまで主としてＤＲＡＭに採用されてきた。この場
合のＶ_ext の降圧回路として、主として次の２種の回路
が知られている。

【００３３】その１は、ＰＭＯＳを介して降圧するもの
で、図２９にその回路構成が示されている。以下、この
降圧回路をＰＭＯＳ型と呼ぶことにする。図２９に示す
ように、ＰＭＯＳ型降圧回路はフィードバック系を構成
しており、ＰＭＯＳ（Ｍ₁₈）のゲート電圧はＶ_int の値
に応じて定まるようになっている。

【００３４】すなわち、Ｖ_int （内部回路の電源電圧Ｖ
_DD）が低くなればＶ_int を抵抗Ｒ₁₅、Ｒ₁₆で抵抗分割し
た電圧とＶ_ref との比較からそれを検知し、ＰＭＯＳ
（Ｍ₁₈）のゲート電圧を下げる。これによりＶ_int は上
昇する。逆にＶ_int が高くなればＰＭＯＳのゲート電圧
が上昇し、供給電流が抑えられることによりＶ_int の上
昇が抑制される。なお、図２９においてＣ₄ は安定化容
量、Ｃ₆ は位相補償用の容量である。

【００３５】その２は、ＮＭＯＳを介して降圧するもの
で、図３０にその構成を示す。以下、この降圧回路をＮ
ＭＯＳ型と呼ぶことにする。ＮＭＯＳ型降圧回路はフィ
ードバック系を構成しておらず、電圧リミッタ１３と昇
圧回路１４からなる電圧生成手段により、ＮＭＯＳ（Ｍ
₁₀）のゲート電圧は、Ｖ_int （Ｖ_DD）とＮＭＯＳのしき
い値Ｖ_t との和に保たれる。Ｖ_int が降下すれば、ＮＭ
ＯＳ（Ｍ₁₀）のゲート・ソース間の電位差が増加するた
め供給電流が増え、Ｖ_int は上昇する。なお、Ｖ_DDH は
電圧生成手段の出力電圧、Ｃ_DDH はその安定化容量、Ｃ
_DDはＶ_int （Ｖ_DD）の安定化容量である。

【００３６】図３１に示すように、ＮＭＯＳ型降圧回路
においては、降圧用ＮＭＯＳ（図３０のＭ₁₀）はサブス
レッショルド領域で動作させる。これは内部回路の消費
電流が数桁にわたって変動しても、内部電源電圧の変動
が小さく抑えられるようにするためである。ここでサブ
スレッショルド領域とは、ゲートがしきい値電圧以下の
場合に、通常動作に比べて小さなドレイン電流が流れる
ＭＯＳトランジスタの動作領域をいう。

【００３７】図３０のＮＭＯＳ型降圧回路に用いられる
降圧用ＮＭＯＳ（Ｍ₁₀）の各電極に印加される電圧と電
流を図３１（ａ）に示す。ＮＭＯＳのドレインに
Ｖ_ext 、ソースにＶ_int 、ゲートに電圧生成手段の出力
電圧Ｖ_DDH が与えられる。すなわち、ソース・ドレイン
間にドレイン電圧Ｖ_D ＝Ｖ_ext −Ｖ_int が与えられ、ド
レイン電流Ｉ_D が流れる。図３１（ｂ）に前記ドレイン
電流Ｉ_D のドレイン電圧Ｖ_Dに対する依存性を示す。こ
の関係を数式を用いて説明すれば次のようになる。

【００３８】ＮＭＯＳのゲート電圧をＶ_DDH 、しきい値
をＶ_t 、ｑを電子電荷、ｋをボルツマン定数、Ｔを絶対
温度とすると、ドレイン電圧がＶ_D のときのＮＭＯＳの
サブスレッショルド領域におけるドレイン電流Ｉ_D は、
定数Ｉ₀ 、ｎを用いて、 Ｉ_D ＝Ｉ₀ ｅｘｐ［ｑ（Ｖ_DDH −Ｖ_t −Ｖ_D ）／ｎｋＴ］ …（３） のように表される。この式からわかるように、供給電流
Ｉ_D が数桁にわたって変化しても、Ｖ_D の変化（内部電
源電圧Ｖ_int の変化に相当する）はｌｏｇ（Ｉ_D／
Ｉ₀ ）に比例してわずかに変化するのみである（図３１
（ｂ）参照）。

【００３９】また、この降圧用ＮＭＯＳとしては、通常
回路に使用するＮＭＯＳと同種のものを用いるが、降圧
用ＮＭＯＳの場合サブスレッショルド領域で動作させ、
なおかつ大きな供給電流を確保する必要があるため、Ｎ
ＭＯＳのゲート幅Ｗを例えば１００ｍｍと、極めて大き
な値にしなければならない。式（３）についていえば、
ゲート幅Ｗを大きくすることは、因子Ｉ₀ を大きくする
ことに相当する。

【００４０】図３０に示すＮＭＯＳ型降圧回路を使用す
る場合には、さらに内部電源電圧Ｖ_int およびＮＭＯＳ
のゲート電圧Ｖ_DDH の端子に、それぞれ電圧安定化のた
め容量を接続する必要がある。Ｖ_int （Ｖ_DD）に接続さ
れる容量Ｃ_DDは、回路の電力消費による瞬間的なＶ_int
の降下を補償する役割をもつ。Ｃ_DDが大きいとＶ_intの
降下量が小さくなる。一方、ＮＭＯＳのゲート電圧Ｖ
_DDH に接続された容量Ｃ_DDH は、チャネル部との容量結
合や配線間容量などによりゲート電圧が変動するのを防
ぐ役割を果している。

【００４１】Ｃ_DDH の大きさは、電圧リミッタ１３と昇
圧回路１４とからなる系の応答時間との兼ね合いで定ま
る。すなわち、Ｖ_DDH の降下を電圧リミッタ１３が検知
してから昇圧回路１４が元の電圧に戻すまでの時間が短
いならば、Ｖ_DDH の端子に接続する容量Ｃ_DDH は小さく
てよいが、それが長い場合には、その間のＶ_DDH の降下
を補償するために大きなＣ_DDH を接続しなければならな
い。

【００４２】従来の降圧回路の構成は上記２種類である
が、実際に使用する場合には両者の特性に応じた工夫を
する必要がある。特に注意を要するのは半導体集積回路
のスタンバイ及びアクティブの各動作モードにおける降
圧回路の動作である。

【００４３】スタンバイ時にはチップ全体の清費電力を
抑制するため、内部回路の消費電流はもちろん、降圧回
路自身の消費電流も低く抑える必要がある。その反面、
降圧回路の応答は遅くてもよい。

【００４４】一方、アクティブ時においては、内部回路
の消費電流が増加するとともに、動作モードに応じた瞬
間的な消費電流の増減がある。降圧回路にはこうした消
費電流の増減に迅速に応答して、内部電源電圧Ｖ_int を
一定レベルに保つ役割が要求される。

【００４５】図２９のＰＭＯＳ型降圧回路を使用する場
合は、上記のような要請を満たすためアクティブ時とス
タンバイ時とで降圧回路を使い分ける方式が種々提案さ
れている。

【００４６】図３２はこのような使い分けを概念的に示
したものである。低消費電力であるが応答の遅いＰＭＯ
Ｓ型降圧回路と、消費電力は大きいが応答の早いＰＭＯ
Ｓ型降圧回路とから降圧系を構成し、イネーブル信号に
基づきスタンバイ時には低消費電力のＰＭＯＳ型スタン
バイ用降圧回路９のみを動作させ、アクティブ時にはそ
れに加えて応答の早いＰＭＯＳ型アクティブ用降圧回路
９ａを動作させるようにする。なお図３２に示した従来
例では、スタンバイ用降圧回路の内部電源電圧と、アク
ティブ用降圧回路の内部電源電圧とは同一レベルに設定
されている。

【００４７】一方、図３０のＮＭＯＳ型降圧回路を使用
する場合には、スタンバイ時とアクティブ時とで使い分
けることはしない。すなわちスタンバイ時、アクティブ
時にかかわらず常にＮＭＯＳ型降圧回路を動作し続ける
という使い方がなされる。この場合、スタンバイ電流を
抑えるために、前記電圧リミッタ１３及び昇圧回路１４
からなる電圧生成手段の消費電流を抑える必要がある。

【００４８】この結果、前記電圧リミッタ１３及び昇圧
回路１４からなるフィードバック系の応答速度は遅くな
るが、前記安定化容量Ｃ_DDH の値を大きくしておけばＶ
_DDHの電圧変動は小さくなるので応答速度の遅さが問題
になることはない。

【００４９】以上、従来のＮＭＯＳ型降圧回路と、ＰＭ
ＯＳ型降圧回路の概要についてのべた。各降圧回路方式
に対してスタンバイ時、アクティブ時の使い分けをすれ
ば、降圧回路の能力や消費電力に関する限り、両者共特
に問題となる点はない。しかし、これらの降圧回路に
は、以下のような回路設計上、及びレイアウト上の問題
が含まれる。次に、その問題点を個別に説明する。

【００５０】ＰＭＯＳ型降圧回路は図２９の抵抗Ｒ₁₅、
Ｒ₁₆を高抵抗にすれば、消費電流を小さくすることがで
きるので、スタンバイ時の使用に適している。しかし、
フィードバック系を構成しているため、差動増幅回路か
らなる比較器の位相補償等の設計パラメータの見積もり
を正確にしておかないと、内部電源電圧Ｖ_int が発振状
態になったり電圧の降下が生じたりする。特にスタンバ
イモードで動作する降圧回路を、４〜５桁も電流が増加
する動作モード時においても発振しないように設計する
ことは、極めて困難である。

【００５１】すなわち、ＰＭＯＳ型降圧回路は、内部回
路の消費電流が少ないスタンバイ時よりも、消費電流の
増減が激しいアクティブ時において異常を生じ易い。こ
のとき、フィードバック系の設計を確実なものにするた
めには、動作モードごとの内部回路の消費電流を正確に
見積もり、種々の条件でのシミュレーションを入念に行
う必要がある。従って、ＰＭＯＳ型降圧回路の設計はＮ
ＭＯＳ型に比べて難度が高く、より多くの設計期間を必
要とする。

【００５２】一方、ＮＭＯＳ型降圧回路は、大電流を消
費する動作状態ではＰＭＯＳ型降圧回路よりも使いやす
い。しかし、設計が容易という利点がある反面、昇圧回
路によって制御しているため、降圧回路自体の消費電流
を絞ることが難しい。

【００５３】また、ＮＭＯＳ型降圧回路は、大きなレイ
アウト面積を要するという欠点がある。すなわち、ＮＭ
ＯＳ型降圧回路は、（イ）内部電源に接続された容量Ｃ
_DD、（ロ）Ｖ_DDH に接続された容量Ｃ_DDH 、（ハ）降圧
用ＮＭＯＳトランジスタ、（ニ）Ｖ_DDH 電圧生成手段
（昇圧回路およびリミッタ）、という要素から構成され
レイアウト面積はほぼこの順序に従って大きくなる。

【００５４】（イ）及び（ロ）が大きな面積を占めるの
は、それぞれ電圧を安定化させるためにナノファラッド
（ｎＦ）程度の容量が必要とされるからである。ＤＲＡ
Ｍの場合は、メモリセルと同じ形状の容量により、これ
らの容量を構成することができる。メモリセルと同じ形
状の容量は、単位容量当りのレイアウト面積が通常のＭ
ＯＳキャパシタに比べて格段に小さい。

【００５５】このため、ＤＲＡＭにおいては前記（イ）
及び（ロ）によるレイアウト面積の制約は比較的少な
い。しかし、ＤＲＡＭのような適当な容量デバイスが存
在しない半導体集積回路、例えば不揮発性メモリにＮＭ
ＯＳ型降圧回路を適用する場合には（イ）及び（ロ）の
容量は、通常のＭＯＳキャパシタにより形成するので、
ＤＲＡＭの場合に比べて極めて大きなレイアウト面積を
要する。

【００５６】また、ＭＯＳキャパシタにより容量を形成
する場合、（イ）の容量Ｃ_DDは、酸化膜の両端に印加さ
れる電位差が降圧電圧Ｖ_int （Ｖ_DD）程度であり、酸化
膜の信頼性上問題とならないが、（ロ）の容量Ｃ_DDH は
酸化膜の両端の電位差がＶ_{DD H} ＝Ｖ_DD＋Ｖ_t （Ｖ_t は降
圧用ＮＭＯＳのしきい値電圧）と大きいので、信頼性上
の観点からＣ_DD用のＭＯＳキャパシタをそのまま使用す
ることはできない。

【００５７】このため、（ロ）の容量Ｃ_DDH としては酸
化膜厚が厚く、耐圧の大きいＭＯＳキャパシタを使用し
なければならないが、このため、容量のレイアウト面積
はさらに増加する。

【００５８】また、図３０に示すＮＭＯＳ型降圧回路で
は、降圧用ＮＭＯＳ（Ｍ₁₀）のソースで発生したＶ_int
（Ｖ_DD）が周辺回路ブロックに供給される。このとき、
降圧用ＮＭＯＳ（Ｍ₁₀）と周辺回路ブロックとの距離が
余り離れていると、その間の電源配線に意図しない寄生
抵抗が加わることになる。降圧回路では降圧用ＮＭＯＳ
（Ｍ₁₀）のソースが一定電圧になるように制御されるの
で、周辺回路ブロックではこの寄生抵抗によりＶ_DDが低
くなる。

【００５９】さらにＮＭＯＳ型降圧回路では、降圧用Ｎ
ＭＯＳ（Ｍ₁₀）の大きなゲート幅Ｗの全てに亘って均一
に動作することが望ましいが、降圧用ＮＭＯＳ（Ｍ₁₀）
のレイアウト面積が余りに大きいと、降圧用ＮＭＯＳ
（Ｍ₁₀）を接続している配線の寄生抵抗により、ゲート
幅Ｗの一部が他の部分に比べて早く動作し始めることが
ある。従って、ＮＭＯＳ型降圧回路のレイアウト面積を
縮小して配線の引き回しを抑え、結果的に配線の寄生抵
抗を低減することが要求される。

【００６０】しかし、ＮＡＮＤ型フラッシュメモリ（一
括消去型メモリ）等のメモリにおいては、ワード線やセ
ンスアンプ内の電源ノ一ド等の非常に大きな容量が一度
に充電される動作があり、このとき局部的に大電流が流
れる。例えばデータ書き込み時には、６０ｎＦ程度のワ
ード線容量を充電する電流がワード線ドライバ回路に集
中することになる。このように過渡的な大電流に基づく
降圧用ＮＭＯＳ（Ｍ₁₀）の動作ばらつきを抑えるために
は、上記したように内部電源電圧Ｖ_int （Ｖ_DD）にキャ
パシタンスの大きい安定化容量Ｃ_DDを接続することが必
要となり、ＮＭＯＳ型降圧回路のレイアウト面積を縮小
することは容易ではない。

【００６１】さらに不揮発性メモリでは、チップ内部で
書き込み、消去用の高電圧を使用するため、内部回路で
降圧した内部電源電圧Ｖ_int だけでなく、外部電源電圧
Ｖ_{ex t} を一部の周辺回路で使用する可能性がある。この
ため、ＮＭＯＳ型降圧回路において、さらなるレイアウ
ト上の制約が生じている。

【００６２】例えば、図３０に示す昇圧回路１４にはゲ
ート酸化膜の厚い高耐圧トランジスタを使用しているた
め、昇圧回路１４の電源電圧として必ずしも降圧した電
源電圧Ｖ_int を用いる必要はない。しかも、昇圧回路１
４はワード線、ウエル等、比較的大きな容量を充電する
ため消費電流が大きい。昇圧回路１４の電源に降圧され
た電圧Ｖ_int を用いる場合には、この電流が降圧用ＮＭ
ＯＳ（Ｍ₁₀）を介して供給されるので、前記大きな充電
電流の影響を受け、内部回路の電源電圧Ｖ_int（Ｖ_DD）
が不安定になる可能性がある。

【００６３】一方で、仮に昇圧回路１４に外部電源電圧
Ｖ_ext を用いる場合には、昇圧回路１４をコントロール
する周辺回路として、Ｖ_ext とＶ_int とを切り替える回
路等が必要となり、周辺回路ブロックにＶ_ext とＶ_int
の両方を供給しなければならない。このように、複数の
電源電圧が周辺回路ブロック内で共存する場合には、降
圧回路から供給される内部電源電圧Ｖ_int と、降圧回路
に加えられる外部電源電圧Ｖ_ext の両方を周辺回路ブロ
ックに配線する必要があり、電源線のオーバーラップが
大きくなる。

【００６４】図３３に、半導体チップ３６上にセルアレ
イ３７と、降圧回路３８と、周辺回路ブロック３９とを
備えたメモリについて、従来の半導体集積回路のレイア
ウトの一例を示す。通常、周辺回路ブロック３９への電
源配線は、Ｖ_int （Ｖ_DD）のみであることを前提として
いるため、周辺回路ブロック３９内で外部電源電圧Ｖ
_ext を使用する場合には、Ｖ_ext 用の配線を余分に走ら
せる必要があり、レイアウト面積のオーバーへッドを生
じていた。

【００６５】また、図３３に示す従来のレイアウトで
は、降圧回路３８に含まれる降圧用ＮＭＯＳから周辺回
路ブロック３９へＶ_int （Ｖ_DD）を引き出す不規則な電
源配線が必要となる。この配線が長くなれば、降圧用Ｎ
ＭＯＳのソースに意図しない寄生抵抗が追加される。

【００６６】図３０に示す降圧回路は、降圧用ＮＭＯＳ
（Ｍ₁₀）のソース電圧が一定となるように制御している
ため、ソースに抵抗が追加されれば正確な制御ができな
くなる。以上のべたように、半導体集積回路のチップ上
における従来のＮＭＯＳ型降圧回路のレイアウト方法で
は、配線の引き回しによる面積増加の問題と、これに伴
う電源電圧制御上の問題とが存在していた。

【００６７】

【発明が解決しようとする課題】上記したように従来の
半導体集積回路の内部電源には、電源電圧が内部回路の
消費電力により一時的に降下した場合に、電源電圧検知
回路がそれを検知してラッチを誤ってリセットしてしま
うという問題があった。

【００６８】また、スタンバイ用とアクティブ用の降圧
回路を備える降圧回路方式の電源回路においては、低消
費電力のスタンバイ時から消費電力が大きいアクティブ
時に移る際、内部電源電圧の一時的降下を抑えることが
困難であるという問題があった。

【００６９】また、従来多電源方式の半導体集積回路に
用いられるＮＭＯＳ型、及びＰＭＯＳ型の降圧回路に
は、設計上またはレイアウト面積上の多くの問題点があ
り、いずれについても微細化及び高集積化の要求を満た
し、かつ、設計通りに動作する多電源方式の半導体集積
回路を得ることが難しいという問題があった。

【００７０】本発明は上記の問題点を解決すべくなされ
たもので、内部電源電圧が一時的に変化してもラッチを
誤動作する恐れがない電源電圧検知回路を提供し、スタ
ンバイ時からアクティブ時に移るときの内部電源電圧の
降下を抑制し、レイアウト面積が小さく、かつ、容易に
設計可能なスタンバイ用、及びアクティブ用の降圧回路
を提供することを目的とする。

【００７１】

【課題を解決するための手段】本発明の半導体集積回路
は、電源電圧の上昇時と降下時とで検知レベルを変える
ことにより、電源電圧の一時的な変化に対して誤動作し
ない電源電圧検知回路を具備することを特徴とする。

【００７２】また、スタンバイ時にＰＭＯＳ型、アクテ
ィブ時にＮＭＯＳ型の降圧回路を用いる半導体集積回路
において、スタンバイ時における内部電源電圧をアクテ
ィブ時よりも高く設定することにより、スタンバイ時か
らアクティブ時に移った直後における内部電源電圧の降
下を抑制することを特徴とする。

【００７３】また、降圧回路を外部電源配線の下層に形
成し、降圧された内部電源電圧を供給する周辺回路ブロ
ックを前記外部電源配線の両側に隣接する内部配線の下
層に形成することにより、降圧回路と内部電源電圧を供
給する周辺回路ブロックとの距離を最小にし、配線抵抗
による電圧低下を回避することを特徴とする。

【００７４】具体的には請求項１記載の半導体集積回路
は図４に対応し、電源電圧が上昇して所定の第１の電圧
以上となるときに第１の検知信号を出力し、電源電圧が
降下して第１の電圧より低い第２の電圧以下となるとき
に第２の検知信号を出力する電源電圧検知回路を備える
ことを特徴とする。

【００７５】請求項２記載の電源電圧検知回路は図１及
び図２に対応し、請求項１記載の半導体装置において、
電源電圧が第１の電圧より高ければ高レベル電圧を出力
し、第１の電圧より低ければ低レベル電圧を出力する電
源電圧検知部と、シュミットトリガ回路とを接続した回
路からなることを特徴とする。

【００７６】また、請求項３記載の半導体集積回路は図
８に対応し、電源電圧が上昇して所定の第１の電圧以上
となるときに第１の検知信号を出力し、電源電圧が降下
して第１の電圧より高い第２の電圧以下となるときに第
２の検知信号を出力する電源電圧検知回路を備えること
を特徴とする。

【００７７】請求項４記載の電源電圧検知回路は図３、
図５、図７の回路構成に対応し、請求項１、３記載の半
導体集積回路において、電源電圧が第１の電圧より高け
れば高レベル電圧を出力し、第１の電圧より低ければ低
レベル電圧を出力する第１の電源電圧検知部と、前記電
源電圧が第２の電圧より高ければ高レベル電圧を出力
し、第２の電圧より低ければ低レベル電圧を出力する第
２の電源電圧検知部と、前記第１、第２の電源電圧検知
部の出力レベルに応じた電圧が入力されるフリップフロ
ップ回路と、からなることを特徴とする。

【００７８】請求項５記載の半導体集積回路は、外部か
ら供給された外部電源電圧を降圧して内部回路駆動用の
内部電源電圧を生成する降圧回路を備え、外部電源電圧
を検知する外部電源電圧検知回路と、内部電源電圧を検
知する内部電源電圧検知回路とを備え、かつ、前記内部
電源電圧検知回路は、前記請求項１記載の電源電圧検知
回路からなることを特徴とする。

【００７９】請求項６記載の半導体集積回路は、外部か
ら供給された外部電源電圧を降圧して内部回路駆動用の
内部電源電圧を生成する降圧回路を備え、外部電源電圧
を検知する外部電源電圧検知回路と、内部電源電圧を検
知する内部電源電圧検知回路とを備え、かつ、前記外部
電源電圧検知回路と前記内部電源電圧検知回路とは、互
いに異なる電源電圧検知レベルを有することを特徴とす
る。

【００８０】請求項７記載の半導体集積回路は図１０、
図１１及び関連記載事項に対応し、外部から供給された
外部電源電圧を降圧して内部回路駆動用の内部電源電圧
を生成する降圧回路を備え、内部電源電圧は、半導体集
積回路のスタンバイ時における内部電源電圧レベルと、
半導体集積回路のアクティブ時における内部電源電圧レ
ベルとを有し、スタンバイ時における内部電源電圧レベ
ルは、アクティブ時における内部電源電圧レベルよりも
高く設定されることを特徴とする。

【００８１】請求項８記載の半導体集積回路は、図１２
の回路構成に対応し、外部から供給される外部電源電圧
を降圧して内部回路駆動用の内部電源電圧を生成する降
圧回路を備え、この降圧回路は、スタンバイ用降圧回路
と、スタンバイ用降圧回路の設定電位切替手段と、アク
ティブ用降圧回路と、アクティブ用降圧回路をイネーブ
ル状態にするイネーブル信号生成部と、内部電源電圧を
安定化する安定化容量とを備え、イネーブル信号生成部
の出力が、アクティブ用降圧回路と設定電位切替手段と
に並列に接続され、かつ、スタンバイ時における内部電
源電圧は、アクティブ時における内部電源電圧よりも高
く設定されることを特徴とする。

【００８２】請求項９記載の半導体集積回路は、イネー
ブル信号生成部からイネーブル信号が出力されてからア
クティブ用降圧回路が動作状態になるまでの時間をｔ
_act 、その間における内部回路の平均電流をＩ_int 、安
定化容量のキャパシタンスをＣ、スタンバイ時における
内部電源電圧をＶ_stby、活性時における内部電源電圧を
Ｖ_int とするとき、Ｃ×（Ｖ_stby−Ｖ_int ）／ｔ_act ＞
Ｉ_int なる関係が成り立つように設定されることを特徴
とする。

【００８３】請求項１０記載の半導体集積回路は、外部
から供給される外部電源電圧を降圧して内部回路駆動用
の内部電源電圧を生成する降圧回路を備え、前記外部電
源電圧の降圧回路は、スタンバイ用降圧回路とアクティ
ブ用降圧回路とからなり、図１３に対応するスタンバイ
用降圧回路は、一方の入力端に基準電圧が入力される差
動増幅回路からなる比較器と、ソースが外部電源電圧を
供給する外部電源線に接続され、ゲートが比較器の出力
端に接続され、ドレインが内部電源電圧を供給する内部
電源線に接続されたＰＭＯＳと、ドレインの電圧を抵抗
分割して前記比較器の他方の入力端に入力する抵抗分割
回路と、からなり、図１４に対応するアクティブ用降圧
回路は、電圧生成手段と、ドレインが前記外部電源電圧
を供給する外部電源線に接続され、ゲートが前記電圧生
成手段の出力端に接続され、ソースが内部電源電圧を供
給する内部電源線に接続されたＮＭＯＳと、からなるこ
とを特徴とする。

【００８４】請求項１１記載の半導体集積回路は、電圧
生成手段が昇圧回路と電圧リミッタとから構成されるこ
とを特徴とする。

【００８５】また、請求項１２記載の半導体集積回路
は、電圧生成手段が昇圧回路の出力端と前記電圧リミッ
タの入力端との間に接続された抵抗（図１４のＲ₁₀に対
応する）を備えることを特徴とする。

【００８６】請求項１３記載の半導体集積回路は、電圧
生成手段が図１９に対応し、一方の入力端に基準電圧が
入力された差動増幅回路からなる比較器と、ソースが外
部電源電圧を供給する外部電源線に接続され、ゲートが
前記比較器の出力端に接続されドレインを出力端とする
ＰＭＯＳ（Ｍ₃₉）と、前記電圧を抵抗分割して前記比較
器の他方の入力端に入力する抵抗分割回路と、からなる
ことを特徴とする。

【００８７】請求項１４記載の半導体集積回路は、図１
５に対応する昇圧回路の出力端、すなわち、前記電圧生
成手段の出力端と、外部電源電圧を供給する外部電源線
との間に、前記外部電源電圧から前記出力端の方向にの
み電流が流れる整流素子（例えばＭ₂₆）が挿入されるこ
とを特徴とする。

【００８８】請求項１５記載の半導体集積回路は、図１
４に含まれる電圧生成手段の出力端に出力電圧の安定化
容量Ｃ_DDH が接続され、その安定化容量の値が前記前記
ＮＭＯＳ（Ｍ₁₀）のゲート容量の値よりも小さいことを
特徴とする。

【００８９】請求項１６記載の半導体集積回路は、図１
３、図２０、図２１、図２２と関連記載事項に対応し、
外部電源電圧投入時において内部電源電圧が設定値より
も小さい所定の電圧に達するまでの間、ソースが外部電
源電圧を供給する外部電源線に接続され、ドレインが内
部電源電圧を供給する内部電源線に接続されたＰＭＯＳ
（Ｍ41）をオン状態に保つことにより、前記内部電源線
の充電を加速する手段を有することを特徴とする。

【００９０】請求項１７記載の半導体集積回路は、チッ
プ上でチップの外部から供給される外部電源電圧から内
部電源電圧を発生する降圧回路と、チップ上で前記外部
電源電圧から昇圧電圧を発生させる昇圧回路とを備え、
チップの周辺回路ブロックの少なくとも一部に内部電源
電圧を供給し、昇圧回路に外部電源電圧を供給すること
を特徴とする。

【００９１】請求項１８記載の半導体集積回路は、図２
３、図２４のレイアウトに対応し、チップ上でチップの
外部から供給される外部電源電圧から内部電源電圧を発
生する降圧回路を備え、チップ上で外部電源電圧を供給
する外部電源線と内部電源電圧を供給する内部電源線と
をほぼ平行に配置し、外部電源線の下層に前記降圧回路
を配置することにより、降圧回路で発生した内部電源電
圧が降圧回路に隣接する周辺回路ブロックに供給される
ことを特徴とする。

【００９２】請求項１９記載の半導体集積回路は、図２
４と関連記載事項に対応し、チップ上でチップの外部か
ら供給される外部電源電圧から内部電源電圧を発生する
降圧回路と、チップ上で外部電源電圧を供給する外部電
源線と内部電源電圧を供給する内部電源線とを備え、外
部電源線の下層に降圧回路を配置し、外部電源線の引き
出し部と内部電源線とを重ねて配置することにより、隣
接する周辺回路ブロックに外部電源電圧と内部電源電圧
とを供給することを特徴とする。

【００９３】請求項２０記載の半導体集積回路は、図２
３、図２４に対応し、チップ上でチップの外部から供給
される外部電源電圧から内部電源電圧を発生する降圧回
路を備え、外部電源電圧を供給する外部電源線と、その
下層に形成された降圧回路とは、それぞれチップ上にお
いて１方向に延在する領域内に形成され、降圧回路から
内部電源電圧が供給される周辺回路は、１方向に延在す
る領域の両側にそれぞれ対称的に配置された少なくとも
２個の周辺回路ブロックからなり、かつ、内部電源電圧
が供給される少なくとも２個の周辺回路ブロックと、内
部電源電圧を供給する内部電源線とが、それぞれ前記１
方向に延在する領域に隣接するように配置され、内部電
源電圧が内部電源線を介して少なくとも２個の周辺回路
ブロックに供給されることを特徴とする。

【００９４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る電源電圧検知回路の構成を示す図であ
る。本第１の実施の形態の電源電圧検知回路は、電源電
圧レベルが一時的に低下した場合に、電源電圧検知回路
がこれを検知してラッチをリセットすることがないよう
に、電源電圧の上昇時と下降時とにおいて、それぞれ異
なる検知レベルを備えている。

【００９５】このような性能を満足する電源電圧検知回
路は幾通りかの方法で実現することができる。この内も
っとも簡便な方法を図１に示す。図１の電源電圧検知回
路は、一方の端子が電源に接続され、他方の端子がダイ
オード接続のＮＭＯＳ（Ｍ₁）のドレインに接続された
直列抵抗Ｒ₁ 、Ｒ₂ と、ソースが電源に接続され、ドレ
インを出力端とするＰＭＯＳ（Ｍ₂ ）と、前記ドレイン
と接地との間に接続された抵抗Ｒ₃ と、前記ドレインと
接地との間に並列に接続された安定化容量Ｃ₁と、から
なる電源電圧検知部１と、シュミットトリガ回路２から
構成される。

【００９６】なお、図１の電源電圧検知回路において、
ＮＭＯＳ（Ｍ₁ ）のソースは接地され、直列抵抗Ｒ₁ 、
Ｒ₂ の中間端子とＰＭＯＳ（Ｍ₂ ）のゲートとを結ぶノ
ードＮ１と、ＰＭＯＳ（Ｍ₂ ）のドレインとシュミット
トリガ回路２の入力とを結ぶノードＮ２とを備えてい
る。シュミットトリガ回路の出力端からパワーオン信号
Ｖ_pwonが出力される。

【００９７】図１の電源電圧検知部１の回路構成は安定
化容量Ｃ₁ 、インバータＩ₅ 、Ｉ₆を除き図２７の電源
電圧検知回路と同様であるため、電源電圧検出部の回路
動作の詳細な説明を省略する。図２（ａ）にシュミット
トリガ回路への入出力ＩＮとＯＵＴが、図２（ｂ）にシ
ュミットトリガ回路の入出力特性が示されている。

【００９８】先にのべたように、電源電圧ＶがＶ_pwonよ
り高いか低いかに応じて、ノ一ドＮ２が“Ｈ”又は
“Ｌ”となる。このノ一ドＮ２の電圧が図２（ｂ）に示
すようなヒステリシス型の入出力特性を有するシュミッ
トトリガ回路に入力されるため、電源電圧Ｖの上昇時に
は、Ｖ_pwonのレベルで（図２（ｂ）のＶ_b ）パワーオン
信号が発生するが、電源電圧Ｖの降下時にはシュミット
トリガ回路の検知レベルが低くなっているため（図２
（ｂ）のＶ_a ）、電源電圧ＶがＶ_pwonまで低下しても信
号が発生しない。

【００９９】なお、電源電圧Ｖの降下時において、電源
電圧ＶがＶ_pwonよりも下がってＰＭＯＳ（Ｍ₂ ）がオフ
状態となり、引き続きノ一ドＮ２の電圧が極めて急速に
Ｖ_aまで低下すれば、シュミットトリガ回路２が検知信
号を発生してしまい、検知レベルを変えたことにならな
い。これを回避するため、ノ一ドＮ２に十分大きな容量
Ｃ₁ を接続すれば、Ｃ₁ ×Ｒ₃ の遅延時間のためノ一ド
Ｎ２の電圧が維持され、ノードＮ２の電圧が下がる前に
電源電圧が落ちるので、シュミットトリガ回路２が検知
信号を発生することはない。

【０１００】次に図３、図４に基づき本発明の第２の実
施の形態に係る電源電圧検知回路について説明する。前
記第１の実施の形態では、電源電圧の降下時には実質的
に信号が発生しないようにした電源電圧検知回路につい
てのべたが、図３に示す第２の実施の形態では、電源電
圧の立上がりと立下がりで共に信号を発生し、かつ立上
がり時の検知レベルを立下がり時の検出レベルよりも高
くした電源電圧検知回路について説明する。

【０１０１】図３に示す電源電圧検知回路は、それぞれ
図１における電源電圧検知部と同様の回路構成を有し、
ＮＭＯＳ（Ｍ₁ ）、ＰＭＯＳ（Ｍ₂ ) 、抵抗Ｒ₁ 、
Ｒ₂ 、Ｒ₃ 、ノードＮ１、Ｎ２を備えた第１の電源電圧
検知部１、及びＮＭＯＳ（Ｍ₁ ′）、ＰＭＯＳ
（Ｍ₂ ′) 、抵抗Ｒ₁ ′、Ｒ₂ ′、Ｒ₃ ′、ノードＮ
１′、Ｎ２′を備えた第２の電源電圧検知部３、並び
に、ＮＡＮＤゲートＧ₁ 、ディレイ（遅延回路）Ｄ₁ 、
インバータＩ₃ 、Ｉ₄ からなる立上がり信号検出回路
４、ＮＯＲゲートＧ₂ 、ディレイＤ₂ 、インバータＩ₇
からなる立下がり信号検出回路５、及びＮＯＲゲートＧ
₃ 、Ｇ₄ からなるフリップフロップ６から構成される。

【０１０２】なお、第１の電源電圧検知部１と立下がり
信号検出回路５とはインバータＩ₅、Ｉ₆ を介して接続
され、立下がり信号検出回路５は出力部となるノードＮ
３を備えている。また第２の電源電圧検知部３と立上が
り信号検出回路４とはインバータＩ₁ 、Ｉ₂ を介して接
続され、立上がり信号検出回路４は出力部となるノード
Ｎ３′を備えている。

【０１０３】先に説明したように、図３における第１の
電源電圧検知部１は、電源電圧が、 Ｖ₁ ＝Ｖ_tn＋（Ｒ₁ ＋Ｒ₂ ）×｜Ｖ_tp｜／Ｒ₁ …（４） で与えられるＶ₁ より高くなれば、ノ一ドＮ２の電位が
“Ｈ”になる回路である。ここでＶ_tn、Ｖ_tpはそれぞれ
ＮＭＯＳ（Ｍ₁ ）、ＰＭＯＳ（Ｍ₂ ）のしきい値電圧で
ある。

【０１０４】同様に、第２の電源電圧検知部３は、電源
電圧が、 Ｖ₂ ＝Ｖ_tn＋（Ｒ₁ ′＋Ｒ₂ ′）×｜Ｖ_tp｜／Ｒ₂ ′ …（５） で与えられるＶ₂ より高くなれば、ノ一ドＮ２′の電位
が“Ｈ”になる回路である。抵抗Ｒ₁ 、Ｒ₂ 、及び、Ｒ
₁ ′、Ｒ₂ ′の値はＶ₂ ＞Ｖ₁ となるよう設定される。

【０１０５】図４のタイミングダイアグラムを用いて、
図３に示す電源電圧検知回路の動作を説明する。

【０１０６】図４の最上段に電源電圧Ｖの時間依存性を
示す。電源電圧Ｖの立上がり領域においてＶがＶ₁ より
高くなれば、第２段に示すように、第１の電源電圧検知
部１におけるノードＮ２の電圧Ｖ_N2が“Ｈ”となる。Ｖ
がＶ₂ より高くなれば、第３段に示すように、第２の電
源電圧検知部３におけるノードＮ２′の電圧Ｖ_N2′が
“Ｈ”となる。

【０１０７】Ｖ_N2は、インバータＩ₅ 、Ｉ₆ を介して立
下がり信号検出回路５に転送され、ＮＯＲゲートＧ₂ の
一方の端子に入力される。またＶ_N2はインバータＩ₇ と
ディレイＤ₂ で分岐され、ＮＯＲゲートＧ₂ の他方の端
子に入力される。従って、ＮＯＲゲートＧ₂ の２入力の
いずれかが“Ｈ”となり、第４段に示すように、立下が
り信号検出回路５の出力部におけるノードＮ₃ の電圧Ｖ
_N3にはＶ_N2の立上がりが検出されず、“Ｌ”状態が維持
される。

【０１０８】一方、Ｖ_N2′は、インバータＩ₁ 、Ｉ₂ を
介して立上がり信号検出回路４に転送され、ＮＡＮＤゲ
ートＧ₁ の一方の端子に入力される。またＶ_N2′はイン
バータＩ₃ とディレイＤ₁ で分岐され、ＮＡＮＤゲート
Ｇ₁ の他方の端子に入力される。従って、ＮＡＮＤゲー
トＧ₁ の２入力はディレイＤ₁ の遅延時間の間だけ共に
“Ｈ”となり、第５段に示すように、立上がり信号検出
回路４の出力部におけるノードＮ₃ ′の電圧Ｖ_N3′は、
Ｖ＝Ｖ₂ に対応する時点で、前記遅延時間に等しいパル
ス幅の立上がり信号検出パルスが発生する。

【０１０９】次に、電源電圧Ｖの立下がり領域において
ＶがＶ₂ より低くなれば、第３段に示すように、第２の
電源電圧検知部３におけるノードＮ２′の電圧Ｖ_N2′が
“Ｈ”から“Ｌ”に反転する。ＶがＶ₁ より低くなれ
ば、第２段に示すように、第１の電源電圧検知部１にお
けるノードＮ２の電圧Ｖ_N2が“Ｈ”から“Ｌ”に反転す
る。

【０１１０】Ｖ_N2′は、インバータＩ₁ 、Ｉ₂ を介して
立上がり信号検出回路４に転送され、ＮＡＮＤゲートＧ
₁ の一方の端子に入力される。またＶ_N2′はインバータ
Ｉ₃とディレイＤ₁ で分岐され、ＮＡＮＤゲートＧ₁ の
他方の端子に入力される。従って、ＮＡＮＤゲートＧ₂
の２入力のいずれかが“Ｈ”、又は共に“Ｌ”となり、
第５段に示すように、立上がり信号検出回路４の出力部
におけるノードＮ₃ ′の電圧Ｖ_N3′にはＶ_N2′の立下が
りが検出されず、“Ｌ”状態が維持される。

【０１１１】一方、Ｖ_N2は、インバータＩ₅ 、Ｉ₆ を介
して立下がり信号検出回路５に転送され、ＮＯＲゲート
Ｇ₂ の一方の端子に入力される。またＶ_N2はインバータ
Ｉ₇とディレイＤ₂ で分岐され、ＮＯＲゲートＧ₂ の他
方の端子に入力される。従って、ＮＯＲゲートＧ₂ の２
入力はディレイＤ₂ の遅延時間の間だけ共に“Ｌ”とな
り、第４段に示すように、立下がり信号検出回路５の出
力部におけるノードＮ₃ の電圧Ｖ_N3は、Ｖ＝Ｖ₁ に対応
する時点で、前記遅延時間に等しいパルス幅の立下がり
信号検出パルスが発生する。

【０１１２】このようにして、立上がり信号検出回路
４、及び、立下がり信号検出回路５により、電源電圧Ｖ
が上昇してＶ₂ より高くなった時、及び、電源電圧Ｖが
下降してＶ₁ より低くなった時に図４に示すような立上
がり、及び、立下がり信号検出パルスが発生する。

【０１１３】これらのパルスをフリップフロップ６に入
力すれば、図４の最終段に示すように、図３の電源電圧
検知回路は、電源電圧ＶがＶ₂ を越えてからＶ₁ より下
がるまでの間“Ｈ”となるパワーオン信号Ｖ_pwonを出力
することになる。

【０１１４】本第２の実施の形態の電源電圧検知回路
は、式（４）、式（５）及び図３の右上に示すように、
抵抗Ｒ₁ 、Ｒ₂ 、Ｒ₁ ′、Ｒ₂ ′の値を変えることによ
り、立上がり、立下がり時の検知レベルが、Ｖ₂ ＞Ｖ₁
の範囲で自由に変えられる利点がある。

【０１１５】次に、図５、図６に基づき、本発明の第３
の実施の形態に係る電源電圧検知回路について説明す
る。第３の実施の形態は第２の実施の形態の変形例であ
り、機能的には前記第２の実施の形態と同様に、電源電
圧の立上がりと立下がりで共に信号を発生し、かつ、立
上がり時の検知レベルを立下がり時の検知レベルよりも
高くした電源電圧検知回路である。

【０１１６】図５に示すように、第３の実施の形態の電
源電圧検知回路は、第２の実施の形態に比べて、立上が
り信号検出回路４、及び、立下がり信号検出回路５が省
略され、電源電圧検知部１の出力部にインバータＩ₈ が
追加された点が異なる。従ってフリップフロップ６の入
力にはＶ_N2′と、インバータＩ₈ により反転されたＶ_N2
（バー）とが入力される。

【０１１７】図６は、第３の実施の形態における電源電
圧検知回路の動作を示すタイミングダイアグラムであ
る。図５の回路構成を用いれば電源電圧の立上がりと立
下がりに対して、図４と全く同様なパワーオン信号Ｖ
_pwonを出力することができる。

【０１１８】また、図５の右上に示すように、抵抗
Ｒ₁ 、Ｒ₂ 、Ｒ₁ ′、Ｒ₂ ′の値を変えることにより、
立上がり、立下がり時の検知レベルが、Ｖ₂ ＞Ｖ₁ の範
囲で自由に変えられる利点がある。なお、各部の動作に
ついては第２の実施の形態と同様であるため説明を省略
する。

【０１１９】第３の実施の形態の電源電圧検知回路は第
２の実施の形態で説明した立上がり、及び、立下がり信
号検出回路が省略されているので回路構成が簡単である
が、動作の確実性の点では、第２の実施の形態の方が優
れている。

【０１２０】次に、図７、図８に基づき、本発明の第４
の実施の形態に係る電源電圧検知回路について説明す
る。第４の実施の形態は、第２の実施の形態の変形例で
あり、電源電圧の立上がりと立下がりで共に信号を発生
し、かつ、第２の実施の形態と異なり、立下がり時の検
知レベルを立上がり時の検知レベルよりも高くした電源
電圧検知回路である。

【０１２１】第４の実施の形態の電源電圧検知回路は、
第２の実施の形態に比べて、電源電圧がＶ₁ より高くな
ればノ一ドＮ２の電位が“Ｈ”になる第１の電源電圧検
知部１と、立上がり信号検出回路４とが、２段のインバ
ータＩ₅ 、Ｉ₆ を介して接続され、また、電源電圧がＶ
₂ （Ｖ₂ ＞Ｖ₁ ）より高くなればノ一ドＮ２′の電位が
“Ｈ”になる第２の電源電圧検知部３と、立下がり信号
検出回路５とが、２段のインバータＩ₁ 、Ｉ₂ を介して
接続される点が異なる。

【０１２２】図８は、第４の実施の形態における電源電
圧検知回路の動作を示すタイミングダイアグラムであ
る。検知レベル（Ｖ₁ ）が低い第１の電源電圧検知部１
が、立上がり信号検出回路４に接続されるので、Ｖ＝Ｖ
₁ に対応する時点で第４段のＶ_N3に立上がり信号検出パ
ルスが発生し、検知レベル（Ｖ₂ ）が高い第２の電源電
圧検知部３が、立下がり信号検出回路５に接続されるの
で、Ｖ＝Ｖ₂ （Ｖ₂ ＞Ｖ₁ ）に対応する時点で第５段の
Ｖ_N3′に立下がり信号検出パルスが発生する。

【０１２３】従って、図８の最下段に示すように、パワ
ーオン信号Ｖ_pwonは、電源電圧がＶ₁ を越えてからＶ₂
より下がるまでの間“Ｈ”レベルを出力する。また、図
７の右上に示すように、抵抗Ｒ₁ 、Ｒ₂ 、Ｒ₁ ′、
Ｒ₂ ′の値を変えることにより、立上がり、立下がり時
の検知レベルが、Ｖ₂ ＞Ｖ₁ の範囲で自由に変えられる
利点がある。なお、各部の動作については、第２の実施
の形態と同様であるから説明を省略する。

【０１２４】このようにして、前記第２、第３の実施の
形態とは逆に、立上がり時の検知レベルが立下がり時の
検知レベルよりも低いパワーオン回路を構成することが
できる。このような電源電圧検知回路は、例えば、次の
ような場合に有効である。

【０１２５】電源電圧の立上がり時において、電源電圧
検知回路の検知レベルがある程度低く設定されていて
も、検出信号が受け手の回路に到達する時点では、電源
電圧はさらに上昇しているため、回路が誤動作する可能
性は低い。

【０１２６】しかし、電源の立下がり時においては、検
出信号が受け手の回路に到達した時点で電源電圧がより
低くなるので、電源電圧が急速に降下する場合には、ロ
ジック回路が動作しないという状況が起こり得る。

【０１２７】前述したように、電源電圧の降下を検知し
て所定のリカバリー動作を行う必要がある場合には、ロ
ジック回路が動作しないという不良が生じ得る。このと
き、本第４の実施の形態の電源電圧検知回路を使用し
て、電源電圧の降下に対して早目に検知するようにして
おけば、電源電圧降下時のリカバリー動作を確実に行う
ことができる。

【０１２８】前記第１乃至第４の実施の形態において
は、電源電圧の立上がり、立下がりに際してパワーオン
信号を出力する電源電圧検知方式について説明したが、
これらの実施の形態の組み合わせ、または、これらの実
施の形態と従来例との組み合わせにより、多電源方式の
半導体集積回路に対し、各電源電圧ごとに別個の電源電
圧検知回路を設ける使い方をすることができる。

【０１２９】降圧回路を用いた半導体集積回路について
いえば、従来は、外部電源電圧Ｖ_{ex t} と内部電源電圧Ｖ
_int に対して検知レベルが同一であって、電源電圧の立
上がり、立下がりに対しても同一の検知レベルを有し、
かつ、回路構成が同一な電源電圧検知回路が使用されて
きたが、本発明によれば、これを次のような各種の組み
合わせに変更することができる。

【０１３０】（イ）外部電源電圧Ｖ_ext に対しては、第
４の実施の形態の電源電圧検知回路を使用し、内部電源
電圧Ｖ_int に対しては、第２の実施の形態の電源電圧検
知回路を使用する。このようにすれば、外部電源電圧の
降下を早目に検知することができる。

【０１３１】（ロ）外部電源電圧Ｖ_ext に対しては、電
源電圧の立上がり、立下がりに際して検知レベルが同一
な従来の電源電圧検知回路を使用し、内部電源電圧Ｖ
_int に対しては第２の実施の形態の電源電圧検知回路を
使用する。このようにすれば、電源電圧が一時的に低下
したときに、パワーオン信号が発生してラッチをリセッ
トする問題を回避することができる。

【０１３２】（ハ）外部電源電圧Ｖ_ext 及び内部電源電
圧Ｖ_int に対し共に電源電圧の立上がり、立下がりに際
して検知レベルが同一な従来型の電源電圧検知回路を用
いるが、検知レベルはＶ_ext 及びＶ_int で異なる値に設
定する。このようにすれば、Ｖ_int の電源電圧変動に対
する検出感度を高めることができる。

【０１３３】このように数種類の電源電圧検知回路を組
み合わせて使用することにより、各電源電圧の特質を反
映した融通性のあるパワーオン・シーケンスを構成する
ことができる。

【０１３４】次に、図９に基づき本発明の第５の実施の
形態に係る電源電圧検知回路について説明する。第５の
実施の形態の電源電圧検知回路は、外部電源電圧Ｖ_ext
と、降圧回路によりＶ_ext を降圧して内部回路に印加す
る内部電源電圧Ｖ_int とを有する半導体集積回路におい
て、少なくともＶ_int の電源電圧検知回路を備え、前記
Ｖ_int が上昇して所定の第１の電圧以上となるときに第
１の検知信号を出力し、前記Ｖ_int が下降して第１の電
圧よりも低い第２の電圧以下となるときに第２の検知信
号を出力する。

【０１３５】このような特性のＶ_int の電源電圧検知回
路は、第１、第２の実施の形態の電源電圧検知回路をＶ
_int に対して適用することにより得られる。すなわち、
図１、図３に示す第１、第２の実施の形態の電源電圧検
知回路において、電源電圧をＶ_int とすればよい。

【０１３６】多電源方式の半導体集積回路に関する以下
の実施の形態を示す図において、外部電源電圧Ｖ
_ext と、内部電源電圧Ｖ_int を区別する必要があるの
で、Ｖ_ext 用の電源端子を黒丸で、Ｖ_int 用の電源端子
を白丸で表示する。第１乃至第４の実施の形態の説明に
用いた図１、図３、図５、図７においては、電源端子を
黒丸で示しているが、これらは必ずしもＶ_ext に限定さ
れるものではなく、これらの実施の形態を内部電源に適
用する場合には、Ｖ_int を表す白丸とすればよい。

【０１３７】本第５の実施の形態において、特にＶ_int
用の電源電圧検知回路として、電源電圧検知部とシュミ
ットトリガ回路とを接続した第１の実施の形態と同様の
電源電圧検知回路を用いる場合を例として説明する。

【０１３８】図９に第５の実施の形態において使用した
シュミットトリガ回路の回路構成の詳細を示す。第５の
実施の形態のＶ_int 用の電源電圧検知回路は、図９に示
すＣＭＯＳインバータで構成されるシュミットトリガ回
路と、図１に示す電源電圧検知部１とを接続することに
より構成される。このとき、両者の電源端子には外部電
源電圧Ｖ_ext をチップ上の降圧回路で降圧した内部電源
電圧Ｖ_int が接続される。

【０１３９】図９に示すシュミットトリガ回路は、ＮＭ
ＯＳ（Ｍ₃ ）とＰＭＯＳ（Ｍ₄ ）からなるＣＭＯＳイン
バータＩ₉ と、ＮＭＯＳ（Ｍ₅ ）とＰＭＯＳ（Ｍ₆ ）か
らなるＣＭＯＳインバータＩ₁₀と、ＮＭＯＳ（Ｍ₇ 、Ｍ
₈ ）からなりこれらのゲートにＩ₁₀の出力電圧を供給し
てＩ₁₀の出力をＩ₁₀の入力にフィードバックするフィー
ドバック回路とから構成される。なお、Ｃ₂ は先に説明
した図１のＣ１の役割を補強する容量、Ｎ２は図１に示
す電源電圧検知部の出力部のノードＮ２に対応し、Ｎ
３、Ｎ４はシュミットトリガ回路の内部と出力部のノー
ドを示す。

【０１４０】先に式（１）、式（２）を用いて説明した
ように、内部電源電圧Ｖ_int が上昇してＶ_pwonよりも高
くなれば、ノードＮ２が“Ｌ”から“Ｈ”に変化する。
すなわち、図９に示すシュミットトリガ回路の入力ＩＮ
が“Ｌ”から“Ｈ”に変化するため、初段ＣＭＯＳイン
バータＩ₉ の出力Ｎ３は“Ｈ”から“Ｌ”に変化する。
従って次段ＣＭＯＳインバータＩ₁₀の出力Ｎ４は“Ｈ”
状態となりパワーオン信号を発生する。

【０１４１】Ｎ４の“Ｈ”状態はＮＭＯＳＭ₇ 、Ｍ₈ の
ゲートにフィードバックされ、ＮＭＯＳＭ₇ 、Ｍ₈ をオ
ン状態とするため、前記Ｎ３は接地されＮ３の“Ｌ”、
すなわちシュミットトリガ回路の出力ＯＵＴは“Ｈ”に
保持される。

【０１４２】次にＶ_int が下降してＶ_pwonより低くなれ
ば、ノードＮ２が“Ｈ”から“Ｌ”に変化する。従って
初段インバータのＮＭＯＳ（Ｍ₃ ）がオフ、ＰＭＯＳ
（Ｍ₄）がオンとなり、Ｎ３はＰＭＯＳ（Ｍ₄ ）を介し
てＶ_int に接続されるが、一方Ｎ３はＮＭＯＳ（Ｍ₇ 、
Ｍ₈ ）により接地されているので、Ｎ３の“Ｌ”状態が
保持され、Ｖ_int の下降時にはＶ_pwonにおいてパワーオ
ン信号は発生しない。さらにＶ_int が十分下降しＮＭＯ
Ｓ（Ｍ₇ 、Ｍ₈ ）からなるフィードバック回路の保持機
能が低下すれば、Ｎ３は“Ｈ”に復帰し、従ってシュミ
ットトリガ回路の出力ＯＵＴは“Ｌ”に復帰する。な
お、ここで説明したシュミットトリガ回路の入出力特性
は、図２（ｂ）とは論理を反転したものになっている
が、上記したようなヒステリシス特性があれば使用上の
問題はない。

【０１４３】また、第５の実施の形態の電源電圧検知回
路において、シュミットトリガ回路のヒステリシス特性
を用いることにより、内部電源電圧の上昇時と下降時で
検知レベルを変えることができるが、例えば電源電圧検
知回路の出力部に２入力ＡＮＤゲートを接続し、図１の
電源電圧検知部１の出力と、第５の実施の形態の電源電
圧検知回路の出力とのＡＮＤをとれば、内部電源電圧Ｖ
_int の下降時には両者の出力が一致しないので、Ｖ_int
の下降時にはパワーオン信号を全く発生しないようにす
ることができる。

【０１４４】このように、Ｖ_int の降下時にパワーオン
信号を出さないようにしたのは、例えば半導体メモリの
センス時において、内部電源電圧Ｖ_int （内部回路のＶ
_DD電圧に相当する）が一時的に２Ｖ以下まで降下し得る
ので、不用意にパワーオン信号が生成されないようにす
るためである。

【０１４５】次に図１０、図１１に基づき、本発明の第
６の実施の形態に係る降圧回路について説明する。第６
の実施の形態はスタンバイ用とアクティブ用の降圧回路
を備える多電源方式の半導体集積回路において、スタン
バイ状態からアクティブ状態に移った直後における内部
電源電圧Ｖ_int の一時的降下を抑制する降圧回路であ
る。内部電源電圧Ｖ_int の一時的降下を回避するために
は、スタンバイ時における内部電源電圧Ｖ_stbyを、アク
ティブ時の内部電源電圧Ｖ_int よりも高く設定しておけ
ばよい。

【０１４６】図１０は、このような降圧回路のブロック
構成を示す図である。図１０の降圧回路は、アクティブ
用降圧回路イネーブル信号生成部７と、設定電位切替手
段８と、スタンバイ用降圧回路９と、アクティブ用降圧
回路１０と、内部回路１１と、内部回路１１の電源線に
接続された安定化容量Ｃ₃ から構成される。

【０１４７】スタンバイ降圧回路９とアクティブ用降圧
回路１０には、外部電源電圧Ｖ_extを供給し、内部回路
１１には半導体集積回路のアクティブ時にＶ_ext を一定
の比率で降圧した内部電源電圧Ｖ_int を供給し、スタン
バイ時にはＶ_ext を他の比率で降圧したＶ_stbyを供給
し、かつ、Ｖ_stby＞Ｖ_int となるようにする。なお、図
１０にはアクティブ時において内部回路１１にＶ_int が
印加される状況が示されている。スタンバイ時にはＶ
_int が前記Ｖ_stbyに切り替えられる。

【０１４８】すなわち、アクティブ用降圧回路イネーブ
ル信号生成部７から出力されたイネーブル信号は、スタ
ンバイ用降圧回路９の設定電位切替手段８、及び、アク
ティブ用降圧回路１０に並列に入力される。スタンバイ
用降圧回路９は、この設定電位切替手段８の出力を受
け、半導体集積回路がスタンバイ時にあるときには、内
部電源電圧をスタンバイ時における電源電圧Ｖ_stby、ア
クティブ時にあるときにはアクティブ時における電源電
圧Ｖ_int にする。

【０１４９】また、図１１に示すように設定電位切替手
段８の入力部にディレイＤ₃ を挿入し、アクティブ用降
圧回路１０が動作状態になるまではスタンバイ用降圧回
路９がスタンバイ時における電源電圧Ｖ_stbyを保ち続け
るようにしてもよい。

【０１５０】次に、上記のように内部回路の電源線に安
定化容量Ｃ₃ を接続し、スタンバイ時における電源電圧
Ｖ_stbyをアクティブ時における電源電圧Ｖ_int よりも高
くすれば、スタンバイからアクティブに移る際の内部電
源電圧Ｖ_int の一時的降下が回避される理由について説
明する。

【０１５１】安定化容量Ｃ₃ のキャパシタンスをＣ、ア
クティブ用降圧回路の立上がり時間をｔ_act 、アクティ
ブ用降圧回路が動作状態になるまでに、Ｃ₃ から内部回
路の電源線に供給される平均電流をＩ_avとすれば、アク
ティブ用降圧回路が動作状態になるまでの間、平均して Ｉ_av＝Ｃ×（Ｖ_stby−Ｖ_int ）／ｔ_act …（６） の電流が内部回路の電源線に供給されることになる。こ
のＩ_avの値が、アクティブ用降圧回路が動作状態になる
までに、内部回路で消費される電流の平均値Ｉ_{in t} より
も大きくなるようにＶ_stbyを設定すれば、内部電源電圧
Ｖ_int の一時的降下を回避することができる。

【０１５２】例えばＣ＝１０ｎＦ、ｔ_act ＝２００ｎｓ
ｅｃ、Ｖ_int ＝２．５Ｖ、Ｉ_int ＝８ｍＡの場合には、
Ｖ_stby＝２．７Ｖに設定すればＩ_av＝１０ｍＡとなり、
Ｉ_av＞Ｉ_int とすることができる。

【０１５３】なお、内部電源電圧をＶ_stbyまで高くすれ
ば、内部回路を構成するＭＯＳトランジスタのホットエ
レクトロン耐性の点から、一見好ましくないと思われる
が、ホットエレクトロン効果は電源電圧が高く、かつ、
ＭＯＳトランジスタに電流が流れる場合に発生する現象
であるため、スタンバイ時のように内部回路に電流を流
さない場合にはホットエレクトロン耐性の問題は生じな
い。

【０１５４】図１０のブロック構成を実現するための回
路構成の概要を図１２に示す。図１０の各ブロックの参
照番号に対応して図１２の回路ブロックにそれぞれ参照
番号が付されている。

【０１５５】図１２の降圧回路における各回路ブロック
は、インバータＩ₁₁とＮＭＯＳ（Ｍ₁₁）からなる設定電
位切替手段８、ＰＭＯＳ（Ｍ₉ ）と差動増幅型の比較器
と抵抗Ｒ₄ 、Ｒ₅ 、Ｒ₆ を直列接続した抵抗回路から構
成されるＰＭＯＳ型のスタンバイ用降圧回路９、及び、
電圧リミッタ１３と昇圧回路１４からなる電圧生成手段
１２と降圧用ＮＭＯＳ（Ｍ₁₀）とから構成されるＮＭＯ
Ｓ型のアクティブ用降圧回路１０を備えている。

【０１５６】このほか図１２の降圧回路は、図１０と同
様に、アクティブ用降圧回路イネーブ信号生成部７と安
定化容量Ｃ₃ と内部回路１１とを備えている。なお、図
１２において、スタンバイ用、及びアクティブ用降圧回
路９、１０への外部電源電圧Ｖ_ext の接続方法は図２
９、図３０のＰＭＯＳ型、ＮＭＯＳ型降圧回路と同様で
ある。

【０１５７】次に図１２を用いて第６の実施の形態にお
ける降圧回路の動作を説明する。半導体集積回路がアク
ティブ状態にある時、設定電位切替手段８のインバータ
Ｉ₁₁にはイネーブル信号“Ｈ”が入力されるので、ＮＭ
ＯＳ（Ｍ₁₁）のゲートが“Ｌ”、従ってＮＭＯＳ
（Ｍ₁₁）はオフ状態となり、スタンバイ用降圧回路９に
おいて抵抗分割回路は抵抗Ｒ₆ を通じて一端が接地され
る。

【０１５８】スタンバイ用降圧回路９において、Ｒ₄ と
Ｒ₅ との接続点の電圧は、参照電圧Ｖ_ref を入力した比
較器の他方の入力端にフィードバックされ、前記比較器
の出力端はソースがＶ_ext に接続されたＰＭＯＳ
（Ｍ₉ ）のゲートに接続されるので、このフィードバッ
ク回路の作用として前記接続点の電圧はＶ_ref に等しく
なる。従って、アクティブ時においてＰＭＯＳ（Ｍ₉ ）
のドレインから出力される内部電源電圧Ｖ_int は、Ｖ
_ref とＲ₄ 、Ｒ₅ 、Ｒ₆ とを用いて、図１２の下部に示
す式で与えられる。

【０１５９】一方、半導体集積回路がスタンバイ状態に
ある時、設定電位切替手段８のインバータＩ₁₁にはイネ
ーブル信号の“Ｌ”が入力されるので、ＮＭＯＳ
（Ｍ₁₁）のゲートが“Ｈ”、従ってＮＭＯＳ（Ｍ₁₁）は
オン状態となり、スタンバイ用降圧回路９において抵抗
分割回路は、抵抗Ｒ₅ 、Ｒ₆ の中間端子がＮＭＯＳ（Ｍ
₁₁）を通じて接地される。従ってスタンバイ時における
内部電源電圧Ｖ_stbyはＶ_refとＲ₄ 、Ｒ₅ とを用いて、
図１２の下部に示す式で与えられる。

【０１６０】このようにして半導体集積回路のアクティ
ブ時とスタンバイ時に応じて、内部回路の電源電圧をＶ
_int からＶ_stby（＞Ｖ_int ）に切り替えることができ
る。なお、図１２にはアクティブ時において内部回路１
１に内部電源が印加される状況がＶ_int （Ｖ_DD）として
示されている。

【０１６１】またアクティブ時においては、スタンバイ
時に比べて大きな電流を内部回路１１に定常的に供給
し、Ｖ_int を維持しなければならないが、このようなア
クティブ時における電圧と電流はアクティブ用降圧回路
１０から供給される。アクティブ用降圧回路１０は、リ
ミッタ１３と昇圧回路１４からなる電圧生成手段１２を
用いて、ＮＭＯＳ（Ｍ₁₀）のゲート電圧をＶ_int ＋Ｖ_tn
（Ｖ_tnはＮＭＯＳのしきい値電圧）に保つことによりソ
ースにＶ_int （Ｖ_DD）を出力する。またＮＭＯＳ
（Ｍ₁₀）のゲート幅を大きくして、アクティブ時の供給
電流を確保している。

【０１６２】一方、スタンバイ用降圧回路９は、前述の
ように比較器を用いたものであり、Ｒ₄ 、Ｒ₅ 、Ｒ₆ か
らなる抵抗分割回路と、比較器内を流れる電流を絞るこ
とにより低電力化することができる。

【０１６３】次に、図１３及び図２０乃至図２２に基づ
き本発明の第７の実施の形態のＰＭＯＳ型スタンバイ用
降圧回路について説明する。第７の実施の形態において
は、前記図１０乃至図１２を用いて説明した降圧回路を
構成する回路ブロックの内、設定電位切替手段８を含む
ＰＭＯＳ型スタンバイ用降圧回路９の回路構成につい
て、種々の変形例や付属回路を含めて説明する。図１３
は、第７の実施の形態に係る、設定電位切替手段を含む
ＰＭＯＳ型スタンバイ用降圧回路の回路構成の一例を示
す図である。

【０１６４】図１３に示すＰＭＯＳ型スタンバイ用降圧
回路９は、ＭＯＳトランジスタＭ₁₂乃至Ｍ₁₆からなる差
動増幅回路で構成された比較器と、ドレインから内部電
源電圧Ｖ_int （Ｖ_DD）を出力するＰＭＯＳ（Ｍ₉ ) と、
ゲートがインバータＩ₁₂を介してＶ_int に接続され、オ
ン状態にあるときＲ₇ 、Ｒ₈ 、Ｒ₉ からなる抵抗分割回
路にＶ_int のフィードバック（Ｖ_int の低下を回復させ
る）作用を行わせるＰＭＯＳ（Ｍ₁₇）と、インバータＩ
₁₃、Ｉ₁₄を介して、アクティブ用降圧回路のイネーブル
信号ＡＣＴＩＶＥｎがゲートに入力される設定電位切替
手段のＰＭＯＳ（Ｍ₁₉）等から構成される。

【０１６５】比較器の一方の入力にはＢＧＲ回路（レフ
ァレンス電圧生成回路）の出力Ｖ_{BG R} が参照電圧として
入力され、他方の入力にはＲ₈ とＲ₉ の接続ノードＮ５
の電圧が入力されノードＮ５のフィードバック回路を形
成する。このフィードバック回路の性質としてＲ₈ とＲ
₉ の接続ノードＮ５の電圧はＶ_BGR となり、また、半導
体集積回路のスタンバイ時にはＡＣＴＩＶＥｎは“Ｈ”
となるので、Ｍ₁₉はオフとなり、Ｒ₇ はＭ₁₇と共に抵抗
分割回路に接続され、アクティブ時にはＡＣＴＩＶＥｎ
は“Ｌ”となるので、Ｍ₁₉はオンとなり、Ｒ₇ はＭ₁₇と
共に抵抗分割回路から開放される。

【０１６６】このようにして、図１３中に式で示されて
いるように、半導体集積回路のアクティブ時にはＶ_int
が、スタンバイ時にはＶ_stby（＞Ｖ_int ）が、内部回路
の電源電圧Ｖ_DDとして出力される。なお、図１３には、
半導体集積回路のアクティブ時において、このＰＭＯＳ
型スタンバイ用降圧回路の出力端子にＶ_int （Ｖ_DD）が
出力し、図に白丸で示す各内部電源電圧端子には前記Ｖ
_int が与えられる状況が示されている。半導体集積回路
のスタンバイ時には、これらのＶ_int は全てＶ_stbyに切
り替えられる。

【０１６７】半導体集積回路のスタンバイ時には内部回
路の電流消費がほとんどなく、また電流値が増減するこ
ともないので、図１３に示すＰＭＯＳ型スタンバイ用降
圧回路のフィードバック系の設計はさほど難しくない。
むしろ、スタンバイ時に関しては、次に説明するＮＭＯ
Ｓ型降圧回路よりもＰＭＯＳ型降圧回路の方がスタンバ
イ電流の見積もりがし易くなる。

【０１６８】図１３に示す回路では、スタンバイ電流の
低減は抵抗Ｒ₇ 、Ｒ₈ 、Ｒ₉ を大きくすることと、差動
増幅回路からなる比較器の貫通電流をＭ₁₂のゲートに供
給される定電流源回路出力電圧ＢＩＡＳＮの値を用いて
絞ることによりなされる。また、ＰＭＯＳ（Ｍ₁₇、
Ｍ₁₉）のゲートが容量Ｃ₅ 、Ｃ₇ を介して外部電源電圧
Ｖ_ext に接続されるのは、電源投入時における内部電源
電圧Ｖ_int 又はＶ_stbyの立上がり時間を短縮するためで
ある。

【０１６９】すなわち、外部電源電圧Ｖ_ext が投入され
れば、Ｖ_ext により駆動される定電流源回路およびＢＧ
Ｒ回路が動作状態となり、それらの出力であるＢＩＡＳ
ＮおよびＶ_BGR の電位が確定する。この段階ではまだ内
部電源電圧は出力されていないが、容量Ｃ₅ 、Ｃ₇ によ
りＰＭＯＳ（Ｍ₁₇、Ｍ₁₉）がオフ状態となるため、ノ一
ドＮ５の電圧は“Ｌ”となり、したがってＰＭＯＳ（Ｍ
₉ ）のゲート電圧も“Ｌ”となる。

【０１７０】このため、オン状態となったＰＭＯＳ（Ｍ
₉ ）を介して、Ｖ_ext から急速に内部回路の電源線（Ｖ
_DD）が充電される。内部電源電圧がある程度の値に達す
るとＰＭＯＳ（Ｍ₁₇、Ｍ₁₉）のゲート電圧が確定し、Ｒ
₇ 、Ｒ₈ 、Ｒ₉ の抵抗分割により内部電源電圧がＶ_int
又はＶ_stbyに調整される。このように、図１３における
容量Ｃ₅ 、Ｃ₇ は加速容量の役割を果たす。なお、Ｃ₄
は安定化容量、Ｃ₆ は位相補償用の容量である。

【０１７１】内部電源電圧の立上がりを加速するには、
前記の方法とは別に、又は前記の方法と併用して、図２
０に示すような加速手段を用いてもよい。図２０に示す
加速手段は、Ｖ_ext とＶ_int がそれぞれソース、ドレイ
ンに接続され、ゲートに内部電源パワーオン検知回路の
出力“ＬＯＷＶＤＤｎ”が接続されたＰＭＯＳにより構
成されている。

【０１７２】ＬＯＷＶＤＤｎの特性は図２１に示す通り
である。先に第５の実施の形態で説明した内部電源電圧
Ｖ_int の検知回路から発生するパワーオン信号をＬＯＷ
ＶＤＤｎとすれば、Ｖ_int が上昇して電源電圧検知部
（例えば図１の参照番号１）に設定された検知レベルＶ
₂ に達すれば、ＬＯＷＶＤＤｎは“Ｈ”となり、さらに
Ｖ_int が上昇すれば、それに応じて図９のＯＵＴ（ＬＯ
ＷＶＤＤｎの出力端）はＶ_int と共に上昇する。

【０１７３】図２０から、内部電源電圧Ｖ_int がパワー
オン検知レベルＶ₂ よりも低い間はＰＭＯＳ（Ｍ₄₁）が
オン状態を保つので、ＰＭＯＳ（Ｍ₄₁）を介して外部電
源電圧Ｖ_ext により、迅速に内部電源電圧Ｖ_int の電源
線に充電が行われる。なお、図２１において、Ｖ_int が
Ｖ₁ 以下では内部電源パワーオン回路の論理レベルが不
確定な領域があり小さな出力信号が見られるが、これは
ＰＭＯＳ（Ｍ₄₁）の動作に影響を及ぼさない。

【０１７４】第７の実施の形態のＰＭＯＳ型スタンバイ
用降圧回路の変形例として、図２２に示すＰＭＯＳ型ス
タンバイ用降圧回路を用いてもよい。図２２では、図１
３のＰＭＯＳ（Ｍ₁₇、Ｍ₁₉）の代わりにＮＭＯＳ
（Ｍ₄₂、Ｍ₄₃）が使用される。容量Ｃ₁₅、Ｃ₁₆は図１３
の容量Ｃ₅ 、Ｃ₇ と同様、内部電源電圧Ｖ_int （Ｖ_DD）
の立上がりを加速するための加速容量である。

【０１７５】また図２２において、ＮＭＯＳ（Ｍ₄₂）が
抵抗Ｒ₈ とＲ₉ との間に挿入され、かつ、Ｒ₈ が電源線
（Ｖ_DD）とＮＭＯＳ（Ｍ₄₃）の間に挿入される点が図１
３と異なるが、このときのＲ₇ 、Ｒ₈ 、Ｒ₉ の抵抗値は
それぞれ図１３と同じものを用いることができる。

【０１７６】次に図２２のレベルシフタ１６の具体的な
回路構成を図１６に示す。レベルシフタ１６はＶ_int を
電源とするインバータＩ₂₂とＶ_ext を電源とするＣＭＯ
Ｓ型のフリップフロップからなるラッチ回路である。図
２２においてレベルシフタ１６を挿入したのは、ＮＭＯ
Ｓで電圧転送する際のしきい値落ちを回避するためであ
る。

【０１７７】次に、図１４乃至図１９に基づき、本発明
の第８の実施の形態のＮＭＯＳ型アクティブ用降圧回路
について説明する。第８の実施の形態においては、前記
図１０乃至図１２を用いて説明した降圧回路を構成する
回路ブロックの内、アクティブ用降圧回路１０の回路構
成について、種々の変形例や付属回路を含めて説明す
る。図１４は、第８の実施の形態におけるＮＭＯＳ型ア
クティブ用降圧回路の回路構成の一例を示す図である。

【０１７８】図１４に示すＮＭＯＳ型アクティブ用降圧
回路は、電圧リミッタ１３と昇圧回路１４からなる電圧
生成手段と、降圧用ＮＭＯＳ（Ｍ₁₀）から構成される。
前記昇圧回路１４は、並列に接続された２個の昇圧回路
を備え、これらにはＡＣＴＩＶＥｎを受けて起動するオ
シレータ１５の出力が、ＮＯＲゲートＧ₅ とレベルシフ
タ１６を介して入力される。また、昇圧回路について
は、内部電源電圧Ｖ_int（Ｖ_DD）を供給すると昇圧動作
時に大電流が消費されて、Ｖ_int （Ｖ_DD）が不安定とな
る恐れがあるので、こうしたＶ_int （Ｖ_DD）のゆれを回
避する観点から、外部電源電圧Ｖ_ext を直接供給してい
る。なお、一方の昇圧回路への入力はインバータＩ₁₅を
介して行われる。

【０１７９】昇圧回路の出力Ｖ_DDH0は抵抗Ｒ₁₀を介して
電圧Ｖ_DDH として電圧リミッタ１３に付与され、電圧リ
ミッタ１３はこれを電圧リミッタ用参照電圧Ｖ_REF ′と
比較してフラグ信号ＦＬＧを前記ＮＯＲゲートＧ₅ の一
方の入力に転送する。

【０１８０】Ｖ_DDH は、ドレインがＶ_ext に接続された
降圧用ＮＭＯＳ（Ｍ₁₀）のゲートに入力され、降圧用Ｎ
ＭＯＳ（Ｍ₁₀）のソースからＶ_int （内部回路のＶDD）
が出力される。Ｍ₁₀のゲートに安定化容量Ｃ_DDH が接続
され、またＭ₁₀のソースにはＶ_int （Ｖ_DD）の安定化容
量Ｃ_DD（図１０乃至図１２のＣ₃ ）が接続される。な
お、電圧リミッタ１３と昇圧回路１４はＡＣＴＩＶＥｎ
により起動される。

【０１８１】半導体集積回路がアクティブになり、ＡＣ
ＴＩＶＥｎが“Ｌ”になるとオシレータ１５が動作状態
になり、その出力パルスφがレベルシフタ１６を経て昇
圧回路１４に到達する。レベルシフタ１６が挿入されて
いるのは、出力パルスφの振幅を増すことにより昇圧の
時間を短縮するためである。

【０１８２】昇圧回路１４の具体例を図１５に示す。昇
圧回路１４は、出力パルスφを受けるインバータＩ₁₆、
Ｉ₁₉と、インバータＩ₁₇、Ｉ₁₈と容量Ｃ₈ 、及び、イン
バータＩ₂₀、Ｉ₂₁と容量Ｃ₉ を介して、出力パルスφ、
φ（バー）が一端に供給されるダイオード接続されたＩ
型ＮＭＯＳ（しきい値電圧Ｖ_tIが約０．２Ｖと低いＮＭ
ＯＳ）Ｍ₂₂、Ｍ₂₄によりチャージポンプ型の昇圧回路を
構成し、Ｖ_DDH0を出力する。

【０１８３】ＡＣＴＩＶＥｎは、先に図１６を用いて説
明したレベルシフタ１６を介してデプレッション型ＮＭ
ＯＳ（Ｍ₂₀、Ｍ₂₁）のゲートに転送され、アクティブ時
に昇圧回路を起動する。

【０１８４】図１５中のダイオード接続されたＩ型ＮＭ
ＯＳ（Ｍ₂₆）は、Ｖ_ext からＶ_DDH0出力端方向に電流を
流す整流作用を有するので、Ｍ23、Ｍ25と共にスタンバ
イの間、図１４のＶ_DDH （ほぼＶ_DDH0に等しい）をＶ
_ext −Ｖ_tI（Ｖ_tIはＭ₂₆のしきい値）の電圧に保ち、ま
た、半導体集積回路がアクティブからスタンバイになっ
たときに、昇圧されたＶ_DDH の電圧を保持する役割を果
たす。

【０１８５】このため、半導体集積回路がアクティブか
らスタンバイになり、またすぐにアクティブに戻った場
合のＶ_DDH の昇圧に要する時間を節約することができ
る。なお、デプレッション型ＮＭＯＳ（Ｍ₂₀、Ｍ₂₁）
は、スタンバイの間ノードＮ６、Ｎ７をＶ_ext の電圧に
保つ役割を果たす。

【０１８６】図１７（ａ）に電圧リミッタの回路構成を
示す。図１７（ａ）に示す電圧リミッタ１３は、ドレイ
ンに図１４のＶ_DDH が付与されたダイオード接続のＮＭ
ＯＳ（Ｍ₃₂）のソースと、ゲートに信号ＡＣＴＩＶＥを
入力したＮＭＯＳ（Ｍ₃₁）のドレインとの間に接続され
た抵抗Ｒ₁₁と可変抵抗Ｒ₁₂からなる抵抗分割回路と、一
方の入力端にＶ_DDH を抵抗分割した電圧を入力し、他方
の入力端に参照電圧Ｖ_ref ′を入力した差動増幅型の比
較器と、この比較器の出力がゲートに接続されたＣＭＯ
Ｓインバータ（Ｍ₃₃、Ｍ₃₄）と、その出力が一方の入力
端に接続されたＮＯＲゲートＧ₆ から構成される。

【０１８７】可変抵抗Ｒ₁₂は、内部電源電圧の設定値を
調整する役割を果たしている。抵抗Ｒ₁₁、Ｒ₁₂の比は、
図１７のＶ_int ′の電圧が内部電源電圧Ｖ_int の設定値
となるよう設定すればよい。ＮＯＲゲートＧ₆ の出力端
からフラグ信号ＦＬＧが出力される。

【０１８８】なお、前記ＣＭＯＳインバータにはさらに
ＮＭＯＳ（Ｍ₃₅）が挿入され、そのゲートと前記ＮＯＲ
ゲートの他方の入力端に信号ＡＣＴＩＶＥとＡＣＴＩＶ
Ｅｎがそれぞれ入力される。ここで信号ＡＣＴＩＶＥ
は、図１７（ｂ）に示すように、半導体集積回路のアク
ティブ時に“Ｌ”となる信号ＡＣＴＩＶＥｎをインバー
タＩ₂₃により反転した信号である。

【０１８９】昇圧回路１４により図１４のＶ_DDH が所定
の電圧に達すれば、図１７に示す電圧リミッタが、Ｖ
_DDH を抵抗分割した電圧とＶ_ref ′とを比較してそれを
検知し、図１４に示すフラグ信号ＦＬＧを出力してＮＯ
ＲゲートＧ₅ の一方の端子に入力するため、オシレータ
１５の出力パルスφが昇圧回路１４に転送されなくな
り、Ｖ_DDH の上昇が停止する。

【０１９０】Ｖ_DDH が所定のレベルよりも下がるとフラ
グ信号ＦＬＧが“Ｌ”レベルとなり、再び昇圧が開始さ
れる。このようにして半導体集積回路がアクティブ状態
の間は、Ｖ_DDH が所定の電圧レベルに保持される。図１
４中の抵抗Ｒ₁₀は、昇圧回路１４の出力のゆれが電圧リ
ミッタ１３に直接転送されるのを防ぐフィルタの役割を
する。

【０１９１】前記Ｒ₁₀の値は１００Ω程度であり、図１
７の電圧リミッタ１３の抵抗Ｒ₁₁、Ｒ₁₂に比べ２桁程度
小さく、内部電源電圧Ｖ_int の設定値に対する影響は無
視することができる。

【０１９２】図１４において、この抵抗Ｒ₁₀を省略すれ
ば、次のような動作上の問題を生じる。すなわち、昇圧
回路１４の出力Ｖ_DDH0は、オシレータ１５のパルス信号
φにより約０．５Ｖの振幅でゆれている。このＶ_DDH0を
直接電圧リミッタ１３に入力すると、このゆれに応じて
電圧リミッタ１３のフラグ信号ＦＬＧも“Ｈ”になった
り“Ｌ”になったりする。これに応じて昇圧動作も止ま
ったり動いたりするが、このようなノイズに起因した昇
圧停止期間があれば、昇圧が完了するまでの時間が伸び
ることになる。抵抗Ｒ₁₀が存在すれば、Ｖ_DDH0のゆれを
削減して電圧リミッタ１３に伝えるので、昇圧の期間を
短縮することができる。

【０１９３】電圧リミッタ１３の比較器に用いる参照電
圧Ｖ_ref ′は、図１８に示す回路により生成される。図
１８のＶ_ref ′生成回路は、半導体集積回路の初期不良
を除去するためのバーンイン（通電加速寿命試験）時に
内部回路に通常動作より高い内部電源電圧Ｖ_int を付与
するためのＶ_ref ′と、通常動作におけるＶ_ref ′と
を、内部電源バーンインコマンド“ＥＸＶＤＤ”により
切替えることができる回路である。

【０１９４】図１８に示すＶ_ref ′生成回路は、信号Ｅ
ＸＶＤＤを入力するインバータＩ₂₄と、レベルシフタ１
６と、ＰＭＯＳ（Ｍ₃₆）とＮＭＯＳ（Ｍ₃₇）との間のＲ
₁₃、Ｒ₁₄からなる抵抗分割回路とを備え、抵抗分割回路
の中間端子を出力端子とし、この出力端子には、ゲート
にレベルシフタ１６の出力が接続されソースにＶ_refが
入力されたトランスファーゲートＮＭＯＳ（Ｍ₃₈）のド
レインが接続される。なお、前記出力端子には安定化容
量Ｃ₁₀が接続される。

【０１９５】また、ＰＭＯＳ（Ｍ₃₆）のソースにはＶ
_ext が接続され、ゲートにはレベルシフタ１６の出力が
接続され、ＮＭＯＳ（Ｍ₃₇）のゲートには信号ＥＸＶＤ
ＤがインバータＩ₂₄と並列に入力されＮＭＯＳ（Ｍ₃₇）
のソースは接地される。

【０１９６】このようにして、通常動作時に信号ＥＸＶ
ＤＤを“Ｌ”とすれば、ＰＭＯＳ（Ｍ₃₆）とＮＭＯＳ
（Ｍ₃₇）は共にオフとなり、ＮＭＯＳ（Ｍ₃₈）はオンと
なるので、図１８の下部に示すように出力Ｖ_ref ′には
Ｖ_ref （図１３のＶ_BGR をトリミングしたもの）がその
まま出力する。

【０１９７】また、バーンイン時に信号ＥＸＶＤＤを
“Ｈ”とすれば、ＰＭＯＳ（Ｍ₃₆）とＮＭＯＳ（Ｍ₃₇）
は共にオンとなり、ＮＭＯＳ（Ｍ₃₈）はオフとなるので
抵抗回路の中間端子からＶ_ext をＲ₁₃、Ｒ₁₄で抵抗分割
した出力が得られる。

【０１９８】この抵抗比Ｒ₁₄／（Ｒ₁₃＋Ｒ₁₄）をＶ_DDH
がＶ_ext ＋Ｖ_t 以上になるように設定すれば、図１４の
出力Ｖ_int （Ｖ_DD）＝Ｖ_ext となるので、電源パッドに
与えた外部電源電圧Ｖ_ext がそのまま内部回路の電源線
に転送され、通電加速状態における半導体集積回路のバ
ーンインを実施することができる。なお、信号ＥＸＶＤ
Ｄの“Ｌ”、“Ｈ”の別は、外部から入力されたコマン
ド“ＥＸＶＤＤ”により決定される。

【０１９９】また本発明の対象とする半導体集積回路
に、しきい値電圧がＶ_ext −Ｖ_int よりも小さいＮＭＯ
Ｓが存在すれば、これを降圧用ＮＭＯＳとして用いるこ
とにより、電圧リミッタ１３と昇圧回路１４からなる電
圧生成手段を要しないＮＭＯＳ型アクティブ用降圧回路
を構成することができる。

【０２００】図１９に、第８の実施の形態のＮＭＯＳ型
アクティブ用降圧回路の変形例として、前記電圧生成手
段を要しないＮＭＯＳ型アクティブ用降圧回路の回路構
成の一例を示す。

【０２０１】図１９のＮＭＯＳ型アクティブ用降圧回路
は、一方の入力端にＶ_ref ′を入力した比較器と、ゲー
トに比較器の出力端を接続し、ソースをＶ_ext に接続
し、ドレインに抵抗Ｒ₁₅、Ｒ₁₆からなる抵抗分割回路を
接続したＰＭＯＳ（Ｍ₃₉）と、Ｒ₁₅、Ｒ₁₆の接続点を前
記比較器の他方の入力端に接続したフィードバック回路
と、ＰＭＯＳ（Ｍ₃₉）のドレインから出力されるＶ_DDH
をゲートに入力し、ドレインをＶ_ext に接続し、ソース
から内部電源電圧Ｖ_int （Ｖ_DD）を出力する降圧用ＮＭ
ＯＳ（Ｍ₄₀）とから構成される。

【０２０２】なお、前記フィードバック回路とＶ_DDH 線
とＶ_int （Ｖ_DD）出力端には、それぞれ安定化容量
Ｃ₁₂、Ｃ₁₃、Ｃ₁₄が接続される。また、Ｃ₁₁は位相補償
用容量である。このようにして、抵抗比Ｒ₁₅／（Ｒ₁₅＋
Ｒ₁₆）をＶ_DDH の設定値がＶ_int＋Ｖ_t ′以上になるよ
うに設定すれば、昇圧回路を用いることなく図１９の出
力をＶ_int とすることができる。ここでＶ_t ′は降圧用
ＮＭＯＳ（Ｍ₄₀）のしきい値電圧である。

【０２０３】図１９に示すＮＭＯＳ型アクティブ用降圧
回路では、昇圧回路を用いることなく降圧用ＮＭＯＳ
（Ｍ₄₀）のゲート電圧Ｖ_DDH を生成するので、アクティ
ブになってからＶ_DDH の電位が確定するまでの時間を短
縮することができる。

【０２０４】第８の実施の形態のＮＭＯＳ型アクティブ
用降圧回路と、従来のＮＭＯＳ型降圧回路との最も重要
な相違点は系の応答の速さにある。従来のＮＭＯＳ型降
圧回路は、半導体集積回路のスタンバイ時から降圧回路
を動作させるため、電圧リミッタは低消費電力のもので
なくてはならない。このため、電圧リミッタと昇圧回路
からなる系の応答は遅くなる。従来は、応答速度が遅く
てもＶ_DDH の値が変動しないように、Ｃ_DDH （図１４参
照）の値を大きくしていた。

【０２０５】しかし、このようにＣ_DDH を大きくすれ
ば、過大なレイアウト面積を要するので、本第８の実施
の形態のＮＭＯＳ型アクティブ用降圧回路では前記Ｃ
_DDH を小さくし、かつ、半導体集積回路がアクティブに
なってからＶ_DDH の電圧が確定するまでの時間が短くな
るよう系の応答速度を速くしている。

【０２０６】系の応答速度の向上は、図１７の電圧リミ
ッタ１３における抵抗Ｒ₁₁、Ｒ₁₂を小さくすると共に、
差動増幅型の比較器の応答速度を向上することによりな
される。このように系の応答速度を向上すれば消費電流
が増加する。しかし、本第８の実施の形態では、アクテ
ィブ時にのみＮＭＯＳ型アクティブ用降圧回路を動作さ
せるので、消費電力の増加は問題にならない。

【０２０７】また、第８の実施の形態では、さらにＶ
_DDH の電圧が確定するまでの時間を短縮するため、系の
応答速度を早めるばかりでなくＣ_DDH の容量を従来に比
べて極めて小さくする。Ｃ_DDH の大きさは降圧用ＮＭＯ
Ｓ（Ｍ₁₀、Ｍ₄₀）のゲート容量よりも小さな値に設定さ
れる。

【０２０８】前述したように、Ｃ_DDH には比較的高い電
圧Ｖ_DDH が印加されるため、厚い酸化膜の容量デバイス
を用いてＣ_DDH が構成される。このため、酸化膜厚の薄
い容量に比べれば単位容量当たりのレイアウト面積が大
きい。従って、第８の実施の形態において、Ｃ_DDH の容
量が削減できたことはレイアウト面積の点から大きな利
点となる。

【０２０９】なお、Ｃ_DDH が小さい場合には容量結合等
によるＶ_DDH のゆれが大きくなるが、本発明では電圧リ
ミッタ１３と昇圧回路１４からなる電圧生成手段１２の
応答速度が向上するため、ゲート電圧のゆれを検知して
昇圧回路１４が速やかに元の電圧に復帰させるので問題
にならない。

【０２１０】以上、第６乃至第８の実施の形態におい
て、半導体集積回路のスタンバイ時にＰＭＯＳ型、アク
ティブ時にＮＭＯＳ型を使用する降圧回路の回路構成に
ついて説明した。このようにＰＭＯＳ型、及び、ＮＭＯ
Ｓ型の降圧回路をスタンバイ時とアクテイブ時で使い分
けることにより、次のような利点を生じる。

【０２１１】（イ）スタンバイ時にＰＭＯＳ型降圧回路
を用いるため、スタンバイ電流の見積りと低減が容易に
なる。

【０２１２】（ロ）ＮＭＯＳ型降圧回路の安定性や、設
計容易性という利点等が受け継がれている。

【０２１３】（ハ）ＮＭＯＳ型降圧回路を単独で用いる
場合に比べて、Ｃ_DDH （ＮＭＯＳのゲート電圧を安定化
させるための容量）の値を減少することができ、レイア
ウト面積が削減される。

【０２１４】また下表に、特に第８の実施の形態に係る
ＮＭＯＳ型アクティブ用降圧回路について、従来のＮＭ
ＯＳ型降圧回路に対する利点をとりまとめて示した。

【０２１５】

【表１】 次に、図２３乃至図２５に基づき、本発明の第９の実施
の形態について説明する。第９の実施の形態は、大きな
ゲート幅Ｗを要するＮＭＯＳ型降圧回路のレイアウトに
関するものである。この方法によれば、降圧用ＮＭＯＳ
と、内部電源電圧Ｖ_int （以下Ｖ_DDと呼ぶ）又は一部に
外部電源電圧Ｖ_ext が供給される周辺回路ブロックとの
間の距離を最小にできるため、降圧用ＮＭＯＳのソース
に寄生抵抗を生じる恐れがない。また、周辺回路ブロッ
クのレイアウトを制限することなく、Ｖ_DDとＶ_ext とを
自由に供給することができる。

【０２１６】前述したように、Ｖ_DDを制御する降圧回路
にはＰＭＯＳ型とＮＭＯＳ型とがあるが、ＮＭＯＳ型降
圧回路は降圧用ＮＭＯＳをサブスレッショルド領域で動
作させるため、そのゲート幅Ｗを１００ｍｍ程度の大き
さにしなければならない。

【０２１７】このように、降圧用ＮＭＯＳは大きなレイ
アウト面積を必要とするので、レイアウト上の特別な工
夫をしなければ電源線に寄生抵抗を生じて動作上の問題
となる。また、Ｖ_DDとＶ_ext を供給する２種の電源線を
チップ上に配置するため、レイアウト上のオーバーへッ
ドを生じることになる。

【０２１８】第９の実施の形態のレイアウトでは、Ｖ
_ext 配線の下層に降圧回路を形成し、ＣＭＯＳで構成さ
れる２個の周辺回路ブロックのＰＭＯＳ領域をそれぞれ
Ｖ_DD配線の下層に形成し、前記２個の周辺回路ブロック
のＮＭＯＳ領域をそれぞれＶ_SS配線（接地線）の下層に
形成し、前記Ｖ_DD配線をＶ_ext 配線の両側に隣接して対
称的に配置し、Ｖ_SS配線を前記Ｖ_DD配線の外側に前記Ｖ
_ext 配線に対して対称的に配置することにより、Ｖ_ext
配線及び降圧回路のＶ_DD配線から隣接する前記２個の周
辺回路ブロックに対して最短距離で電源配線ができるよ
うにした。

【０２１９】このようにすれば、前記２個の周辺回路ブ
ロックに対して均等に、かつ、最短距離で図１４の降圧
用ＮＭＯＳ（Ｍ₁₀）とＶ_DD安定化容量Ｃ_DDを接続するこ
とができるので、より高感度の制御が期待される。ま
た、レイアウト上の制約を受けることなくＶ_ext とＶ_DD
とを供給できる利点がある。

【０２２０】図２３に第９の実施の形態のレイアウトの
概要を示す。図に示すように、第３金属層からなるＶ
_ext 配線２２を中央に配置し、同様に第３金属層からな
るＶ_DD配線２０とＶ_SS配線１９がＶ_ext 配線２２の両側
に対称的に配置される。なお、Ｖ_ext 配線２２の片側
に、第３金属層からなるＶ_DDH 配線２１が形成される。
またＶ_SS配線１９に沿ってバスライン１８が配置され
る。

【０２２１】図２３に矢印で示すように、Ｖ_ext 配線２
２の下層には降圧用ＮＭＯＳ（Ｍ₁₀) とＶ_DD安定化キャ
パシタＣ_DDを含む本発明のＮＭＯＳ型アクティブ用降圧
回路が形成され、その出力がＶ_DDH 配線２１やＶ_DD配線
２０に接続される。

【０２２２】ＣＭＯＳからなる２個の周辺回路ブロック
のＰＭＯＳ領域は、Ｖ_ext 配線２２の両側に隣接して対
称的に配置されたＶ_DD配線２０の下層に形成され、前記
２個の周辺回路ブロックのＮＭＯＳ領域は、さらに前記
Ｖ_DD配線の外側に対称的に配置されたＶ_SS配線の下層に
形成される。

【０２２３】次に、図２４を用いて、第９の実施の形態
の半導体集積回路のレイアウトを詳細に説明する。図２
４において、中央部の大部分の面積を占める２２は第３
金属層（図にＭ２と表示）のＶ_ext 配線、２１は第３金
属層のＶ_DDH 配線、上下の両端にわずかに示された２０
は第３金属層のＶ_DD配線である。

【０２２４】Ｖ_ext 配線２２の中央部に括弧でまとめて
示した領域２３に降圧用ＮＭＯＳ（Ｍ₁₀) の共通ドレイ
ン２５が形成され、図にハッチで示したゲート２９がそ
の両側に対称的に形成される。これらのゲート２９の外
側に隣接して降圧用ＮＭＯＳ（Ｍ₁₀) のソース３０が形
成される。降圧用ＮＭＯＳ（Ｍ₁₀) のゲート幅は１００
ｍｍと極めて大きいので、このように共通ドレイン２５
の両側に対称的に配置された２個のＮＭＯＳを並列接続
することにより、実効ゲート幅を２倍にしている。

【０２２５】降圧用ＮＭＯＳ（Ｍ₁₀) の両側の括弧でま
とめて示した領域２４にＶ_DD電圧の安定化容量Ｃ_DDを形
成する。Ｃ_DDは領域２４にハッチで示したＭＯＳ構造の
ゲート２４を一方の電極とし、その両側のソース／ドレ
イン３３を短絡して他方の電極とすることにより形成さ
れる。

【０２２６】これらの降圧用ＮＭＯＳ（Ｍ₁₀) 及びＶ_DD
電圧安定化容量Ｃ_DDへの電源線の接続は次のように行わ
れる。先にのべたようにＶ_ext 配線２２の中央には、２
個の並列に接続された降圧用ＮＭＯＳ（Ｍ₁₀) ２３があ
り、Ｖ_ext 配線２２は中央のコンタクトホール２６で降
圧用ＮＭＯＳ（Ｍ₁₀) ２３のドレイン２５に接続され
る。

【０２２７】ここでコンタクトホール２６はＶ_ext 配線
２２が形成される第３金属層Ｍ２と、降圧用ＮＭＯＳ
（Ｍ₁₀) ２３の共通ドレイン２５が形成される第２金属
層Ｍ１とを接続するものであり図の下部にＭ２−Ｍ１と
表示されている。同様に第３金属層と第１金属層とを接
続するコンタクトホールをＭ２−Ｍ０、第２金属層と第
１金属層とを接続するコンタクトホールをＭ１−Ｍ０、
第１金属層とシリコン基板上のアクティブ領域とを接続
するコンタクトホールをＭ０−アクティブエリアとし
て、それぞれコンタクトホールの記号が図２４の下部に
表示されている。

【０２２８】降圧用ＮＭＯＳ（Ｍ₁₀) ２３のゲート２９
は、Ｖ_ext 配線２２の隣を走っている第３配線層Ｍ２か
らなるＶ_DDH 配線２１からコンタクトホール２７を介し
て第２配線層Ｍ１につなぎ替えられ、コンタクトホール
２８を介して降圧用ＮＭＯＳ（Ｍ₁₀) ２３のゲート２９
に接続される。

【０２２９】また、降圧用ＮＭＯＳ（Ｍ₁₀) ２３のソー
ス３０の電圧Ｖ_DDは、第１金属層Ｍ０により引き出さ
れ、コンタクトホール３１を介して、Ｃ_DD安定化容量２
４を形成するＭＯＳ構造のゲート３２に接続される。

【０２３０】またこの電圧Ｖ_DDは第１金属層Ｍ０により
Ｖ_ext 配線の両側にさらに引き出され、コンタクトホー
ル３５を介して第３金属層のＶ_DD配線に接続される。こ
のコンタクトホール３５はＭ２−Ｍ０を接続するコンタ
クトホールとなっている。

【０２３１】安定化容量Ｃ_DDのソース／ドレイン３３
は、第２金属層Ｍ１により短絡され、Ｖ_DD配線まで引き
出され、第３金属層のＶ_DD配線へとつなぎ替えられる
（図示せず）。

【０２３２】また、Ｖ_ext 配線は、降圧用ＮＭＯＳ（Ｍ
₁₀) ２３のドレイン２５で第２金属層Ｍ１につなぎ替え
られた後、そのまま、第２金属層Ｍ１でＶ_ext 配線２２
の両側３４にまで引き出される。このようにして、Ｖ
_ext 配線２２の両側には、第３金属層のＶ_DD配線２０に
Ｖ_DD電圧が出力され、これと平行して第２金属層Ｍ１か
らなる配線３４でＶ_ext が出力される。すなわち、Ｖ
_ext 配線２２の両側に、Ｖ_DD配線２０とＶ_ext 配線２２
から分岐されたＶ_ext 配線３４とが二重に配線される。

【０２３３】周辺回路ブロックのＰＭＯＳ領域は、Ｖ
_ext 配線２２に隣接して配置されるので、降圧用ＮＭＯ
Ｓ（Ｍ10) ２３のソース３０から引き出されたＶ_DD配線
２０は、そのままＰＭＯＳ領域の電源線とすることがで
きる。また、昇圧回路等Ｖ_extが必要な周辺回路に対し
ては、第２金属配線層Ｍ１からなる配線３４を延長すれ
ば、容易にＶ_ext を供給することができる。

【０２３４】図２５は、第９の実施の形態における半導
体集積回路のレイアウトの一例を示す概念図である。図
２５に示す半導体集積回路は、半導体チップ３６に形成
されたメモリセルアレイ３７と、降圧回路３８と、周辺
論理回路３９から構成される。周辺論理回路３９は降圧
回路３８の両側に対称に配置され、降圧回路３８の直近
からＶ_DD及びＶ_ext が供給されるため、図３３に示す従
来の半導体集積回路の電源配線に比べて、配線長を極め
て短くすることができる。

【０２３５】第９の実施の形態のレイアウトによれば、
降圧用ＮＭＯＳ（Ｍ₁₀) のソースに追加される配線抵抗
を最小にすることができるので、精密なＶ_DD制御が可能
になる。また、Ｖ_DDの安定化容量Ｃ_DDを各周辺論理回路
ブロックに対して均等に接続することができるので、動
作状態により局所的に電源電流が増加する場合でも、安
定化容量Ｃ_DDを均等に、かつ、有効に使用することがで
きる。

【０２３６】以上の実施の形態において、異なる検知レ
ベルでパワーオン信号を発生する半導体集積回路の電源
電圧検知回路、及び、スタンバイとアクティブの動作モ
ードを備え、かつ、動作モード切替え直後において電圧
降下を生じない半導体集積回路の降圧回路とレイアウト
について説明したが、本発明は上記の実施の形態に限定
されるものではない。その他本発明の要旨を逸脱しない
範囲で、種々に変形して実施することができる。

【０２３７】

【発明の効果】上述したように本発明によれば、電源電
圧が上昇して所定の電圧Ｖ₁ 以上になったとき、及び、
電源電圧が降下して前記Ｖ₁ と異なる所定の電圧Ｖ₂ 以
下になったときに、それぞれパワーオン信号を発生する
電源電圧検知回路を備える半導体集積回路を提供するこ
とができる。特に降圧回路を使用する場合において、Ｖ
₁ ＞Ｖ₂ なる電源電圧検知回路は、電源電圧の瞬間的な
降下を検知しないようにする際に効果がある。また、Ｖ
₁ ＜Ｖ₂ なる電源電圧検知回路は、電源電圧の降下をい
ち早く検知し所定のリカバリー動作を確実に行わせる際
に効果がある。

【０２３８】また、本発明によれば、スタンバイ用とア
クティブ用の降圧回路を有する半導体集積回路におい
て、スタンバイ時からアクティブ時に移った直後の内部
電源電圧の一時的降下を抑制する効果がある。

【０２３９】また、本発明によれば、ＮＭＯＳ型及びＰ
ＭＯＳ型の降圧回路を切り替えて使い分けることによ
り、設計容易性およびスタンバイ電流低減化の点で優れ
た降圧回路を提供することができる。また、不揮発性メ
モリに適用する場合、レイアウト面積が大幅に低減され
る効果がある。

【０２４０】また、本発明の半導体集積回路のレイアウ
ト方法によれば、降圧回路とＶ_DDを供給する周辺回路ブ
ロックとの距離を最小にすることができるため、降圧用
ＮＭＯＳのソースに寄生抵抗が加わる恐れがなく、制御
性の高い降圧回路を得ることができる。

【０２４１】また、降圧回路から出力するＶ_DD配線の下
層に、降圧回路上のＶ_ext 配線の分岐配線を形成してＶ
_DDとＶ_ext とを２層構造にすることにより、周辺回路ブ
ロックにＶ_DDとＶ_ext とを共に最短距離で供給すること
ができるので、周辺回路ブロックからは、必要とする電
源線を配線層だけで選択することができるようになり、
チップ内の周辺回路ブロックのレイアウトが自由になる
効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の電源電圧検知回路
の構成を示す図。

【図２】シュミットトリガ回路のヒステリシス特性を示
す図。

【図３】本発明の第２の実施の形態の電源電圧検知回路
の構成を示す図。

【図４】本発明の第２の実施の形態の電源電圧検知回路
のタイミングダイアグラムを示す図。

【図５】本発明の第３の実施の形態の電源電圧検知回路
の構成を示す図。

【図６】本発明の第３の実施の形態の電源電圧検知回路
のタイミングダイアグラムを示す図。

【図７】本発明の第４の実施の形態の電源電圧検知回路
の構成を示す図。

【図８】本発明の第４の実施の形態の電源電圧検知回路
のタイミングダイアグラムを示す図。

【図９】本発明の第５の実施の形態に用いたシュミット
トリガ回路の詳細を示す図。

【図１０】本発明の第６の実施の形態の降圧回路構成を
示す図。

【図１１】本発明の第６の実施の形態の降圧回路構成の
変形例を示す図。

【図１２】本発明の第６の実施の形態の降圧回路構成の
詳細を示す図。

【図１３】本発明の第７の実施の形態のＰＭＯＳ型スタ
ンバイ用降圧回路の回路構成を示す図。

【図１４】本発明の第８の実施の形態のＮＭＯＳ型アク
ティブ用降圧回路の回路構成を示す図。

【図１５】昇圧回路の回路構成を示す図。

【図１６】レベルシフタの回路構成を示す図。

【図１７】電圧リミッタの回路構成を示す図。

【図１８】参照電圧生成回路の構成を示す図。

【図１９】ＮＭＯＳ型アクティブ用降圧回路の変形例を
示す図。

【図２０】内部電源電圧の立上がりの高速化手段を示す
図。

【図２１】内部電源電圧の立上がりの高速化手段を説明
する特性図。

【図２２】ＰＭＯＳ型スタンバイ用降圧回路の変形例を
示す図。

【図２３】本発明の第９の実施の形態の電源配線のレイ
アウトを示す図。

【図２４】本発明の第９の実施の形態の降圧回路と電源
配線のレイアウトを示す図。

【図２５】本発明の第９の実施の形態の半導体集積回路
のレイアウトを示す概念図。

【図２６】ＮＡＮＤ型ＥＥＰＲＯＭの消去動作とその問
題点を示す図。

【図２７】従来の電源電圧検知回路の構成を示す図。

【図２８】従来の降圧回路の構成を示す図。

【図２９】従来のＰＭＯＳ型降圧回路の構成を示す図。

【図３０】従来のＮＭＯＳ型降圧回路の構成を示す図。

【図３１】降圧用ＮＭＯＳのサブスレッショルド特性を
示す図。

【図３２】従来のスタンバイ及びアクティブ用降圧回路
の構成を示す図。

【図３３】従来の半導体集積回路のレイアウトを示す概
念図。

【符号の説明】

１…電源電圧検知部 ２…シュミットトリガ回路 ３…電源電圧検知部 ４…立上がり信号検出回路 ５…立下がり信号検出回路 ６…フリップフロップ回路 ７…アクティブ用降圧回路イネーブル信号生成部 ８…設定電位切替手段 ９…スタンバイ用降圧回路 １０…アクティブ用降圧回路 １１…内部回路 １２…電圧生成手段 １３…電圧リミッタ １４…昇圧回路 １５…オシレータ １６…レベルシフタ １７…内部電源パワーオン検知回路 １８…バスライン １９…Ｖ_SS ２０…Ｖ_DD ２１…Ｖ_DDH ２２…Ｖ_ext ２３…降圧用ＮＭＯＳ ２４…安定化容量Ｃ_DD ２５…共通ドレイン ２６、２７、２８、３１、３５…コンタクトホール ２９…降圧用ＮＭＯＳのゲート ３０…降圧用ＮＭＯＳのソース ３２…安定化容量Ｃ_DDのＭＯＳ構造のゲート ３３…安定化容量Ｃ_DDのＭＯＳ構造のソース／ドレイン ３４…Ｖ_DDと積層したＶ_ext 配線 ３６…半導体チップ ３７…メモリセルアレイ ３８…降圧回路 ３９…周辺回路ブロック ４０…コントロールゲート ４１…フローティングゲート ４２…シリコン基板（Ｐウエル） ４３…ソース／ドレイン拡散層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 竹内 健 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 岩田 佳久 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5F038 BB05 BG01 BG03 BH19 DF01 DF05 DT12 EZ20 5F083 AD00 EP00 GA05 GA09 GA11 ZA01

Claims (20)

【特許請求の範囲】
1. 【請求項１】 電源電圧が上昇して所定の第１の電圧以
   上となるときに第１の検知信号を出力し、 前記電源電圧が降下して前記第１の電圧より低い第２の
   電圧以下となるときに第２の検知信号を出力する電源電
   圧検知回路を備えることを特徴とする半導体集積回路。
2. 【請求項２】 前記電源電圧検知回路は、前記電源電圧
   が前記第１の電圧より高ければ高レベル電圧を出力し、
   前記第１の電圧より低ければ低レベル電圧を出力する電
   源電圧検知部と、 シュミットトリガ回路とを接続した回路からなることを
   特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 電源電圧が上昇して所定の第１の電圧以
   上となるときに第１の検知信号を出力し、 前記電源電圧が降下して前記第１の電圧より高い第２の
   電圧以下となるときに第２の検知信号を出力する電源電
   圧検知回路を備えることを特徴とする半導体集積回路。
4. 【請求項４】 前記電源電圧検知回路は、前記電源電圧
   が前記第１の電圧より高ければ高レベル電圧を出力し、
   前記第１の電圧より低ければ低レベル電圧を出力する第
   １の電源電圧検知部と、 前記電源電圧が前記第２の電圧より高ければ高レベル電
   圧を出力し、前記第２の電圧より低ければ低レベル電圧
   を出力する第２の電源電圧検知部と、 前記第１、第２の電源電圧検知部の出力レベルに応じた
   電圧が入力されるフリップフロップ回路と、からなるこ
   とを特徴とする請求項１、３のいずれか１つに記載の半
   導体集積回路。
5. 【請求項５】 外部から供給された外部電源電圧を降圧
   して内部回路駆動用の内部電源電圧を生成する半導体集
   積回路において、 前記外部電源電圧を検知する外部電源電圧検知回路と、 前記内部電源電圧を検知する内部電源電圧検知回路とを
   備え、 かつ、前記内部電源電圧検知回路は、前記請求項１記載
   の電源電圧検知回路からなることを特徴とする半導体集
   積回路。
6. 【請求項６】 外部から供給された外部電源電圧を降圧
   して内部回路駆動用の内部電源電圧を生成する半導体集
   積回路において、 前記外部電源電圧を検知する外部電源電圧検知回路と、 前記内部電源電圧を検知する内部電源電圧検知回路とを
   備え、 かつ、前記外部電源電圧検知回路と前記内部電源電圧検
   知回路とは、互いに異なる電源電圧検知レベルを有する
   ことを特徴とする半導体集積回路。
7. 【請求項７】 外部から供給された外部電源電圧を降圧
   して内部回路駆動用の内部電源電圧を生成する半導体集
   積回路において、 前記内部電源電圧は、前記半導体集積回路の待機時にお
   ける内部電源電圧レベルと、前記半導体集積回路の活性
   時における内部電源電圧レベルとを有し、 前記待機時における内部電源電圧レベルは、前記活性時
   における内部電源電圧レベルよりも高く設定されること
   を特徴とする半導体集積回路。
8. 【請求項８】 外部から供給される外部電源電圧を降圧
   して内部回路駆動用の内部電源電圧を生成する半導体集
   積回路において、 待機時用降圧回路と、 この待機時用降圧回路の設定電位切替手段と、 活性時用降圧回路と、 この活性時用降圧回路をイネーブル状態にするイネーブ
   ル信号生成部と、 前記内部電源電圧を安定化する安定化容量とを備え、 前記イネーブル信号生成部の出力が、前記活性時用降圧
   回路と前記設定電位切替手段に並列に接続され、 かつ、前記待機時における前記内部電源電圧は、前記活
   性時における前記内部電源電圧よりも高く設定されるこ
   とを特徴とする半導体集積回路。
9. 【請求項９】 前記イネーブル信号生成部からのイネー
   ブル信号が出力されてから、前記活性時用降圧回路が動
   作状態になるまでの時間をｔ_act 、その間における前記
   内部回路の平均電流をＩ_int 、前記安定化容量のキャパ
   シタンスをＣ、待機時における内部電源電圧をＶ_stby、
   活性時における内部電源電圧をＶ_intとするとき、Ｃ×
   （Ｖ_stby−Ｖ_int ）／ｔ_act ＞Ｉ_int なる関係が成り立
   つように設定されることを特徴とする請求項８記載の半
   導体集積回路。
10. 【請求項１０】 外部から供給される外部電源電圧を降
    圧して内部回路駆動用の内部電源電圧を生成する半導体
    集積回路において、 前記外部電源電圧の降圧回路は、待機時用降圧回路と活
    性時用降圧回路とからなり、 前記待機時用降圧回路は、 一方の入力端に基準電圧が入力される差動増幅型の比較
    器と、 ソースが前記外部電源電圧を供給する外部電源線に接続
    され、ゲートが前記比較器の出力端に接続され、ドレイ
    ンが前記内部電源電圧を供給する内部電源線に接続され
    たＰチャネルトランジスタと、 前記ドレインの電圧を抵抗分割して前記比較器の他方の
    入力端に入力する抵抗分割回路と、からなり、 前記活性時用降圧回路は、 電圧生成手段と、 ドレインが前記外部電源電圧を供給する外部電源線に接
    続され、ゲートが前記電圧生成手段の出力端に接続さ
    れ、ソースが前記内部電源電圧を供給する内部電源線に
    接続されたＮチャネルトランジスタと、からなることを
    特徴とする半導体集積回路。
11. 【請求項１１】 前記電圧生成手段は、昇圧回路と電圧
    リミッタとから構成されることを特徴とする請求項１０
    記載の半導体集積回路。
12. 【請求項１２】 前記電圧生成手段は、前記昇圧回路の
    出力端子と前記電圧リミッタの入力端子との間に接続さ
    れた抵抗を備えることを特徴とする請求項１１記載の半
    導体集積回路。
13. 【請求項１３】 前記電圧生成手段は、一方の入力端に
    基準電圧が入力された差動増幅回路型の比較器と、 ソースが前記外部電源電圧を供給する外部電源線に接続
    され、ゲートが前記比較器の出力端に接続され、 ドレインを出力端とするＰチャネルトランジスタと、 前記ドレインの電圧を抵抗分割して前記比較器の他方の
    入力端に入力する抵抗分割回路とからなることを特徴と
    する請求項１０記載の半導体集積回路。
14. 【請求項１４】 前記電圧生成手段の出力端と外部電源
    電圧を供給する外部電源線との間に、前記外部電源電圧
    から前記出力端の方向に電流を流す整流素子が挿入され
    ることを特徴とする請求項１０記載の半導体集積回路。
15. 【請求項１５】 前記電圧生成手段の出力端に出力電圧
    の安定化容量が接続され、その安定化容量の値が前記Ｎ
    チャネルトランジスタのゲート容量の値よりも小さくさ
    れることを特徴とする請求項１０記載の半導体集積回
    路。
16. 【請求項１６】 外部電源電圧投入時に内部電源電圧が
    設定値よりも小さい所定の電圧に達するまでの間、ソー
    スが前記外部電源電圧を供給する外部電源線に接続さ
    れ、ドレインが前記内部電源電圧を供給する内部電源線
    に接続されたＰチャネルトランジスタをオン状態に保つ
    ことにより、前記内部電源線の充電を加速する手段を有
    することを特徴とする請求項１０記載の半導体集積回
    路。
17. 【請求項１７】 半導体チップ上で前記半導体チップの
    外部から供給される外部電源電圧から内部電源電圧を発
    生する降圧回路と、 前記半導体チップ上で前記外部電源電圧から昇圧電圧を
    発生させる昇圧回路とを備え、 前記半導体チップの周辺回路ブロックの少なくとも一部
    に前記内部電源電圧を供給し、 前記昇圧回路に前記外部電源電圧を供給することを特徴
    とする半導体集積回路。
18. 【請求項１８】 半導体チップ上で前記半導体チップの
    外部から供給される外部電源電圧から内部電源電圧を発
    生する降圧回路を備え、 前記半導体チップ上で前記外部電源電圧を供給する外部
    電源線と前記内部電源電圧を供給する内部電源線とをほ
    ぼ平行に配置し、 前記外部電源線の下層に前記降圧回路を配置することに
    より、前記降圧回路で発生した内部電源電圧が前記降圧
    回路に隣接する周辺回路ブロックに供給されることを特
    徴とする半導体集積回路。
19. 【請求項１９】 半導体チップ上で前記半導体チップの
    外部から供給される外部電源電圧から内部電源電圧を発
    生する降圧回路と、 前記半導体チップ上で前記外部電源電圧を供給する外部
    電源線と前記内部電源電圧を供給する内部電源線とを備
    え、 前記外部電源線の下層に前記降圧回路を配置し、 前記外部電源線の引き出し部と前記内部電源線とを重ね
    て配置することにより、隣接する周辺回路ブロックに前
    記外部電源電圧と前記内部電源電圧とを供給することを
    特徴とする半導体集積回路。
20. 【請求項２０】 半導体チップ上で前記半導体チップの
    外部から供給される外部電源電圧から内部電源電圧を発
    生する降圧回路を備え、 前記外部電源電圧を供給する外部電源線と、その下層に
    形成された前記降圧回路とは、それぞれ前記半導体チッ
    プ上で１方向に延在する領域内に形成され、 前記降圧回路から内部電源電圧が供給される周辺回路
    は、前記１方向に延在する領域の両側にそれぞれ対称的
    に配置された少なくとも２個の周辺回路ブロックからな
    り、 かつ、前記内部電源電圧が供給される前記少なくとも２
    個の周辺回路ブロックと、前記内部電源電圧を供給する
    内部電源線とが、それぞれ前記１方向に延在する領域に
    隣接するように配置され、 前記内部電源電圧が、前記内部電源線を介して前記少な
    くとも２個の周辺回路ブロックに供給されることを特徴
    とする半導体集積回路。