KR100333666B1 - 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로 - Google Patents

다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로 Download PDF

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Abstract

본 발명은 파워가 온되는 타이밍에 관계없이 안정적으로 리셋신호를 생성한 파워-온 리셋회로를 구현하기 위한 것으로서, 이를 위한 본 발명은 칩에 파워가 가동되었을 때 액티브되는 파워-온 신호에 응답하여 리셋신호를 생성하는 파워-온 리셋회로에 있어서, 상기 파워-온 신호를 입력받아 노이즈의 영향을 감쇄하여 출력하는 입력부; 상기 입력부를 거친 상기 파워-온 신호를 입력으로 받아 토글된 레벨신호를 출력하는 슈밋트리거인버터; 상기 슈밋트리거인버터의 출력신호에 응답하여 펄스의 상기 리셋신호를 생성하는 리셋신호 생성부를 구비하여 이루어진다.

Description

다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온 리셋회로{Power-On reset circuit generating reset signal about multi power-on signal}
본 발명은 반도체집적회로에 관한 것으로서, 특히 최초 칩 동작시에 인가되는 파워-온(Power-ON)신호의 구동 속도에 관계없이 안정적으로 리셋(reset)신호를 생성하는 파워-온 리셋회로(power-on reset)에 관한 것이다.
일반적으로, 칩의 초기화를 위한 신호로서 사용되는 리셋신호가 외부 핀을 통해 입력되는 경우 핀 수의 추가에 의한 칩 가격의 상승을 일으킨다. 따라서, 리셋 핀을 사용하는 대신에 칩 자체에서 파워가 가동되었을 때 자동적으로 리셋신호가 한 번 생성될 수 있게 하는 회로를 내장하고 있어야 하는데, 이 때 사용되는 회로가 파워-온 리셋회로이다.
도1은 종래 기술에 따른 파워-온 리셋회로이다
도1을 참조하면, 종래의 파워-온 리셋회로는 파워-온(P_ON) 신호를 입력 받아 서서히 토글되는 펄스신호를 출력하는 입력부(110)와, 상기 입력부(110)의 출력펄스신호에 응답하여 파워-온 리셋신호(Power-ON Reset : POR)를 출력하는 슈밋트리거(schmitt trigger)(130)로 이루어진다.
구체적으로, 상기 입력부(110)는 상기 파워-온신호(P_ON)와 노드 N11사이에 연결된 커패시터 C11과, 게이트로 상기 노드 N11신호를 입력받아 소스-드레인 경로를 통해 상기 노드 N11과 접지전원을 연결하는 NMOS트랜지스터 NM11과, 게이트로 상기 노드 N11신호를 입력받아 소스-드레인 경로를 통해 상기 파워-온신호와 출력노드 N12를 연결하는 PMOS트랜지스터 PM11과, 상기 출력노드 N12와 상기 접지전원사이에 연결된 커패시터 C12를 포함하여 이루어진다.
상기 슈밋트리거(130)는 슈밋트리거인버터(131)와 인버터 INV11로 이루어진다. 상기 슈밋트리거인버터(131)는 게이트로 상기 출력노드 N12 신호를 입력받아 소스-드레인 경로를 통해 상기 파워-온신호와 출력노드 N13을 연결하는 직렬 연결된 PMOS트랜지스터 PM13 및 PM14와, 게이트로 상기 출력노드 N12 신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원과 상기 출력노드 N13을 연결하는 직렬 연결된 NMOS트랜지스터 NM13 및 NM14와, 게이트로 상기 출력노드 N13 신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원과 상기 PMOS트랜지스터 PM13 및 PM14의 공통노드 N15를 연결하는 PMOS트랜지스터 PM15와, 게이트로 상기 출력노드 N13 신호를 입력받아 소스-드레인 경로를 통해 상기 파워-온 신호와 상기 NMOS트랜지스터 NM13 및 NM14의 공통노드 N16을 연결하는 NMOS트랜지스터 NM15로 이루어진다.
상기와 같은 구성을 갖는 파워-온 리셋회로의 구체적인 회로 구성과 동작을 살펴본다.
먼저 도3a 및 도3b의 일반적인 슈밋트리거 인버터의 입출력 전압 파형 및 전압전달특성 히스테리시스(hysteresis)를 참조하여 일반적인 슈밋트리거인버터의 동작 특성에 대해서 살펴본다.
도3a에 도시된 바와 같이, 슈밋트리거인버터는 입력신호(VIN)를 '하이'로 판단하는 기준인 제1전압레벨(VID)과, 상기 입력신호를 '로우'로 판단하는 기준인 제2전압레벨(VIU)에 따라 출력신호를 반전하여 출력한다.
구체적으로, 상기 입력신호(VIN)가 상기 제1전압레벨(VID)보다 클 경우에는 입력을 '하이'로, 상기 입력신호가 상기 제2전압레벨(VIU)보다 작을 경우에는 입력을 '로우'로 판단하여 상기 입력신호를 반전하여 출력(VOUT)하고, 상기 입력신호가 상기 제1전압레벨(VID)과 상기 제2전압레벨(VIU) 사이에 존재할 경우에는 동작하지 않는다.
이러한 동작 특성 때문에, 슈밋트리거인버터는 입력신호에 노이즈(noise)가 실려 글리치(glitch)가 발생하는 경우에도 상기 제1전압레벨과 상기 제2전압레벨사이에서 변화가 있는 경우에는 출력에 영향을 미치지 않는다.
또한, 도3b와 같이 상기 입력신호(VIN)가 상기 제1전압레벨 또는 상기 제2전압레벨을 지나가는 경우에 출력신호를 급격히 반전시켜 주어서, 입력신호의 천이(transition) 시간에 관계없이 출력 신호를 생성한다.
이와 같이, 상기 슈밋트리거인버터는 슬로우 신호(slow signal)의 천이 특성을 향상시키고, 노이즈 성분을 제거하는데 유용하게 사용된다.
도1의 종래의 파워-온 리셋회로의 동작을 살펴보면, 상기 파워-온(P_ON)신호가 액티브되어 커패시터 C11로 인가되면 노드 N11의 전위가 순간적으로 상기 파워-온 신호에 따라 올라가서, NMOS트랜지스터를 NM11을 턴-온(turn-on)시켜 상기 노드 N11은 서서히 풀다운되고 이로 인해 상기 NMOS트랜지스터 NM11은 턴-오프된다.
상기 노드 N11이 풀다운되어 PMOS트랜지스터 PM11이 턴-온되면 커패시터 C12가 서서히 충전되면서 상기 입력부(110)의 출력노드 N12를 풀업하여 토글(toggle)시킨다.
상기 입력부(110)의 출력이 한 번 토글되고 나면, 상기 노드 N11이 서서히 풀업되어 상기 PMOS트랜지스터 PM11이 턴-오프(turn-off)되어 상기 출력노드 N12는서서히 풀다운되어 다시 한번 토글되어, 상기 입력부(110)의 출력노드 N12는 '로우'에서 '하이'로, '하이'에서 '로우'로 서서히 천이되어 상기 슈밋트리거(130)로 입력된다.
상기 입력부(110)의 출력노드 N12신호가 서서히 '로우'에서 '하이'레벨로 천이되면 상기 슈밋트리거인버터(131)에서는 입력신호가 상기 제1전압레벨(VID) 이상으로 인가되는 순간 반전된 신호인 로직 '로우'를 출력하고, 다시 반전되어 출력노드 N12신호가 '하이'에서 '로우' 레벨로 천이되어 상기 제2전압레벨(VIU) 이하로 인가되는 순간 상기 파워-온 리셋신호(POR)가 '하이'에서 '로우'로 토글된 신호를 출력하여, 상기 파워-온 리셋회로의 출력신호인 상기 파워-온 리셋신호가 '하이'의 펄스 신호를 출력한다.
도2는 다른 종래의 따른 파워-온 리셋회로로서, 파워-온 리셋회로는 파워-온(P_ON)신호에 응답하여 토글신호를 출력하는 입력부(210)와, 상기 토글신호에 응답하여 파워-온 리셋신호(POR)를 출력하는 슈밋트리거인버터(230) 및 출력부(250)와, 상기 슈밋트리거인버터(230)의 출력노드 N23 신호를 상기 입력부(210)로 궤환하는 궤환부(270)로 이루어진다.
상기 입력부(210)는 게이트로 노드 N20을 입력받아 소스-드레인 경로를 통해 출력노드 N21에 상기 파워-온신호를 전달하는 PNOS트랜지스터 PM21과, 게이트로 상기 노드 N20을 입력받아 소스-드레인 경로를 통해 상기 출력노드 N21에 접지전원을 전달하는 NMOS트랜지스터 NM21과, 게이트로 상기 출력노드 N21을 입력받고 소스와 드레인이 상기 접지전원과 연결된 MOS커패시터 C21로 이루어진다. 상기 슈밋트리거인버터(131)는 도1의 슈밋트리거 인버터(131)와 똑 같이 구성되며, 상기 출력부(250)는 상기 슈밋트리거 인버터(131)의 출력 노드 N23신호를 래치(255) 및 버퍼링하여 상기 파워-온 리셋신호를 출력하는 인버터 INV21, INV22, INV23, INV24, 및 INV25로 이루어진다.
또한, 상기 궤환부(270)는 상기 노드 N20 신호를 반전하는 인버터 INV28과, 상기 인버터의 출력노드 N27 신호와 상기 출력노드 N23 신호를 입력으로 하는 NAND게이트 ND27과, 상기 NAND게이트 ND27의 출력신호를 버퍼링하여 상기 노드 N20신호를 출력하는 인버터 INV26, INV27로 구성된다.
상기와 같은 구성을 갖는 다른 기술에 따른 종래의 파워-온 리셋회로의 동작에 대해서 살펴본다.
상기 파워-온(P_ON)신호가 액티브되면 초기에 '로우'로 입력되는 상기 노드 N20신호에 의해 상기 PMOS트랜지스터 PM21이 턴-온되어 상기 모스커패시터 C21이 서서히 충전되면서 상기 출력노드 N21이 '하이'로 서서히 토글되고, 이에 응답하여 상기 슈밋트리거인버터(131)의 상기 출력노드 N23신호가 '하이'에서 '로우'로 토글되고, 상기 출력노드 N23신호는 상기 출력부(250)에서 래치 및 버퍼링을 거쳐 상기 파워-온 리셋신호(POR)를 '로우'로 액티브시킨다.
상기 슈밋트리거인버터(230)의 출력노드 N23신호가 상기 궤환부(270)를 거쳐 상기 입력부(210)의 입력으로 '하이' 레벨로 궤환되어 상기 입력부(210)와, 상기 슈밋트리거인버터(131)와, 출력부(250)를 거쳐 상기 파워-온 리셋신호(POR)를 '하이'로 디스에이블시켜, 상기 파워-온 리셋신호가 '로우'의 펄스를 출력한다. 상기노드 N20신호는 상기 궤환부(270)에서 계속적으로 '하이'의 신호로서 출력되어 상기 파워-온 리셋신호 또한 '하이'를 유지한다.
그러나, 상기 종래 기술에 따른 파워-온 리셋회로는 파워가 인가되어 온되는 시간이 길게(수㎲ ~ 수㎳) 입력될 경우 동작을 하지 않는다.
도1의 종래의 파워-온 리셋회로의 경우에는 파워-온(P_ON) 신호가 10㎲ 내에 파워 전원까지 올라가야만 파워-온 리셋신호가 동작한다. 상기 파워-온 신호가 서서히 인가되는 경우 상기 커패시터 C11에 모두 충전되고 상기 노드 N11이 상기 파워-온 신호를 따라가지 못해서 상기 출력노드 N12가 토글되지 못하여서 리셋신호를 생성하지 못한다.
또한, 도2의 다른 종래의 파워-온 리셋회로의 경우에는 상기 파워-온(P_ON) 신호가 온되는 시간이 길어지면 상기 입력부(210)의 입력 노드 N20신호에 의해 상기 PMOS트랜지스터 PM21이 턴-온되어 상기 출력노드 N21이 '하이'로 되기 이전에 상기 궤환부(270)의 궤환에 의해서 상기 노드 N21은 계속 '하이'로 되고, 상기 출력노드 N21이 '로우'로 되어 상기 파워-온 리셋신호(POR)가 '하이'로 토글된후 계속 그 신호를 유지한다.
그러나, 대부분의 고가의 장비들의 경우 장비의 데미지(damage)를 없애기 위해 파워를 천천히 온시켜서, 상기와 같은 파워-온 리셋회로를 사용할 경우 파워-온 시간이 길어짐에 따라 리셋회로가 동작하지 않는다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 파워가 온되는 타이밍에 관계없이 안정적으로 리셋신호를 생성하는 파워-온 리셋회로를 제공하는데 그 목적이 있다.
도1 및 도2는 종래 기술에 따른 파워-온 리셋회로.
도3a 및 도3b는 일반적인 슈밋트리거 인버터의 입출력 전압 파형 및 전압전달특성 히스테리시스(hysteresis).
도4는 본 발명의 일실시예에 따른 파워-온 리셋회로.
도5는 본 발명의 일실시예에 따른 파워-온 리셋회로의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 입력부 430 : 슈밋트리거
450 : 리셋신호 생성부
P_ON : 파워-온 신호 POR : 파워-온 리셋신호
상기 목적을 달성하기 위한 본 발명은 칩에 파워가 가동되었을 때 액티브되는 파워-온 신호에 응답하여 리셋신호를 생성하는 파워-온 리셋회로에 있어서, 상기 파워-온 신호를 입력받아 노이즈의 영향을 감쇄하여 출력하는 입력부; 상기 입력부를 거친 상기 파워-온 신호를 입력으로 받아 토글된 레벨신호를 출력하는 슈밋트리거인버터; 상기 슈밋트리거인버터의 출력신호에 응답하여 펄스의 상기 리셋신호를 생성하는 리셋신호 생성부를 구비하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 일실시예에 따른 파워-온 리셋회로이다.
도4를 참조하면, 파워-온 리셋회로는 파워-온(P_ON)신호를 입력으로 하여 상기 파워-온 신호의 영향을 감쇄하여 출력노드 N41 신호를 생성하는 입력부(410)와, 상기 입력부(410)의 출력노드 N41신호를 반전한 출력노드 N45 신호를 생성하는 슈밋트리거인버터(430)와, 상기 슈밋트리거인버터(430)의 출력노드 N45신호에 응답하여 파워-온 리셋신호(POR)를 생성하는 리셋신호생성부(450)로 이루어진다.
상기 입력부(410)는 게이트로 접지전원을 입력받아 턴-온되어 열려져 있는 소스-드레인 경로를 통해 상기 출력노드 N41로 상기 파워-온(P_ON) 신호를 전달하는 PMOS트랜지스터 PM41 및 상기 출력노드 N41과 접지전원라인사이에 연결된 커패시터 C41로 이루어진다.
상기 슈밋트리거인버터(430)는 게이트로 상기 출력노드 N41신호를 각각 입력받아 상기 파워-온(P_ON)신호와 노드 N42사이에 직렬 연결된 PMOS트랜지스터 PM43 및 PM44와, 상기 출력노드 N41신호를 각각 입력받아 상기 노드 N42와 상기 접지전원사이에 직렬 연결된 NMOS트랜지스터 NM43 및 NM44와, 상기 노드 N42신호를 게이트로 입력받아 소스-드레인 경로를 통해 상기 NMOS트랜지스터 NM43 및 NM44의 공통노드 N43으로 상기 파워-온 신호를 전달하는 NMOS트랜지스터 NM45와, 상기 노드 N42신호를 게이트로 입력받아 소스-드레인 경로를 통해 상기 PMOS트랜지스터 PM43 및 PM44의 공통 노드이자 상기 슈밋트리거인버터(430)의 출력노드 N45로 접지전원을 전달하는 PMOS트랜지스터 PM45로 이루어진다.
상기 리셋신호 생성부(450)는 상기 슈밋트리거인버터(430)의 출력노드 N45신호를 반전 및 버퍼링하는 다수의 인버터 INV41, INV42, 및 INV43과, 상기 인버터 INV43의 출력노드 N47신호와 상기 인버터 INV43의 출력신호를 소정시간 지연(455)한 노드 N49신호를 입력으로 하여 상기 파워-온 리셋신호(POR)를 출력하는 배타적 논리합(exclusive or) XOR41로 이루어진다. 상기 지연소자(455)는 인버터 INV44 및 INV45와, 커패시터 C45로 이루어져 상기 파워-온 리셋신호의 펄스 폭을 결정한다.
도5의 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 일실시예에따른 동작에 대해서 살펴본다.
칩에 파워가 공급되는 상기 파워-온(P_ON) 신호는 사용하는 장비에 따라 서서히 인가되는 것과 빠른 시간 내에 인가되는 것 등이 있다. 이러한 다양한 파워-온 신호에 대하여 리셋신호를 생성하기 위한 것이 상기 입력부(410)와, 상기 슈밋트리거인터버(430)이다.
먼저, 상기 입력부(410)는 게이트로 접지전압을 인가받아 턴-온되어 있는 PMOS트래지스터 PM41을 통해 상기 출력노드 N31로 인가하면, 상기 커패시터 C41로 축적되면서 상기 출력노드 N41의 전위가 상승한다.
상기 PMOS트랜지스터 PM41과 상기 커패시터 C41은 상기 파워-온신호의 입력을 상기 출력노드 N41로 전달하는 기능 뿐만 아니라, 상기 파워-온 신호가 순간적으로(수㎱ ~ 수십㎱) 오프되는 글리치(glitch)가 발생했을 때에도 전체 시스템이 리셋되지 않도록 어느 정도 상기 파워-온 리셋신호를 유지하고 있게 하는 기능을 담당한다. 이 때 상기 C41과 상기 PM41의 렝스(length)를 조절함에 의해 우리가 필요로 하는 파워 글리치 면역성(immunity)를 맞추어 사용할 수 있다.
다음으로, 상기 슈밋트리거인버터(430)는 일반적인 출력노드인 N42를 대신해서 N44노드에서 출력 신호를 얻어냄으로서, 상기 슈밋트리거인버터(430)의 입력신호인 노드 N41로 입력되는 신호가 서서히 인가되더라도 상기 출력노드 N44에서 '하이'에서 '로우'로 토글된 신호를 출력한다.
구체적으로 살펴보면, 상기 파워-온 신호가 인가되어 입력부(410)에서 신호가 전달되는 과정에서 상기 노드 N41은 '로우' 신호이었기 때문에 상기 PMOS트랜지스터 PM43과 PM44가 턴-온되고 상기 파워-온 신호에 의해 상기 노드 N42와 상기 노드 N44가 '하이'로 되는 상태에서, 상기 파워-온 신호에 의해 상기 노드 N41이 '하이'로 올라가고 상기 NMOS트랜지스터 NM43과 NM44가 턴-온되어 상기 노드 N42를 풀다운시킨다. 이에 응답하여 상기 PMOS트랜지스터 PM45가 턴-온되면서 상기 노드 N45가 '로우'로 토글되어 상기 리셋신호 생성부(450)로 인가된다.
상기 출력노드 N44 신호가 인버터 INV41, INV42, 및 INV43에 의하여 반전 및 증폭되어 상기 노드 N45로 전달되고, 상기 노드 N45 신호는 상기 지연수단(455)의 지연시간만큼 지연된 신호와 상기 노드 N45신호가 상기 XOR게이트 XOR41로 입력되어 '하이'의 펄스를 갖는 상기 파워-온 리셋신호(POR)를 액티브시킨다.
또한, 상기 파워-온 신호가 서서히 입력되어도 상기 출력노드 N44는 '하이'에서 '로우'로 토글된 신호를 출력하여 상기 리셋신호 생성부(450)에서 '하이'의 펄스를 갖는 리셋신호를 생성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 파워-온 리셋회로에 있어서 파워가 온되는 타이밍에 관계없이 안정적으로 리셋신호를 생성하여 상기 파워-온 리셋회로를응용하는 칩들의 파워에 대한 응용범위를 넓힐 수 있다.

Claims (5)

  1. 칩에 파워가 인가되었을 때 액티브되는 파워-온 신호에 응답하여 리셋신호를 생성하는 파워-온 리셋회로에 있어서,
    상기 파워-온 신호를 입력으로 하는 입력부;
    상기 입력부의 출력신호를 입력으로 하여 상기 입력부의 출력신호가 일정 전압이상으로 증가되기 전에 출력노드의 전압레벨이 하이레벨에서 로우레벨로 토글되는 출력노드를 갖는 슈밋트리리거인버터;
    상기 슈밋트리거인버터의 상기 출력노드의 신호에 응답하여 리셋신호를 생성하는 리셋신호 생성부
    를 구비하는 파워-온 리셋회로.
  2. 제1항에 있어서,
    상기 입력부는,
    게이트로 접지전원을 입력받아 소스-드레인 경로를 통해 상기 파워-온 신호를 슈밋트리거인버터로 출력하는 제1 피모스 트랜지스터; 및
    상기 파워-온 신호와 상기 접지전원 사이에 연결된 제1 커패시터
    를 구비하는 것을 특징으로 하는 파워-온 리셋회로.
  3. 제 2항에 있어서,
    상기 슈밋트리거인버터는
    게이트로 상기 입력부의 출력신호를 입력받아 상기 파워 온 신호를 제1노드로 전송하며 직렬연결된 제1 풀업수단과 제2 풀업수단 사이에 접속된 상기 출력노드를 갖는 제1 및 제2 풀업수단;
    게이트로 상기 입력부의 출력신호를 입력받아 상기 제1 및 제2풀업수단을 통해 전송된 상기 파워 온 신호를 풀다운하며 직렬연결된 제1 및 제2 풀다운 수단 사이에 접속된 제2노드를 갖는 제1 및 제2 풀다운 수단;
    게이트는 상기 제1노드에 접속되어 있으며 상기 파워 온 신호를 상기 제2노드로 전달하는 엔모스 트랜지스터;
    게이트는 상기 제1노드에 접속되어 있으며 상기 출력노드와 접지단 사이에 연결된 제2 피모스 트랜지스터
    로 구성되어 있는 것을 특징으로 하는 파워-온 리셋회로.
  4. 제3항에 있어서,
    상기 리셋신호 생성부는,
    상기 슈밋트리거인버터의 상기 출력노드의 신호를 반전 및 버퍼링하여 출력하는 인버팅부;
    상기 인버팅부의 출력신호를 지연하여 출력하는 지연부;
    상기 인버팅부의 출력과 상기 지연부의 출력을 입력받아 파워 온 리셋신호를 출력하는 배타적 논리합 게이트
    를 구비하는 것을 특징으로 하는 파워-온 리셋회로.
  5. 제4항에 있어서,
    상기 지연부는,
    상기 인버팅부의 출력신호를 입력받는 제1인버터;
    상기 제1인버터와 접지전원 사이에 위치한 제2커패시터;
    상기 제2커패시터와 연결되고 상기 제1인버터의 출력을 입력받아 상기 배타적 논리합 게이트로 출력하는 제2인버터
    를 구비하는 것을 특징으로 하는 파워-온 리셋회로.
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