JPH06350423A

JPH06350423A - 電源投入検出回路

Info

Publication number: JPH06350423A
Application number: JP5141820A
Authority: JP
Inventors: Yasuhiro Fujii; 康宏藤井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-06-14
Filing date: 1993-06-14
Publication date: 1994-12-22

Abstract

(57)【要約】【目的】本発明は電源投入検出回路の改善に関し、電
源線の電位上昇状態を検出する電位検出部の構成を工夫
し、電源投入時に、十分なレベルの検出信号を出力する
ことを目的とする。【構成】第１の電源線ＶCCの電位を検出する電位検出
回路１１と、前記電位検出に基づいてパルス信号を発生
する信号発生回路１２とを具備し、電位検出回路１１
が、充電出力点となるノードｎ及び第１の電源線ＶCCの
間に直列接続された１以上の電位検出用トランジスタＴ
ｎ，〔ｎ＝１〜ｎ〕と、ノードｎ及び第１の電源線ＶCC
の間に接続された他のトランジスタＴｉと、ノードｎ及
び第２の電源線ＶSSとの間に接続された充電用素子Ｃか
ら成り、電位検出用トランジスタＴｎのゲートとソース
Ｓとが接続されることを含み構成し、信号発生回路１２
がシュミットトリガ回路から成り、電位検出用トランジ
スタＴｎがｎ型の電界効果トランジスタ又はｐ型の電界
効果トランジスタから成ることを含み構成する。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図11，12）発明が解決しようとする課題課題を解決するための手段（図１，２）作用実施例（１）第１の実施例の説明（図３，４）（２）第２の実施例の説明（図５）（３）第３の実施例の説明（図６，７）（４）第４の実施例の説明（図８）（５）応用例の説明（図９，10）発明の効果

【０００２】

【産業上の利用分野】本発明は、電源投入検出回路に関
するものであり、更に詳しく言えば、電源投入時に、電
源電位を検出してリセット信号を発生する回路の改善に
関するものである。近年，各種情報処理分野において、
マイクロコントローラやメモリ装置が多く使用され、こ
れらには半導体集積回路（以下ＬＳＩという）装置が複
数組み込まれている。また、ＬＳＩ装置にはその動作を
確実に行わせるためリセット回路が設けられる。

【０００３】これによれば、電源線の電位上昇状態を検
出する電位検出部が設けられ、当該検出部には、いから
なる電源投入条件であっても、その投入状態を正確に検
知することが要求され、そのリセット回路には検知信号
に基づいてリセット信号をＬＳＩ装置に供給し、それを
確実に動作させることが要求される。しかし、従来例に
係る電位検出部では電位検出用のトランジスタが電源線
と、充電出力点との間に接続され、そのゲートが接地線
に接続される。また、検出信号のパルス幅がトランジス
タのＯＮ抵抗と充電用の容量とにより決定されている。

【０００４】このため、電源線が早く立ち上がる場合に
は、十分な検出信号を次段回路に出力することができる
が、その立ち上がりが遅くなる場合には、十分な検出信
号を次段回路に出力することができない。そこで、電源
線の電位上昇状態を検出する電位検出部の構成を工夫
し、電源投入時に、十分なレベルの検出信号を出力する
ことができる回路が望まれている。

【０００５】

【従来の技術】図11，12は、従来例に係る説明図であ
る。図11（Ａ）は、従来例に係る電源投入検出回路の応
用例の説明図であり、図11（Ｂ）は、その電源投入検出
回路の構成図である。また、図12はその問題点を説明す
る電源投入検出時のタイムチャートをそれぞれ示してい
る。

【０００６】例えば、各種ＬＳＩ装置３にリセット信号
を供給する起動回路は、図11（Ａ）において、電源投入
検出回路１及びラッチ回路２から成る。電源投入検出回
路１は電源線ＶCCと接地線ＶSSとの間に接続される。起
動回路の機能は、当該起動回路の電源がＯＮ動作される
と、電源線ＶCCの電位上昇状態が電源投入検出回路１に
より検出され、該回路１からラッチ回路２にワンショッ
トパルス（以下検出信号Ｓout ともいう）が出力され
る。また、ラッチ回路２では検出信号Ｓout がラッチさ
れ、そのリセット信号（以下ＲＳＴ信号という）が各種
ＬＳＩ装置３に出力される。これにより、各種ＬＳＩ装
置３のリセット動作が行われる。

【０００７】電源投入検出回路１は、図11（Ｂ）に示す
ように、例えば、電位検出部１Ａ及びシュミットトリガ
回路１Ｂから成る。電位検出部１Ａはｐ型の電界効果ト
ランジスタＴP1，ｎ型の電界効果トランジスタＴN1及び
充電容量Ｃから成る。トランジスタＴP1のソースは電源
線ＶCCに接続され、そのゲートが接地線ＶSSに接続さ
れ、そのドレインが電位出力点となるノードｎに接続さ
れる。また、トランジスタＴN1のドレインは電源線ＶCC
に接続され、そのゲートとソースが接続されてノードｎ
に接続される。なお、ノードｎと接地線ＶSSとの間に充
電容量Ｃが接続される。

【０００８】シュミットトリガ回路１Ｂはｐ型の電界効
果トランジスタＴP2，３個のｎ型の電界効果トランジス
タＴN1〜ＴN3から成る。トランジスタＴP2，ＴN1，ＴN2
の各ゲートはノードｎに接続され、この３つのトランジ
スタＴP2，ＴN1，ＴN2が直列に接続されて、電源線ＶCC
と接地線ＶSSとの間に接続される。また、トランジスタ
ＴP2，ＴN1の共通ドレインがトランジスタＴN3のゲート
に接続される。なお、トランジスタＴN3のドレインは電
源線ＶCCに接続され、そのソースがトランジスタＴN1，
ＴN2のソース・ドレイン接続点に接続される。

【０００９】これにより、電源線ＶCCの電位上昇状態が
電位検出部１Ａのノードｎに現れることで、シュミット
トリガ回路１ＢのトランジスタＴP2，ＴN1の共通ドレイ
ンから検出信号Ｓout が出力される。

【００１０】

【発明が解決しようとする課題】ところで、従来例によ
れば電源線ＶCCの電位上昇状態を検出する電位検出部１
Ａが設けられ、そのｐ型の電界効果トランジスタＴP1が
電源線ＶCCとノードｎとの間に接続され、そのゲートが
接地線ＶSSに接続される。また、検出信号Ｓoutのワン
ショットパルス幅がトランジスタＴN1のＯＮ抵抗Ｒと充
電容量Ｃとにより決定され、それが発生されている。

【００１１】このため、図12（Ａ）に示すように、電源
線ＶCCが早く立ち上がる場合には、十分なレベルであっ
て、ある程度パルス幅を持った検出信号Ｓout をラッチ
回路２に出力することができる。すなわち、図12（Ａ）
において、ノードｎの電位ｖｎは充電用のトランジスタ
ＴP1のＯＮ電流ｉと充電容量Ｃ１により決定され、その
電位変化式は、式（１），すなわち、ｖｎ＝Ｑ／Ｃ＝１／Ｃ∫ｉｄｔ…（１）により与えられる。

【００１２】これにより、電源投入検出時にノードｎの
電位ｖｎに基づく出力，すなわち、十分なレベル，幅の
ワンショットパルス（検出信号Ｓout ）がシュミットト
リガ回路１Ｂから得られる。この際に、ノードｎの電位
ｖｎが当該回路１Ｂのスイッチング閾値電圧Ｖsw以下で
ある場合には、電源線ＶCCに追従して上昇し、ｖｎがＶ
swを越えた場合には、その出力の電位が放電される。

【００１３】しかし、図12（Ｂ）に示すように、電源線
ＶCCの立ち上がりが遅くなる場合には、十分なレベル，
パルス幅を持った検出信号Ｓout をラッチ回路２に出力
することができない。これは、電源線ＶCCに接続される
負荷容量が多くなった場合等に、その立ち上がりが遅く
なる。これにより，例えば、電源線ＶCCの立ち上がり
と、ｖｎの充電がほぼ同時間に推移することとなり、検
出信号Ｓout が十分なレベルに達する以前に、ノードｎ
の電位ｖｎがスイッチング閾値電圧Ｖswを越えてしま
う。このことで、十分なワンショットパルスを得ること
ができなくなる。

【００１４】これにより、電源線ＶCCの遷移状態によっ
て、ワンショットパルス幅が変化をし、検出信号Ｓout
を用いたＬＳＩ装置において、電源投入時のリセット動
作が困難となり、動作不具合等の原因となるという問題
がある。本発明は、かかる従来例の問題点に鑑み創作さ
れたものであり、電源線の電位上昇状態を検出する電位
検出部の構成を工夫し、電源投入時に、十分なレベルの
検出信号を出力することが可能となる電源投入検出回路
の提供を目的とする。

【００１５】

【課題を解決するための手段】図１，２は、本発明に係
る電源投入検出回路の原理図（その１，２）をそれぞれ
示している。本発明の第１の電源投入検出回路は図１に
示すように、第１の電源線ＶCCの電位を検出する電位検
出回路１１と、前記電位検出に基づいて検出信号Ｓout
を発生する信号発生回路１２とを具備し、前記電位検出
回路１１が、充電出力点となるノードｎ及び前記第１の
電源線ＶCCの間に直列接続された１以上の電位検出用ト
ランジスタＴｎ，〔ｎ＝１〜ｎ〕と、前記ノードｎ及び
第１の電源線ＶCCの間に接続された他のトランジスタＴ
ｉと、前記ノードｎ及び第２の電源線ＶSSとの間に接続
された充電用素子Ｃから成り、前記電位検出用トランジ
スタＴｎのゲートとドレインとが接続されることを特徴
とする。

【００１６】なお、本発明の第１の電源投入検出回路に
おいて、前記信号発生回路１２がシュミットトリガ回路
から成ることを特徴とする。さらに、本発明の第２の電
源投入検出回路は図２に示すように、第１の電源線ＶCC
の電位を検出する第１の電位検出回路１３と、前記第１
の電源線ＶCCと異なる第２の電源線ＶSSの電位を検出す
る第２の電位検出回路１４と、前記両電位の検出に基づ
いて検出信号Ｓout を出力する信号増幅回路１５とを具
備し、前記第１の電位検出回路１３が、高電位出力点と
なる第１のノードｎ１及び第１の電源線ＶCCの間に直列
接続された１以上の高電位検出用トランジスタＴｎ，
〔ｎ＝１〜ｎ〕と、前記第１のノードｎ１及び第１の電
源線ＶCCの間に接続された他のトランジスタＴｉから成
り、前記第２の電位検出回路１４が、低電位出力点とな
る第２のノードｎ２及び第２の電源線ＶSSの間に直列接
続された１以上の低電位検出用トランジスタＴｍ，〔ｍ
＝１〜ｍ〕と、前記第１の電源線ＶCCと第２のノードｎ
２との間に並列接続された他のトランジスタＴｊ，Ｔｋ
から成り、前記高電位検出用トランジスタＴｎや低電位
検出用トランジスタＴｍのゲートとドレインとが接続さ
れることを特徴とする。

【００１７】なお、本発明の第２の電源投入検出回路に
おいて、前記第１の電源線ＶCCと第１のノードｎ１との
間に並列接続された他のトランジスタＴｊ，Ｔｋが抵抗
素子Ｒに置き換えられることを特徴とし、上記目的を達
成する。

【００１８】

【作用】本発明の第１の電源投入検出回路によれば、図
１に示すように，例えば、ｎ型の電界効果トランジスタ
から成る１以上の電位検出用トランジスタＴｎ，他のト
ランジスタＴｉ及び充電用素子Ｃから成る電位検出回路
１１と、例えば、シュミットトリガ回路から成る信号発
生回路１２とが具備され、該電位検出用トランジスタＴ
ｎのゲートとドレインとが接続される。

【００１９】このため、電源線ＶCCの立ち上がり電位が
遅くなる場合にも、十分なレベル，パルス幅を持った検
出信号Ｓout を次段回路に出力することが可能となる。
すなわち、電源投入時のノードｎは、直列接続されたｎ
個の電位検出用トランジスタＴｎの総合閾値電圧ｎ×Ｖ
thと電源線ＶCCとの関係において、常に、ＶCC−ｎ×Ｖ
thにより決定される低い電位により状態推移し、その電
圧が充電用素子Ｃに充電される。

【００２０】このことで、ノードｎの電位が信号発生回
路１２のスイッチング閾値電圧Ｖswを越える時刻には、
電源線ＶCCの立ち上がり電位がほぼ定常状態に到達する
ことから、電源線ＶCCの立ち上がり時間が長い場合であ
っても、十分なレベルの検出信号Ｓout を次段回路に出
力することが可能となる。なお、電源線ＶCCの立ち上が
り電位が早く立ち上がる場合には、従来例と同様に、十
分な検出信号Ｓout を次段回路に出力することができ
る。

【００２１】これにより、検出信号Ｓout に基づくリセ
ット信号を用いたＬＳＩ装置において、電源線ＶCCの遷
移状態に左右されることなく、電源投入時のリセット動
作を的確に行わせることが可能となり、当該電源投入検
出回路を応用したＬＳＩ装置の性能向上に寄与するとこ
ろが大きい。なお、本発明の第１の電源投入検出回路に
おいて、電位検出用トランジスタＴｎをｎ型の電界効果
トランジスタからｐ型の電界効果トランジスタに換えた
場合であっても、同様な作用・効果が得られる。

【００２２】さらに、本発明の第２の電源投入検出回路
によれば、図２に示すように、１以上の高電位検出用ト
ランジスタＴｎ，他のトランジスタＴｉから成る第１の
電位検出回路１３と、１以上の低電位検出用トランジス
タＴｍ，他のトランジスタＴｊ，Ｔｋから成る第２の電
位検出回路１４と、両電位の検出に基づいて検出信号Ｓ
out を出力する信号増幅回路１５とを具備し、高電位検
出用トランジスタＴｎや低電位検出用トランジスタＴｍ
のゲートとドレインとが接続される。

【００２３】このため、電源線ＶCCの立ち上がり電位が
遅くなる場合にも、第１の電源投入検出回路と同様に、
十分なレベル，パルス幅を持った検出信号Ｓout を次段
回路に出力することが可能となる。すなわち、電源投入
時の第１のノードｎ１は、直列接続されたｎ個の高電位
検出用トランジスタＴｎの総合閾値電圧ｎ×Ｖthと電源
線ＶCCとの関係において、常に、ＶCC−ｎ×Ｖthにより
決定される低い電位により状態推移し、その電位が信号
増幅回路１５の一方の入力部に入力される。

【００２４】また、電源投入時の第２のノードｎ２は、
直列接続されたｍ個の電位検出用トランジスタＴｍの総
合閾値電圧ｍ×Ｖthと電源線ＶSSとの関係において、常
に、ＶSS＋ｍ×Ｖthにより決定される高い電位により状
態推移し、その電位が信号増幅回路１５の他方の入力部
に入力される。さらに、信号増幅回路１５では第１，第
２のノードｎ１，ｎ２の電位が比較される。ここで、第
１のノードｎ１の電位ｖ１と第２のノードｎ２の電位ｖ
２との関係は、電源投入当初ではｖ１＜ｖ２であるが、
電源線ＶCCの電位が（ｍ＋ｎ）Ｖthより高い電位に推移
すると、ｖ１＞ｖ２となって、信号増幅回路１５が反転
動作をし、第１の電源投入検出回路と同様に、十分なレ
ベル，パルス幅を持った検出信号Ｓout を次段回路に出
力することが可能となる。

【００２５】なお、本発明の第２の電源投入検出回路に
おいて、高電位検出用トランジスタＴｎや低電位検出用
トランジスタＴｍをｎ型の電界効果トランジスタ又はｐ
型の電界効果トランジスタから構成したり、また、第１
の電源線ＶCCと第１のノードｎ１との間に並列接続する
他のトランジスタＴｊ，Ｔｋを抵抗素子Ｒに置き換えた
場合にも、同様な作用・効果が得られる。

【００２６】これにより、第１の電源投入検出回路と同
様に、検出信号Ｓout に基づいてリセット動作を行わせ
るＬＳＩ装置の性能向上を図ることが可能となる。

【００２７】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜10は、本発明の実施例に係る電
源投入検出回路を説明する図である。（１）第１の実施例の説明図３は、本発明の第１の実施例に係る電源投入検出回路
の構成図であり、図４はその電源投入検出時のタイムチ
ャートである。

【００２８】例えば、電源線ＶCCの電位上昇状態を検出
して検出信号Ｓout を出力する電源投入検出回路は、図
３において、電圧検出トランジスタ回路21Ａ及びシュミ
ットトリガ回路２２から成る。すなわち、電圧検出トラ
ンジスタ回路21Ａは電位検出回路１１の一例であり、電
源線ＶCCの電位を検出する回路である。例えば、トラン
ジスタ回路21Ａは３個のｎ型の電界効果トランジスタＴ
N11 〜ＴN13 ，抵抗Ｒ及び充電容量Ｃから成る。２個の
トランジスタＴN11 ，ＴN12 は１以上の電位検出用トラ
ンジスタＴｎの一例であり、ｎ＝２の場合の例である。
両トランジスタＴN11 ，ＴN12 及び抵抗Ｒは、電源線Ｖ
CCと充電出力点となるノードｎとの間に直列接続され
る。

【００２９】例えば、トランジスタＴN11 のドレインと
ゲートが接続されて電源線ＶCCに接続され、トランジス
タＴN12 のドレインとゲートが接続されてトランジスタ
ＴN11 のソースに接続され、トランジスタＴN11 のソー
スが抵抗Ｒの一端に接続され、抵抗Ｒの他端がノードｎ
に接続される。なお、トランジスタＴN13 は他のトラン
ジスタＴｉの一例であり、ノードｎと電源線ＶCCとの間
に接続される。充電容量Ｃは充電用素子の一例であり、
第２の電源線（以下接地線という）ＶSSとの間に接続さ
れる。

【００３０】シュミットトリガ回路２２は信号発生回路
１２の一例であり、電位検出に基づいて検出信号Ｓout
を発生する回路である。例えば、トリガ回路21Ｂは１個
のｐ型の電界効果トランジスタＴP1及び３個のｎ型の電
界効果トランジスタＴN14 〜ＴN16 から成る。トランジ
スタＴP1，ＴN14 及びＴN15 は電源線ＶCCと接地線ＶSS
との間に直列接続される。

【００３１】例えば、トランジスタＴP1のソースが電源
線ＶCCに接続され、トランジスタＴP1のドレインとトラ
ンジスタＴN14 のドレインとトランジスタＴN16 のゲー
トが接続されて出力部に接続される。また、トランジス
タＴN14 のソースとトランジスタＴN15 のドレインが接
続されてトランジスタＴN16 のソースに接続される。な
お、トランジスタＴN15 のソースは接地線ＶSSに接続さ
れ、トランジスタＴP1，ＴN14 及びＴN15 の共通ゲート
にノードｎの充電電位ｖｎが供給される。

【００３２】このようにして、本発明の第１の実施例に
係る電源投入検出回路によれば、図３に示すように、２
個の電位検出用トランジスタＴN11 ，ＴN12 ，他のトラ
ンジスタＴN13 ，抵抗Ｒ及び充電容量Ｃから成る電圧検
出トランジスタ回路21Ａと、検出信号Ｓout を発生する
シュミットトリガ回路２２とが具備され、トランジスタ
ＴN11 やＴN12 のゲートとドレインとが接続される。

【００３３】このため、図４（Ａ）の電源投入時のタイ
ムチャートに示すように、電源線ＶCCが早く立ち上がる
場合には、従来例と同様に、十分な検出信号Ｓout を次
段回路に出力することができる。すなわち、図４（Ａ）
において、ノードｎの電位ｖｎはトランジスタＴN11 ，
ＴN12 及び抵抗Ｒに流れる電流ｉ₀と充電容量Ｃにより
決定され、その電位変化式は、式（１），すなわち、ｖｎ＝Ｑ／Ｃ＝１／Ｃ∫ｉ₀ｄｔ…（２）により与えられる。

【００３４】また、図４（Ｂ）に示すように、電源線Ｖ
CCの立ち上がりが遅くなる場合であっても、従来例と異
なり十分なレベル，パルス幅を持った検出信号Ｓout を
次段回路に出力することが可能となる。すなわち、電源
投入時のノードｎは、直列接続された２個のトランジス
タＴN11 ，ＴN12 の総合閾値電圧２×Ｖthと電源線ＶCC
との関係において、常に、ＶCC−２×Ｖthにより決定さ
れる低い電位により状態推移し、その電圧が充電容量Ｃ
に充電される。この際に、ノードｎの電位ｖｎはシュミ
ットトリガ回路２２のスイッチング閾値電圧Ｖsw以下で
ある場合には、電源線ＶCCに追従して上昇する。

【００３５】従って、ノードｎの電位がシュミットトリ
ガ回路２２のスイッチング閾値電圧Ｖswを越える時刻に
は、電源線ＶCCの電位（立ち上がり電位）がほぼ定常状
態に到達することから、電源線ＶCCの立ち上がり時間が
長い場合であっても、十分なレベルの検出信号Ｓout を
次段回路に出力することが可能となる。なお、電源線Ｖ
CCの立ち上がりが遅くなる原因は、電源線ＶCCに接続さ
れる負荷容量が多くなった場合等に該当する。

【００３６】これにより、電源投入検出時にノードｎの
電位ｖｎに基づく十分なレベルであって、ある程度の幅
を持ったワンショットパルス（検出信号Ｓout ）をシュ
ミットトリガ回路２２から得ることができる。このこと
で、検出信号Ｓout に基づくリセット信号を用いたＬＳ
Ｉ装置において、電源線ＶCCの遷移状態に左右されるこ
となく、電源投入時のリセット動作を的確に行わせるこ
とが可能となり、当該電源投入検出回路を応用したＬＳ
Ｉ装置の性能向上に寄与するところが大きい。

【００３７】（２）第２の実施例の説明図５は、本発明の第２の実施例に係る電源投入検出回路
の構成図である。なお、第１の実施例と異なるは第２の
実施例では電位検出用トランジスタがｎ型の電界効果ト
ランジスタからｐ型の電界効果トランジスタに置き換え
られるものである。

【００３８】すなわち、本発明の第２の電源投入検出回
路は、図５において、電圧検出トランジスタ回路21Ｂ及
びシュミットトリガ回路２２から成る。トランジスタ回
路21Ｂは電位検出回路１１の他の一例であり、２個のｐ
型の電界効果トランジスタＴP21 ，ＴP22 ，抵抗Ｒ及び
充電容量Ｃから成る。２個のトランジスタＴP21 ，ＴP2
2 は１以上の電位検出用トランジスタＴｎの一例であ
り、ｎ＝２の場合の例である。両トランジスタＴP21 ，
ＴP22 及び抵抗Ｒは、電源線ＶCCと充電出力点となるノ
ードｎとの間に直列接続される。

【００３９】例えば、トランジスタＴP21 のソースが電
源線ＶCCに接続され、そのゲートとドレインとが接続さ
れてトランジスタＴP22 のソースに接続される。トラン
ジスタＴP22 のゲートとドレインとが接続されて抵抗Ｒ
の一端に接続され、抵抗Ｒの他端がノードｎに接続され
る。なお、その他の構成及びシュミットトリガ回路２２
の機能等は第１の実施例と同様であるため、その説明を
省略する。

【００４０】このようにして、本発明の第２の実施例に
係る電源投入検出回路によれば、図５に示すように、２
個の電位検出用トランジスタＴP21 ，ＴP22 ，他のトラ
ンジスタＴN13 ，抵抗Ｒ及び充電容量Ｃから成る電圧検
出トランジスタ回路21Ｂと、検出信号Ｓout を発生する
シュミットトリガ回路２２とが具備され、トランジスス
タＴP21 やＴP22 のゲートとドレインとが接続される。

【００４１】このため、第１の実施例と同様に、電源線
ＶCCの立ち上がりが遅くなる場合であっても、十分なレ
ベルの検出信号Ｓout を次段回路に出力することが可能
となる。すなわち、電源投入時のノードｎは、直列接続
された２個のトランジスタＴP21 ，ＴP22 の総合閾値電
圧２×Ｖthと電源線ＶCCとの関係において、常に、ＶCC
−２×Ｖthにより決定される低い電位により状態推移
し、その電圧が充電容量Ｃに充電される。

【００４２】従って、ノードｎの電位がシュミットトリ
ガ回路２２のスイッチング閾値電圧Ｖswを越える時刻に
は、電源線ＶCCの電位（立ち上がり電位）がほぼ定常状
態に到達することから、電源線ＶCCの立ち上がり時間が
長い場合であっても、十分なレベルの検出信号Ｓout を
次段回路に出力することが可能となる。これにより、第
１の実施例と同様に、当該電源投入検出回路を応用した
ＬＳＩ装置において、電源投入時のリセット動作を的確
に行わせることが可能となり、その性能向上に寄与する
ところが大きい。

【００４３】（３）第３の実施例の説明図６は、本発明の第３の実施例に係る電源投入検出回路
の構成図である。なお、第１，第２の実施例と異なるは
第３の実施例では高電位側の遷移状態と低電位側の遷移
状態の差を検出して検出信号Ｓout を発生するものであ
る。すなわち、本発明の第２の電源投入検出回路は図６
において、高電位検出トランジスタ回路23Ａ，低電位検
出トランジスタ回路24Ａ及びカレントミラー型差動増幅
回路25Ａから成る。

【００４４】高電位検出トランジスタ回路23Ａは第１の
電位検出回路１３の一例であり、電源線ＶCCの電位を検
出する回路である。例えば、トランジスタ回路23Ａは３
個のｎ型の電界効果トランジスタＴN11 〜ＴN13 から成
る。２個のトランジスタＴN11 ，ＴN12 は１以上の電位
検出用トランジスタＴｎの一例であり、ｎ＝２の場合の
例である。両トランジスタＴN11 ，ＴN12 は、電源線Ｖ
CCと高電位出力点となる第１のノードｎとの間に直列接
続される。

【００４５】例えば、トランジスタＴN11 のドレインと
ゲートが接続されて電源線ＶCCに接続され、トランジス
タＴN12 のドレインとゲートが接続されてトランジスタ
ＴN11 のソースに接続され、トランジスタＴN11 のソー
スが第１のノードｎ１に接続される。なお、トランジス
タＴN13 は他のトランジスタＴｉの一例であり、ノード
ｎ１と電源線ＶCCとの間に接続される。

【００４６】低電位検出トランジスタ回路24Ａは第２の
電位検出回路１４の一例であり、接地線ＶSSの電位を検
出する回路である。例えば、トランジスタ回路24Ａは１
個のｐ型の電界効果トランジスタＴP31 と、３個のｎ型
の電界効果トランジスタＴN31 〜ＴN33 から成る。２個
のトランジスタＴN31 ，ＴN32 は１以上の電位検出用ト
ランジスタＴｍの一例であり、ｍ＝２の場合の例であ
る。両トランジスタＴN31 ，ＴN32 は、接地線ＶSSと低
電位出力点となる第２のノードｎ２との間に直列接続さ
れる。

【００４７】例えば、トランジスタＴN32 のソースが接
地線ＶSSに接続され、そのドレインとゲートが接続され
てトランジスタＴN31 のソースに接続される。トランジ
スタＴN31 のドレインがゲートに接続されてノードｎ２
に接続される。なお、トランジスタＴN33 は他のトラン
ジスタＴｊの一例であり、ノードｎ２と電源線ＶCCとの
間に接続され、そのゲートがノードｎ２に接続される。
トランジスタＴP31 は他のトランジスタＴｋの一例であ
り、ノードｎ２と電源線ＶCCとの間に接続され、そのゲ
ートが接地線ＶSSに接続される。

【００４８】カレントミラー型差動増幅回路（以下単に
差動増幅回路という）25Ａは信号増幅回路１５の一例で
あり、両ノードｎ１，ｎ２の電位に基づいて検出信号Ｓ
outを出力する回路である。例えば、差動増幅回路25Ａ
は２個のｐ型の電界効果トランジスタＴP32 ，ＴP33
と、２個のｎ型の電界効果トランジスタＴN34 ，ＴN35
から成る。２個のトランジスタＴP32 ，ＴN34 は電源線
ＶCCと接地線ＶSSと間に直列接続され、トランジスタＴ
P32 のソースが電源線ＶCCに接続され、トランジスタＴ
N34 のソースが接地線ＶSSに接続される。

【００４９】また、２個のトランジスタＴP33 ，ＴN35
は電源線ＶCCと接地線ＶSSと間に直列接続され、トラン
ジスタＴP33 のソースが電源線ＶCCに接続され、トラン
ジスタＴN35 のソースが接地線ＶSSに接続される。な
お、２個のトランジスタＴP32，ＴP33 のゲートが接続
されて、トランジスタＴP33 ，ＴN35 の共通ドレインに
接続される。トランジスタＴN34 のゲートはノードｎ１
に接続され、トランジスタＴN35 のゲートがノードｎ２
にそれぞれ接続される。これにより、トランジスタＴP3
2 ，ＴN34 の共通ドレインから検出信号Ｓout が出力さ
れる。

【００５０】このようにして、本発明の第２の実施例に
係る電源投入検出回路によれば、図６に示すように、２
個の高電位検出用トランジスタＴN11 ，ＴN12 ，他のト
ランジスタＴN13 から成るトランジスタ回路23Ａと、２
個の低電位検出用トランジスタＴN31 ，ＴN32 ，他のト
ランジスタＴP31 ，ＴN33 から成るトランジスタ回路24
Ａと、両ノードｎ１，ｎ２の差に基づいて検出信号Ｓou
t を発生する差動増幅回路25Ａとを具備し、トランジス
タＴN11 やＴN12 のゲートとドレインとが接続され、ま
た、トランジスタＴN31 やＴN32 のゲートとドレインと
が接続される。

【００５１】このため、図７の電源投入検出時のタイム
チャートに示すように、電源線ＶCCの立ち上がりが遅く
なる場合にも、第１の実施例と同様に、十分なレベル，
パルス幅を持った検出信号Ｓout を次段回路に出力する
ことが可能となる。すなわち、図７において、電源投入
時のノードｎ１は、直列接続された２個のトランジスタ
ＴN11 ，ＴN12 の総合閾値電圧Ｖth１＋Ｖth２と電源線
ＶCCとの関係において、常に、ＶCC−（Ｖth１＋Ｖth
２）により決定される低い電位により状態推移し、その
電位が差動増幅回路25ＡのトランジスタＴN34 のゲート
に入力される。

【００５２】なお、Ｖth１はトランジスタＴN11 の閾値
電圧であり、Ｖth２はトランジスタＴN12 の閾値電圧で
あり、Ｖth１＝Ｖth２＝Ｖthの場合には、ｎ×Ｖth＝２
×Ｖthとなる。また、電源投入時のノードｎ２は、直列
接続された２個のトランジスタＴN31，ＴN32 の総合閾
値電圧Ｖth３＋Ｖth４と接地線ＶSSとの関係において、
常に、ＶSS＋（Ｖth３＋Ｖth４）により決定される高い
電位により状態推移し、その電位が差動増幅回路25Ａの
トランジスタＴN35 に入力される。なお、Ｖth３はトラ
ンジスタＴN31 の閾値電圧であり、Ｖth４はトランジス
タＴN32 の閾値電圧であり、Ｖth３＝Ｖth４＝Ｖthの場
合には、ｍ×Ｖth＝２×Ｖthとなる。

【００５３】さらに、差動増幅回路25Ａではノードｎ
１，ｎ２の電位が比較される。ここで、ノードｎ１の電
位ｖ１とノードｎ２の電位ｖ２との関係は、電源投入当
初ではｖ１＜ｖ２であるため、検出信号Ｓout は電源線
ＶCCに追従して充電される。その後、電源線ＶCCの電位
が（ｍ＋ｎ）Ｖth＝４×Ｖthより高い電位に推移する
と、ｖ１＞ｖ２，すなわち、（３）式の関係ＶCC−（Ｖth１＋Ｖth２）＞（Ｖth３＋Ｖth４） ∴ ＶCC＞Ｖth１＋Ｖth２＋Ｖth３＋Ｖth４……（３）となるまで、電源線ＶCCの電位が上昇する。これによ
り、差動増幅回路25Ａが反転動作をし、トランジスタＴ
P32 ，ＴN34 の共通ドレイン電圧が放電することによ
り、第１の実施例と同様に、十分なレベル，パルス幅を
持った検出信号Ｓoutを次段回路に出力することが可能
となる。

【００５４】なお、図７において、ｐは反転ポイントで
あり、ノードｎ１の電位ｖ１とノードｎ２の電位ｖ２と
が交差する反転電位である。また、この反転電位Ｖth１
＋Ｖth２＋Ｖth３＋Ｖth４は、トランジスタのディメン
ジョンを調整することにより、所望の電位に設定するこ
とができ、この反転電位に依存するワンショットパルス
幅の検出信号Ｓout を得ることが可能となる。

【００５５】これにより、第１の実施例に比べて第２の
実施例ではより一層緩やかに立ち上がる電源線ＶCCの電
位を精度良く検出することができ、第１の実施例と同様
に、検出信号Ｓout に基づいてリセット動作を行わせる
ＬＳＩ装置の性能向上を図ることが可能となる。（４）第４の実施例の説明図８は、本発明の第４の実施例に係る電源投入検出回路
の構成図である。なお、第３の実施例と異なるは第４の
実施例では電位検出用トランジスタがｎ型の電界効果ト
ランジスタからｐ型の電界効果トランジスタに置き換え
られるものである。

【００５６】すなわち、本発明の第４の電源投入検出回
路は、図８において、高電位検出トランジスタ回路23
Ｂ，低電位検出トランジスタ回路24Ｂ及びラッチ型差動
増幅回路25Ｂから成る。高電位検出トランジスタ回路23
Ｂは第１の電位検出回路１３の他の一例であり、電源線
ＶCCの電位を検出する回路である。例えば、トランジス
タ回路23Ｂは２個のｐ型の電界効果トランジスタＴP21
，ＴP22 及び１個のｎ型の電界効果トランジスタＴN13
から成る。２個のトランジスタＴP21 ，ＴP22 は１以
上の電位検出用トランジスタＴｎの一例であり、ｎ＝２
の場合の例である。両トランジスタＴP21 ，ＴP22 は、
電源線ＶCCと高電位出力点となる第１のノードｎとの間
に直列接続される。

【００５７】例えば、トランジスタＴP21 のソースが電
源線ＶCCに接続され、そのドレインとゲートが接続され
てトランジスタＴP22 に接続され、トランジスタＴP22
のドレインとゲートが接続されてノードｎ１に接続され
る。なお、トランジスタＴN13 は他のトランジスタＴｉ
の一例であり、ノードｎ１と電源線ＶCCとの間に接続さ
れる。

【００５８】低電位検出トランジスタ回路24Ｂは第２の
電位検出回路１４の他の一例であり、接地線ＶSSの電位
を検出する回路である。例えば、トランジスタ回路24Ｂ
は１個のｎ型の電界効果トランジスタＴN41 と、２個の
ｐ型の電界効果トランジスタＴP41 ，ＴP42 及び１個の
抵抗Ｒから成る。２個のトランジスタＴP41 ，ＴP42は
１以上の電位検出用トランジスタＴｍの一例であり、ｍ
＝２の場合の例である。両トランジスタＴP41 ，ＴP42
は、接地線ＶSSと低電位出力点となるノードｎ２との間
に直列接続される。

【００５９】例えば、トランジスタＴP42 のドレインが
ゲートに接続されて接地線ＶSSに接続され、トランジス
タＴP41 のドレインとゲートが接続されてトランジスタ
ＴP4２のソースに接続される。なお、トランジスタＴ
P41 のソースがノードｎ２に接続される。トランジスタ
ＴN41 は他のトランジスタＴｊの一例であり、ノードｎ
２と電源線ＶCCとの間に接続され、そのゲートがノード
ｎ２に接続される。抵抗Ｒは第３の実施例に係るトラン
ジスタＴP31 に置き換えられ、ノードｎ２と電源線ＶCC
との間に接続される。

【００６０】ラッチ型差動増幅回路（以下単に差動増幅
回路という）25Ｂは信号増幅回路１５の他の一例であ
り、両ノードｎ１，ｎ２の電位に基づいて検出信号Ｓou
t を出力する回路である。例えば、差動増幅回路25Ｂは
２個のｐ型の電界効果トランジスタＴP43 ，ＴP44 と、
２個のｎ型の電界効果トランジスタＴN42 ，ＴN43 から
成る。２個のトランジスタＴP43 ，ＴN42 は電源線ＶCC
と接地線ＶSSと間に直列接続され、トランジスタＴP43
のソースが電源線ＶCCに接続され、トランジスタＴN42
のソースが接地線ＶSSに接続される。

【００６１】また、２個のトランジスタＴP44 ，ＴN43
は電源線ＶCCと接地線ＶSSと間に直列接続され、トラン
ジスタＴP44 のソースが電源線ＶCCに接続され、トラン
ジスタＴN43 のソースが接地線ＶSSに接続される。な
お、トランジスタＴP43 のゲートがトランジスタＴP44
，ＴN43 の共通ドレインに接続され、トランジスタＴP
44 のゲートがトランジスタＴP43 ，ＴN42 の共通ドレ
インにそれぞれ接続される。トランジスタＴN42 のゲー
トはノードｎ１に接続され、トランジスタＴN43 のゲー
トがノードｎ２にそれぞれ接続される。これにより、ト
ランジスタＴP43 ，ＴN42 の共通ドレインから検出信号
Ｓout が出力される。

【００６２】このようにして、本発明の第４の実施例に
係る電源投入検出回路によれば、図８に示すように、２
個の高電位検出用トランジスタＴP21 ，ＴP22 ，他のト
ランジスタＴN13 から成るトランジスタ回路23Ｂと、２
個の低電位検出用トランジスタＴP41 ，ＴP42 ，他のト
ランジスタＴP31 ，ＴN33 から成るトランジスタ回路24
Ｂと、両ノードｎ１，ｎ２の差に基づいて検出信号Ｓou
t を発生する差動増幅回路25Ｂとを具備し、トランジス
タＴP21 やＴP22 のゲートとドレインとが接続され、ま
た、トランジスタＴP41 やＴP42 のゲートとドレインと
が接続される。

【００６３】このため、第３の実施例と同様に、電源線
ＶCCの立ち上がりが遅くなる場合にも、十分なレベル，
パルス幅を持った検出信号Ｓout を次段回路に出力する
ことが可能となる。すなわち、電源投入時のノードｎ１
は、直列接続された２個のトランジスタＴP21 ，ＴP22
の総合閾値電圧Ｖth１＋Ｖth２と電源線ＶCCとの関係に
おいて、常に、ＶCC−（Ｖth１＋Ｖth２）により決定さ
れる低い電位により状態推移し、その電位が差動増幅回
路25ＢのトランジスタＴN42 のゲートに入力される。

【００６４】なお、Ｖth１はトランジスタＴP21 の閾値
電圧であり、Ｖth２はトランジスタＴP22 の閾値電圧で
あり、Ｖth１＝Ｖth２＝Ｖthの場合には、ｎ×Ｖth＝２
×Ｖthとなる。また、電源投入時のノードｎ２は、直列
接続された２個のトランジスタＴP41，ＴP42 の総合閾
値電圧Ｖth３＋Ｖth４と接地線ＶSSとの関係において、
常に、ＶSS＋（Ｖth３＋Ｖth４）により決定される高い
電位により状態推移し、その電位が差動増幅回路25Ｂの
トランジスタＴN43 に入力される。なお、Ｖth３はトラ
ンジスタＴP41 の閾値電圧であり、Ｖth４はトランジス
タＴP42 の閾値電圧であり、Ｖth３＝Ｖth４＝Ｖthの場
合には、ｍ×Ｖth＝２×Ｖthとなる。

【００６５】さらに、差動増幅回路25Ｂではノードｎ
１，ｎ２の電位が比較される。ここで、ノードｎ１の電
位ｖ１とノードｎ２の電位ｖ２との関係は、電源投入当
初ではｖ１＜ｖ２であるため、検出信号ｏutは電源線Ｖ
CCに追従して充電される。その後、電源線ＶCCの電位が
（ｍ＋ｎ）Ｖth＝４×Ｖthより高い電位に推移すると、
ｖ１＞ｖ２となるまで、電源線ＶCCの電位が上昇する。
これにより、差動増幅回路25Ｂが反転動作をし、トラン
ジスタＴP43 ，ＴN42 の共通ドレイン電圧が放電するこ
とにより、第３の実施例と同様に、十分なレベル，パル
ス幅を持った検出信号Ｓout を次段回路に出力すること
が可能となる。

【００６６】これにより、第３の実施例と同様に、緩や
かに立ち上がる電源線ＶCCの電位を精度良く検出するこ
とができ、第１の実施例と同様に検出信号Ｓout に基づ
いてリセット動作を行わせるＬＳＩ装置の性能向上を図
ることが可能となる。（５）応用例の説明図９は、本発明の各実施例に係る電源投入検出回路を応
用したＲＡＭの構成図であり、図10は、そのリセット動
作の説明図である。

【００６７】図９において、電源投入検出回路を内蔵し
た随時書込み／読出し可能なメモリ（以下ＲＡＭとい
う）は、図９において、アドレスバッファ／プリデコー
ダ２６，リフレッシュカウンタ２７，ロウデコータ２
８，コラムデコーダ２９，センスアンプ３０，メモリセ
ル３１，ライトクロックジェネレータ３２，データ入力
バッファ３３，データ出力バッファ３４，クロックジェ
ネレータ３５，３６，モードコントローラ３７，基板バ
イアスジェネレータ３８及び起動回路３９から成る。

【００６８】ここで、当該ＲＡＭのリセット動作をする
回路については、図10に示すように起動回路３９とクロ
ックジェネレータ３５とが接続されて成る。例えば、図
10ににおいて、起動回路３９は電源投入検出回路100 ，
ラッチ回路101 及び波形検出回路102 等から成る。ま
た、電源投入検出回路100 は本発明の第１〜第４の実施
例に係る電源投入検出回路から成り、電源線ＶCCの立ち
上がり電位を検出してその検出信号Ｓout をラッチ回路
101 に出力する。

【００６９】ラッチ回路101 はｐ型，ｎ型の電界効果ト
ランジスタから成り、ＲＡＳ系信号をラッチ制御信号に
して検出信号Ｓout をラッチし、リセット信号（以下Ｒ
ＳＴ信号という）をクロックジェネレータ３５に出力す
る。波形検出回路102 はインバータ素子，容量素子及び
ＮＯＲゲート等から成り、ＲＡＳ系信号の立ち上がりを
検出し、それをラッチ回路101 に出力する。

【００７０】クロックジェネレータ３５はインバータ素
子やＮＡＮＤゲート等から成り、ＲＡＳ系信号とＲＳＴ
信号との論理に基づき、内部論理回路等にＲＡＳ系活性
化信号ＲＥを出力する。このようにして、本発明の各実
施例に係る電源投入検出回路を応用したＲＡＭによれ
ば、起動回路３９に設けられた電源投入検出回路100 が
本発明の第１〜第４の実施例に係る電源投入検出回路か
ら成る。

【００７１】例えば、当該起動回路３９の電源がＯＮ動
作されると、電源線ＶCCの電位上昇状態が電源投入検出
回路100 により検出され、該回路101 からラッチ回路10
1 に検出信号Ｓout ＝「Ｈ」（ハイ）レベルが出力され
る。この際に、電源線ＶCCの立ち上がり時間が長い場合
であっても、十分なレベルの検出信号Ｓout がラッチ回
路101 に出力される。これに基づくＲＳＴ信号＝「Ｈ」
レベルがクロックジェネレータ３５に出力される。

【００７２】このため、一時的に「Ｈ」レベルとなるワ
ンショットパルス信号（検出信号Ｓout ）に基づいてＲ
ＡＳ系回路を強制的にリセット状態にすることができ
る。なお、ＲＡＳ系信号が「Ｌ」→「Ｈ」レベルとなる
と、起動回路３９のラッチ回路101 が反転され、ＲＳＴ
信号が「Ｈ」→「Ｌ」レベルとなる。すなわち、クロッ
クジェネレータ３５ではＲＡＳ系信号とＲＳＴ信号との
論理に基づき、ローデコーダ２８やセンスアンプ３０等
の内部処理回路にＲＡＳ系活性化信号ＲＥ＝「Ｌ」（ロ
ー）レベルが出力される。また、クロックジェネレータ
３６はＣＡＳ系信号とＲＡＳ系活性化信号ＲＥとの論理
に基づく制御信号により内部クロック信号を発生し、そ
れをアドレスバッファ／プリデコーダ２６，コラムデコ
ーダ２９，ライトクロックジェネレータ３２及びデータ
出力バッファ３４に出力する。なお、ＣＡＳ系信号はモ
ードコントローラ３７に入力され、リフレッシュカウン
タ２７がリセットされる。

【００７３】これにより、データＤINを書き込む場合に
は、例えば、１１ビットのアドレスＡ０〜Ａ10がアドレ
スバッファ／プリデコーダ２６によりデコードされ、書
込み／読出し制御信号ＷＥに基づいてライトクロックジ
ェネレータ３２が活性化され、その指定するメモリセル
３１の番地にデータＤINが書き込まれる。また、データ
ＤINを読み出す場合には、１１ビットのアドレスＡ０〜
Ａ10がアドレスバッファ／プリデコーダ２６によりデコ
ードされ、その指定するメモリセル３１の番地からデー
タＤOUT が読み出され、センスアンプ３０，データ出力
バッファ３４を介してデータＤOUT が外部出力される。

【００７４】これにより、本発明の第１〜第４の電源投
入検出回路を応用したＲＡＭにおいて、電源投入時のリ
セット動作を的確に行わせることが可能となり、その性
能向上に寄与するところが大きい。

【００７５】

【発明の効果】以上説明したように、本発明の電源投入
検出回路によれば、１以上の電位検出用トランジスタ，
他のトランジスタ及び充電用素子から成る電位検出回路
と、電源投入時に検出信号を発生する信号発生回路とが
具備され、該電位検出用トランジスタのゲートとドレイ
ンとが接続される。

【００７６】このため、電源投入時に、電位検出回路に
おいて、直列接続されたｎ個の電位検出用トランジスタ
の総合閾値電圧と電源線の電圧とにより決定される低い
電位により、信号発生回路の入力電位が状態推移する。
このことで、入力電位が信号発生回路のスイッチング閾
値電圧を越える時刻には、電源線の立ち上がり電位がほ
ぼ定常状態に到達することから、電源線の立ち上がり電
位が遅くなる場合にも、十分なレベル，パルス幅を持っ
た検出信号を出力することが可能となる。

【００７７】さらに、本発明の他の電源投入検出回路に
よれば、１以上の高電位検出用トランジスタ，他のトラ
ンジスタから成る第１の電位検出回路と、１以上の低電
位検出用トランジスタ，他のトランジスタから成る第２
の電位検出回路と、両電位の検出に基づいて検出信号を
出力する信号増幅回路とを具備し、高電位検出用トラン
ジスタや低電位検出用トランジスタのゲートとドレイン
とが接続される。

【００７８】このため、電源投入時に、第１の電位検出
回路において直列接続されたｎ個の高電位検出用トラン
ジスタの総合閾値電圧と電源線の電位とにより第１のノ
ードの電位が状態推移する。また、第２の電位検出回路
において直列接続されたｍ個の電位検出用トランジスタ
の総合閾値電圧と電源線の電位とにより第２のノードの
電位が状態推移する。このことから、第１のノードの電
位と第２のノードの電位に基づき、信号増幅回路が反転
動作をすることから、十分な電位に立ち上がった電源線
の電位に基づいて検出信号を出力することが可能とな
る。

【００７９】これにより、電源線の遷移状態に左右され
ることなく、リセット動作を行わせることができ、当該
電源投入検出回路を応用したＬＳＩ装置の安定動作及び
その性能向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る電源投入検出回路の原理図（その
１）である。

【図２】本発明に係る電源投入検出回路の原理図（その
２）である。

【図３】本発明の第１の実施例に係る電源投入検出回路
の構成図である。

【図４】本発明の第１の実施例に係る電源投入検出時の
タイムチャートである。

【図５】本発明の第２の実施例に係る電源投入検出回路
の構成図である。

【図６】本発明の第３の実施例に係る電源投入検出回路
の構成図である。

【図７】本発明の第３の実施例に係る電源投入検出時の
タイムチャートである。

【図８】本発明の第４の実施例に係る電源投入検出回路
の構成図である。

【図９】本発明の各実施例に係る電源投入検出回路を応
用したＲＡＭの構成図である。

【図10】本発明の各実施例に係るＲＡＭのリセット動作
の説明図である。

【図11】従来例に係る電源投入検出回路の応用例及びそ
の構成図である。

【図12】従来例に係る問題点を説明する電源投入検出時
のタイムチャートである。

【符号の説明】１１…電位検出回路、１２…信号発生回路、１３…第１の電位検出回路、１４…第２の電位検出回路、１５…信号増幅回路、Ｔｎ〔ｎ＝１〜ｎ〕…電位検出用トランジスタ、Ｔｍ〔ｍ＝１〜ｍ〕…電位検出用トランジスタ、Ｔｉ，Ｔｊ，Ｔｋ…他のトランジスタ、Ｃ…充電用素子、Ｒ…抵抗素子、ｎ，ｎ１，ｎ２…ノード，第１，第２のノード、ＶCC…第１の電源線、ＶSS…第２の電源線、Ｓout …検出信号。

Claims

【特許請求の範囲】

【請求項１】第１の電源線（ＶCC）の電位を検出する
電位検出回路（１１）と、前記電位検出に基づいて検出
信号（Ｓout ）を発生する信号発生回路（１２）とを具
備し、前記電位検出回路（１１）が、充電出力点となる
ノード（ｎ）及び前記第１の電源線（ＶCC）の間に直列
接続された１以上の電位検出用トランジスタ（Ｔｎ，
〔ｎ＝１〜ｎ〕）と、前記ノード（ｎ）及び第１の電源
線（ＶCC）の間に接続された他のトランジスタ（Ｔｉ）
と、前記ノード（ｎ）及び第２の電源線（ＶSS）との間
に接続された充電用素子（Ｃ）から成り、前記電位検出
用トランジスタ（Ｔｎ）のゲートとドレインとが接続さ
れることを特徴とする電源投入検出回路。
【請求項２】請求項１記載の電源投入検出回路におい
て、前記信号発生回路（１２）がシュミットトリガ回路
から成ることを特徴とする電源投入検出回路。
【請求項３】第１の電源線（ＶCC）の電位を検出する
第１の電位検出回路（１３）と、前記第１の電源線（Ｖ
CC）と異なる第２の電源線（ＶSS）の電位を検出する第
２の電位検出回路（１４）と、前記両電位の検出に基づ
いて検出信号（Ｓout ）を出力する信号増幅回路（１
５）とを具備し、前記第１の電位検出回路（１３）が、高電位出力点とな
る第１のノード（ｎ１）及び第１の電源線（ＶCC）の間
に直列接続された１以上の高電位検出用トランジスタ
（Ｔｎ，〔ｎ＝１〜ｎ〕）と、前記第１のノード（ｎ
１）及び第１の電源線（ＶCC）の間に接続された他のト
ランジスタ（Ｔｉ）から成り、前記第２の電位検出回路（１４）が、低電位出力点とな
る第２のノード（ｎ２）及び第２の電源線（ＶSS）の間
に直列接続された１以上の低電位検出用トランジスタ
（Ｔｍ，〔ｍ＝１〜ｍ〕）と、前記第１の電源線（ＶC
C）と第２のノード（ｎ２）との間に並列接続された他
のトランジスタ（Ｔｊ，Ｔｋ）から成り、前記高電位検出用トランジスタ（Ｔｎ）や低電位検出用
トランジスタ（Ｔｍ）のゲートとドレインとが接続され
ることを特徴とする電源投入検出回路。
【請求項４】請求項３記載の電源投入検出回路におい
て、前記第１の電源線（ＶCC）と第１のノード（ｎ１）
との間に並列接続された他のトランジスタ（Ｔｊ，Ｔ
ｋ）が抵抗素子（Ｒ）に置き換えられることを特徴とす
る電源投入検出回路。