JP4694674B2

JP4694674B2 - パワーオンリセット回路

Info

Publication number: JP4694674B2
Application number: JP2000193492A
Authority: JP
Inventors: 道永李
Original assignee: MagnaChip Semiconductor Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1999-06-30
Filing date: 2000-06-27
Publication date: 2011-06-08
Anticipated expiration: 2020-06-27
Also published as: JP2001044814A; KR100333666B1; KR20010005079A; US6492848B1

Description

【０００１】
【発明が属する技術分野】
本発明は半導体集積回路に関し、特に、初期のチップ動作時に印加されるパワーオン（ｐｏｗｅｒ−ｏｎ）信号の駆動速度に関係なく安定的にリセット信号を生成するパワーオンリセット回路に関する。
【０００２】
【従来の技術】
一般に、チップの初期化のための信号として用いられるリセット信号が外部ピンを介して入力される場合、ピンの数の追加によるチップ価格の上昇をまねく。したがって、リセットピンを使用する代わりにチップ自体でパワーが稼働した時、自動的にリセット信号が一度生成できるようにする回路を内蔵しているべきであるが、この場合用いられる回路がパワーオンリセット回路である。
【０００３】
図１は、従来の技術にかかるパワーオンリセット回路である。
【０００４】
図１を参照して、従来のパワーオンリセット回路は、パワーオンＰ＿ＯＮ信号を入力されて徐々にトグルするパルス信号を出力する入力部１１０と、上記入力部１１０の出力パルス信号に応答してパワーオンリセット信号（ｐｏｗｅｒ−ｏｎｒｅｓｅｔ：ＰＯＲ）を出力するシュミットトリガ（ｓｃｈｍｉｔｔｔｒｉｇｇｅｒ）１３０とよりなる。
【０００５】
具体的には、上記入力部１１０は、上記パワーオン信号Ｐ＿ＯＮとノードＮ１１との間に連結されたキャパシタＣ１１と、ゲートで上記ノードＮ１１信号を入力されてソースドレイン経路を介して上記ノードＮ１１と接地電源とを連結するＮＭＯＳトランジスタＮＭ１１と、ゲートで上記ノードＮ１１信号を入力されてソースドレイン経路を介して上記パワーオン信号と出力ノードＮ１２とを連結するＰＭＯＳトランジスタＰＭ１１と、上記出力ノードＮ１２と上記接地電源との間に連結されたキャパシタＣ１２とを含んでなる。
【０００６】
上記シュミットトリガ１３０は、シュミットトリガインバータ１３１と、インバータＩＮＶ１１とからなる。上記シュミットトリガインバータ１３１は、ゲートで上記出力ノードＮ１２信号を入力されて、ソースドレイン経路を介して上記パワーオン信号と出力ノードＮ１３とを連結する直列連結されたＰＭＯＳトランジスタＰＭ１３及びＰＭ１４と、ゲートで上記出力ノードＮ１２信号を入力されて、ソースドレイン経路を介して上記接地電源と上記出力ノードＮ１３とを連結する直列連結されたＮＭＯＳトランジスタＮＭ１３及びＮＭ１４と、ゲートで上記出力ノードＮ１３信号を入力されて、ソースドレイン経路を介して上記接地電源と上記ＰＭＯＳトランジスタＰＭ１３及びＰＭ１４の共通ノードＮ１５を連結するＰＭＯＳトランジスタＰＭ１５と、ゲートで上記出力ノードＮ１３信号を入力されてソースドレイン経路を介して上記パワーオン信号と上記ＮＭＯＳトランジスタＮＭ１３及びＮＭ１４の共通ノードＮ１６とを連結するＮＭＯＳトランジスタＮＭ１５とによりなる。
【０００７】
上記のような構成を有するパワーオンリセット回路の具体的な回路構成と動作を調べてみる。
【０００８】
まず、図３（ａ）及び図３（ｂ）の一般的なシュミットトリガインバータの入出力電圧波形及び電圧伝達特性のヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）を参照して一般的なシュミットトリガインバータの動作特性について説明する。
【０００９】
図３（ａ）に示したように、シュミットトリガインバータは、入力信号ＶＩＮを“ハイ”で判断する基準である第１電圧レベルＶＩＤと、上記入力信号を“ロー”で判断する基準である第２電圧レベルＶＩＵとによって出力信号を反転して出力する。
【００１０】
具体的には、上記入力信号ＶＩＮが上記第１電圧レベルＶＩＤより大きい場合には、入力を“ハイ”で、上記入力信号が上記第２電圧レベルＶＩＵより小さい場合には、入力を“ロー”で、判断して、上記入力信号を反転して出力ＶＯＵＴし、上記入力信号が上記第１電圧レベルＶＩＤと上記第２電圧レベルＶＩＵとの間に存在する場合には動作しない。
【００１１】
このような動作特性のため、シュミットトリガインバータは、入力信号にノイズ（ｎｏｉｓｅ）によるグリッチ（ｇｌｉｔｃｈ）が発生する場合にも、上記第１電圧レベルと上記第２電圧レベルとの間で変化がある場合には出力に影響を及ぼさない。
【００１２】
また、図３（ｂ）に示すように、上記入力信号ＶＩＮが上記第１電圧レベル、または上記第２電圧レベルを過ぎて行く場合に、出力信号を急激に反転させて、入力信号の遷移（ｔｒａｎｓｉｔｉｏｎ）時間に関係なく、出力信号を生成する。
【００１３】
このように、上記シュミットトリガインバータは、スロー信号（ｓｌｏｗｓｉｇｎａｌ）の遷移特性を向上させ、ノイズ成分を除去することに有効に用いられる。
【００１４】
図１の従来のパワーオンリセット回路の動作を調べてみると、上記パワーオンＰ＿ＯＮ信号がアクティブされてキャパシタＣ１１に印加されると、ノードＮ１１の電位が瞬間的に上記パワーオン信号によって上昇し、ＮＭＯＳトランジスタＮＭ１１をターンオン（ｔｕｒｎ−ｏｎ）させて、上記ノードＮ１１は、徐々にプルダウンされ、これにより上記ＮＭＯＳトランジスタＮＭ１１はターンオフされる。
【００１５】
上記ノードＮ１１がプルダウンされてＰＭＯＳトランジスタＰＭ１１がターンオンされると、キャパシタＣ１２が徐々に充電されながら上記入力部１１０の出力ノードＮ１２をプルアップしてトグル（ｔｏｇｇｌｅ）させる。
【００１６】
上記入力部１１０の出力が一度トグルされたら、上記ノードＮ１１が徐々にプルアップされて上記ＰＭＯＳトランジスタＰＭ１１がターンオフ（ｔｕｒｎ−ｏｆｆ）され、上記出力ノードＮ１２は、徐々にプルダウンされてもう一度トグルされ、上記入力部１１０の出力ノードＮ１２は、“ロー”から“ハイ”に、“ハイ”から“ロー”に徐々に遷移されて上記シュミットトリガ１３０に入力される。
【００１７】
上記入力部１１０の出力ノードＮ１２信号が徐々に“ロー”から“ハイ”レベルに遷移されれば、上記シュミットトリガインバータ１３１では、入力信号が上記第１電圧レベルＶＩＤ以上に印加される瞬間反転された信号であるロジック“ロー”を出力し、また反転されて出力ノードＮ１２信号が“ハイ”から“ロー”レベルに遷移されて上記第２電圧レベルＶＩＵ以下に印加される瞬間、上記パワーオンリセット信号ＰＯＲが“ハイ”から“ロー”にトグルされた信号を出力し、上記パワーオンリセット回路の出力信号である上記パワーオンリセット信号が“ハイ”のパルス信号を出力する。
【００１８】
図２は、従来の他のパワーオンリセット回路として、パワーオンリセット回路は、パワーオンＰ＿ＯＮ信号に応答してトグル信号を出力する入力部２１０と、上記トグル信号に応答してパワーオンリセット信号ＰＯＲを出力するシュミットトリガインバータ２３１、及び出力部２５０と、上記シュミットトリガインバータ２３０の出力ノードＮ２３信号を上記入力部２１０に帰還する帰還部２７０とによりなる。
【００１９】
上記入力部２１０は、ゲートでノードＮ２０を入力されてソースドレイン経路を介して出力ノードＮ２１に上記パワーオン信号を伝達するＰＮＯＳトランジスタＰＭ２１と、ゲートで上記ノードＮ２０を入力されてソースドレイン経路を介して上記出力ノードＮ２１に接地電源を伝達するＮＭＯＳトランジスタＮＭ２１と、ゲートで上記出力ノードＮ２１を入力されてソースとドレインが上記接地電源と連結されたＭＯＳキャパシタＣ２１とによりなる。
【００２０】
上記シュミットトリガインバータ１３１は、図１のシュミットトリガインバータ１３１と同様に構成され、上記出力部２５０は、上記シュミットトリガインバータ１３１の出力ノードＮ２３信号をラッチ２５５及びバッファリングして上記パワーオンリセット信号を出力するインバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２４、及びＩＮＶ２５によりなる。また、上記帰還部２７０は、上記ノードＮ２０信号を反転するインバータＩＮＶ２８と、上記インバータの出力ノードＮ２７信号と上記出力ノードＮ２３信号を入力とするＮＡＮＤゲートＮＤ２７と、上記ＮＡＮＤゲートＮＤ２７の出力信号をバッファリングして上記ノードＮ２０信号を出力するインバータＩＮＶ２６、ＩＮＶ２７とにより構成される。
【００２１】
上記のような構成を持つ他の技術による従来のパワーオンリセット回路の動作について調べてみる。
【００２２】
上記パワーオンＰ＿ＯＮ信号がアクティブされれば、初期に“ロー”に入力される上記ノードＮ２０信号により上記ＰＭＯＳトランジスタＰＭ２１がターンオンされて上記ＭＯＳキャパシタＣ２１が徐々に充電されながら上記出力ノードＮ２１が“ハイ”に徐々にトグルされ、これに応答して上記シュミットトリガインバータ１３１の上記出力ノードＮ２３信号が“ハイ”から“ロー”にトグルされ、上記出力ノードＮ２３信号は、上記出力部２５０でラッチ及びバッファリングを経て上記パワーオンリセット信号ＰＯＲを“ロー”にアクティブさせる。
【００２３】
“ハイ”レベルである上記シュミットトリガインバータ２３１の出力信号が上記帰還部２７０を経て上記入力部２１０に帰還されることによって、そういう帰還信号が上記パワーオンリセット信号ＰＯＲを“ハイ”レベルにする。上記ノードＮ２０信号は、上記帰還部２７０から継続的に“ハイ”の信号として出力されて、上記パワーオンリセット信号も“ハイ”を維持する。
【００２４】
しかし、上記従来の技術によるパワーオンリセット回路は、パワーが印加されてオンされる時間が長く（数μｓ〜数ｍｓ）入力される場合、動作をしない。
【００２５】
図１の従来のパワーオンリセット回路の場合には、パワーオンＰ＿ＯＮ信号が１０μｓ内にパワー電源まで上がってからパワーオンリセット信号が動作する。上記パワーオン信号が徐々に印加される場合、上記キャパシタＣ１１に全部充電され、上記ノードＮ１２が上記パワーオン信号について行けなくなる。よって上記出力ノードＮ１３がトグルされず、リセット信号を生成することができない。
【００２６】
また、図２の他の従来のパワーオンリセット回路の場合には、上記パワーオンＰ＿ＯＮ信号がオンとなる時間が長くなれば、上記入力部２１０の入力ノードＮ２０信号により、上記ＰＭＯＳトランジスタＰＭ２１がターンオンされて、上記出力ノードＮ２１が“ハイ”となる以前に上記帰還部２７０の帰還によって上記ノードＮ２０は、続けて“ハイ”となり、上記出力ノードＮ２１が“ロー”となって上記パワーオンリセット信号ＰＯＲが“ハイ”にトグルされた後、続けてその信号を維持する。
【００２７】
しかしながら、大部分の高価の装備の場合、装備の損傷をなくすためにパワーをゆっくりオンさせるため、上記のようなパワーオンリセット回路を使用する場合、パワーオン時間が長くなることによってリセット回路が動作しない。
【００２８】
【発明が解決しようとする課題】
本発明は、上述したような従来技術の問題点を解決するために創案されたものであり、パワーがオンされるタイミングに関係なく、安定的にリセット信号を生成するパワーオンリセット回路を提供することをその目的としている。
【００２９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体素子でチップにパワーが稼働した時、アクティブされるパワーオン信号に応答してリセット信号を生成するパワーオンリセット回路において、外部回路から上記パワーオン信号が入力される入力手段と、出力ノードを含んで、上記入力手段からの出力信号が所望の電圧レベルに上昇する前に上記出力ノードで電圧レベルがハイ電圧レベル信号からローレベル信号にトグルされる第１反転手段と、上記出力ノードに連結され、上記出力ノードからの電圧レベルに応答して上記パワーオンリセット信号を生成する手段とを備え、上記第１反転手段は、シュミットトリガインバータであり、互いに直列連結され、各々が上記入力手段からの出力信号に応答して上記パワーオン信号を第１ノード（Ｎ４２）に伝達するソース及びドレインを有している第１及び第２プルアップ手段と、互いに直列連結され、各々が上記入力手段からの出力信号に応答して上記伝達されたパワーオン信号をプルダウンさせるためのソース及びドレインを有している第１及び第２プルダウン手段と、ゲートが上記第１ノード（Ｎ４２）に連結されて第２ノード（Ｎ４３）にパワーオン信号を提供するＮＭＯＳトランジスタと、ゲートが上記第１ノード（Ｎ４２）に連結されて上記出力ノード（Ｎ４４）を接地レベルに連結させるＰＭＯＳトランジスタと、からなり、上記第１反転手段の出力ノード（Ｎ４４）が上記第１及び第２プルアップ手段間に連結され、上記第１及び第２プルダウン手段が第２ノード（Ｎ４３）に連結されて構成されることを特徴とする。
【００３０】
以下、本発明が属する技術分野において通常の知識を有する当業者が本発明の技術的思想を容易に実施できるように、本発明の最も好ましい実施例を添付した図面を参照し説明する。
【００３１】
図４は、本発明の一実施例にかかるパワーオンリセット回路である。
【００３２】
図４を参照して、パワーオンリセット回路は、パワーオンＰ＿ＯＮ信号を入力として、上記パワーオン信号の影響を減殺して出力ノードＮ４１信号を生成する入力部４１０と、上記入力部４１０の出力ノードＮ４１信号を反転した出力ノードＮ４５信号を生成するシュミットトリガインバータ４３０と、上記シュミットトリガインバータ４３０の出力ノードＮ４５信号に応答してパワーオンリセット信号ＰＯＲを生成するリセット信号生成部４５０とによりなる。
【００３３】
上記入力部４１０は、ゲートで接地電源を入力されてターンオンされて開いているソースドレイン経路を介して上記出力ノードＮ４１に上記パワーオンＰ＿ＯＮ信号を伝達するＰＭＯＳトランジスタＰＭ４１、及び上記出力ノードＮ４１と接地電源ライン間に連結されたキャパシタＣ４１とによりなる。
【００３４】
上記シュミットトリガインバータ４３０は、ゲートで上記出力ノードＮ４１信号を各々入力されて上記パワーオン（Ｐ＿ＯＮ）信号とノードＮ４２間に直列連結されたＰＭＯＳトランジスタＰＭ４３及びＰＭ４４と、上記出力ノードＮ４１信号を各々入力されて上記ノードＮ４２と上記接地電源間に直列連結されたＮＭＯＳトランジスタＮＭ４３及びＮＭ４４と、上記ノードＮ４２信号をゲートで入力されてソースドレイン経路を介して上記ＮＭＯＳトランジスタＮＭ４３及びＮＭ４４の共通ノードＮ４３に上記パワーオン信号を伝達するＮＭＯＳトランジスタＮＭ４５と、上記ノードＮ４２信号をゲートで入力されてソースドレイン経路を介して上記ＰＭＯＳトランジスタＰＭ４３及びＰＭ４４の共通ノードであって上記シュミットトリガインバータ４３０の出力ノードＮ４５に接地電源を伝達するＰＭＯＳトランジスタＰＭ４５とによりなる。
【００３５】
上記リセット信号生成部４５０は、上記シュミットトリガインバータ４３０の出力ノードＮ４４信号を反転及びバッファリングする多数のインバータＩＮＶ４１、ＩＮＶ４２、及びＩＮＶ４３と、上記インバータＩＮＶ４３の出力ノードＮ４５信号と、上記インバータＩＮＶ４３の出力信号を所定の時間遅延４５５したノードＮ４６信号を入力として上記パワーオンリセット信号ＰＯＲを出力する排他的論理和ゲートＸＯＲ４１とによりなる。上記遅延素子４５５は、インバータＩＮＶ４４及びＩＮＶ４５と、キャパシタＣ４５とによりなり、上記パワーオンリセット信号のパルス幅を決定する。
【００３６】
図５のタイミング図を参照し上記のような構成を持つ本発明の動作について説明する。
【００３７】
チップにパワーが供給される上記パワーオンＰ＿ＯＮ信号は、使用する装備に応じて徐々に印加されるものと、速い時間内に印加されるものなどがある。このような多様なパワーオン信号に対してリセット信号を生成するためのものが上記入力部４１０と、上記シュミットトリガインバータ４３０である。
【００３８】
まず、上記入力部４１０は、ゲートが接地電圧を印加されてターンオンされているＰＭＯＳトランジスタＰＭ４１を介して上記パワーオン信号が印加すれば、上記キャパシタＣ４１に蓄積されながら上記出力ノードＮ４１の電位が上昇する。
【００３９】
上記ＰＭＯＳトランジスタＰＭ４１と上記キャパシタＣ４１とは、上記パワーオン信号の入力を上記出力ノードＮ４１に伝達する機能だけでなく、上記パワーオン信号が瞬間的に（数ｎｓ〜数十ｎｓ）オフされるグリッチ（ｇｌｉｔｃｈ）が発生した時にも、全体システムがリセットされないように、ある程度上記パワーオンリセット信号を維持するようにする機能を担当する。この場合、上記Ｃ４１と上記ＰＭ４１の長さ（ｌｅｎｇｔｈ）を調節することにより、所望のパワーグリッチ免疫性（ｉｍｍｕｎｉｔｙ）を得ることができる。
【００４０】
次に、上記シュミットトリガインバータ４３０は、一般的な出力ノードであるＮ４２の代わりにＮ４４ノードから出力信号を得ることによって、上記シュミットトリガインバータ４３０の入力信号であるノードＮ４１に入力される信号が徐々に印加されても上記出力ノードＮ４４で“ハイ”から“ロー”にトグルされた信号を出力する。
【００４１】
具体的に調べてみると、上記パワーオン信号が印加されて、入力部４１０から信号が伝達される過程において、上記ノードＮ４１は、“ロー”信号であったため、上記ＰＭＯＳトランジスタＰＭ４３とＰＭ４４がターンオンされ、上記ノードＮ４２と上記ノードＮ４４とが“ハイ”となる状態で、上記パワーオン信号により上記ノードＮ４１が“ハイ”に上がり、上記ＮＭＯＳトランジスタＮＭ４３とＮＭ４４がターンオンされて上記ノードＮ４２をプルダウンさせる。これに応答して上記ＰＭＯＳトランジスタＰＭ４５がターンオンされながら上記ノードＮ４４が“ロー”にトグルされて上記リセット信号生成部４５０に印加される。
【００４２】
上記出力ノードＮ４４信号がインバータＩＮＶ４１、ＩＮＶ４２、及びＩＮＶ４３によって反転及び増幅されて上記ノードＮ４５に伝達され、上記ノードＮ４５信号は、上記遅延手段４５５の遅延時間ほど遅延された信号と、上記ノードＮ４５信号が上記ＸＯＲゲートＸＯＲ４１に入力されて“ハイ”のパルスを持つ上記パワーオンリセット信号ＰＯＲをアクティブさせる。
【００４３】
また、上記パワーオン信号が徐々に入力されても上記出力ノードＮ４４は、“ハイ”から“ロー”にトグルされた信号を出力して、上記リセット信号生成部４５０で“ハイ”のパルスを持つリセット信号を生成する。
【００４４】
本発明の技術思想は、上記好ましい実施例によって具体的に記述されたが、上記した実施例はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野の通常の専門家であるならば、本発明の技術思想の範囲内で種々の実施例が可能であることを理解されるべきである。
【００４５】
【発明の効果】
上記したとおり本発明によれば、パワーオンリセット回路において、パワーがオンされるタイミングに関係なく、安定的にリセット信号を生成して上記パワーオンリセット回路を応用するチップのパワーに対する応用範囲を広くすることができる。
【図面の簡単な説明】
【図１】従来の技術にかかるパワーオンリセット回路を示す図面である。
【図２】従来の技術にかかるパワーオンリセット回路を示す図面である。
【図３】（ａ）、（ｂ）は、一般的なシュミットトリガインバータの入出力電圧波形及び電圧伝達特性のヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）を示す図面である。
【図４】本発明の一実施例にかかるパワーオンリセット回路を示す図面である。
【図５】本発明の一実施例にかかるパワーオンリセット回路の動作タイミング図を示す図面である。
【符号の説明】
４１０入力部
４３０シュミットトリガ
４５０リセット信号生成部
Ｐ＿ＯＮパワーオン信号
ＰＯＲパワーオンリセット信号

Claims

半導体素子でチップにパワーが稼働した時、アクティブされるパワーオン信号に応答してリセット信号を生成するパワーオンリセット回路において、
外部回路から上記パワーオン信号が入力される入力手段と、
出力ノードを含んで、上記入力手段からの出力信号が所望の電圧レベルに上昇する前に上記出力ノードで電圧レベルがハイ電圧レベル信号からローレベル信号にトグルされる第１反転手段と、
上記出力ノードに連結され、上記出力ノードからの電圧レベルに応答して上記パワーオンリセット信号を生成する手段とを備え、
上記第１反転手段は、シュミットトリガインバータであり、
互いに直列連結され、各々が上記入力手段からの出力信号に応答して上記パワーオン信号を第１ノード（Ｎ４２）に伝達するソース及びドレインを有している第１及び第２プルアップ手段と、
互いに直列連結され、各々が上記入力手段からの出力信号に応答して上記伝達されたパワーオン信号をプルダウンさせるためのソース及びドレインを有している第１及び第２プルダウン手段と、
ゲートが上記第１ノード（Ｎ４２）に連結されて第２ノード（Ｎ４３）にパワーオン信号を提供するＮＭＯＳトランジスタと、
ゲートが上記第１ノード（Ｎ４２）に連結されて上記出力ノード（Ｎ４４）を接地レベルに連結させるＰＭＯＳトランジスタと、
からなり、上記第１反転手段の出力ノード（Ｎ４４）が上記第１及び第２プルアップ手段間に連結され、上記第１及び第２プルダウン手段が第２ノード（Ｎ４３）に連結されて構成されることを特徴とするパワーオンリセット回路。
上記パワーオンリセット信号を生成するための手段は、上記シュミットトリガインバータの出力ノード（Ｎ４４）の電圧レベルを反転及びバッファリングするための第２反転手段と、
上記第２反転手段からの出力信号を遅延させるための遅延手段と、
上記第２反転手段及び上記遅延手段からの出力信号が入力される排他的論理和ゲートとからなることを特徴とする請求項１に記載のパワーオンリセット回路。
上記遅延手段は、
上記第２反転手段からの出力信号が入力される第１インバータと、
上記第１インバータと上記接地電圧レベルとの間に連結される第１キャパシタと、
上記第１キャパシタに連結され、上記第１インバータからの出力信号を受信する第２インバータとからなることを特徴とする請求項２に記載のパワーオンリセット回路。
上記入力手段は、
上記パワーオン信号を上記第１反転手段に伝達するための信号伝達用トランジスタと、
上記信号伝達用トランジスタ及び接地電源レベル間に連結されたキャパシタとからなることを特徴とする請求項１記載のパワーオンリセット回路。