TWI436584B - 降低超越量的輸出級電路 - Google Patents

Description

降低超越量的輸出級電路

本發明係有關一種輸出級電路，更明確地說，係有關一種降低超越量(overshoot)的輸出級電路。

請參考第1圖。第1圖係為先前技術之輸出級電路100之示意圖。輸出級電路100包含輸入端、輸出端、反相器INV₁ 、延遲電路110、120、P型金氧半導體電晶體(P－type Metal Oxide Semiconductor,PMOS)Q_P1 、N型金氧半導體電晶體(N－type Metal Oxide Semiconductor,NMOS)Q_N1 。

輸出級電路100之輸入端用以接收輸入訊號D_IN 。輸出級電路100之輸出端用以輸出輸出訊號D_OUT 。輸出級電路100之輸出端假定等效耦接於電容C_L 。

P型金氧半導體電晶體Q_P1 包含第一端、第二端及控制端。N型金氧半導體電晶體Q_N1 包含第一端、第二端及控制端。反相器INV₁ 耦接於輸出級電路100之輸入端與延遲電路110、120之間。延遲電路110耦接於反相器INV₁ 與P型金氧半導體電晶體Q_P1 之控制端之間。延遲電路120耦接於反相器INV₁ 與N型金氧半導體電晶體Q_N1 之控制端之間。P型金氧半導體電晶體Q_P1 之第一端耦接於偏壓源V_DD 、第二端耦接於輸出級電路100之輸出端、控制端耦接於延遲電路110。N型金氧半導體電晶體Q_N1 之第一端耦接於偏壓源V_SS 、第二端耦接於輸出級電路100之輸出端、控制端耦接於延遲電路120。

反相器INV₁ 用以接收輸入訊號D_IN 並將輸入訊號D_IN 反相後輸出。

延遲電路110耦接於反相器INV₁ 與P型金氧半導體電晶體Q_P1 之控制端之間，用以接收反相後的輸入訊號D_IN ，並將反相後的輸入訊號D_IN 延遲預定時間長度DL₁ 再輸入至P型金氧半導體電晶體Q_P1 之控制端(節點D_P )。延遲電路110可由偶數個反相器所組成(如圖示之2m個)來延遲預定時間長度DL₁ 。

延遲電路120耦接於反相器INV₁ 與N型金氧半導體電晶體Q_N1 之控制端之間，用以接收反相後的輸入訊號D_IN ，並將反相後的輸入訊號D_IN 延遲預定時間長度DL₂ 再輸入至N型金氧半導體電晶體Q_N1 之控制端(節點D_N )。延遲電路120可由偶數個反相器所組成(如圖示之2n個)來延遲預定時間長度DL₂ 。

偏壓源V_DD 、V_SS 用以提供偏壓V_DD 與V_SS 。偏壓V_DD 可為一高電位、偏壓V_SS 可為一地電位。

另外，時間長度DL₁ 與DL₂ 係為相異，亦即反相器數目2m與2n不相同。此係為防止P型金氧半導體電晶體Q_P1 與N型金氧半導體電晶體Q_N1 同時導通產生電流從偏壓源V_DD 直接流至偏壓源V_SS 的情況。

請參考第2圖。第2圖係為先前技術之輸出級電路100之時序示意圖。如圖所示，輸入訊號D_IN 輸入後，節點D_P 上產生與輸入訊號D_IN 反相且延遲時間長度DL₁ 的訊號並輸入P型金氧半導體電晶體Q_P1 ；節點D_N 上產生與輸入訊號D_IN 反相且延遲時間長度DL₂ 的訊號並輸入N型金氧半導體電晶體Q_N1 ；如此以產生輸出訊號D_OUT 。而當輸入訊號D_IN 在轉態時(如由高電位轉低電位、或由低電位轉高電位)，輸出訊號D_OUT 會有產生電壓振幅超過偏壓V_DD 或V_SS 的現象，此即為超越量。而超越量容易對電路造成損害。

一般習知降低超越量的作法，係為在輸出級電路100之輸出端上加上電容以降低超越量。然而此種作法將會降低輸出訊號D_OUT 的迴轉率(slew rate)，進而降低輸出級電路100的存取速度。尤其隨著系統內部元件速度提升，對記憶體速度的要求增加，單純提升記憶體時脈已經不能應付需求，目前已經由同步動態隨機存取記憶體(synchronous DRAM)技術、雙倍資料傳輸(Double Data Rate,DDR)技術，進而發展至第二代雙倍資料傳輸(DDR II)技術。以往記憶體顆粒的時脈相等於輸入/輸出緩衝區(I/O Buffer)的時脈，但第二代雙倍資料傳輸的輸入/輸出緩衝區操作時脈係為記憶體核心時脈的兩倍，此種輸出端上加上電容以降低超越量之做法可能降低記憶體輸出級電路的存取速度。是以如何提供一種新的晶片外驅動器(OCD,Off－Chip Driver)技術，在輸出級電路中提供穩壓線路使充電放電動作時降低超越量，乃為必須考慮之重點。

本發明提供一種降低超越量的輸出級電路。該輸出級電路包含一輸入端，用以接收一輸入訊號；一輸出端；一P型金氧半導體電晶體，包含一第一端，耦接於一提供一第一電壓之第一偏壓源；一控制端，耦接於該輸入端；及一第二端，耦接於該輸出端；一N型金氧半導體電晶體，包含一第一端，耦接於一提供一第二電壓之第二偏壓源；一控制端，耦接於該輸入端；及一第二端，耦接於該輸出端；一上升緣觸發偏壓電路，耦接於該輸入端與該輸出端之間，用以根據該輸入訊號之上升緣，輸出一第三電壓至該輸出端來降低該輸出端之超越量；及一下降緣觸發偏壓電路，耦接於該輸入端與該輸出端之間，用以根據該輸入訊號之下降緣，輸出一第四電壓至該輸出端來降低該輸出端之超越量；其中該第三電壓係介於該第一偏壓與第二偏壓之平均值與該第一偏壓之間；該第四電壓係介於該第一偏壓與第二偏壓之平均值與該第二偏壓之間。

本發明另提供一種降低超越量的輸出級電路。該輸出級電路包含一輸入端，用以接收一輸入訊號；一輸出端；一第一開關位於一第一電壓與該輸出端之間，用以耦接該第一電壓至該輸出端；一第二開關位於一第二電壓與該輸出端之間，用以耦接該第二電壓至該輸出端；一第一觸發偏壓電路位於該輸入端與該輸出端之間，該第一觸發偏壓電路並位於該輸出端與一第三電壓之間，用以根據該輸入訊號之一第一狀態，輸出該第三電壓至該輸出端；及一第二觸發偏壓電路位於該輸入端與該輸出端之間，該第二觸發偏壓電路並位於該輸出端與一第四電壓之間，用以根據該輸入訊號之一第二狀態，輸出該第四電壓至該輸出端；其中該第一觸發偏壓電路輸出該第三電壓至該輸出端一第一預定時間後，該第二開關方導通使該第二電壓耦接於該輸出端，其中該第三電壓不等於該第二電壓。

本發明另提供一種降低超越量的輸出級電路。該輸出級電路包含一輸入端，用以接收一輸入訊號；一輸出端；一第一控制裝置位於一第一預定電壓與該輸出端之間，用以耦接該第一預定電壓至該輸出端；及一第二控制裝置位於該輸出端與一第二預設電壓之間，用以根據該輸入訊號之一預定位準耦接該第二預設電壓至輸出端；其中該第二控制裝置輸出該第二預設電壓至該輸出端一第一預定時間後，該第一控制裝置方使該第一預定電壓耦接於該輸出端，其中該第一預定電壓不等於該第二預定電壓。

請參考第3圖。第3圖係為本發明之輸出級電路300之示意圖。輸出級電路300包含輸入端、輸出端、反相器INV₁ 、延遲電路110、120、P型金氧半導體電晶體Q_P1 、N型金氧半導體電晶體Q_N1 、下降緣觸發偏壓電路310以及上升緣觸發偏壓電路320。

輸出級電路300之輸入端用以接收輸入訊號D_IN 。輸出級電路300之輸出端用以輸出輸出訊號D_OUT 。輸出級電路300之輸出端假定等效耦接於電容C_L 。

P型金氧半導體電晶體Q_P1 包含第一端、第二端及控制端。N型金氧半導體電晶體Q_N1 包含第一端、第二端及控制端。反相器INV₁ 耦接於輸出級電路300之輸入端與延遲電路110、120之間。延遲電路110耦接於反相器INV₁ 與P型金氧半導體電晶體Q_P1 之控制端之間。延遲電路120耦接於反相器INV₁ 與N型金氧半導體電晶體Q_N1 之控制端之間。P型金氧半導體電晶體Q_P1 之第一端耦接於偏壓源V_DD 、第二端耦接於輸出級電路300之輸出端、控制端耦接於延遲電路110。N型金氧半導體電晶體Q_N1 之第一端耦接於偏壓源V_SS 、第二端耦接於輸出級電路300之輸出端、控制端耦接於延遲電路120。下降緣觸發偏壓電路310包含下降緣觸發電路301以及偏壓電路311；下降緣觸發電路301耦接於輸出級電路300之輸入端與偏壓電路311之間；偏壓電路311耦接於下降緣觸發電路301與輸出級電路300之輸出端之間。上升緣觸發偏壓電路320包含上升緣觸發電路302以及偏壓電路321；上升緣觸發電路302耦接於輸出級電路300之輸入端與偏壓電路321之間；偏壓電路321耦接於上升緣觸發電路302與輸出級電路300之輸出端之間。偏壓電路311包含開關SW₁ 與偏壓源V₁ ；開關SW₁ 包含第一端1、第二端2及控制端C；開關SW₁ 之第一端1耦接於偏壓源V₁ 、開關SW₁ 之第二端2耦接於輸出級電路300之輸出端、開關SW₁ 之控制端C耦接於下降緣觸發電路301。偏壓電路321包含開關SW₂ 與偏壓源V₂ ；開關SW₂ 包含第一端1、第二端2及控制端C；開關SW₂ 之第一端1耦接於偏壓源V₂ 、開關SW₂ 之第二端2耦接於輸出級電路300之輸出端、開關SW₂ 之控制端C耦接於上升緣觸發電路302。

反相器INV₁ 用以接收輸入訊號D_IN 並將輸入訊號D_IN 反相後輸出。

延遲電路110耦接於反相器INV₁ 與P型金氧半導體電晶體Q_P1 之控制端之間，用以接收反相後的輸入訊號D_IN ，並將反相後的輸入訊號D_IN 延遲一預定時間長度DL₁ 再輸入至P型金氧半導體電晶體Q_P1 之控制端(節點D_P )。延遲電路110可由偶數個反相器所組成(如圖示之2m個)來延遲預定時間長度DL₁ 。

延遲電路120耦接於反相器INV₁ 與N型金氧半導體電晶體Q_N1 之控制端之間，用以接收反相後的輸入訊號D_IN ，並將反相後的輸入訊號D_IN 延遲一預定時間長度DL₂ 再輸入至N型金氧半導體電晶體Q_N1 之控制端(節點D_N )。延遲電路120可由偶數個反相器所組成(如圖示之2n個)來延遲預定時間長度DL₂ 。

偏壓源V_DD 、V_SS 用以提供偏壓V_DD 與V_SS 。偏壓V_DD 可為一高電位、偏壓V_SS 可為一地電位。偏壓源V₁ 、V₂ 用以提供偏壓V₁ 與V₂ 。原則上偏壓V₁ 小於偏壓V_DD ，例如偏壓V₁ 可為一介於偏壓V_DD 與V_SS 之平均值與偏壓V_DD 之間的電位。原則上偏壓V₂ 大於偏壓V_SS ，例如偏壓V₂ 可為一介於偏壓V_DD 與V_SS 之平均值與偏壓V_SS 之間的電位。

下降緣觸發電路301用以根據輸入訊號D_IN ，在輸入訊號D_IN 由高電位轉低電位(下降緣)時，於節點S_F 處，觸發一預定時間長度之脈衝訊號P_F 。而此脈衝訊號P_F 傳送至開關SW₁ 之控制端C。當開關SW₁ 未接收到脈衝訊號P_F 時，其第一端1並不會耦接至其第二端2，也就是說，偏壓源V₁ 並不會傳送偏壓V₁ 至輸出級電路300之輸出端而影響輸出訊號D_OUT ；反之，當開關SW₁ 接收到脈衝訊號P_F 時，其第一端1便會耦接至其第二端2，也就是說，偏壓源V₁ 會傳送偏壓V₁ 至輸出級電路300之輸出端來影響輸出訊號D_OUT ，而這時候的輸出訊號D_OUT 將會受到偏壓V₁ 的箝制，不會產生超越量的發生。以先前技術的輸出級電路100來說，在此時的輸出訊號D_OUT 將相同地由高電位驟降至低電位，瞬間會產生超越量的情況；反之，藉由本發明之輸出級電路300的下降緣觸發偏壓電路310，將可有效地在輸出訊號D_OUT 由高電位下降至低電位的期間，將輸出訊號D_OUT 偏壓在偏壓V₁ ，如此便可避免超越量的發生。脈衝訊號P_F 的時間長度係可根據延遲時間長度DL₁ 與DL₂ 來設計，於一實施例中，脈衝訊號PF的時間長度可設計小於輸入訊號D_IN 於每次轉態的時間長度，如此將不會造成產生錯誤的輸出訊號D_OUT ；於另一實施例中脈衝訊號PF的時間長度，可大於輸出訊號D_OUT 會產生不穩定的超越量的時間長度(如輸入訊號D_IN 由高電位轉至低電位整個轉態時間長度)，如此方可完整地將輸出訊號的超越量消除。

上升緣觸發電路302用以根據輸入訊號D_IN ，在輸入訊號D_IN 由低電位轉高電位(上升緣)時，於節點S_R 處，觸發一預定時間長度之脈衝訊號P_R 。而此脈衝訊號P_R 傳送至開關SW₂ 之控制端C。當開關SW₂ 未接收到脈衝訊號P_R 時，其第一端1並不會耦接至其第二端2，也就是說，偏壓源V₂ 並不會傳送偏壓V₂ 至輸出級電路300之輸出端而影響輸出訊號D_OUT ；反之，當開關SW₂ 接收到脈衝訊號P_R 時，其第一端1便會耦接至其第二端2，也就是說，偏壓源V₂ 會傳送偏壓V₂ 至輸出級電路300之輸出端來影響輸出訊號D_OUT ，而這時候的輸出訊號D_OUT 將會受到偏壓V₂ 的箝制，不會產生超越量的發生。以先前技術的輸出級電路100來說，在此時的輸出訊號D_OUT 將相同地由低電位驟升至高電位，瞬間會產生超越量的情況；反之，藉由本發明之輸出級電路300的上升緣觸發偏壓電路320，將可有效地在輸出訊號D_OUT 由低電位上升至高電位的期間，將輸出訊號D_OUT 偏壓在偏壓V₂ ，如此便可避免超越量的發生。脈衝訊號PR的時間長度係可根據延遲時間長度DL₁ 與DL₂ 來設計，於一實施例中，脈衝訊號PR的時間長度可設計小於輸入訊號D_IN 於每次轉態的時間長度，如此將不會造成產生錯誤的輸出訊號D_OUT ；於另一實施例中，脈衝訊號PR的時間長度，可大於輸出訊號D_OUT 會產生不穩定的超越量的時間長度(如輸入訊號D_IN 由低電位轉至高電位整個轉態時間長度)，如此方可完整地將輸出訊號的超越量消除。

另外，時間長度DL₁ 與DL₂ 係為相異，亦即反相器數目2m與2n不相同。此係為防止P型金氧半導體電晶體Q_P1 與N型金氧半導體電晶體Q_N1 同時導通產生電流從偏壓源V_DD 直接流至偏壓源V_SS 的情況。

請參考第4圖。第4圖係為本發明之輸出級電路300之時序示意圖。如圖所示，輸入訊號D_IN 輸入後，節點D_P 上產生與輸入訊號D_IN 反相且延遲時間長度DL₁ 的訊號並輸入P型金氧半導體電晶體Q_P1 ；節點D_N 上產生與輸入訊號D_IN 反相且延遲時間長度DL₂ 的訊號並輸入N型金氧半導體電晶體Q_N1 。

於一實施例中，當輸入訊號D_IN 在從高電位下降至低電位時，下降緣觸發電路301會在節點S_F 處產生脈衝訊號P_F ，以先導通開關SW₁ ，使這時候的輸出訊號D_OUT 可以接收到偏壓V₁ 。之後節點D_N 上與輸入訊號D_IN 反相的訊號再導通N型金氧半導體電晶體Q_N1 ，使電晶體Q_N1 第一端與第二端之壓差為(V₁ －V_SS )，如此可以降低超越量的發生。而當輸入訊號D_IN 在從低電位上升至高電位時，上升緣觸發電路302會在節點S_R 處產生脈衝訊號P_R ，以先導通開關SW₂ ，使這時候的輸出訊號D_OUT 可以接收到偏壓V₂ 。之後之後節點D_P 上與輸入訊號D_IN 反相的訊號再導通P型金氧半導體電晶體Q_P1 ，使電晶體Q_P1 第一端與第二端之壓差為(V_DD －V₂ )，如此可以降低超越量的發生。

請參考第5圖。第5圖係為本發明開關SW₁ 之示意圖。如圖所示，開關SW₁ 可包含反相器INV₂ 、P型金氧半導體電晶體Q_P2 以及N型金氧半導體電晶體Q_N2 。P型金氧半導體電晶體Q_P2 包含第一端、第二端及控制端。P型金氧半導體電晶體Q_P2 包含第一端、第二端及控制端。反相器INV₂ 包含輸入端與輸出端。反相器INV₂ 之輸入端耦接於開關SW1之控制端C，用以接收從下降緣觸發電路301傳送來之脈衝訊號P_F 並產生反相的脈衝訊號P_F 。P型金氧半導體電晶體Q_P2 之第一端耦接於開關SW₁ 之第一端以耦接於偏壓源V₁ ；P型金氧半導體電晶體Q_P2 之第二端耦接於開關SW₁ 之第二端以耦接於輸出級電路300之輸出端；P型金氧半導體電晶體Q_P2 之控制端耦接於反相器INV₂ 之輸出端以接收反相的脈衝訊號P_F 。當P型金氧半導體電晶體Q_P2 接收到反相的脈衝訊號P_F 時，將其第一端耦接至其第二端以使偏壓V₁ 傳送至輸出級電路300之輸出端。N型金氧半導體電晶體Q_N2 之第一端耦接於開關SW₁ 之第一端以耦接於偏壓源V₁ ；N型金氧半導體電晶體Q_N2 之第二端耦接於開關SW₁ 之第二端以耦接於輸出級電路300之輸出端；N型金氧半導體電晶體Q_N2 之控制端耦接於耦接於開關SW₁ 之控制端C用以接收脈衝訊號P_F 。當N型金氧半導體電晶體Q_N2 接收到脈衝訊號P_F 時，同樣將其第一端耦接至其第二端以使偏壓V₁ 傳送至輸出級電路300之輸出端。於另一實施例中，亦可以在開關SW₁ 之第一端與偏壓源V₁ 之間加入一個終端電阻(terminated resistor)可提升信號的完整性。此種終端電阻可以是一般電阻或MOS電阻。

請參考第6圖。第6圖係為本發明開關SW₂ 之示意圖。如圖所示，開關SW₁ 可包含反相器INV₃ 、P型金氧半導體電晶體Q_P3 以及N型金氧半導體電晶體Q_N3 。P型金氧半導體電晶體Q_P3 包含第一端、第二端及控制端。P型金氧半導體電晶體Q_P3 包含第一端、第二端及控制端。反相器INV₃ 包含輸入端與輸出端。反相器INV₃ 之輸入端耦接於開關SW₂ 之控制端C，用以接收從上升緣觸發電路302傳送來之脈衝訊號P_R 並產生反相的脈衝訊號P_R 。P型金氧半導體電晶體Q_P3 之第一端耦接於開關SW₂ 之第一端以耦接於偏壓源V₂ ；P型金氧半導體電晶體Q_P3 之第二端耦接於開關SW₂ 之第二端以耦接於輸出級電路300之輸出端；P型金氧半導體電晶體Q_P3 之控制端耦接於反相器INV₃ 之輸出端以接收反相的脈衝訊號P_R 。當P型金氧半導體電晶體Q_P3 接收到反相的脈衝訊號P_R 時，將其第一端耦接至其第二端以使偏壓V₂ 傳送至輸出級電路300之輸出端。N型金氧半導體電晶體Q_N3 之第一端耦接於開關SW₂ 之第一端以耦接於偏壓源V₂ ；N型金氧半導體電晶體Q_N3 之第二端耦接於開關SW₂ 之第二端以耦接於輸出級電路300之輸出端；N型金氧半導體電晶體Q_N3 之控制端耦接於耦接於開關SW₂ 之控制端C用以接收脈衝訊號P_R 。當N型金氧半導體電晶體Q_N3 接收到脈衝訊號P_R 時，同樣將其第一端耦接至其第二端以使偏壓V₂ 傳送至輸出級電路300之輸出端。於另一實施例中，亦可以在開關SW₂ 之第二端與偏壓源V₂ 之間加入一個終端電阻(terminated resistor)可提升信號的完整性。此種終端電阻可以是一般電阻或MOS電阻。

縱上論述，本發明所提供之輸出級電路，以其具有之上升緣觸發電路、下降緣觸發電路與偏壓，能夠讓輸出訊號的超越量降低，減低元件的損害，提供給使用者更大的便利性。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、300．．．輸出級電路

110、120‧‧‧延遲電路

INV₁ 、INV₂ 、INV₃ ‧‧‧反相器

Q_P1 、Q_P2 、Q_P3 ‧‧‧P型金氧半導體電晶體

Q_N1 、Q_N2 、Q_N3 ‧‧‧N型金氧半導體電晶體

D_IN ‧‧‧輸入訊號

D_OUT ‧‧‧輸出訊號

D_P 、D_N 、S_F 、S_R ‧‧‧節點

P_F 、P_R ‧‧‧脈衝訊號

C_L ‧‧‧電容

V_DD 、V_SS 、V₁ 、V₂ ‧‧‧偏壓

OS‧‧‧超越量

DL₁ 、DL₂ ‧‧‧延遲時間

310‧‧‧下降緣觸發偏壓電路

320‧‧‧上升緣觸發偏壓電路

301‧‧‧下降緣觸發電路

302‧‧‧上升緣觸發電路

311、321‧‧‧偏壓電路

SW₁ 、SW₂ ‧‧‧開關

1‧‧‧第一端

2‧‧‧第二端

C‧‧‧控制端

第1圖係為先前技術之輸出級電路之示意圖。

第2圖係為先前技術之輸出級電路之時序示意圖。

第3圖係為本發明之輸出級電路之示意圖。

第4圖係為本發明之輸出級電路之時序示意圖。

第5、6圖係為本發明開關之示意圖。

300‧‧‧輸出級電路

110、120‧‧‧延遲電路

INV₁ ‧‧‧反相器

Q_P1 ‧‧‧P型金氧半導體電晶體

Q_N1 ‧‧‧N型金氧半導體電晶體

D_IN ‧‧‧輸入訊號

D_OUT ‧‧‧輸出訊號

D_P 、D_N 、S_F 、S_R ‧‧‧節點

C_L ‧‧‧電容

V_DD 、V_SS 、V₁ 、V₂ ‧‧‧偏壓

310‧‧‧下降緣觸發偏壓電路

320‧‧‧上升緣觸發偏壓電路

301‧‧‧下降緣觸發電路

302‧‧‧上升緣觸發電路

311、321‧‧‧偏壓電路

SW₁ 、SW₂ ‧‧‧開關

1‧‧‧第一端

2‧‧‧第二端

C‧‧‧控制端

Claims (16)

1. 一種降低超越量的輸出級電路，包含：一輸入端，用以接收一輸入訊號；一輸出端；一P型金氧半導體電晶體，包含：一第一端，耦接於一提供一第一電壓之第一偏壓源；一控制端，耦接於該輸入端；及一第二端，耦接於該輸出端；一N型金氧半導體電晶體，包含：一第一端，耦接於一提供一第二電壓之第二偏壓源；一控制端，耦接於該輸入端；及一第二端，耦接於該輸出端；一上升緣觸發偏壓電路，耦接於該輸入端與該輸出端之間，用以根據該輸入訊號之上升緣，產生一第一預定時間長度之脈衝訊號，並據以輸出一第三電壓至該輸出端來降低該輸出端之超越量；及一下降緣觸發偏壓電路，耦接於該輸入端與該輸出端之間，用以根據該輸入訊號之下降緣，產生一第二預定時間長度之脈衝訊號，並據以輸出一第四電壓至該輸出端來降低該輸出端之超越量；其中該第三電壓大於該第二電壓，且該第四電壓小於該第一電壓； 其中該第三電壓係介於該第一電壓與第二電壓之平均值與該第二電壓之間；該第四電壓係介於該第一電壓與第二電壓之平均值與該第一電壓之間。
2. 如請求項1所述之輸出級電路，其中該上升緣觸發偏壓電路包含：一上升緣觸發電路，耦接於該輸入端，用以根據該輸入訊號之上升緣，產生該第一預定時間長度之脈衝訊號；及一偏壓電路，耦接於該輸出端與該上升緣觸發電路之間，用以根據該第一預定時間長度之脈衝訊號，提供該輸出端該第三電壓。
3. 如請求項2所述之輸出級電路，其中該偏壓電路包含：一第三偏壓源，用以提供該第三電壓；及一開關，耦接於該輸出端、該第三偏壓源與該上升緣觸發電路之間，用以根據該第一預定時間長度之脈衝訊號，將該第三偏壓源與該輸出端耦接。
4. 如請求項3所述之輸出級電路，其中於該開關先導通一預定時間後，該P型金氧半導體電晶體方導通使該輸出端耦接於該第一電壓。
5. 如請求項3所述之輸出級電路，該偏壓電路更包含一終端電 阻位於第三偏壓源與該開關之間。
6. 如請求項3所述之輸出級電路，其中該開關包含：一N型金氧半導體電晶體，包含：一第一端，耦接於該第三偏壓源；一控制端，耦接於該上升緣觸發電路，用以接收該第一預定時間長度之脈衝訊號；及一第二端，耦接於該輸出端，用以根據該第一預定時間長度之脈衝訊號，將該第三偏壓源耦接於該輸出端；一反相器，耦接於該上升緣觸發電路，用以接收該第一預定時間長度之脈衝訊號以產生一反相脈衝訊號；及一P型金氧半導體電晶體，包含：一第一端，耦接於該第三偏壓源；一控制端，耦接於該反相器，用以接收該反相脈衝訊號；及一第二端，耦接於該輸出端，用以根據該反相脈衝訊號，將該第三偏壓源耦接於該輸出端。
7. 如請求項1所述之輸出級電路，其中該下降緣觸發偏壓電路包含：一下降緣觸發電路，耦接於該輸入端，用以根據該輸入訊號之下降緣，產生該第二預定時間長度之脈衝訊號；及一偏壓電路，耦接於該輸出端與該下降緣觸發電路之間，用以根據該第二預定時間長度之脈衝訊號，提供該輸出端該第 四電壓。
8. 如請求項7所述之輸出級電路，其中該偏壓電路包含：一第四偏壓源，用以提供該第四電壓；及一開關，耦接於該輸出端、該第四偏壓源與該下降緣觸發電路之間，用以根據該第二預定時間長度之脈衝訊號，將該第四偏壓源與該輸出端耦接。
9. 如請求項8所述之輸出級電路，其中於該開關先導通一預定時間後，該N型金氧半導體電晶體方導通使該輸出端耦接於該第二電壓。
10. 如請求項8所述之輸出級電路，該偏壓電路更包含一終端電阻位於第四偏壓源與該開關之間。
11. 如請求項8所述之輸出級電路，其中該開關包含：一N型金氧半導體電晶體，包含：一第一端，耦接於該第四偏壓源；一控制端，耦接於該下降緣觸發電路，用以接收該第二預定時間長度之脈衝訊號；及一第二端，耦接於該輸出端，用以根據該第二預定時間長度之脈衝訊號，將該第四偏壓源耦接於該輸出端；一反相器，耦接於該下降緣觸發電路，用以接收該第二預定時 間長度之脈衝訊號以產生一反相之脈衝訊號；及一P型金氧半導體電晶體，包含：一第一端，耦接於該第四偏壓源；一控制端，耦接於該反相器，用以接收該反相之脈衝訊號；及一第二端，耦接於該輸出端，用以根據該反相之脈衝訊號，將該第四偏壓源耦接於該輸出端。
12. 如請求項1所述之輸出級電路，另包含：一反相器，耦接於該輸入端，用以根據該輸入訊號產生一反相輸入訊號；一第一延遲電路，耦接於該反相器與該P型金氧半導體電晶體之該控制端之間，用以延遲該反相輸入訊號一第一預定時間；及一第二延遲電路，耦接於該反相器與該N型金氧半導體電晶體之該控制端之間，用以延遲該反相輸入訊號一第二預定時間，其中該第二預定時間相異於該第一預定時間。
13. 如請求項12所述之輸出級電路，其中該第一延遲電路包含第一偶數個反相器；該第二延遲電路包含相異於該第一偶數之一第二偶數個反相器。
14. 一種降低超越量的輸出級電路，包含： 一輸入端，用以接收一輸入訊號；一輸出端；一第一開關位於一第一電壓與該輸出端之間，用以耦接該第一電壓至該輸出端；一第二開關位於一第二電壓與該輸出端之間，用以耦接該第二電壓至該輸出端；一第一觸發偏壓電路位於該輸入端與該輸出端之間，該第一觸發偏壓電路並位於該輸出端與一第三電壓之間，用以根據該輸入訊號之一第一狀態，產生一第一預定時間長度之脈衝訊號，並據以輸出該第三電壓至該輸出端；及一第二觸發偏壓電路位於該輸入端與該輸出端之間，該第二觸發偏壓電路並位於該輸出端與一第四電壓之間，用以根據該輸入訊號之一第二狀態，產生一第二預定時間長度之脈衝訊號，並據以輸出該第四電壓至該輸出端；其中該第一觸發偏壓電路輸出該第三電壓至該輸出端一第一預定時間後，該第一開關方導通使該第一電壓耦接於該輸出端，其中該第三電壓不等於該第二電壓；其中該第三電壓大於該第二電壓，且該第四電壓小於該第一電壓；其中該第三電壓係介於該第一電壓與第二電壓之平均值與該第二電壓之間；該第四電壓係介於該第一電壓與第二電壓之平均值與該第一電壓之間。
15. 如請求項14所述之輸出級電路，其中於該第二觸發偏壓電路 輸出該第四電壓至該輸出端一第二預定時間後，該第二開關方導通使該第二電壓耦接於該輸出端，其中該第一電壓不等於該第四電壓。
16. 如請求項14所述之輸出級電路，更包含：一第一終端電阻位於該第三電壓與該第一觸發偏壓電路之間；以及一第二終端電阻位於該第四電壓與該第二觸發偏壓電路之間。