JP2007097142A - 出力ドライバ - Google Patents
出力ドライバ Download PDFInfo
- Publication number
- JP2007097142A JP2007097142A JP2006182836A JP2006182836A JP2007097142A JP 2007097142 A JP2007097142 A JP 2007097142A JP 2006182836 A JP2006182836 A JP 2006182836A JP 2006182836 A JP2006182836 A JP 2006182836A JP 2007097142 A JP2007097142 A JP 2007097142A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- pull
- slew rate
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
【解決手段】本発明は、プリプルアップドライブ信号に応答し、プリプルアップドライブ動作を行うためのプリプルアップドライブ部と、プリプルダウンドライブ信号に応答し、プリプルダウンドライブ動作を行うためのプリプルダウンドライブ部と、前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の出力信号に応答し、データを駆動するためのドライブ部と、前記ドライブ部のスルーレート変動を感知し、前記プリプルアップドライブ部及びプリプルダウンドライブ部を制御するためのスルーレート補償制御部とを備える。
【選択図】図2
Description
を備え、前記スルーレート感知部が、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のMOSトランジスタと同じトランジスタを備えることを特徴とする。また、前記スルーレート感知部が、第1内部電源電圧と内部接地電圧との間に複数の抵抗を直列接続して、1つの接続ノードにかかる電圧を出力信号として出力し、前記複数の抵抗のうちの1つは、そのゲートで外部電源電圧を受信し、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のMOSトランジスタと同じ素子で具現されることを特徴とする。また、スルーレート感知部が、前記第1内部電源電圧と第1出力ノードとの間に接続されたパッシブ素子の第1抵抗と、前記外部電源電圧をゲート入力とし、前記第1出力ノードに自身のドレイン端が接続された第1NMOSトランジスタと、感知開始信号をゲート入力とし、前記第1NMOSトランジスタのソース端と前記内部接地電圧の供給端との間にドレインソース経路を有する第2NMOSトランジスタとを備え、前記感知開始信号が、前記スルーレート感知部による電流消費を低減させるために、前記スルーレート感知部を必要とする場合のみに動作するようにする信号であることを特徴とする。また、前記第1NMOSトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のNMOSトランジスタと同じ特性を有することを特徴とする。また、前記第1NMOSトランジスタが、第1PMOSトランジスタに代えられ、前記第1PMOSトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のPMOSトランジスタと同じ特性を有することを特徴とする。また、前記変換部が、複数の基準電圧を供給するための基準電圧供給部と、前記複数の基準電圧と前記スルーレート感知部の出力信号のそれぞれを比較し、複数の出力信号として出力するための比較部と
を備えたことを特徴とする。また、前記基準電圧供給部が、前記第1内部電源電圧と前記内部接地電圧との間に直列接続された複数の抵抗を備え、前記抵抗の各接続ノードにかかる電圧を前記基準電圧として出力することを特徴とする。また、前記比較部が、前記複数の基準電圧のうちの1つと前記スルーレート感知部の出力信号を差動入力とする複数の差動増幅器を備えたことを特徴とする。また、前記ドライブ部が、前記プリプルアップドライブ部の出力信号をゲート入力とし、第2内部電源電圧の供給端に自身のソース端が接続された第1PMOSトランジスタと、前記第1PMOSトランジスタのドレイン端と第2出力ノードとの間に配置されたパッシブ素子の第2抵抗と、前記プリプルダウンドライブ部の出力信号をゲート入力とし、前記内部接地電圧の供給端に自身のソース端が接続された第3NMOSトランジスタと、前記第3NMOSトランジスタのドレイン端と前記第2出力ノードとの間に配置されたパッシブ素子の第3抵抗と
を備えたことを特徴とする。また、前記ドライブ部が、前記プリプルアップドライブ部の出力信号をゲート入力とし、内部電源電圧の供給端に自身のソース端が接続されたPMOSトランジスタと、前記PMOSトランジスタのドレイン端と出力ノードとの間に配置されたパッシブ素子の第1抵抗と、前記プリプルダウンドライブ部の出力信号をゲート入力とし、前記内部接地電圧の供給端に自身のソース端が接続されたNMOSトランジスタと、前記NMOSトランジスタのドレイン端と前記出力ノードとの間に配置されたパッシブ素子の第2抵抗とを備えたことを特徴とする。また、前記プリプルアップドライブ部が、第1駆動信号を反転させてプルアップ駆動信号として出力するためのインバータ部と、前記複数のスルーレート補償信号に応答し、前記インバータの駆動電源を選択的に供給するための駆動電源供給部とを備えたことを特徴とする。また、前記インバータ部が、前記第1駆動信号をゲート入力とし、前記駆動電源供給部と出力ノードとの間に接続された複数のPMOSトランジスタと、前記第1駆動信号をゲート入力とし、前記駆動電源供給部と前記出力ノードとの間に接続された複数のNMOSトランジスタと
を備えたことを特徴とする。また、前記駆動電源供給部が、反転された前記スルーレート補償信号をゲート入力とし、第1内部電源電圧の供給端と前記インバータ部との間に並列接続された複数のPMOSトランジスタと、前記スルーレート補償信号をゲート入力とし、前記インバータ部と内部接地電圧の供給端との間に並列接続された複数のNMOSトランジスタとを備えたことを特徴とする。
を備えたことを特徴とする。
または、同図に示すように、プリプルアップドライブ部200は、プリプルアップ駆動信号pre_UPbを反転させてプルアップ駆動信号UPbとして出力するために並列接続された複数のインバータと、複数のスルーレート補償信号EN[1:3]、ENb[1:3]に応答して各インバータの駆動電源を選択的に供給するための駆動電源供給部220とを備える。
200 プリプルアップドライブ部
300 プリプルダウンドライブ部
400 スルーレート補償制御部
Claims (28)
- プリプルアップドライブ信号に応答し、プリプルアップドライブ動作を行うためのプリプルアップドライブ部と、
プリプルダウンドライブ信号に応答し、プリプルダウンドライブ動作を行うためのプリプルダウンドライブ部と、
前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の出力信号に応答し、データを駆動するためのドライブ部と、
前記ドライブ部のスルーレート変動を感知し、前記プリプルアップドライブ部及びプリプルダウンドライブ部を制御するためのスルーレート補償制御部と
を備えたことを特徴とする出力ドライバ。 - 前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の駆動力が、調節可能であることを特徴とする請求項1に記載の出力ドライバ。
- 前記スルーレート補償制御部が、
周辺条件による前記ドライブ部のスルーレート変化を感知するためのスルーレート感知部と、
前記スルーレート感知部の出力信号をデジタル信号化して出力するための変換部と、
前記変換部の出力信号に応じて、複数のスルーレート補償信号を出力するための信号生成部と、
を備え、前記スルーレート感知部が、
前記プリプルアップドライブ部及びプリプルダウンドライブ部内のMOSトランジスタと同じトランジスタを備えることを特徴とする請求項2に記載の出力ドライバ。 - 前記スルーレート感知部が、
第1内部電源電圧と内部接地電圧との間に複数の抵抗を直列接続して、1つの接続ノードにかかる電圧を出力信号として出力し、前記複数の抵抗のうちの1つは、そのゲートで外部電源電圧を受信し、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のMOSトランジスタと同じ素子で具現されることを特徴とする請求項3に記載の出力ドライバ。 - スルーレート感知部が、
前記第1内部電源電圧と第1出力ノードとの間に接続されたパッシブ素子の第1抵抗と、
前記外部電源電圧をゲート入力とし、前記第1出力ノードに自身のドレイン端が接続された第1NMOSトランジスタと、
感知開始信号をゲート入力とし、前記第1NMOSトランジスタのソース端と前記内部接地電圧の供給端との間にドレインソース経路を有する第2NMOSトランジスタと
を備え、前記感知開始信号が、前記スルーレート感知部による電流消費を低減させるために、前記スルーレート感知部を必要とする場合のみに動作するようにする信号であることを特徴とする請求項4に記載の出力ドライバ。 - 前記第1NMOSトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のNMOSトランジスタと同じ特性を有することを特徴とする請求項5に記載の出力ドライバ。
- 前記第1NMOSトランジスタが、第1PMOSトランジスタに代えられ、前記第1PMOSトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のPMOSトランジスタと同じ特性を有することを特徴とする請求項5に記載の出力ドライバ。
- 前記変換部が、
複数の基準電圧を供給するための基準電圧供給部と、
前記複数の基準電圧と前記スルーレート感知部の出力信号のそれぞれを比較し、複数の出力信号として出力するための比較部と
を備えたことを特徴とする請求項6または請求項7に記載の出力ドライバ。 - 前記基準電圧供給部が、前記第1内部電源電圧と前記内部接地電圧との間に直列接続された複数の抵抗を備え、前記抵抗の各接続ノードにかかる電圧を前記基準電圧として出力することを特徴とする請求項8に記載の出力ドライバ。
- 前記比較部が、前記複数の基準電圧のうちの1つと前記スルーレート感知部の出力信号を差動入力とする複数の差動増幅器を備えたことを特徴とする請求項9に記載の出力ドライバ。
- 前記ドライブ部が、
前記プリプルアップドライブ部の出力信号をゲート入力とし、第2内部電源電圧の供給端に自身のソース端が接続された第1PMOSトランジスタと、
前記第1PMOSトランジスタのドレイン端と第2出力ノードとの間に配置されたパッシブ素子の第2抵抗と、
前記プリプルダウンドライブ部の出力信号をゲート入力とし、前記内部接地電圧の供給端に自身のソース端が接続された第3NMOSトランジスタと、
前記第3NMOSトランジスタのドレイン端と前記第2出力ノードとの間に配置されたパッシブ素子の第3抵抗と
を備えたことを特徴とする請求項10に記載の出力ドライバ。 - 前記ドライブ部が、
前記プリプルアップドライブ部の出力信号をゲート入力とし、内部電源電圧の供給端に自身のソース端が接続されたPMOSトランジスタと、
前記PMOSトランジスタのドレイン端と出力ノードとの間に配置されたパッシブ素子の第1抵抗と、
前記プリプルダウンドライブ部の出力信号をゲート入力とし、前記内部接地電圧の供給端に自身のソース端が接続されたNMOSトランジスタと、
前記NMOSトランジスタのドレイン端と前記出力ノードとの間に配置されたパッシブ素子の第2抵抗と
を備えたことを特徴とする請求項3に記載の出力ドライバ。 - 前記プリプルアップドライブ部が、
第1駆動信号を反転させてプルアップ駆動信号として出力するためのインバータ部と、
前記複数のスルーレート補償信号に応答し、前記インバータの駆動電源を選択的に供給するための駆動電源供給部と
を備えたことを特徴とする請求項12に記載の出力ドライバ。 - 前記インバータ部が、
前記第12駆動信号をゲート入力とし、前記駆動電源供給部と出力ノードとの間に接続された複数のPMOSトランジスタと、
前記第1駆動信号をゲート入力とし、前記駆動電源供給部と前記出力ノードとの間に接続された複数のNMOSトランジスタと
を備えたことを特徴とする請求項13に記載の出力ドライバ。 - 前記駆動電源供給部が、反転された前記スルーレート補償信号をゲート入力とし、第12内部電源電圧の供給端と前記インバータ部との間に並列接続された複数のPMOSトランジスタと、
前記スルーレート補償信号をゲート入力とし、前記インバータ部と内部接地電圧の供給端との間に並列接続された複数のNMOSトランジスタと
を備えたことを特徴とする請求項14に記載の出力ドライバ。 - スルーレート変動を感知し、複数のスルーレート補償信号を生成するためのスルーレート補償制御部と、
前記複数のスルーレート補償信号に応答し、駆動されるドライバのサイズを調節して出力信号をドライブするためのプリプルアップドライブ部と、
前記複数のスルーレート補償信号に応答し、駆動されるドライバのサイズを調節して出力信号をドライブするためのプリプルダウンドライブ部と、
前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の出力信号に応答し、データを駆動するためのドライブ部と
を備えたことを特徴とする出力ドライバ。 - 前記スルーレート補償制御部が、
プロセスや、周辺温度、外部電源電圧などの外部環境の変動による前記出力ドライバのスルーレート変化を感知するためのスルーレート感知部と、
前記スルーレート感知部の出力信号をデジタル信号化して出力するための変換部と、
前記変換部の出力信号に応じて、前記複数のスルーレート補償信号のアクティブ数を調節して出力するための信号生成部と
を備えたことを特徴とする請求項16に記載の出力ドライバ。 - 前記プリプルアップドライブ部が、
第1駆動信号を反転させてプルアップ駆動信号として出力するためのインバータ部と、
前記複数のスルーレート補償信号に応答し、前記インバータの駆動電源を前記インバータ部に選択的に供給するための駆動電源供給部と
を備えたことを特徴とする請求項17に記載の出力ドライバ。 - 前記インバータ部が、
前記第1駆動信号をゲート入力とし、前記駆動電源供給部と出力ノードとの間に接続された複数のPMOSトランジスタと、
前記第1駆動信号をゲート入力とし、前記駆動電源供給部と前記出力ノードとの間に接続された複数のNMOSトランジスタと
を備えたことを特徴とする請求項18に記載の出力ドライバ。 - 前記駆動電源供給部が、反転された前記スルーレート補償信号をゲート入力とし、
第1内部電源電圧の供給端と前記インバータ部との間に並列接続された複数のPMOSトランジスタと、
前記スルーレート補償信号をゲート入力とし、前記インバータ部と内部接地電圧の供給端との間に並列接続された複数のNMOSトランジスタと
を備えたことを特徴とする請求項19に記載の出力ドライバ。 - 前記スルーレート感知部が、
第21内部電源電圧と前記内部接地電圧との間に複数の抵抗を直列接続し、1つの接続ノードにかかる電圧を出力信号として出力し、前記複数の抵抗のうちの1つが前記プリプルアップドライブ部及びプリプルダウンドライブ部内のMOSトランジスタと同じ素子で具現されることを特徴とする請求項17に記載の出力ドライバ。 - 前記スルーレート感知部が、
前記第21内部電源電圧と第1出力ノードとの間に接続されたパッシブ素子の第1抵抗と、
前記外部電源電圧をゲート入力とし、前記第1出力ノードに自身のドレイン端が接続された第1NMOSトランジスタと、
感知開始信号をゲート入力とし、前記第1NMOSトランジスタのソース端と前記内部接地電圧の供給端との間にドレインソース経路を有する第2NMOSトランジスタを備え、前記感知開始信号が前記スルーレート感知部による電流消費を減少させるために、前記スルーレート感知部を必要とする場合のみに動作するようにする信号であることを特徴とする請求項21に記載の出力ドライバ。 - 前記第1NMOSトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のNMOSトランジスタと同じ特性を有することを特徴とする請求項21または請求項22に記載の出力ドライバ。
- 前記第1NMOSトランジスタが、第1PMOSトランジスタに代えられ、前記第1PMOSトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のPMOSトランジスタと同じ特性を有することを特徴とする請求項23に記載の出力ドライバ。
- 前記変換部が、
複数の基準電圧を供給するための基準電圧供給部と、
前記複数の基準電圧と前記スルーレート感知部の出力信号のそれぞれを比較して複数の出力信号として出力するための比較部と
を備えたことを特徴とする請求項21〜から24の何れか一項に記載の出力ドライバ。 - 前記基準電圧供給部が、前記第2内部電源電圧と前記内部接地電圧との間に直列接続された複数の抵抗を備え、前記抵抗の各接続ノードにかかる電圧を前記基準電圧として出力することを特徴とする請求項25に記載の出力ドライバ。
- 前記比較部が、前記複数の基準電圧のうちの1つと前記スルーレート感知部の出力信号を差動入力とする複数の差動増幅器を備えたことを特徴とする請求項23または請求項25に記載の出力ドライバ。
- 前記ドライブ手段部が、
前記プリプルアップドライブ部の出力信号をゲート入力とし、前記第1内部電源電圧の供給端に自身のソース端が接続された第1PMOSトランジスタと、
前記第1PMOSトランジスタのドレイン端と第2出力ノードとの間に配置されたパッシブ素子の第2抵抗と、
前記プリプルダウンドライブ部の出力信号をゲート入力とし、前記内部接地電圧の供給端に自身のソース端が接続された第3NMOSトランジスタと、
前記第3NMOSトランジスタのドレイン端と前記第2出力ノードとの間に配置されたパッシブ素子の第3抵抗と
を備えたことを特徴とする請求項27に記載の出力ドライバ。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2005-0091552 | 2005-09-29 | ||
KR20050091552 | 2005-09-29 | ||
KR10-2005-0123978 | 2005-12-15 | ||
KR1020050123978A KR100846369B1 (ko) | 2005-09-29 | 2005-12-15 | 출력 드라이빙 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007097142A true JP2007097142A (ja) | 2007-04-12 |
JP5089094B2 JP5089094B2 (ja) | 2012-12-05 |
Family
ID=37982208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006182836A Expired - Fee Related JP5089094B2 (ja) | 2005-09-29 | 2006-06-30 | 出力ドライバ |
Country Status (2)
Country | Link |
---|---|
US (1) | US7498844B2 (ja) |
JP (1) | JP5089094B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7884647B2 (en) | 2008-06-04 | 2011-02-08 | Hynix Semiconductor Inc. | Output driver |
US7983369B2 (en) | 2007-06-28 | 2011-07-19 | Hynix Semiconductor Inc. | Circuit for outputting data of semiconductor memory apparatus |
JP2013131902A (ja) * | 2011-12-21 | 2013-07-04 | Elpida Memory Inc | 半導体装置 |
KR20150100480A (ko) * | 2014-02-25 | 2015-09-02 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 입력/출력 회로 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100718044B1 (ko) * | 2006-05-26 | 2007-05-14 | 주식회사 하이닉스반도체 | 반도체 장치의 입력회로 |
US7786778B1 (en) | 2007-01-31 | 2010-08-31 | Marvell International Ltd. | Output voltage slew rate control in hard disk motor drive |
KR20090074427A (ko) * | 2008-01-02 | 2009-07-07 | 삼성전자주식회사 | 데이터 출력 버퍼 회로 및 그것을 포함하는 반도체 메모리장치 |
JP2009231891A (ja) * | 2008-03-19 | 2009-10-08 | Nec Electronics Corp | 半導体装置 |
US8320167B2 (en) * | 2010-07-16 | 2012-11-27 | Qualcomm Incorporated | Programmable write driver for STT-MRAM |
KR101283998B1 (ko) * | 2012-03-23 | 2013-07-10 | 포항공과대학교 산학협력단 | 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법 |
US9312852B2 (en) * | 2013-03-09 | 2016-04-12 | Microchip Technology Incorporated | Inductive load driver slew rate controller |
US10756709B1 (en) * | 2019-06-12 | 2020-08-25 | Cirrus Logic, Inc. | Controlling edge rate of a switched output stage based on a measured physical quantity |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03162123A (ja) * | 1989-11-09 | 1991-07-12 | Intel Corp | Cmosデバイス用出力バッフア |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5568081A (en) * | 1995-06-07 | 1996-10-22 | Cypress Semiconductor, Corporation | Variable slew control for output buffers |
US6047346A (en) * | 1998-02-02 | 2000-04-04 | Rambus Inc. | System for adjusting slew rate on an output of a drive circuit by enabling a plurality of pre-drivers and a plurality of output drivers |
US6157204A (en) * | 1998-08-05 | 2000-12-05 | Micron Technology, Inc. | Buffer with adjustable slew rate and a method of providing an adjustable slew rate |
US6281730B1 (en) * | 1999-05-13 | 2001-08-28 | National Semiconductor Corporation | Controlled slew rate driver |
KR100438773B1 (ko) * | 2001-08-31 | 2004-07-05 | 삼성전자주식회사 | Pvt 변화와 출력단자의 부하 커패시턴스의 변화에기인하는 슬루율 변화를 감소시키는 출력버퍼 회로 및이를 구비하는 반도체장치 |
KR100480596B1 (ko) | 2002-04-03 | 2005-04-06 | 삼성전자주식회사 | 업-슬루율 및 다운-슬루율, 업-드라이빙 세기 및다운-드라이빙 세기가 상호 독립적으로 조절되는 출력드라이버 회로 |
KR100564586B1 (ko) * | 2003-11-17 | 2006-03-29 | 삼성전자주식회사 | 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버 |
KR100582359B1 (ko) | 2004-03-03 | 2006-05-22 | 주식회사 하이닉스반도체 | 슬루 레이트가 제어된 반도체 소자의 출력 드라이버 |
US7109768B2 (en) * | 2004-06-29 | 2006-09-19 | Intel Corporation | Closed-loop control of driver slew rate |
-
2006
- 2006-06-30 US US11/477,482 patent/US7498844B2/en active Active
- 2006-06-30 JP JP2006182836A patent/JP5089094B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03162123A (ja) * | 1989-11-09 | 1991-07-12 | Intel Corp | Cmosデバイス用出力バッフア |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7983369B2 (en) | 2007-06-28 | 2011-07-19 | Hynix Semiconductor Inc. | Circuit for outputting data of semiconductor memory apparatus |
US7884647B2 (en) | 2008-06-04 | 2011-02-08 | Hynix Semiconductor Inc. | Output driver |
JP2013131902A (ja) * | 2011-12-21 | 2013-07-04 | Elpida Memory Inc | 半導体装置 |
KR20150100480A (ko) * | 2014-02-25 | 2015-09-02 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 입력/출력 회로 |
KR101671590B1 (ko) | 2014-02-25 | 2016-11-01 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 입력/출력 회로 |
Also Published As
Publication number | Publication date |
---|---|
JP5089094B2 (ja) | 2012-12-05 |
US7498844B2 (en) | 2009-03-03 |
US20070126477A1 (en) | 2007-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5089094B2 (ja) | 出力ドライバ | |
KR100846369B1 (ko) | 출력 드라이빙 장치 | |
US7301371B2 (en) | Transmitter of a semiconductor device | |
KR100744039B1 (ko) | 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치 | |
US20080303558A1 (en) | Data output driver circuit | |
KR100967099B1 (ko) | 반도체 메모리 장치와 그의 구동 방법 | |
JP4860193B2 (ja) | 入力バッファ | |
KR101094946B1 (ko) | 반도체 집적 회로 | |
US8441283B2 (en) | Integrated circuit | |
KR100718044B1 (ko) | 반도체 장치의 입력회로 | |
KR100307637B1 (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
JP5618772B2 (ja) | 半導体装置 | |
US8436666B2 (en) | Interface apparatus for semiconductor integrated circuit and interfacing method thereof | |
JP2007166603A (ja) | 出力ドライバ | |
JP2004040757A (ja) | スイッチングポイント感知回路及びそれを用いた半導体装置 | |
US8081016B2 (en) | Input buffer | |
US20130162314A1 (en) | Signal output circuit and semiconductor device including the same | |
JP2007097131A (ja) | 差動増幅装置 | |
KR102456851B1 (ko) | 리시버 회로 | |
KR100640783B1 (ko) | 노이즈를 줄일 수 있는 데이터 출력 드라이버 | |
CN112118000A (zh) | 接收器、接收电路、半导体装置和半导体系统 | |
TWI436584B (zh) | 降低超越量的輸出級電路 | |
KR20030078310A (ko) | 출력신호폭을 조절하기 위한 입력버퍼를 구비한 반도체 장치 | |
US7826275B2 (en) | Memory circuit with high reading speed and low switching noise | |
KR20080000424A (ko) | 반도체 메모리의 출력 버퍼 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090526 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120118 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120417 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120424 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120424 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120821 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120911 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |