KR20150100480A

KR20150100480A - 입력/출력 회로

Info

Publication number: KR20150100480A
Application number: KR1020140188427A
Authority: KR
Inventors: 찬 홍 첸; 짐 슝 칭 후앙; 밍 치에 후앙; 치 창 린; 푸 룽 수에
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2014-02-25
Filing date: 2014-12-24
Publication date: 2015-09-02
Also published as: CN104868905B; CN104868905A; US9214933B2; KR101671590B1; TWI536740B; US20160072502A1; US20170126230A1; US20200274535A1; US9559686B2; US10673437B2; TW201534055A; US20190140645A1; US10855280B2; US20150244360A1; US10177764B2

Abstract

회로는 전압(K·V_DD)을 운반하도록 구성된 제1 전력 노드, 제로 기준 레벨을 운반하도록 구성된 제2 전력 노드, 출력 노드, 상기 제1 전력 노드와 상기 출력 노드 사이에 직렬로 연결된 K개의 P-형 트랜지스터, 및 상기 제2 전력 노드와 상기 출력 노드 사이에 직렬로 연결된 K개의 N-형 트랜지스터를 포함한다. 상기 K개의 P-형 트랜지스터의 게이트는 소스-게이트 전압의 하나 이상의 절대값 또는 드레인-게이트 전압의 절대값이 V_DD 이하인 방식으로 하나 이상의 전압 레벨에 설정된 바이어스 신호를 수신하도록 구성된다. K개의 N-형 트랜지스터의 게이트는 게이트-소스 전압 또는 게이트-드레인 전압의 하나 이상의 절대값이 V_DD 이하인 방식으로 하나 이상의 전압 레벨에 설정된 바이어스 신호를 수신하도록 구성된다.

Description

입력/출력 회로{INPUT/OUTPUT CIRCUIT}

본 발명은 반도체 디바이스에 관한 것이다.

반도체 기술이 발전함에 따라, 집적 회로는, 외부 회로, 예를 들어, 다른 집적 회로 또는 하나 이상의 이산 전기 성분에 적절한 신호의 전압보다 더 낮은 전압 스윙(voltage swing)에서 동작하는 신호를 종종 가진다. 입력/출력(I/O) 회로는 종종 집적 회로에서 사용되어 집적 회로로부터 오는 저전압 스윙 신호를 외부 회로에서 인식가능한 고전압 스윙 신호로 변환한다. 일부 응용에서, 집적 회로는 저전압 트랜지스터 및 고전압 트랜지스터를 포함한다. 저전압 트랜지스터는 종종 코어(core)(또는 박막-게이트(thin-gate)) 트랜지스터라고도 언급되고 저전압 스윙 신호를 처리하도록 구성된다. 고전압 트랜지스터는 종종 I/O(또는 후막-게이트(thick-gate)) 디바이스라고도 언급되고 큰 전압 스윙 신호를 처리하도록 구성된다. 코어 트랜지스터는 저전압 스윙 신호를 처리할만큼 충분히 크지만, 통상 큰 전압 스윙 신호를 처리할만큼 크지는 않도록 설계된다. 한편, 저전압 트랜지스터에 비해, I/O 트랜지스터는 통상 더 커서 더 큰 다이 공간(die space)을 차지한다.

본 발명의 측면은 첨부 도면과 함께 판독될 때 이하 상세한 설명으로부터 최상으로 이해될 수 있을 것이다. 산업계의 표준 실무에 따라, 여러 피처(feature)들은 축척에 맞게 그려진 것은 아니라는 것이 주목된다. 사실, 여러 피처들의 크기는 설명을 명확히 하기 위해 임의적으로 증가 또는 감소되었을 수 있다.
도 1은 회로 일부 실시예에 따른 I/O의 회로도.
도 2는 일부 실시예에 따른 드라이버 회로의 회로도.
도 3a 및 도 3b는 일부 실시예에 따른 여러 레벨-시프트 회로(level-shifting circuit)의 회로도.
도 4a 및 도 4b는 일부 실시예에 따른 여러 레벨-시프트 회로의 회로도.
도 5는 일부 실시예에 따른 I/O 회로의 회로도.
도 6은 일부 실시예에 따른 I/O 회로의 여러 노드(node)에서의 전압 신호의 타이밍도.
도 7은 일부 실시예에 따른 I/O 회로의 회로도.
도 8은 일부 실시예에 따른 드라이버 회로의 회로도.
도 9는 일부 실시예에 따른 I/O 회로를 동작시키는 방법의 흐름도.

이하 상세한 설명은 본 발명의 상이한 피처를 구현하는 많은 상이한 실시예 또는 예시를 제공한다. 성분 및 배열의 특정 예들이 본 발명을 간략히 하기 위해 아래에 설명된다. 이들은, 물론, 단지 예시를 위한 것일 뿐 발명을 제한하려고 의도된 것이 전혀 아니다. 예를 들어, 이하 상세한 설명에서 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예를 포함하고, 또한 추가적인 피처들이 제1 및 제2 피처 사이에 형성되어, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있는 실시예를 더 포함할 수 있다. 게다가, 본 발명은 여러 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이 반복은 간략화 및 명료함을 위한 것일 뿐 그 자체가 설명된 여러 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.

하나 이상의 실시예에 따라, I/O 회로는 I/O 회로의 후-드라이버 단(post-driver stage)으로서 캐스코드 트랜지스터(cascode transistor)를 포함한다. 캐스코드 트랜지스터는 (P-형 트랜지스터에 대해) 소스-게이트 전압 및 드레인-게이트 전압의 절대값 또는 (N-형 트랜지스터에 대해) 게이트-소스 전압 및 게이트-드레인 전압의 절대값이 저전압 디바이스의 전력 공급 전압(V_DD) 이하인 방식으로 바이어스(biased)된다. 그리하여, 캐스코드 트랜지스터 또는 전체 I/O 회로는 저전압 트랜지스터를 사용하여 구현하는데 적절하고 I/O 트랜지스터를 구비하지 않는다.

도 1은 일부 실시예에 따른 I/O 회로(100)의 회로도이다. I/O 회로(100)는 제1 전력 노드(102), 제2 전력 노드(104), 입력 노드(106) 및 출력 노드(108)를 포함한다. 제1 전력 노드(102)는 제로 기준 레벨(zero reference level)(즉, 회로(100)에 대해 0 볼트)에서 K·V_DD 위에 있는 전압 레벨을 가지는 제1 전압을 운반하도록 구성된다. 제2 전력 노드(104)는 회로(100)에 대해 제로 기준 레벨로 사용되는 전압 레벨(V_SS)을 가지는 제2 전압을 운반하도록 구성된다.

V_DD는 미리 결정된 양의 값(positive value)이다. 일부 실시예에서, V_DD는 0.65 볼트(V) 내지 1.20 V 범위이다. K는 3 이상의 양의 정수이다.

회로(100)는 입력 노드(106)에서 입력 신호(V_IN)를 수신하고 출력 노드(108)에서 출력 신호(V_OUT)를 생성하도록 구성된다. 입력 신호(V_IN)는 입력 신호(V_IN)가 제로 기준 레벨에 설정될 때 논리 로우 값(logic low value)을 나타내고 및 입력 신호(V_IN)가 V_DD에 설정될 때 논리 하이 값(logic high value)을 나타내는데 사용가능한 논리 신호이다. 출력 신호(V_OUT)는 입력 신호(V_IN)가 제로 기준 레벨에 설정될 때 논리 하이 값(K·V_DD)을 나타내고 및 입력 신호(V_IN)가 V_DD에 설정될 때 논리 로우 값(제로 기준 레벨)을 나타내는데 사용가능한 논리 신호이다. 도 1에서, 출력 신호(V_OUT)는 입력 신호(V_IN)와 논리적으로 상보적이고, 회로(100)의 동작에 기인하는 시간 지연만큼 시간-시프트(time-shifted)된다.

회로(100)는 제1 전력 노드(102)와 출력 노드(108) 사이에 직렬로 연결된 K개의 P-형 트랜지스터(112[1]~112[K])를 더 포함한다. K개의 P-형 트랜지스터(112[i]) 각각은 K개의 P-형 트랜지스터의 i-번째 트랜지스터로서 표시되고, 여기서 i는 1 내지 K 범위에 이르는 순서 색인(order index)이고, 더 작은 순서 색인(i)은 제1 전력 노드(102)에 더 가까운 트랜지스터를 표시하는데 사용된다.

제1 P-형 트랜지스터(112[1])(즉, i = 1일 때)의 게이트(112[1]g)는, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 (K-1)·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 K·V_DD에 설정되는 신호를 수신하도록 구성된다. 제2 P-형 트랜지스터(112[2])(즉, i = 2일 때)의 게이트(112[2]g)는 (K-1)·V_DD에 설정된 신호를 수신하도록 구성된다. P-형 트랜지스터(112[3]~112[K])(즉, i ≠ 1 또는 2일 때)의 하나 이상의 게이트(112[3]g~112[K]g)는 i-번째 P-형 트랜지스터의 소스-게이트 전압 및 드레인-게이트 전압의 절대값이 V_DD 이하인 방식으로 설정된 바이어스 신호(biasing signal) 세트를 수신하도록 구성된다.

일부 실시예에서, 게이트(112[3]g~112[K]g)를 위한 바이어스 신호 세트는, 입력 신호(V_IN)가 제로 기준 레벨(본 명세서에서 V_IN = 0으로도 언급된다)에 설정된 후에는 (K-1)·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD(본 명세서에서 V_IN = V_DD로도 언급된다)에 설정된 후에는 (K-i+1)·V_DD에 설정된다. 예를 들어, 트랜지스터(112[3])의 게이트(112[3]g)는 (K-1)·V_DD (V_IN = 0) 또는 (K-2)·V_DD (V_IN = V_DD)에 바이어스되고; 트랜지스터(112[K-1])의 게이트(112[K-1]g)는 (K-1)·V_DD (V_IN = 0) 또는 2·V_DD (V_IN = V_DD)에 바이어스되고; 및 트랜지스터(112[K])의 게이트(112[K]g)는 (K-1)·V_DD (V_IN = 0) 또는 V_DD (V_IN = V_DD)에 바이어스된다.

회로(100)는 제2 전력 노드(104)와 출력 노드(108) 사이에 직렬로 연결된 K개의 N-형 트랜지스터(114[1]~114[K])를 더 포함한다. K개의 N-형 트랜지스터(114[j]) 각각은 K개의 N-형 트랜지스터의 j-번째 트랜지스터로 표시되고, 여기서 j는 1 내지 K에 이르는 순서 색인이고, 더 작은 순서 색인(j)은 제2 전력 노드(104)에 더 가까운 트랜지스터를 표시하는데 사용된다.

제1 N-형 트랜지스터(114[1])(즉, j = 1일 때)의 게이트(114[1]g)는, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 제로 기준 레벨에 설정되고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 V_DD에 설정되는 신호를 수신하도록 구성된다. 제2 N-형 트랜지스터(114[2])(즉, j = 2일 때)의 게이트(114[2]g)는 V_DD에 설정된 신호를 수신하도록 구성된다. N-형 트랜지스터(114[3]~114[K])(즉, j ≠ 1 또는 2일 때)의 하나 이상의 게이트(114[3]g~114[K]g)는 j-번째 N-형 트랜지스터의 게이트-소스 전압 및 게이트-드레인 전압의 절대값이 V_DD 이하인 방식으로 설정된 바이어스 신호 세트를 수신하도록 구성된다.

일부 실시예에서, 게이트(114[3]g~114[K]g)를 위한 바이어스 신호 세트는, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 (j-1)·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 V_DD에 설정된다. 예를 들어, 트랜지스터(114[3])의 게이트(114[3]g)는 2·V_DD (V_IN = 0) 또는 V_DD (V_IN = V_DD)에 바이어스되고; 트랜지스터(114[K-1])의 게이트(114[K-1]g)는 (K-2)·V_DD (V_IN = 0) 또는 V_DD (V_IN = V_DD)에 바이어스되고; 및 트랜지스터(114[K])의 게이트(114[K]g)는 (K-1)·V_DD (V_IN = 0) 또는 V_DD (V_IN = V_DD)에 바이어스된다.

일부 실시예에서, K개의 P-형 트랜지스터(112[1]~112[K]) 및 K개의 N-형 트랜지스터(114[1]~114[K])는 모든 저전압 트랜지스터이다. 일부 실시예에서, 저전압 트랜지스터는 게이트-소스 전압 및 게이트-드레인 전압의 절대값이 V_DD를 상당히 초과할 때 (예를 들어, > 1.4·V_DD) 전기적으로 과부하(overstressed)가 걸리는 것으로 고려된다.

게다가, 회로(100)는 제어 신호 생성 유닛(120, 130 및 140), 파킹 회로(parking circuit)(152 및 154), 저항성 디바이스(162 및 164) 및 출력 패드 모듈(170)을 포함한다.

제어 신호 생성 유닛(120)은 입력 노드(106)와 하나 이상의 게이트(112[3]g~112[K]g 및 114[3]g~114[K]g) 사이에 있다. 제어 신호 생성 유닛(120)은 입력 신호(V_IN)에 응답하여 게이트(112[3]g~112[K]g)를 위한 바이어스 신호 세트 및 게이트(114[3]g~114[K]g)를 위한 바이어스 신호 세트를 생성하도록 구성된다. 제어 신호 생성 유닛(120)에 관한 상세는 도 2와 관련하여 더 예시된다.

제어 신호 생성 유닛(130)은 입력 노드(106)와 트랜지스터(112[1])의 게이트(112[1]g) 사이에 있다. 제어 신호 생성 유닛(130)은 입력 신호(V_IN)에 응답하여 게이트(112[1]g)에 공급될 제어 신호를 생성하도록 구성된다. 제어 신호 생성 유닛(130)은 레벨 시프터(132) 및 지연 유닛(134)을 포함한다. 레벨 시프터(132)는 입력 신호를 (K-1)·V_DD만큼 업-시프트(up-shifting)하는 것에 의해 중간 신호(V_INT)를 생성하도록 구성된다. 레벨 시프터(132)에 관한 상세는 도 3a 내지 도 3b와 관련하여 더 예시된다.

지연 유닛(134)은 중간 신호(V_INT)를 지연시키는 것에 의해 게이트(112[1]g)에 공급될 제어 신호를 생성하도록 구성된다. 지연 유닛(134)은 입력 신호(V_IN)가 하나의 논리 값으로부터 다른 논리 값으로 전이한 것에 응답하여 트랜지스터(112[1]g)를 위한 바이어스 전압 및 트랜지스터(112[3]~112[K], 114[1] 및 114[3]~114[K])를 위한 다른 바이어스 전압의 전이 타이밍(timing of transition)을 동기화시키는데 사용될 수 있다. 일부 실시예에서, 지연 유닛(134)의 지연 기간은 아날로그 또는 디지털 포맷으로 하나 이상의 제어 신호에 따라 튜닝가능하다. 일부 실시예에서, 지연 유닛(134)의 지연 기간은 지연 유닛(134)이 제조될 때 미리 결정되어 고정된다.

제어 신호 생성 유닛(140)은 입력 노드(106)와 트랜지스터(114[1])의 게이트(114[1]g) 사이에 있다. 제어 신호 생성 유닛(140)은 입력 신호(V_IN)에 응답하여 게이트(114[1]g)에 공급될 제어 신호를 생성하도록 구성된다. 제어 신호 생성 유닛(140)은 입력 신호(V_IN)를 지연시키는 것에 의해 게이트(114[1]g)에 공급될 제어 신호를 생성하도록 구성된 지연 유닛(144)을 포함한다. 지연 유닛(144)은 또한 입력 신호(V_IN)가 하나의 논리 값으로부터 다른 논리 값으로 전이한 것에 응답하여 트랜지스터(114[1]g)를 위한 바이어스 전압 및 트랜지스터(112[1], 112[3]~112[K] 및 114[3]~114[K])를 위한 다른 바이어스 전압의 전이 타이밍을 동기화하는데 사용될 수 있다. 일부 실시예에서, 지연 유닛(144)의 지연 기간은 아날로그 또는 디지털 포맷으로 하나 이상의 제어 신호에 따라 튜닝가능하다. 일부 실시예에서, 지연 유닛(144)의 지연 기간은 지연 유닛(144)이 제조될 때 미리 결정되어 고정된다.

파킹 회로(152)가 제2 P-형 트랜지스터(112[2])의 소스(112[2]s)에 연결된다. 파킹 회로(152)는, 입력 신호(V_IN)가 V_DD에 설정된 후에는 제2 P-형 트랜지스터(112[2])의 소스(112[2]s)를 (K-1)·V_DD에 설정하도록 구성된다. 일부 실시예에서, 파킹 회로(152)는 트랜지스터(112[2])의 소스(112[2]s)에 연결된 소스(152s), (K-1)·V_DD에 바이어스된 드레인(152d) 및 게이트(152g)를 구비하는 N-형 트랜지스터를 포함한다. 파킹 회로(152)의 게이트(152g)는, 입력 신호(V_IN)가 V_DD에 설정된 후에는 K·V_DD에 설정되고, 및 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 (K-1)·V_DD에 설정된다. 일부 실시예에서, 파킹 회로(152)는 생략된다.

파킹 회로(154)가 제2 N-형 트랜지스터(114[2])의 소스(114[2]s)에 연결된다. 파킹 회로(154)는, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 제2 N-형 트랜지스터(114[2])의 소스(114[2]s)를 V_DD에 설정하도록 구성된다. 일부 실시예에서, 파킹 회로(154)는 트랜지스터(114[2])의 소스(114[2]s)에 연결된 소스(154s), V_DD에 바이어스된 드레인(154d) 및 게이트(154g)를 구비하는 P-형 트랜지스터를 포함한다. 파킹 회로(154)의 게이트(154g)는, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 제로 기준 레벨에 설정되고, 및 입력 신호(V_IN)가 V_DD에서 설정된 후에는 V_DD에 설정된다. 일부 실시예에서, 파킹 회로(154)는 생략된다.

저항성 디바이스(162)는 트랜지스터(112[K])와 출력 노드(108) 사이에 있다. 저항성 디바이스(164)는 트랜지스터(114[K])와 출력 노드(108) 사이에 있다. 저항성 디바이스(162 및 164)는 출력 노드(108)에 연결된 송신 라인의 특성 임피던스와 매칭하는 미리 결정된 저항 값으로 회로(100)의 출력 임피던스를 설정하도록 구성된다. 출력 패드 모듈(170)은 출력 노드(108)를 외부 회로에 연결하는데 사용가능한 전도성 패드를 포함한다. 일부 실시예에서, 출력 패드 모듈(170)은 또한 입력 신호(V_IN)를 I/O 회로(100)에 출력하는 논리 회로 또는 I/O 회로(100)를 보호하는 정전 방전(electrical statistic discharge: ESD) 방지 회로를 포함한다.

도 1에서, 입력 신호(V_IN)가 제로 기준 레벨에 설정될 때, 제어 신호 생성 유닛(120 및 130)은 게이트(112[1]g 및 112[3]g~112[K]g)를 (K-1)·V_DD에 설정한다. 게이트(112[2]g)는 또한 (K-1)·V_DD에 바이어스된다. 트랜지스터(112[1]~112[K])는 턴온(turned on)되고, 출력 노드(108)를 전력 노드(102)에 전기적으로 연결하여, 출력 노드(108)에서의 전압 레벨은 트랜지스터(112[1]~112[K])를 통해 K·V_DD 쪽으로 풀링(pulled)된다. 한편, 파킹 회로(152)의 게이트(152g)는 (K-1)·V_DD에 바이어스되고, 파킹 회로(152)는 턴오프되어 파킹 회로(152)의 드레인(152d)으로부터 소스(112[2]s)를 전기적으로 분리한다.

한편, 입력 신호(V_IN)가 제로 기준 레벨에 설정될 때, 트랜지스터(114[1]~114[K])는 턴오프되지만 서브-임계 전류(sub-threshold current)로 인해 전압 분할기로 여전히 기능하도록 구성된다. 일부 실시예에서, j-번째 트랜지스터(114[j])의 드레인은 약 j·V_DD에 있다. 제어 신호 생성 유닛(140)은 게이트(114[1]g)를 제로 기준 레벨에 설정하여 트랜지스터(114[1])를 턴오프한다. 또한, 파킹 회로(154)의 게이트(154g)는 제로 기준 레벨에 바이어스되고, 파킹 회로(154)는 턴온되어 소스(114[2]s)를 파킹 회로(154)의 드레인(154d)에 전기적으로 연결하여 소스(114[2]s)를 V_DD에 설정한다. 트랜지스터(114[2])의 게이트(114[2]g)는 V_DD에 설정되어 소스(114[2]s)에서의 최대 전압을 V_DD로 제한하는데 그 이유는 소스(114[2]s)에서의 전압이 V_DD에 근접하여 상당히 상승할 때에는 트랜지스터(114[2])가 턴오프될 수 있기 때문이다. 제어 신호 생성 유닛(120)은 게이트(114[j]g)를 (j-1)·V_DD (j = 3~K)에 더 설정하여, 트랜지스터(114[3] ~ 114[K])의 소스(114[j]s)에서의 최대 전압을 동일한 이유 때문에 (j-1)·V_DD로 제한한다.

한편, 입력 신호(V_IN)가 V_DD에 설정될 때, 제어 신호 생성 유닛(120 및 140)은 게이트(114[1]g 및 114[3]g~114[K]g)를 V_DD에 설정한다. 게이트(114[2]g)는 또한 V_DD에 바이어스된다. 트랜지스터(114[1]~114[K])는 턴온되고, 출력 노드(108)를 전력 노드(104)에 전기적으로 연결하여, 출력 노드(108)에서의 전압 레벨은 트랜지스터(114[1]~114[K])를 통해 제로 기준 레벨 쪽으로 풀링된다. 한편, 파킹 회로(154)의 게이트(154g)는 V_DD에 바이어스되고, 파킹 회로(154)는 턴오프되어 파킹 회로(154)의 드레인(154d)으로부터 소스(114[2]s)를 전기적으로 분리한다.

한편, 입력 신호(V_IN)가 V_DD에 설정될 때, 트랜지스터(112[1]~112[K])는 턴오프되지만 서브-임계 전류로 인해 전압 분할기로 여전히 기능하도록 구성된다. 일부 실시예에서, i-번째 트랜지스터(112[i])의 드레인은 약 (K-i)·V_DD에 있다. 제어 신호 생성 유닛(140)은 게이트(112[1]g)를 K·V_DD에 설정하여 트랜지스터(112[1])를 턴오프한다. 또한, 파킹 회로(152)의 게이트(152g)는 K·V_DD에 바이어스되고, 파킹 회로(152)는 턴온되어 소스(112[2]s)를 파킹 회로(152)의 드레인(152d)에 전기적으로 연결하여 소스(112[2]s)를 (K-1)·V_DD에 설정한다. 트랜지스터(112[2])의 게이트(112[2]g)는 (K-1)·V_DD에 설정되어 소스(112[2]s)에서의 최소 전압을 (K-1)·V_DD에 설정하는데 그 이유는 소스(112[2]s)에서의 전압이 (K-1)·V_DD에 가까이 상당히 떨어질 때에는 트랜지스터(112[2])가 턴오프될 수 있기 때문이다. 제어 신호 생성 유닛(120)은 게이트(112[i]g)를 (K-i+1)·V_DD (i = 3~K)에 더 설정하여, 트랜지스터(112[3] ~ 112[K])의 소스(112[i]s)에서의 최소 전압을 동일한 이유 때문에 (K-i+1)·V_DD로 제한한다.

도 2는 일부 실시예에 따른 드라이버 회로(200)의 회로도이다. 드라이버 회로(200)는 제어 신호 생성 유닛(120)의 일부로 사용될 수 있다. 드라이버 회로(200)의 출력 신호(V_OUT')는, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 X·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 Y·V_DD에 설정되는데, 여기서, X 및 Y는 양의 정수이고, (X-Y) = L 및 L ≥ 2이다.

드라이버 회로(200)는 제3 전력 노드(202), 제4 전력 노드(204), 입력 노드(206) 및 출력 노드(208)를 포함한다. 제3 전력 노드(202)는 전압 레벨(X·V_DD)을 가지는 제3 전압을 운반하도록 구성된다. 제4 전력 노드(204)는 전압 레벨(Y·V_DD)을 가지는 제4 전압을 운반하도록 구성된다. 입력 노드(206)는 입력 노드(106)(도 1)에 전기적으로 연결된다. 출력 노드(208)는 게이트(112[3]~112[K]) 중 하나 또는 게이트(114[3]~114[K]) 중 하나에 전기적으로 연결된다. 일부 실시예에서, 출력 신호(V_OUT')는 또한 입력 신호(V_IN)가 제로 기준 레벨에 설정될 때 논리 하이 값(X·V_DD)을 나타내고 및 입력 신호(V_IN)가 V_DD에 설정될 때 논리 로우 값(Y·V_DD)을 나타내는데 사용될 수 있는 논리 신호이다.

드라이버 회로(200)는 I/O 회로(100)의 것과 유사한 구성을 구비한다. 드라이버 회로(200)는 전력 노드(202)와 출력 노드(208) 사이에 직렬로 연결된 L개의 P-형 트랜지스터(212[1]~212[L])를 포함한다. 드라이버 회로(200)는 또한 전력 노드(204)와 출력 노드(208) 사이에 직렬로 연결된 L개의 N-형 트랜지스터(214[1]~214[L])를 포함한다.

L개의 P-형 트랜지스터(212[s]) 각각은 L개의 P-형 트랜지스터의 s-번째 트랜지스터로 표시되고, 여기서 s는 1 내지 L에 이르는 순서 색인이고, 더 작은 순서 색인(s)은 전력 노드(202)에 더 가까운 트랜지스터를 표시하는데 사용된다. L개의 N-형 트랜지스터(214[t]) 각각은 L개의 N-형 트랜지스터의 t-번째 트랜지스터로 표시되고, 여기서 t는 1 내지 L에 이르는 순서 색인이고, 더 작은 순서 색인(t)은 전력 노드(204)에 더 가까운 트랜지스터를 표시하는데 사용된다.

제1 P-형 트랜지스터(212[1])(즉, s = 1일 때)의 게이트(212[1]g)는, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 (X-1)·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 X·V_DD에 설정되는 신호를 수신하도록 구성된다. 제2 P-형 트랜지스터(212[2])(즉, s = 2일 때)의 게이트(212[2]g)는 (X-1)·V_DD에 설정된 신호를 수신하도록 구성된다. P-형 트랜지스터(212[3]~212[L])(즉, s ≠ 1 또는 2일 때)의 하나 이상의 게이트(212[3]g~212[L]g)는 s-번째 트랜지스터의 소스-게이트 전압 및 드레인-게이트 전압의 절대값이 V_DD 이하인 방식으로 설정된 바이어스 신호 세트를 수신하도록 구성된다.

일부 실시예에서, 게이트(212[3]g~212[L]g)를 위한 바이어스 신호 세트는. 입력 신호(V_IN)가 제로 기준 레벨(V_IN = 0)에 설정된 후에는 (X-1)·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD (V_IN = V_DD)에 설정된 후에는 (X-s+1)·V_DD에 설정된다. 예를 들어, 트랜지스터(212[3])의 게이트(212[3]g)는 (X-1)·V_DD (V_IN = 0) 또는 (X-2)·V_DD (V_IN = V_DD)에 바이어스되고; 트랜지스터(212[L-1])의 게이트(212[L-1]g)는 (X-1)·V_DD (V_IN = 0) 또는 (Y+2)·V_DD (V_IN = V_DD)에서 바이어스되고; 및 트랜지스터(212[L])의 게이트(212[L]g)는 (X-1)·V_DD (V_IN = 0) 또는 (Y+1)·V_DD (V_IN = V_DD)에 바이어스된다.

제1 N-형 트랜지스터(214[1])(즉, t = 1일 때)의 게이트(214[1]g)는. 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 Y·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 (Y+1)·V_DD에 설정되는 신호를 수신하도록 구성된다. 제2 N-형 트랜지스터(214[2])(즉, t = 2일 때)의 게이트(214[2]g)는 (Y+1)·V_DD에 설정된 신호를 수신하도록 구성된다. N-형 트랜지스터(214[3])~214[L](즉, t ≠ 1 또는 2일 때)의 하나 이상의 게이트(214[3]g~214[L]g)는 t-번째 트랜지스터의 게이트-소스 전압 및 게이트-드레인 전압의 절대값이 V_DD 이하인 방식으로 설정된 바이어스 신호 세트를 수신하도록 구성된다.

일부 실시예에서, 게이트(214[3]g~214[L]g)를 위한 바이어스 신호 세트는. 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 (Y+t-1)·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 (Y+1)·V_DD에 설정된다. 예를 들어, 트랜지스터(214[3])의 게이트(214[3]g)는 (Y+2)·V_DD (V_IN = 0) 또는 (Y+1)·(V_IN = V_DD)에 바이어스되고; 트랜지스터(114[L-1])의 게이트(214[L-1]g)는 (X-2)·V_DD (V_IN = 0) 또는 (Y+1)·V_DD (V_IN = V_DD)에 바이어스되고; 및 트랜지스터(214[L])의 게이트(214[L]g)는 (X-1)·V_DD (V_IN = 0) 또는 (Y+1)·V_DD (V_IN = V_DD)에 바이어스된다.

일부 실시예에서, L개의 P-형 트랜지스터(212[1]~212[L]) 및 L개의 N-형 트랜지스터(214[1]~214[L])는 모든 저전압 트랜지스터이다.

게다가, 회로(200)는 제어 신호 생성 유닛(220, 230 및 240) 및 파킹 회로(252 및 254)를 포함한다.

제어 신호 생성 유닛(220)은 입력 노드(206)와 하나 이상의 게이트(212[3]g~212[L]g 및 214[3]g~214[L]g) 사이에 있다. 제어 신호 생성 유닛(220)은 게이트(212[3]g~212[L]g)를 위한 바이어스 신호 세트 및 게이트(214[3]g~214[L]g)를 위한 바이어스 신호 세트를 생성하도록 구성된다. 일부 실시예에서, L이 2일 때, 제어 신호 생성 유닛(220)은 생략된다. 일부 실시예에서, L이 2를 초과할 때, 제어 신호 생성 유닛(220)은 드라이버 회로(200)와 유사한 구성을 가지는 하나 이상의 다른 드라이버 회로를 포함한다.

제어 신호 생성 유닛(230)은 입력 노드(206)와 트랜지스터(212[1])의 게이트(212[1]g) 사이에 있다. 제어 신호 생성 유닛(230)은 제어 신호 생성 유닛(130)과 유사한 구성을 가지고, 입력 신호(V_IN)에 응답하여 게이트(212[1]g)에 공급될 제어 신호를 생성하도록 구성된다. 제어 신호 생성 유닛(230)은 레벨 시프터(232) 및 지연 유닛(234)을 포함한다. 레벨 시프터(232)는 입력 신호를 (X-1)·V_DD만큼 업-시프트함으로써 중간 신호(V_INT')를 생성하도록 구성된다. 레벨 시프터(232)에 관한 상세는 도 3a 내지 도 3b와 관련하여 더 예시된다.

지연 유닛(234)은 중간 신호(V_INT')를 지연시키는 것에 의해 게이트(212[1]g)에 공급될 제어 신호를 생성하도록 구성된다. 지연 유닛(234)은 입력 신호(V_IN)가 하나의 논리 값으로부터 다른 논리 값으로 전이한 것에 응답하여 트랜지스터(212[1]g)를 위한 바이어스 전압 및 트랜지스터(212[3]~212[L], 214[1] 및 214[3]~214[L])를 위한 다른 바이어스 전압의 전이 타이밍을 동기화하는데 사용될 수 있다. 또한, 지연 유닛(234)은 I/O 회로(100)의 트랜지스터(112[1], 112[3]~112[K], 114[1] 또는 114[3]~114[K])를 위한 다른 바이어스 전압과 출력 신호(V_OUT')의 전이 타이밍을 동기화하도록 설정된다. 일부 실시예에서, 지연 유닛(234)의 지연 기간은 아날로그 또는 디지털 포맷으로 하나 이상의 제어 신호에 따라 튜닝가능하다. 일부 실시예에서, 지연 유닛(234)의 지연 기간은 지연 유닛(234)이 제조될 때 미리 결정되어 고정된다.

제어 신호 생성 유닛(240)은 입력 노드(206)와 트랜지스터(214[1])의 게이트(214[1]g) 사이에 있다. 제어 신호 생성 유닛(240)은 제어 신호 생성 유닛(230)과 유사한 구성을 가지고, 입력 신호(V_IN)에 응답하여 게이트(214[1]g)에 공급될 제어 신호를 생성하도록 구성된다. 제어 신호 생성 유닛(240)은 레벨 시프터(242) 및 지연 유닛(244)을 포함한다. 레벨 시프터(242)는 입력 신호를 Y·V_DD만큼 업-시프트함으로써 중간 신호(V_INT'')를 생성하도록 구성된다. 레벨 시프터(242)에 관한 상세는 도 4a 내지 도 4b와 관련하여 더 예시된다.

지연 유닛(244)은 중간 신호(V_INT'')를 지연시킴으로써 게이트(214[1]g)에 공급될 제어 신호를 생성하도록 구성된다. 지연 유닛(244)은 입력 신호(V_IN)가 하나의 논리 값으로부터 다른 논리 값으로 전이한 것에 응답하여 트랜지스터(214[1]g)를 위한 바이어스 전압 및 트랜지스터(212[1], 212[3]~212[L] 및 214[3]~214[L])를 위한 다른 바이어스 전압의 전이 타이밍을 동기화하는데 사용될 수 있다. 또한, 지연 유닛(244)은 I/O 회로(100)의 트랜지스터(112[1], 112[3]~112[K], 114[1] 또는 114[3]~114[K])를 위한 다른 바이어스 전압과 출력 신호(V_OUT')를 위한 전이 타이밍을 동기화하도록 설정된다. 일부 실시예에서, 지연 유닛(244)의 지연 기간은 아날로그 또는 디지털 포맷으로 하나 이상의 제어 신호에 따라 튜닝가능하다. 일부 실시예에서, 지연 유닛(244)의 지연 기간은 지연 유닛(244)이 제조될 때 미리 결정되어 고정된다.

파킹 회로(252)는 제2 P-형 트랜지스터(212[2])의 소스(212[2]s)에 연결된다. 파킹 회로(252)는. 입력 신호(V_IN)가 V_DD에 설정된 후에는 제2 P-형 트랜지스터(212[2])의 소스(212[2]s)를 (X-1)·V_DD에 설정하도록 구성된다. 일부 실시예에서, 파킹 회로(252)는 트랜지스터(212[2])의 소스(212[2]s)에 연결된 소스(252s), (X-1)·V_DD에 바이어스된 드레인(252d) 및 게이트(252g)를 구비하는 N-형 트랜지스터를 포함한다. 파킹 회로(252)의 게이트(252g)는. 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 (X-1)·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 X·V_DD에 설정된다. 일부 실시예에서, 파킹 회로(252)는 생략된다.

파킹 회로(254)는 제2 N-형 트랜지스터(214[2])의 소스(214[2]s)에 연결된다. 파킹 회로(254)는. 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 제2 N-형 트랜지스터(214[2])의 소스(214[2]s)를 (Y+1)·V_DD에 설정하도록 구성된다. 일부 실시예에서, 파킹 회로(254)는 트랜지스터(214[2])의 소스(214[2]s)에 연결된 소스(254s), (Y+1)·V_DD에 바이어스된 드레인(254d) 및 게이트(254g)를 구비하는 P-형 트랜지스터를 포함한다. 파킹 회로(254)의 게이트(254g)는, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 Y·V_DD에 설정되고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 (Y+1)·V_DD에 설정된다. 일부 실시예에서, 파킹 회로(254)는 생략된다.

드라이버 회로(200)의 동작은 도 1의 I/O 회로(100)의 동작과 유사하여, 그 설명은 생략된다. 일부 실시예에서, 드라이버 회로(200)와는 다른 신호 드라이버 또는 레벨-시프트 회로는 또한 제어 신호 생성 유닛(120)의 전부나 일부를 구현하는데 사용될 수 있다.

도 3a는 일부 실시예에 따른 레벨-시프트 회로(300A)의 회로도이다. 레벨-시프트 회로(300A)는 0 내지 V_DD의 전압 스윙을 가지는 입력 신호(V_IN)를 (H-1)·V_DD 및 H·V_DD의 대응하는 전압 레벨을 가지는 출력 신호(V_o)로 업-시프트하도록 구성된다. H는 2 이상의 양의 짝수 정수(positive even integer)이다. 레벨-시프트 회로(300A)는 레벨 시프터(132) 또는 레벨 시프터(232)로 사용될 수 있다.

레벨-시프트 회로(300A)는 인버터(312), (H-1)개의 래치 회로(320[1]~320[H-1]) 및 용량성 디바이스(332[1]~332[H-1])를 포함한다. 인버터(312)의 입력 단부는 입력 신호(V_IN)를 수신하도록 구성되고, 및 인버터(312)의 출력 단부는 용량성 디바이스(332[1])의 일 단부에 연결된다. 래치 회로(320[h], h=1~(H-1))는 h·V_DD 내지 (h+1)·V_DD 사이에서 전력 공급된다. 각 래치 회로(320[1]~320[H-1])는 대응하는 제1 인버터(322[1]~322[H-1]) 및 대응하는 제2 인버터(324[1]~324[H-1])를 구비한다. 각 제1 인버터(322[1]~322[H-1])는, 대응하는 용량성 디바이스(332[1]~332[H-1])에 연결되고 및 대응하는 제2 인버터(324[1]~324[H-1])의 출력 단부에 연결된 입력 단부를 구비한다. 각 제2 인버터(324[1]~324[H-1])는 대응하는 제1 인버터(322[1]~322[H-1])의 출력 단부에 연결된 입력 단부를 구비한다. 또한, 제2 인버터(324[1]~324[H-2])의 입력 단부는 대응하는 용량성 디바이스(332[2]~332[H-1])에 연결된다. 각 용량성 디바이스(332[1]~332[H-1])는 "초기화된(initialized)"것으로 명명된 대응하는 화살표로 지시된 단부와 용량성 디바이스의 다른 단부 사이에 전압 차이(V_DD)를 구비하도록 프리-차지(pre-charged)된다.

입력 신호(V_IN)가 논리 로우 값(예를 들어, 0 V)에 설정될 때, h가 홀수일 때 제1 인버터(322[h])의 출력은 논리 로우 값(예를 들어, h·V_DD)을 출력하고, h가 짝수일 때 제1 인버터(322[h])의 출력은 논리 하이 값(예를 들어, (h+1)·V_DD)을 출력한다. 입력 신호(V_IN)가 논리 하이 값(예를 들어, V_DD)에 설정될 때, h가 홀수일 때 제1 인버터(322[h])의 출력은 논리 하이 값(예를 들어, (h+1)·V_DD)을 출력하고, h가 짝수일 때 제1 인버터(322[h])의 출력은 논리 로우 값(예를 들어, h·V_DD)을 출력한다. 그리하여, H가 양의 짝수 정수일 때, 레벨-시프트 회로(300A)는 인버터(322[H-1])의 출력 단부에서의 출력 신호(V_o)를 (H-1)·V_DD (V_IN = 0일 때) 또는 H·V_DD (V_IN = V_DD일 때)에 설정할 수 있다.

도 3b는 일부 실시예에 따른 레벨-시프트 회로(300B)의 회로도이다. 레벨-시프트 회로(300B)는 0 내지 V_DD의 전압 스윙을 가지는 입력 신호(V_IN)를 (H-1)·V_DD 및 H·V_DD의 대응하는 전압 레벨을 가지는 출력 신호(V_o)로 업-시프트하도록 구성된다. H는 3 이상인 양의 홀수 정수(positive odd integer)이다. 레벨-시프트 회로(300B)는 레벨 시프터(132) 또는 레벨 시프터(232)로 사용될 수 있다.

레벨-시프트 회로(300B)는 버퍼(314), (H-1)개의 래치 회로(320[1]~320[H-1]) 및 용량성 디바이스(332[1]~332[H-1])를 포함한다. 레벨-시프트 회로(300A)에 비해, 레벨-시프트 회로(300B)는 인버터(312)를 버퍼(314)로 대체한다. 레벨-시프트 회로(300B)의 동작은 레벨-시프트 회로(300A)의 동작과 유사하여 그 설명은 생략된다.

도 4a는 일부 실시예에 따른 레벨-시프트 회로(400A)의 회로도이다. 레벨-시프트 회로(400A)는 0 내지 V_DD의 전압 스윙을 가지는 입력 신호(V_IN)를 H·V_DD 및 (H-1)·V_DD의 대응하는 전압 레벨을 가지는 출력 신호(V_o)로 업-시프트하도록 구성된다. H는 2 이상의 양의 짝수 정수이다. 레벨-시프트 회로(400A)는 레벨 시프터(242)로 사용될 수 있다.

레벨-시프트 회로(400A)는 버퍼(412), (H-1)개의 래치 회로(320[1]~320[H-1]) 및 용량성 디바이스(332[1]~332[H-1])를 포함한다. 레벨-시프트 회로(300B)에 비해, 레벨-시프트 회로(400A)는 또한 입력단으로 버퍼(412)를 구비하지만 H는 짝수인 것으로 설정된다. 레벨-시프트 회로(400A)의 동작은 레벨-시프트 회로(300A) 및 레벨-시프트 회로(300B)의 동작과 유사하여 그 설명은 생략된다.

도 4b는 일부 실시예에 따른 레벨-시프트 회로(400B)의 회로도이다. 레벨-시프트 회로(400B)는 0 내지 V_DD의 전압 스윙을 가지는 입력 신호(V_IN)를 H·V_DD 및 (H-1)·V_DD의 대응하는 전압 레벨을 가지는 출력 신호(V_o)로 업-시프트하도록 구성된다. H는 3 이상의 양의 홀수 정수이다. 레벨-시프트 회로(400B)는 레벨 시프터(242)로 사용될 수 있다.

레벨-시프트 회로(400B)는 인버터(414), (H-1)개의 래치 회로(320[1]~320[H-1]) 및 용량성 디바이스(332[1]~332[H-1])를 포함한다. 레벨-시프트 회로(300A)에 비해, 레벨-시프트 회로(400B)는 또한 입력단으로 인버터(414)를 구비하지만 H는 홀수인 것으로 설정된다. 레벨-시프트 회로(400B)의 동작은 레벨-시프트 회로(300A) 및 레벨-시프트 회로(300B)의 동작과 유사하여 그 설명은 생략된다.

도 5는 일부 실시예에 따른 I/O 회로(500)의 회로도이다. I/O 회로(500)는 K가 3인 것으로 설정될 때 I/O 회로(100)에 기초하여 구성된다. I/O 회로(100)의 성분과 동일하거나 유사한 I/O 회로(500)의 성분은 동일한 참조 부호로 주어지고, 그 설명은 생략된다.

IO 회로(500)는 제1 P-형 트랜지스터(512[1]), 제2 P-형 트랜지스터(512[2]), 제3 P-형 트랜지스터(512[3]), 제1 N-형 트랜지스터(514[1]), 제2 N-형 트랜지스터(514[2]) 및 제3 N-형 트랜지스터(514[3])를 구비한다.

제1 P-형 트랜지스터(512[1])는 제1 전력 노드(102)에 연결된 소스(512[1]s), 드레인(512[1]d), 및 2·V_DD 내지 3·V_DD에 이르는 전압 레벨을 가지는 신호를 수신하도록 구성된 게이트(512[1]g)를 구비한다. 제2 P-형 트랜지스터(512[2])는 제1 P-형 트랜지스터(512[1]d)의 드레인(512[1]d)에 연결된 소스(512[2]s), 드레인(512[2]d), 및 2·V_DD에 바이어스된 게이트(512[2]g)를 구비한다. 제3 P-형 트랜지스터(512[3])는 제2 P-형 트랜지스터(512[2])의 드레인(512[2]d)에 연결된 소스(512[3]s), 드레인(512[3]d) 및 게이트(512[3]g)를 구비한다. 제1, 제2 및 제3 P-형 트랜지스터(512[1]~512[3])는, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 출력 노드(108)에서의 전압 레벨을 제3 P-형 트랜지스터(512[3])의 드레인(512[3]d)을 통해 3·V_DD 쪽으로 풀링하도록 구성된다.

제1 N-형 트랜지스터(514[1])는 제2 전력 노드(104)에 연결된 소스(514[1]s), 드레인(514[1]d), 및 제로 기준 레벨 내지 V_DD에 이르는 전압 레벨을 가지는 신호를 수신하도록 구성된 게이트(514[1]g)를 구비한다. 제2 N-형 트랜지스터(514[2])는 제1 N-형 트랜지스터(514[1])의 드레인(514[1]d)에 연결된 소스(514[2]s), 드레인(514[2]d), 및 V_DD에 바이어스된 게이트(514[2]g)를 구비한다. 제3 N-형 트랜지스터(514[3])는 제2 N-형 트랜지스터(514[2])의 드레인(514[2]d)에 연결된 소스(514[3]s), 드레인(514[3]d) 및 게이트(514[3]g)를 구비한다. 제1, 제2 및 제3 N-형 트랜지스터(514[1]~514[3])는, 입력 신호(V_IN)가 V_DD에 설정된 후에는 출력 노드(108)에서의 전압 레벨을 제3 N-형 트랜지스터(514[3])의 드레인(514[3]d)을 통해 제로 기준 레벨 쪽으로 풀링하도록 구성된다.

I/O 회로(500)는 제어 신호 생성 유닛(120, 130 및 140), 파킹 회로(152 및 154), 저항성 디바이스(162 및 164) 및 출력 패드 모듈(170)을 더 포함한다. 파킹 회로(152 및 154), 저항성 디바이스(162 및 164) 및 출력 패드 모듈(170)의 구성과 동작은 I/O 회로(100)의 것과 유사하거나 동일하므로, 대응하는 설명이 생략된다.

제어 신호 생성 유닛(120)은, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는, 제3 P-형 트랜지스터(512[3])의 게이트(512[3]g)에서의 전압 레벨 및 제3 N-형 트랜지스터(514[3])의 게이트(514[3]g)에서의 전압 레벨을 2·V_DD에 설정하고, 및 입력 신호가 V_DD에 설정된 후에는 V_DD에 설정하도록 구성된다. 제어 신호 생성 유닛(120)은 드라이버 회로(522) 및 지연 유닛(524)을 포함한다. 일부 실시예에서, 드라이버 회로(522)는 도 4a의 레벨-시프트 회로(400A)에 기초하여 구현되고, 여기서 H는 2이다.

제어 신호 생성 유닛(130)은, 제1 P-형 트랜지스터(512[1])의 게이트(512[1]g)를, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 2·V_DD에 설정하고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 3·V_DD에 설정하도록 구성된다. 제어 신호 생성 유닛(130)은 레벨 시프터(132) 및 지연 유닛(134)을 포함한다. 일부 실시예에서, 레벨 시프터(132)는 도 3a의 레벨-시프트 회로(300A)에 기초하여 구현되고, 여기서 H는 2이다.

제어 신호 생성 유닛(140)은, 제1 N-형 트랜지스터(514[1])의 게이트(514[1]g)를, 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 제로 기준 레벨에 설정하고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 V_DD에 설정하도록 구성된다.

도 6은 일부 실시예에 따라 I/O 회로(500)와 같은 I/O 회로의 여러 노드에서의 전압 신호의 타이밍도(600)이다. 도 6에서, 곡선(610)은 입력 노드(106)에서의 입력 신호(V_IN)를 나타내고; 곡선(620)은 게이트(512[1]g)에서의 제어 신호를 나타내고; 곡선(630)은 게이트(514[1]g)에서의 제어 신호를 나타내고; 곡선(640)은 게이트(512[3]g) 및 게이트(514[3]g)에서의 제어 신호를 나타내고; 및 곡선(650)은 출력 노드(108)에서의 출력 신호(V_OUT)를 나타낸다. 도 6에서, V_DD는 0.8 V인 것으로 설정되고, 2·V_DD는 1.6 V이고, 및 3·V_DD는 2.4 V이다.

입력 신호(V_IN)(곡선(610))에 응답하여, 게이트(512[1]g)에서의 제어 신호(곡선(620))는 1.6 V만큼 업-시프트되고, 입력 신호(V_IN) 뒤에 미리 결정된 지연(T_D)을 구비한다. 지연(T_D)은 제어 신호 생성 유닛(130)의 동작으로 기인한다. 게이트(514[1]g)에서의 제어 신호(곡선(630))는 입력 신호(V_IN) 뒤에 미리 결정된 지연(T_D)을 구비하고 0 내지 0.8 V의 전압 스윙을 구비한다. 게이트(512[3]g) 및 게이트(514[3]g)에서의 제어 신호(곡선(640))는 0.8 V만큼 업-시프트되고, 제어 신호(620 및 630)가 논리적으로 반전된 것이다. 신호(620, 630 및 640)의 전이는 도 5에서 지연 유닛(524, 134 및 144)에 의해 동기화된다.

도 6 및 도 5에 도시된 바와 같이, 입력 신호(V_IN)가 0 V(구간 612)에 설정된 후, 게이트(512[1]g)에서의 제어 신호는 1.6 V(구간 622)에 설정되고, 게이트(514[1]g)에서의 제어 신호는 0 V(구간 632)에 설정되고, 및 게이트(512[3]g 및 514[3]g)에서의 제어 신호는 1.6 V(구간 642)에 설정된다. 한편, 게이트(512[2]g)는 1.6 V에 설정되고 및 게이트(514[2]g)는 0.8 V에 설정된다. 그 결과, 트랜지스터(512[1]~512[3])는 턴온되어서 출력 신호(V_OUT)를 2.4V(구간 652)로 풀링한다.

한편, 입력 신호(V_IN)가 0.8 V(구간 614)에 설정된 후, 게이트(512[1]g)에서의 제어 신호는 2.4 V(구간 624)에 설정되고, 게이트(514[1]g)에서의 제어 신호는 0.8 V(구간 634)에 설정되고, 및 게이트(512[3]g 및 514[3]g)에서의 제어 신호는 0.8 V(구간 644)에 설정된다. 한편, 게이트(512[2]g)는 1.6 V에 여전히 설정되고 및 게이트(514[2]g)는 0.8 V에 여전히 설정된다. 그 결과, 트랜지스터(514[1]~514[3])는 턴온되어서 출력 신호(V_OUT)를 0 V(구간 654)로 풀링한다.

도 7은 일부 실시예에 따른 I/O 회로(700)의 회로도이다. I/O 회로(700)는 K가 4인 것으로 설정될 때 I/O 회로(100)에 기초하여 구성된다. I/O 회로(100)의 성분과 동일하거나 유사한 I/O 회로(700)의 성분은 동일한 참조 부호가 주어지고 그 설명은 생략된다.

IO 회로(700)는 전력 노드(102)와 출력 노드(108) 사이에 직렬로 연결된 제1 P-형 트랜지스터(712[1]), 제2 P-형 트랜지스터(712[2]), 제3 P-형 트랜지스터(712[3]) 및 제4 P-형 트랜지스터(712[4]); 및 전력 노드(104)와 출력 노드(108) 사이에 직렬로 연결된 제1 N-형 트랜지스터(714[1]), 제2 N-형 트랜지스터(714[2]), 제3 N-형 트랜지스터(714[3]) 및 제4 N-형 트랜지스터(714[4])를 구비한다.

IO 회로(700)는 제어 신호 생성 유닛(120, 130 및 140), 파킹 회로(152 및 154), 저항성 디바이스(162 및 164) 및 출력 패드 모듈(170)을 더 포함한다. I/O 회로(700)의 구성 및 동작은 I/O 회로(100)의 것과 유사하거나 동일하여서, 대응하는 설명은 생략된다.

제어 신호 생성 유닛(120)은 드라이버 회로(722, 724, 726)를 포함한다. 드라이버 회로(722)는, 제3 P-형 트랜지스터(712[3])의 게이트(712[3]g)에서의 전압 레벨을 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 3·V_DD에 설정하고, 및 입력 신호가 V_DD에 설정된 후에는 2·V_DD에 설정하도록 구성된다. 드라이버 회로(722)는 레벨 시프터(722-1) 및 지연 유닛(722-2)을 포함한다. 일부 실시예에서, 레벨 시프터(722-1)는 도 4b의 레벨-시프트 회로(400B)에 기초하여 구현되고, 여기서 H는 3이다. 드라이버 회로(724)는 제3 N-형 트랜지스터(714[3])의 게이트(714[3]g)에서의 전압 레벨을 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 2·V_DD에 설정하고, 및 입력 신호가 V_DD에 설정된 후에는 V_DD에 설정하도록 구성된다. 드라이버 회로(724)는 레벨 시프터(724-1) 및 지연 유닛(724-2)을 포함한다. 일부 실시예에서, 레벨 시프터(724-1)는 도 4a의 레벨-시프트 회로(400A)에 기초하여 구현되고, 여기서 H는 2이다.

드라이버 회로(726)는 제4 P-형 트랜지스터(712[4])의 게이트(712[4]g)에서의 전압 레벨과 제4 N-형 트랜지스터(714[4])의 게이트(714[4]g)에서의 전압 레벨을 입력 신호(V_IN)가 제로 기준 레벨에 설정된 후에는 3·V_DD에 설정하고, 및 입력 신호(V_IN)가 V_DD에 설정된 후에는 V_DD에 설정하도록 구성된다. 일부 실시예에서, 드라이버 회로(726)는 도 2의 드라이버 회로(200)에 기초하여 구현되고, 여기서 X는 3이고 및 Y는 1이다.

도 8은 일부 실시예에 따른 드라이버 회로(800)의 회로도이다. 드라이버 회로(800)는 도 7의 드라이버 회로(726)로 사용될 수 있고, X가 3인 것으로 설정되고 및 Y가 1인 것으로 설정될 때 (그리하여 L은 2이다) 드라이버 회로(200)에 기초하여 구성된다. 드라이버 회로(200)의 성분과 동일하거나 유사한 드라이버 회로(800)의 성분은 동일한 참조 부호가 주어지고 그 설명은 생략된다.

드라이버 회로(800)는 전력 노드(202)와 출력 노드(208) 사이에 직렬로 연결된 제1 P-형 트랜지스터(812[1]) 및 제2 P-형 트랜지스터(812[2]); 및 전력 노드(204)와 출력 노드(208) 사이에 직렬로 연결된 제1 N-형 트랜지스터(814[1]) 및 제2 N-형 트랜지스터(814[2])를 구비한다.

드라이버 회로(800)는 제어 신호 생성 유닛(230 및 240) 및 파킹 회로(252 및 254)를 더 포함한다. 또한, L은 2인 것으로 설정되기 때문에, 제어 신호 생성 유닛(220)은 생략된다. 드라이버 회로(800)의 구성 및 동작은 드라이버 회로(200)의 것과 유사하거나 동일하여, 대응하는 설명은 생략된다.

도 6, 도 7 및 도 8에 도시된 회로는 I/O 회로(100)를 사용하여 주어진 K 값(예를 들어, K = 3 또는 4)을 갖는 I/O 회로를 설계하는 방식을 예시하는 단순한 예들이다. 일부 실시예에서, I/O 회로는 I/O 회로(100)에 기초하여 구현되고, 여기서 K는 4를 초과하는 정수이다.

도 9는 일부 실시예에 따른 I/O 회로를 동작시키는 방법(900)의 흐름도이다. 추가적인 동작은 도 9에 도시된 방법(900) 전에, 동안 및/또는 후에 수행될 수 있고, 일부 다른 공정은 본 명세서에서 단지 간략히 설명된 것일 수 있는 것으로 이해된다.

도 9 및 도 1에 도시된 바와 같이, 공정(900)은 동작(910)에서 시작하고, 여기서 입력 신호(V_IN)는 제로 기준 레벨 또는 V_DD에 설정된다. 입력 신호(V_IN)가 제로 기준 레벨에 설정된 경우, 공정은 동작(920 및 930)으로 진행한다. 입력 신호(V_IN)가 V_DD에 설정된 경우, 공정은 동작(950 및 960)으로 진행한다.

동작(920)에서, 출력 노드, 예를 들어, 도 1에서 노드(108)는 제1 전력 노드(102)에 전기적으로 연결된다. 제1 전력 노드(102)는 K·V_DD의 전압 레벨을 가지는 제1 전압을 운반하도록 구성된다. 일부 실시예에서, 동작(920)은 제1 P-형 트랜지스터(112[1]), 제2 P-형 트랜지스터(112[2]) 및 하나 이상의 제3 P-형 트랜지스터(112[3]~112[K])의 게이트를 (K-1)·V_DD에 바이어스하는 것을 포함한다.

동작(930)에서, 출력 노드(108)는 입력 신호가 제로 기준 레벨에 설정된 후에는 제2 전력 노드로부터 전기적으로 분리된다. 제2 전력 노드(108)는 제로 기준 레벨의 전압 레벨을 가지는 제2 전압을 운반하도록 구성된다. 동작(930)은 제1 N-형 트랜지스터(114[1])를 턴오프하고 제2 N-형 트랜지스터(114[2])를 턴오프하는 동작(동작 932), 트랜지스터(114[2])의 소스(114[2]s)를 V_DD에 설정하는 동작(동작 934), 및 하나 이상의 제3 N-형 트랜지스터(114[3]~114[K])의 게이트-소스 전압 및 게이트-드레인 전압의 대응하는 하나 이상의 절대값이 V_DD 이하인 방식으로 하나 이상의 제3 N-형 트랜지스터(114[3]~114[K])를 바이어스시키는 동작을 포함한다. 일부 실시예에서, 동작(930)이 수행되고 동작(932, 934, 또는 936) 중 하나 이상이 생략된다. 동작(930) 후에, 공정은 동작(910)으로 리턴한다.

동작(950)에서, 출력 노드(108)는 제2 전력 노드(104)에 전기적으로 연결된다. 일부 실시예에서, 동작(950)은 제1 N-형 트랜지스터(114[1]), 제2 N-형 트랜지스터(114[2]) 및 하나 이상의 제3 N-형 트랜지스터(114[3]~114[K])의 게이트를 V_DD에 바이어스시키는 동작을 포함한다.

동작(960)에서, 출력 노드(108)는 입력 신호가 V_DD에 설정된 후에는 제1 전력 노드(102)로부터 전기적으로 분리된다. 동작(960)은 제1 P-형 트랜지스터(112[1])를 턴오프하고 제2 P-형 트랜지스터(112[2])를 턴오프하는 동작(동작 962), 트랜지스터(112[2])의 소스(112[2]s)를 (K-1)·V_DD에 설정하는 동작(동작 964), 및 하나 이상의 제3 P-형 트랜지스터(112[3]~112[K])의 소스-게이트 전압 및 드레인-게이트 전압의 대응하는 하나 이상의 절대값이 V_DD 이하인 방식으로 하나 이상의 제3 P-형 트랜지스터(112[3]~112[K])를 바이어스시키는 동작을 포함한다. 일부 실시예에서, 동작(960)이 수행되고 동작(962, 964, 또는 966) 중 하나 이상이 생략된다. 동작(960) 후에, 공정은 동작(910)으로 리턴한다.

일 실시예에 따라, 회로는 제1 전력 노드, 제2 전력 노드, 출력 노드, 상기 제1 전력 노드와 상기 출력 노드 사이에 직렬로 연결된 K개의 P-형 트랜지스터, 및 상기 제2 전력 노드와 상기 출력 노드 사이에 직렬로 연결된 K개의 N-형 트랜지스터를 포함한다. 상기 제1 전력 노드는 제1 전압을 운반하도록 구성되고, 제1 전압의 전압 레벨은 제로 기준 레벨에서 K·V_DD 위에 있다. V_DD는 미리 결정된 양의 값이고, K는 3 이상의 양의 정수이다. 상기 제2 전력 노드는 제2 전압을 운반하도록 구성되고, 제2 전압의 전압 레벨은 제로 기준 레벨이다. 상기 K개의 P-형 트랜지스터 각각은 상기 K개의 P-형 트랜지스터의 i-번째 트랜지스터로 표시되고, 여기서 i는 1 내지 K에 이르는 순서 색인이고, 더 작은 순서 색인(i)은 제1 전력 노드에 더 가까운 트랜지스터를 표시한다. 상기 i-번째 트랜지스터의 게이트는, i = 1일 때 입력 신호가 상기 제로 기준 레벨에 설정된 후에는 (K-1)·V_DD에 설정되고, 및 상기 입력 신호가 V_DD에 설정된 후에는 K·V_DD에 설정되는 제1 신호; i = 2일 때 (K-1)·V_DD에 설정되는 제2 신호; i ≠ 1 또는 2일 때 상기 i-번째 트랜지스터의 소스-게이트 전압의 절대값 또는 드레인-게이트 전압의 절대값이 V_DD 이하인 방식으로 하나 이상의 전압 레벨에 설정되는 바이어스 신호의 제1 세트;를 수신하도록 구성된다. 상기 K개의 N-형 트랜지스터 각각은 상기 K개의 N-형 트랜지스터의 j-번째 트랜지스터로 표시되고, 여기서 j는 1 내지 K에 이르는 순서 색인이고, 더 작은 순서 색인(j)은 상기 제2 전력 노드에 더 가까운 트랜지스터를 표시하는데 사용된다. 상기 j-번째 트랜지스터의 게이트는, j = 1일 때 상기 입력 신호가 상기 제로 기준 레벨에 설정된 후에는 상기 제로 기준 레벨에 설정되고, 및 상기 입력 신호가 V_DD에 설정된 후에는 V_DD에 설정되는 제3 신호; j = 2일 때 V_DD에 설정되는 제4 신호; 및 j ≠ 1 또는 2일 때 상기 j-번째 트랜지스터의 게이트-소스 전압의 절대값 또는 게이트-드레인 전압의 절대값이 V_DD 이하인 방식으로 하나 이상의 전압 레벨에 설정되는 바이어스 신호의 제2 세트;를 수신하도록 구성된다.

다른 실시예에 따라, 회로는, 제1 전력 노드, 제2 전력 노드, 출력 노드, 제1 P-형 트랜지스터, 제2 P-형 트랜지스터, 제3 P-형 트랜지스터, 제1 N-형 트랜지스터, 제2 N-형 트랜지스터, 제3 N-형 트랜지스터 및 제어 신호 생성 유닛을 포함한다. 상기 제1 전력 노드는 제1 전압을 운반하도록 구성되고, 상기 제1 전압의 전압 레벨은 제로 기준 레벨에서 K·V_DD 위에 있고, 여기서 V_DD는 미리 결정된 양의 값이고, K는 3 이상의 양의 정수이다. 상기 제2 전력 노드는 제2 전압을 운반하도록 구성되고, 상기 제2 전압의 전압 레벨은 상기 제로 기준 레벨이다. 상기 제1 P-형 트랜지스터는 상기 제1 전력 노드에 연결된 소스, 드레인, 및 (K-1)·V_DD 내지 K·V_DD에 이르는 전압 레벨을 가지는 신호를 수신하도록 구성된 게이트를 구비한다. 상기 제2 P-형 트랜지스터는 상기 제1 P-형 트랜지스터의 드레인에 연결된 소스, 드레인, 및 (K-1)·V_DD에 바이어스된 게이트를 구비한다. 상기 제3 P-형 트랜지스터는 상기 제2 P-형 트랜지스터의 드레인에 연결된 소스, 드레인 및 게이트를 구비한다. 상기 제1, 제2 및 제3 P-형 트랜지스터는, 입력 신호가 상기 제로 기준 레벨에 설정된 후에는, 상기 출력 노드에서의 전압 레벨을 상기 제3 P-형 트랜지스터의 드레인을 통해 K·V_DD 쪽으로 풀링하도록 구성된다. 상기 제1 N-형 트랜지스터는 상기 제2 전력 노드에 연결된 소스, 드레인, 및 상기 제로 기준 레벨 내지 V_DD에 이르는 전압 레벨을 가지는 신호를 수신하도록 구성된 게이트를 구비한다. 상기 제2 N-형 트랜지스터는 상기 제1 N-형 트랜지스터의 드레인에 연결된 소스, 드레인, 및 V_DD에 바이어스된 게이트를 구비한다. 상기 제3 N-형 트랜지스터는 상기 제2 N-형 트랜지스터의 드레인에 연결된 소스, 드레인 및 게이트를 구비한다. 상기 제1, 제2 및 제3 N-형 트랜지스터는, 상기 입력 신호가 V_DD에 설정된 후에는, 상기 출력 노드에서의 전압 레벨을 상기 제3 N-형 트랜지스터의 드레인을 통해 상기 제로 기준 레벨 쪽으로 풀링하도록 구성된다. 상기 제어 신호 생성 유닛은 상기 제3 P-형 트랜지스터의 소스-게이트 전압의 절대값 또는 드레인-게이트 전압의 절대값이 V_DD 이하인 방식으로 상기 제3 P-형 트랜지스터의 게이트에서의 전압 레벨을 설정하는 동작; 및 상기 제3 N-형 트랜지스터의 게이트-소스 전압의 절대값 또는 게이트-드레인 전압의 절대값이 V_DD 이하인 방식으로 상기 제3 N-형 트랜지스터의 게이트에서의 전압 레벨을 설정하는 동작을 수행하도록 구성된다.

또 다른 실시예에 따라, 방법은 입력 신호가 제로 기준 레벨에 설정된 후에는 출력 노드를 제1 전력 노드에 전기적으로 연결하는 단계를 포함한다. 상기 제1 전력 노드는 제1 전압을 운반하도록 구성되고, 상기 제1 전압의 전압 레벨은 상기 제로 기준 레벨에서 K·V_DD 위에 있고, 여기서 V_DD는 미리 결정된 양의 값이고, K는 3 이상의 양의 정수이다. 상기 출력 노드는 상기 입력 신호가 V_DD에 설정된 후에는 상기 제1 전력 노드로부터 전기적으로 분리된다. 상기 제1 전력 노드로부터 상기 출력 노드를 전기적으로 분리하는 단계는 상기 제1 전력 노드에 연결된 소스를 구비하는 제1 P-형 트랜지스터를 턴오프하는 단계; 상기 제1 P-형 트랜지스터의 드레인에 연결된 소스를 구비하는 제2 P-형 트랜지스터를 턴오프하는 단계; 및 상기 제2 P-형 트랜지스터의 드레인과 상기 출력 노드 사이에 직렬로 연결된 상기 하나 이상의 제3 P-형 트랜지스터의 소스-게이트 전압의 대응하는 하나 이상의 절대값 또는 드레인-게이트 전압의 절대값이 V_DD 이하인 방식으로 하나 이상의 제3 P-형 트랜지스터를 바이어스시키는 단계를 포함한다. 상기 출력 노드는 상기 입력 신호가 V_DD에 설정된 후에는 제2 전력 노드에 전기적으로 연결되고, 여기서 상기 제2 전력 노드는 제2 전압을 운반하도록 구성되고, 상기 제2 전압의 전압 레벨은 상기 제로 기준 레벨이다. 상기 출력 노드는 상기 입력 신호가 상기 제로 기준 레벨에 설정된 후에는 상기 제2 전력 노드로부터 전기적으로 분리된다. 상기 제2 전력 노드로부터 상기 출력 노드를 전기적으로 분리하는 단계는 상기 제2 전력 노드에 연결된 소스를 구비하는 제1 N-형 트랜지스터를 턴오프하는 단계; 상기 제1 N-형 트랜지스터의 드레인에 연결된 소스를 구비하는 제2 N-형 트랜지스터를 턴오프하는 단계; 및 상기 제2 N-형 트랜지스터의 드레인과 상기 출력 노드 사이에 직렬로 연결된 상기 하나 이상의 제3 N-형 트랜지스터의 게이트-소스 전압의 대응하는 하나 이상의 절대값 또는 게이트-드레인 전압의 절대값이 V_DD 이하인 방식으로 하나 이상의 제3 N-형 트랜지스터를 바이어스시키는 단계를 포함한다.

상기 사항은 이 기술 분야에 통상의 지식을 가진 자가 본 발명의 측면을 더 잘 이해할 수 있게 여러 실시예의 특징을 예시한 것이다. 이 기술 분야에 통상의 지식을 가진 자라면 동일한 목적을 수행하고 및/또는 본 명세서에 도입된 실시예의 동일한 장점을 달성하는 다른 공정 및 구조를 설계하거나 변경하는 기초로 본 발명을 용이하게 사용할 수 있다는 것을 이해할 수 있을 것이다. 이 기술 분야에 통상의 지식을 가진 자라면, 이와 균등한 구성이 본 발명의 사상과 범위를 벗어남이 없이 이루어질 수 있다는 것과, 본 발명의 사상과 범위를 벗어남이 없이 본 명세서에 여러 변경, 대체 및 변형이 수행될 수 있다는 것을 이해할 수 있을 것이다.

Claims

회로로서,
제1 전압을 운반하도록 구성된 제1 전력 노드로서, 상기 제1 전압의 전압 레벨은 제로 기준 레벨에서 K·V_DD 위에 있고, V_DD는 미리 결정된 양의 값(positive value)이고, K는 3 이상의 양의 정수인, 상기 제1 전력 노드;
제2 전압을 운반하도록 구성된 제2 전력 노드로서, 상기 제2 전압의 전압 레벨은 상기 제로 기준 레벨인 것인, 상기 제2 전력 노드;
출력 노드;
상기 제1 전력 노드와 상기 출력 노드 사이에 직렬로 연결된 K개의 P-형 트랜지스터로서, 상기 K개의 P-형 트랜지스터 각각은 상기 K개의 P-형 트랜지스터의 i-번째 트랜지스터로 표시되고, i는 1 내지 K에 이르는 순서 색인이고, 더 작은 순서 색인(i)은 상기 제1 전력 노드에 더 가까운 트랜지스터를 표시하는데 사용되고, 상기 i-번째 트랜지스터의 게이트는,
i = 1일 때, 입력 신호가 상기 제로 기준 레벨에 설정된 후에는 (K-1)·V_DD에 설정되고, 상기 입력 신호가 V_DD에 설정된 후에는 K·V_DD에 설정되는 제1 신호;
i = 2일 때, (K-1)·V_DD에 설정되는 제2 신호; 및
i ≠ 1 또는 2일 때, 상기 i-번째 트랜지스터의 소스-게이트 전압의 절대값 또는 드레인-게이트 전압의 절대값이 V_DD 이하인 방식으로 하나 이상의 전압 레벨에 설정된 바이어스 신호의 제1 세트;
를 수신하도록 구성된, 상기 K개의 P-형 트랜지스터; 및
상기 제2 전력 노드와 상기 출력 노드 사이에 직렬로 연결된 K개의 N-형 트랜지스터로서, 상기 K개의 N-형 트랜지스터 각각은 상기 K개의 N-형 트랜지스터의 j-번째 트랜지스터로서 표시되고, j는 1 내지 K에 이르는 순서 색인이고, 더 작은 순서 색인(j)은 상기 제2 전력 노드에 더 가까운 트랜지스터를 표시하는데 사용되고, 상기 j-번째 트랜지스터의 게이트는,
j = 1일 때, 상기 입력 신호가 상기 제로 기준 레벨에 설정된 후에는 상기 제로 기준 레벨에 설정되고, 상기 입력 신호가 V_DD에 설정된 후에는 V_DD에 설정되는 제3 신호;
j = 2일 때, V_DD에 설정되는 제4 신호; 및
j ≠ 1 또는 2일 때, 상기 j-번째 트랜지스터의 게이트-소스 전압의 절대값 또는 게이트-드레인 전압의 절대값이 V_DD 이하인 방식으로 하나 이상의 전압 레벨에 설정된 바이어스 신호의 제2 세트;
를 수신하도록 구성된, 상기 K개의 N-형 트랜지스터
를 포함하는 회로.
제1항에 있어서, 상기 K개의 P-형 트랜지스터 및 상기 K개의 N-형 트랜지스터는 게이트-소스 전압의 절대값 또는 게이트-드레인 전압의 절대값이 1.4·V_DD를 초과할 때 전기적으로 과부하가 걸리도록 구성된 트랜지스터인 것인, 회로.
제1항에 있어서,
상기 K개의 P-형 트랜지스터의 K-번째 P-형 트랜지스터와 상기 출력 노드 사이에 제1 저항성 디바이스; 및
상기 K개의 N-형 트랜지스터의 K-번째 N-형 트랜지스터와 상기 출력 노드 사이에 제2 저항성 디바이스를 더 포함하는 것인, 회로.
제1항에 있어서,
상기 입력 신호를 (K-1)·V_DD만큼 업-시프트(up-shifting)하는 것에 의해 중간 신호를 생성하도록 구성된 레벨 시프터; 및
상기 중간 신호를 지연시키는 것에 의해 상기 제1 신호를 생성하도록 구성된 지연 유닛을 더 포함하는 회로.
제1항에 있어서,
상기 입력 신호를 지연시키는 것에 의해 상기 제4 신호를 생성하도록 구성된 지연 유닛을 더 포함하는 회로.
제1항에 있어서,
상기 K개의 P-형 트랜지스터의 제2 P-형 트랜지스터의 소스에 연결된 제1 파킹 회로; 및
상기 K개의 N-형 트랜지스터의 제2 N-형 트랜지스터의 소스에 연결된 제2 파킹 회로를 더 포함하고,
상기 제1 파킹 회로는 상기 입력 신호가 V_DD에 설정된 후에는 상기 K개의 P-형 트랜지스터의 상기 제2 P-형 트랜지스터의 소스를 (K-1)·V_DD에 설정하도록 구성되고,
상기 제2 파킹 회로는 상기 입력 신호가 상기 제로 기준 레벨에 설정된 후에는 상기 K개의 N-형 트랜지스터의 상기 제2 N-형 트랜지스터의 소스를 V_DD에 설정하도록 구성된 것인, 회로.
제1항에 있어서,
i ≠ 1 또는 2일 때, 상기 입력 신호가 상기 제로 기준 레벨에 설정된 후에는 (K-1)·V_DD에 설정되고, 상기 입력 신호가 V_DD에 설정된 후에는 (K-i+1)·V_DD에 설정되는 상기 바이어스 신호의 제1 세트; 및
j ≠ 1 또는 2일 때, 상기 입력 신호가 상기 제로 기준 레벨에 설정된 후에는 (j-1)·V_DD에 설정되고, 상기 입력 신호가 V_DD에 설정된 후에는 V_DD에 설정되는 상기 바이어스 신호의 제2 세트를 생성하도록 구성된 제1 제어 신호 생성 유닛을 더 포함하는 회로.
회로로서,
제1 전압을 운반하도록 구성된 제1 전력 노드로서, 상기 제1 전압의 전압 레벨은 제로 기준 레벨에서 K·V_DD 위에 있고, V_DD는 미리 결정된 양의 값이고, K는 3 이상의 양의 정수인, 상기 제1 전력 노드;
제2 전압을 운반하도록 구성된 제2 전력 노드로서, 상기 제2 전압의 전압 레벨은 상기 제로 기준 레벨인, 상기 제2 전력 노드;
출력 노드;
상기 제1 전력 노드에 연결된 소스, 드레인, 및 (K-1)·V_DD 내지 K·V_DD에 이르는 전압 레벨을 가지는 신호를 수신하도록 구성된 게이트를 구비하는 제1 P-형 트랜지스터;
상기 제1 P-형 트랜지스터의 드레인에 연결된 소스, 드레인, 및 (K-1)·V_DD에 바이어스된 게이트를 구비하는 제2 P-형 트랜지스터;
상기 제2 P-형 트랜지스터의 드레인에 연결된 소스, 드레인 및 게이트를 구비하는 제3 P-형 트랜지스터;
상기 제2 전력 노드에 연결된 소스, 드레인, 및 상기 제로 기준 레벨 내지 V_DD에 이르는 전압 레벨을 가지는 신호를 수신하도록 구성된 게이트를 구비하는 제1 N-형 트랜지스터;
상기 제1 N-형 트랜지스터의 드레인에 연결된 소스, 드레인, 및 V_DD에 바이어스된 게이트를 구비하는 제2 N-형 트랜지스터;
상기 제2 N-형 트랜지스터의 드레인에 연결된 소스, 드레인 및 게이트를 구비하는 제3 N-형 트랜지스터; 및
제어 신호 생성 유닛을 포함하고,
상기 제1, 제2 및 제3 P-형 트랜지스터는, 입력 신호가 상기 제로 기준 레벨에 설정된 후에는, 상기 출력 노드에서의 전압 레벨을 상기 제3 P-형 트랜지스터의 드레인을 통해 K·V_DD 쪽으로 풀링하도록 구성되고,
상기 제1, 제2 및 제3 N-형 트랜지스터는, 상기 입력 신호가 V_DD에 설정된 후에는, 상기 출력 노드에서의 전압 레벨을 상기 제3 N-형 트랜지스터의 드레인을 통해 상기 제로 기준 레벨 쪽으로 풀링하도록 구성되며,
상기 제어 신호 생성 유닛은,
상기 제3 P-형 트랜지스터의 소스-게이트 전압의 절대값 또는 드레인-게이트 전압의 절대값이 V_DD 이하인 방식으로 상기 제3 P-형 트랜지스터의 게이트에서의 전압 레벨을 설정하는 동작; 및
상기 제3 N-형 트랜지스터의 게이트-소스 전압의 절대값 또는 게이트-드레인 전압의 절대값이 V_DD 이하인 방식으로 상기 제3 N-형 트랜지스터의 게이트에서의 전압 레벨을 설정하는 동작을 수행하도록 구성된 것인, 회로.
제8항에 있어서, 상기 제1, 제2 및 제3 P-형 트랜지스터 및 상기 제1, 제2 및 제3 N-형 트랜지스터는 V_DD의 전압 스윙을 가지는 논리 신호를 위한 코어 또는 박막-게이트 디바이스인 것인, 회로.
방법으로서,
입력 신호가 제로 기준 레벨에 설정된 후에는 출력 노드를 제1 전력 노드에 전기적으로 연결하는 단계로서, 상기 제1 전력 노드는 제1 전압을 운반하도록 구성되고, 상기 제1 전압의 전압 레벨은 상기 제로 기준 레벨에서 K·V_DD 위에 있고, V_DD는 미리 결정된 양의 값이고, K는 3 이상의 양의 정수인, 상기 출력 노드를 제1 전력 노드에 전기적으로 연결하는 단계;
상기 입력 신호가 V_DD에 설정된 후에는 상기 제1 전력 노드로부터 상기 출력 노드를 전기적으로 분리하는 단계;
상기 입력 신호가 V_DD에 설정된 후에는 상기 출력 노드를 제2 전력 노드에 전기적으로 연결하는 단계로서, 상기 제2 전력 노드는 제2 전압을 운반하도록 구성되고, 상기 제2 전압의 전압 레벨은 상기 제로 기준 레벨인, 상기 출력 노드를 제2 전력 노드에 전기적으로 연결하는 단계; 및
상기 입력 신호가 상기 제로 기준 레벨에 설정된 후에는 상기 제2 전력 노드로부터 상기 출력 노드를 전기적으로 분리하는 단계를 포함하고,
상기 제1 전력 노드로부터 상기 출력 노드를 전기적으로 분리하는 단계는,
상기 제1 전력 노드에 연결된 소스를 구비하는 제1 P-형 트랜지스터를 턴오프하는 단계;
상기 제1 P-형 트랜지스터의 드레인에 연결된 소스를 구비하는 제2 P-형 트랜지스터를 턴오프하는 단계; 및
상기 제2 P-형 트랜지스터의 드레인과 상기 출력 노드 사이에 직렬로 연결된 하나 이상의 제3 P-형 트랜지스터의 소스-게이트 전압 및 드레인-게이트 전압의 대응하는 하나 이상의 절대값이 V_DD 이하인 방식으로 상기 하나 이상의 제3 P-형 트랜지스터를 바이어스시키는 단계를 포함하고,
상기 제2 전력 노드로부터 상기 출력 노드를 전기적으로 분리하는 단계는,
상기 제2 전력 노드에 연결된 소스를 구비하는 제1 N-형 트랜지스터를 턴오프하는 단계;
상기 제1 N-형 트랜지스터의 드레인에 연결된 소스를 구비하는 제2 N-형 트랜지스터를 턴오프하는 단계; 및
상기 제2 N-형 트랜지스터의 드레인과 상기 출력 노드 사이에 직렬로 연결된 하나 이상의 제3 N-형 트랜지스터의 게이트-소스 전압 및 게이트-드레인 전압의 대응하는 하나 이상의 절대값이 V_DD 이하인 방식으로 상기 하나 이상의 제3 N-형 트랜지스터를 바이어스시키는 단계를 포함하는 것인, 방법.