CN113225068B - 一种cml结构的驱动电路和驱动方法 - Google Patents

一种cml结构的驱动电路和驱动方法 Download PDF

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Abstract

本发明提供一种CML结构的驱动电路和驱动方法，通过输入电压控制开关管的漏电流或通过外部电流源提供大小等于保护管的亚阈值漏电流的电流，来消除输出电压电平切换时由保护管的亚阈值漏电流带来的码间干扰；本发明仅通过控制输入电压大小或通过增加额外的电流源来消除码间干扰，不需要额外增加电路组成或仅需增加额外电流源，从而电路结构简单，成本较低。

Description

一种CML结构的驱动电路和驱动方法
技术领域
本发明涉及一种驱动接口，特别是涉及一种CML结构的驱动电路和驱动方法。
背景技术
目前高速模数转换器中有三种常用的类型：互补金属氧化物半导体(CMOS)、低压差分信号(LVDS)和电流模式逻辑(Current Mode Logic，CML)，每种模数转换器的数字输出类型都各有优劣，随着数字输出转换器技术的发展，速度和分辨率不断增大，数字输出驱动器也不断演变发展，以满足数据传输需求；转换器数字输出接口的最新趋势是使用具有电流模式逻辑(CML)输出驱动器的串行接口。通常，高分辨率(≥14位)、高速(≥200Mbps)和需要小型封装与低功耗的转换器会使用CML类型的驱动器。随着转换器中的数字输出接口转换器串行数据传输，CML输出驱动级也越来越普及，如何提出一种能够消除码间干扰的带有保护管的CML结构的驱动电路和方法，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种CML结构的驱动电路，用于解决现有技术中带有保护管的CML结构的驱动电路的码间干扰问题。
为实现上述目的及其他相关目的，本发明提供一种CML结构的驱动电路所述驱动电路包括：输入模块，ESD保护模块，第一电流源及负载；
所述第一电流源用于提供恒定电流；
所述输入模块连接于所述第一电流源与所述ESD保护模块之间，并接收第一输入电压及第二输入电压，基于所述第一输入电压及所述第二输入电压切换两个支路的开关管交替导通，并为截止状态的开关管所在支路的保护管提供预设电流，所述预设电流的大小为截止状态的开关管所在支路的保护管的亚阈值漏电流；所述第一输入电压与所述第二输入电压为差分信号；
所述ESD保护模块连接于所述输入模块与所述负载之间，并接收偏置电压，为所述输入模块中的两个开关管提供ESD保护，所述ESD保护模块包括第一保护管和第二保护管，所述第一保护管与所述第二保护管的类型和尺寸相同；所述第一保护管和所述第二保护管的栅极相连并与所述偏置电压连接；所述第一保护管的源极和所述第二保护管的源极分别连接所在支路的开关管的漏极；所述第一保护管的漏极输出第一输出电压，所述第二保护管的漏极输出第二输出电压；所述第一输出电压与所述第二输出电压为差分信号，所述第一输出电压和所述第二输出电压均与所述负载连接。
可选地，所述输入模块包括第一开关管和第二开关管，所述第一开关管和所述第二开关管的类型和尺寸相同；
所述第一开关管的栅极接收第一输入电压，漏极连接所述第一保护管的源极；所述第二开关管的栅极接收第二输入电压，漏极连接所述第二保护管的源极，源极和所述第一开关管的源极相连并与所述第一电流源连接；通过第一输入电压和第二输入电压分别控制第一开关管和第二开关管的关断状态及漏电流大小；
在第一输入电压使得所述第一开关管断开时，第一输入电压同时控制所述第一开关管的漏电流等于所述第一保护管的亚阈值漏电流；在第二输入电压使得所述第二开关管断开时，第二输入电压同时控制所述第二开关管的漏电流等于所述第二保护管的亚阈值漏电流。
可选地，所述输入模块包括补偿单元，第一开关管及第二开关管，所述第一开关管和所述第二开关管的类型和尺寸相同；所述第一开关管的栅极接收第一输入电压，漏极连接所述第一保护管的源极；所述第二开关管的栅极接收第二输入电压，漏极连接所述第二保护管的源极，所述第二开关管的源极和所述第一开关管的源极相连并与所述第一电流源连接；
所述补偿单元和所述第一开关管的漏极和所述第二开关管的漏极连接，通过电流源为截止支路的保护管提供所述预设电流。
可选地，所述补偿单元包括：第二电流源和第三电流源；
所述第二电流源连接所述第一开关管的漏极，所述第二电流源的电流大小为所述第一保护管的亚阈值漏电流；
所述第三电流源连接所述第二开关管的漏极，所述第三电流源的电流大小与所述第二电流源相同。
可选地，当所述第一开关管，所述第二开关管，所述第一保护管和所述第二保护管的类型为NMOS时，所述第二电流源的电流流入端和所述第一开关管的漏极连接，所述第三电流源的电流流入端和所述第二开关管的漏极连接；所述第二电流源的电流流出端及所述第三电流源的电流流出端与参考地连接；
当所述第一开关管，所述第二开关管，所述第一保护管和所述第二保护管的类型为PMOS时，所述第二电流源的电流流出端和所述第一开关管的漏极连接，所述第三电流源的电流流出端和所述第二开关管的漏极连接；所述第二电流源的电流流入端及所述第三电流源的电流流入端与外部电源连接。
可选地，所述补偿单元包括第四电流源，第一开关和第二开关；
所述第一开关的第一端连接所述第一开关管的漏极，第二端连接所述第四电流源，所述第四电流源的大小为所述第一保护管的亚阈值漏电流；
所述第二开关的第一端连接所述第二开关管的漏极，第二端连接所述第一开关的第二端。
可选地，当所述第一开关管，所述第二开关管，所述第一保护管和所述第二保护管的类型为NMOS时，所述第四电流源的电流流入端和所述第一开关管的漏极连接，电流流出端连接参考地；
当所述第一开关管，所述第二开关管，所述第一保护管和所述第二保护管的类型为PMOS时，所述第四电流源的电流流出端和所述第一开关管的漏极连接，电流流入端连接外部电源。
可选地，所述第一保护管和所述第二保护管为厚栅氧型MOS管。
可选地，当所述第一开关管、所述第二开关管、所述第第一保护管及所述第二保护管为NMOS管时，所述第一电流源作为底部尾电流源，所述第一电流源的电流流入端和所述第一开关管的源极连接，所述第一电流源的电流流出端连接参考地；
当所述第一开关管、所述第二开关管、所述第一保护管及所述第二保护管为PMOS管时，所述第一电流源作为顶部尾电流源，所述第一电流源的电流流出端和所述第一开关管的源极连接，所述第一电流源的电流流入端连接电源。
本发明还提供一种基于CML结构的驱动方法：通过第一输入电压，第二输入电压和偏置电压控制两个支路交替导通，通过输入模块为截止支路的保护管的源极提供预设电流，以消除第一输出电压和第二输出电压由逻辑高电平切换为逻辑低电平时由截止支路的保护管的亚阈值漏电流带来的相位偏移。
可选地，为截止支路的保护管的源极提供预设电流的方法包括：对截止支路中的开关管施加预设电压，所述预设电压使截止支路中流过开关管的漏电流为截止支路的保护管的亚阈值漏电流。
可选地，为截止支路的保护管的源极提供预设电流的方法包括：在两个保护管源极各连接一个常开的电流源，所述电流源的大小为同一支路的保护管的亚阈值漏电流。
可选地，为截止支路的保护管的源极提供预设电流的方法包括：两个保护管的源极分时复用一电流源，所述电流源与截止支路上的保护管连接，所述电流源的大小为保护管的亚阈值漏电流。
如上所述，本发明的CML结构的驱动电路，具有以下有益效果：
1本发明提供一种CML结构的驱动电路和驱动方法，仅通过第一输入电压和第二输入电压或来控制开关管的漏电流来消除保护管的亚阈值漏电流带来的码间干扰，不需要额外增加电路组成和成本；
2本发明提供的另一种CML结构的驱动电路和驱动方法，通过增加额外的电流源来消除保护管的亚阈值漏电流带来的码间干扰，电路结构简单，成本较低。
附图说明
图1显示为本发明的基于NMOS管的CML结构的驱动电路的示意图；
图2显示为图1中的A点电压和第一输出电压示意图；
图3显示为本发明的基于PMOS管的CML结构的驱动电路的示意图；
图4显示为图3中的A点电压和第一输出电压示意图；
图5显示为本发明的实施例二中的CML结构的驱动电路的示意图；
图6显示为本发明的实施例三中的CML结构的驱动电路的示意图。
元件标号说明
1 CML结构的驱动电路
11 输入模块
111 第二电流源
112 第三电流源
113 第四电流源
12 ESD保护模块
13 第一电流源
14 负载
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1-图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1和图3所示，本实施例提供一种CML结构的驱动电路1，所述驱动电路包括：输入模块11，ESD保护模块12，第一电流源13及负载14；
所述第一电流源13用于为导通支路提供恒定电流I；
所述输入模块11连接于所述第一电流源13与所述ESD保护模块12之间，并接收第一输入电压Vin_n及第二输入电压Vin_p，基于所述第一输入电压Vin_n及所述第二输入电压Vin_p切换两个支路的开关管交替导通，从而用来切换使第一支路和第二之路的电流交替等于I和0，并为截止状态的开关管所在支路的保护管提供预设电流，所述预设电流的大小为截止状态的开关管所在支路的保护管的亚阈值漏电流I’；所述第一输入电压Vin_n与所述第二输入电压Vin_p为差分信号。
需要说明的是，所述第一输入电压Vin_n和第二输入电压Vin_p为驱动前级送出的差分逻辑信号。
具体地，如图1和图3所示，所述输入模块11包括第一开关管M1和第二开关管M2，所述第一开关管M1和所述第二开关管M2的类型和尺寸相同。作为示例，如图1所示，所述第一开关管M1和所述第二开关管M2采用NMOS实现；作为另一示例，如图3所示，所述第一开关管M1和所述第二开关管M2采用PMOS实现。
所述第一开关管M1的栅极接收第一输入电压Vin_n，漏极连接所述第一保护管M3的源极；所述第二开关管M2的栅极接收第二输入电压Vin_p，漏极连接所述第二保护管M4的源极，源极和所述第一开关管M1的源极相连并与所述第一电流源13连接；通过第一输入电压Vin_n和第二输入电压Vin_p分别控制第一开关管M1和第二开关管M2的关断状态及其漏电流大小；
在第一输入电压Vin_n使得所述第一开关管M1断开时，第一输入电压Vin_n同时控制所述第一开关管M1的漏电流等于所述第一保护管M3的亚阈值漏电流I’；在第二输入电压使得所述第二开关管M2断开时，第二输入电压Vin_p同时控制所述第二开关管M2的漏电流等于所述第二保护管M4的亚阈值漏电流I’。
如图1和图3所示，所述ESD保护模块12连接于所述输入模块11与所述负载14之间，并接收偏置电压Vb，为所述输入模块11中的两个开关管提供ESD保护，所述ESD保护模块12包括第一保护管M3和第二保护管M4，所述第一保护管M3与所述第二保护管M4的类型和尺寸相同；所述第一保护管M3和所述第二保护管M4的栅极相连并与所述偏置电压Vb连接；所述第一保护管M3的源极和所述第二保护管M4的源极分别连接所在支路的开关管的漏极；所述第一保护管M3的漏极输出第一输出电压Vout_p，所述第二保护管M4的漏极输出第二输出电压Vout_n；所述第一输出电压Vout_p与所述第二输出电压Vout_n为差分信号，所述第一输出电压Vout_p和所述第二输出电压Vout_n均与所述负载14连接。
需要说明的是，第一输出电压Vout_p和第二输出电压Vout_n的摆幅等于I*RL的，其中RL为负载14的等效阻值，I为第一电流源13的电流大小。
具体地，所述第一保护管M3和所述第二保护管M4为厚栅氧型MOS管。
需要说明的是，所述第一保护管M3和所述第二保护管M4用来消除静电放电对所述第一开关管M1和所述第二开关管M2的破坏和干扰；所述第一保护管M3和所述第二保护管M4的类型与所述第一开关管M1和所述第二开关管M2的类型相同，即第一保护管M3、所述第二保护管M4、所述第一开关管M1和所述第二开关管M2均为PMOS管或均为NMOS管。
具体地，如图1所示，当所述第一开关管M1、所述第二开关管M2、所述第一保护管M3及所述第二保护管M4为NMOS管时，所述第一电流源13作为底部尾电流源，所述第一电流源13的电流流入端和所述第一开关管M1的源极连接，所述第一电流源13的电流流出端连接参考地；
如图3所示，当所述第一开关管M1、所述第二开关管M2、所述第一保护管M3及所述第二保护管M4为PMOS管时，所述第一电流源13作为顶部尾电流源，所述第一电流源13的电流流出端和所述第一开关管M1的源极连接，所述第一电流源13的电流流入端连接外部电源。
基于图1中的CML结构的驱动电路，对该电路的工作原理进行说明：
理想情况下，当T0时刻第一开关管M1由闭合转为断开，第二开关管M2由断开转为闭合时，在此过程中，第一支路的电流i1由I切到0，第二支路的电流i2由0切到I；对应图2中A点电压VA升至Vb-Vth34(Vth34为第一保护管M3和第二保护管M4的阈值电压)，第一保护管M3进入截止状态。B点电压VB由Vb-Vth34开始下降，使得第二保护管M4进入导通状态，最终第二保护管M4栅源极电压会稳定在对应Ids＝I的压差，根据不同工艺的参数和MOS管尺寸可以最终得到这个相应压差数值，这里假设数值为Vgs0。最终第二支路电流i2＝I，第一支路电流i1＝0，第二输出电压Vout_n输出为逻辑低电平(逻辑0)，第一输出电压Vout_p输出为逻辑高电平(逻辑1)；同理，当T0时刻第一开关管M1由断开转为闭合，第二开关M2由闭合转为断开时，在此过程中，第一支路的电流i1由0切到I，第二支路的电流i2由I切到0，第一输出电压Vout_p输出为逻辑低电平(逻辑0)，第二输出电压Vout_n输出为逻辑高电平(逻辑1)。
理想情况下，因为加了第一保护管M3、第二保护管M4，存在所述第一保护管M3、第二保护管M4打开和关闭的时间，即A点和B点电压从Vb-Vth34到Vb-Vgs0的切换时间，因此第一输出电压Vout_p,第二输出电压Vout_n相对于切换时间点T0，会有一个非常小的切换时间Δt。由于Δt相对数据的UI(Unit Interval，单位间隔)很小，且每次跳变沿都是恒定的延迟，如图2中的实线所示。因此对于第一输出电压Vout_p和第二输出电压Vout_n信号的眼图的抖动没有影响。
然而，在实际情况中，有一个非理想的效应，即第一保护管M3或第二保护管M4在进入关闭区域(A或B点升至Vb-Vth34的门槛电压)时，保护管并非真正意义上的完全电流截止，而是存在着亚阈值的漏电流I’，这个漏电流I’会将本已关闭的厚栅氧型的第一保护管M3或第二保护管M4带入更深的关闭区域，A，B点会被该漏电流拉至高于Vb-Vth34的电位。如图2所示，图1中的A点电压VA根据跳变前的的编码时间不同，会有高度不一的电位偏移(对应图3中的△V1和△Vn+1大小不同)，越长的连续不跳动码值(对应图2中Tn+1-Tn＞T1-T0)，会导致关闭的第一保护管M3或第二保护管M4进入更深的关断区；当第一支路电流再由0切换到I，第二支路电流由I切换到0时，需要切换的时间也越长(对应图2中的△Xn+1＞△X1)。而第一保护管M3，第二保护管M4管在不同跳变点(比如T1,Tn+1对应的跳变前的连续不跳动码值的时间不同)的不同的切换时间，直接导致最终的第一输出电压Vout_p或第二输出电压Vout_n的时间(对应相位)较理想情况(对应图2中的实线)会有不同的偏移：ΔX1,ΔXn+1；该时间(对应相位)较理想情况的偏移会带来码间干扰(Symbol Interference，ISI)，增加第一输出电压Vout_p和第二输出电压Vout_n的抖动，恶化眼图。
同理，当所述第一开关管M1、所述第二开关管M2、所述第一保护管M3及所述第二保护管M4为PMOS管时，对应图3中A点电压VA的变化和第一输出电压Vout_p的示意图如图4所示。
在本实施例中，当通过第一输入电压Vin_n控制第一开关管M1由闭合转为断开，通过第二输入电压Vin_p控制第二开关管M2由断开转为闭合时，同时通过第一输入电压Vin_n使所述第一开关管M1产生的漏电流等于所述第一保护管M3的亚阈值漏电流I’，从而消除当电流I再次由第二支路切换到第一支路时由所述第一保护管M3的亚阈值漏电流I’所带来的相位偏移；当通过第一输入电压Vin_n控制第一开关管M1由断开转为闭合，通过第二输入电压Vin_p控制第二开关管M2由闭合转为断开时，同时通过第二输入电压Vin_p使所述第二开关管M2产生的漏电流大小等于所述第二保护管M4的亚阈值漏电流I’，从而消除当电流I再次由第一支路切换到第二支路时由所述第二保护管M4的亚阈值漏电流I’所带来的相位偏移，达到消除码间干扰，减少输出电压抖动的目的。
需要说明的是，本实施例中只在截止支路上增加大小等于所述第一保护管M3或第二保护管M4亚阈值漏电流I’的电流源，电流的不平衡会引起第一输出电压Vout_p和第二输出电压Vout_n的摆幅略微小于I*RL。考虑到I’是所述第一保护管M3或第二保护管M4的亚阈值漏电流大小，一般情况下这个效应几乎可以忽略。但是如果对输出信号的要求较高，可以将第一电流源13的电流大小设置为I+I’即可解决这个负面影响。
实施例二
本实施例提供另一种CML结构的驱动电路1，本实施例中的驱动电路的结构和实施例一种的电路结构不同处在于输入模块11的结构不同，在本实施例中，如图5所示，所述输入模块11包括补偿单元，第一开关管M1及第二开关管M2，所述第一开关管M1和所述第二开关管M2的类型和尺寸相同；所述第一开关管M1的栅极接收第一输入电压Vin_n，漏极连接所述第一保护管M3的源极；所述第二开关管M2的栅极接收第二输入电压Vin_p，漏极连接所述第二保护管M4的源极，所述第二开关管M2的源极和所述第一开关管M1的源极相连并与所述第一电流源13连接。
所述补偿单元和所述第一开关管M1的漏极和所述第二开关管M2的漏极连接，通过电流源为截止支路的保护管提供所述预设电流。
需要说明的是，本实施例中的截止支路对应的第一输入电压Vin_n或第二输入电压Vin_P不等于实施例一中的截止支路的输入电压：在实施例一中，通过第一输入电压Vin_n或第二输入电压Vin_P控制截止支路对应的开关管(第一支路对应的开关管为第一开关管M1，第二支路对应的开关管为第二开关管M2)的漏电流为第一保护管M3和第二保护管M4的亚阈值漏电流I’；而在本实施例中，通过第一输入电压Vin_n或第二输入电压Vin_P控制截止支路对应的开关管的漏电流近似为0。
具体地，所述补偿单元包括：第二电流源111和第三电流源112；所述第二电流源111连接所述第一开关管M1的漏极，所述第二电流源111的大小为所述第一保护管M3的亚阈值漏电流(或近似为所述第一保护管M3的亚阈值漏电流，与所述第一保护管M3的亚阈值漏电流的差值在预设范围内，能解决本发明的码间干扰问题即可)。
所述第三电流源112连接所述第二开关管M2的漏极，所述第三电流源112的电流大小与所述第二电流源111相同。
更具体地，作为示例，在本实施例中，所述第一开关管M1，所述第二开关管M2，所述第一保护管M3和所述第二保护管M4的类型为NMOS，所述第二电流源111的电流流入端和所述第一开关管M1的漏极连接，所述第三电流源112的电流流入端和所述第二开关管M2的漏极连接；所述第二电流源111的电流流出端及所述第三电流源112的电流流出端与参考地连接。
作为另一示例，当所述第一开关管M1，所述第二开关管M2，所述第一保护管M3和所述第二保护管M4的类型为PMOS时，所述第二电流源111的电流流出端和所述第一开关管M1的漏极连接，所述第三电流源112的电流流出端和所述第二开关管M2的漏极连接；所述第二电流源111的电流流入端及所述第三电流源112的电流流入端与电源连接。
基于图5的电路对该实施例的工作原理进行说明：通过第一输入电压Vin_n控制所述第一开关管M1由闭合转为断开，第二输入电压Vin_p将所述第二开关管M2由断开转为闭合，所述A点电压VA由Vb-Vgs0升为Vb-Vth34，从而将所述第一保护管M3由导通转为截止状态；B点电压VB由Vb-Vth34下降为Vb-Vgs0，从而将所述第二保护管M4由截止转为导通状态；此时第一输入电压Vin_n控制所述第一开关管M1的漏电流近似为0，通过常开的第二电流源111提供大小为所述第一保护管M3其亚阈值漏电流I’的电流，所述第二保护管M4的栅极和源级电压差为漏极电流为Ids＝I时对应的压差，最终第二支路电流i2＝I，第二输出电压Vout_n为逻辑低电平，第一输出电压Vout_p为逻辑高电平；图5中A点电压近似为图2的实线所示(对应理想情况)，从而消除由所述第一保护管M3亚阈值漏电流I’带来的码间干扰；同理，通过第一输入电压Vin_n和第二输入电压Vin_p使得第一输出电压Vout_p为逻辑低电平，第二输出电压Vout_n为逻辑高电平，通过常开的第三电流源112提供大小为所述第二保护管M4的亚阈值漏电流I’的电流，消除由所述第二保护管M4的亚阈值漏电流I’带来的码间干扰，从而减少信号抖动，优化眼图。
实施例三
本实施例提供另一种CML结构的驱动电路1，本实施例中的驱动电路的结构和实施例二种的电路结构不同处在于补偿单元的结构不同，在本实施例中，如图6所示，所述补偿单元包括第四电流源113，第一开关S1和第二开关S2；
所述第一开关的第一端连接所述第一开关管M1的漏极，第二端连接所述第四电流源113，所述第四电流源113的大小为所述第一保护管M3的亚阈值漏电流I’；
所述第二开关的第一端连接所述第二开关管M2的漏极，第二端连接所述第一开关S1的第二端。
需要说明的是，所述第一开关S1和所述第二开关S2还包括控制端，用来控制所述第一开关S1和所述第二开关S2的状态，使得所述第一开关S1的状态和第二开关管M2的开关状态相同，所述第二开关S2的状态和第一开关管M1的开关状态相同。
具体地，作为示例，在本实施例中，所述第一开关管M1，所述第二开关管M2，所述第一保护管M3和所述第二保护管M4的类型为NMOS，所述第四电流源113的电流流入端和所述第一开关管M1的漏极连接，电流流出端连接参考地；
作为另一示例，当所述第一开关管M1，所述第二开关管M2，所述第一保护管M3和所述第二保护管M4的类型为PMOS时，所述第四电流源113的电流流出端和所述第一开关管M1的漏极连接，电流流入端连接外部电源。
基于图6的电路对该实施例的工作原理进行说明：通过第一输入电压Vin_n使所述第一开关管M1由闭合转为断开，第二输入电压Vin_p使所述第二开关管M2由断开转为闭合，同时控制第一开关S1和第二开关S2的控制端使得所述第一开关S1由断开转为闭合，所述第二开关S2由闭合转为断开；A点电压VA由Vb-Vgs0升为Vb-Vth34，所述第一保护管M3由导通转为截止状态；B点电压VB由Vb-Vth34下降为Vb-Vgs0，所述第二保护管M4由截止转为导通状态；此时第一输入电压Vin_n使得所述第一开关管M1的漏电流近似为0，通过控制第一开关S1闭合，第二开关S2断开使第四电流源113提供的电流大小为所述第一保护管M3的亚阈值漏电流I’，最终所述第二保护管M4的栅极和源级电压差为漏极电流对应为Ids＝I时的压差，i2＝I，第二输出电压Vout_n为逻辑低电平对应的电压Vb-Vgs0，第一输出电压Vout_p为逻辑高电平对应的电压Vb-Vth34；使得图6中A点电压VA和第一输出电压Vout_p近似为图2中的实线所示(对应理想情况)，从而消除由第一保护管M3的亚阈值漏电流I’带来的码间干扰；同理，通过第一输入电压Vin_n和第二输入电压Vin_p使得第一输出电压Vout_p为逻辑低电平，第二输出电压Vout_n为逻辑高电平，消除由第二保护管M4的亚阈值漏电流I’带来的码间干扰。
需要说明的是，本实施例通过对第一开关S1或所述第二开关S2的控制，使第四电流源113为截止支路提供的电流大小为所述第一保护管M3或所述第二保护管M4的亚阈值漏电流I’，来消除码间干扰，减少信号的抖动，优化眼图。本实施例中只在截止的支路上增加大小等于所述第一保护管M3或第二保护管M4亚阈值漏电流I’的电流源，电流的不平衡会引起第一输出电压Vout_p或第二输出电压Vout_n的摆幅略微小于I*RL。考虑到I’的数值是所述第一保护管M3或第二保护管M4的亚阈值漏电流大小，一般情况下这个效应几乎可以忽略；但是如果对输出信号的要求较高，可以在将第一电流源13的电流大小设置为I+I’即可解决这个负面影响。
实施例四
本实施例提供一种CML结构的驱动方法，基于实施例一中的CML结构的驱动电路实现，通过第一输入电压Vin_n，第二输入电压Vin_p和偏置电压Vb控制两个支路交替导通，通过输入模块11为截止支路的保护管的源极提供预设电流，以消除第一输出电压Vout_p和第二输出电压Vout_n由逻辑高电平切换为逻辑低电平时由截止支路的保护管的亚阈值漏电流带来的相位偏移。
具体地，在本实施例中，为截止支路的保护管的源极提供预设电流的方法包括：对截止支路中的开关管施加预设电压，所述预设电压使截止支路中流过开关管的漏电流为保护管的亚阈值漏电流。
需要说明的是，当通过第一输入电压Vin_n，第二输入电压Vin_p和偏置电压Vb控制第一支路截止，控制第二支路导通时，同时控制所述第一输入电压Vin_n使第一开关管M1产生的漏电流为第一保护管M3的亚阈值漏电流I’，来消除由所述第一保护管M3的亚阈值漏电流I’造成的对第一输出电压Vout_p的相位偏移的影响；
当通过第一输入电压Vin_n，第二输入电压Vin_p和偏置电压Vb控制第一支路导通，第二支路截止时，同时控制所述第二输入电压Vin_p使第二开关管M2产生的漏电流为第二保护管M4的亚阈值漏电流I’，来消除由所述第二保护管M4的亚阈值漏电流I’造成的对第二输出电压Vout_n的相位偏移的影响。
实施例五
本实施例提供一种CML结构的驱动方法，基于实施例二中的CML结构的驱动电路实现，通过第一输入电压Vin_n，第二输入电压Vin_p和偏置电压Vb控制两个支路交替导通，通过输入模块11为截止支路的保护管的源极提供预设电流，以消除第一输出电压Vout_p和第二输出电压Vout_n由逻辑高电平切换为逻辑低电平时由截止支路的保护管的亚阈值漏电流I’带来的相位偏移。
具体地，为截止支路的保护管的源极提供预设电流的方法包括：在两个保护管源极各连接一个常开的电流源，所述电流源的大小为同一支路的保护管的亚阈值漏电流I’，以消除第一输出电压Vout_p和第二输出电压Vout_n由逻辑高电平转切换为逻辑低电平时由截止支路的保护管的亚阈值漏电流产生的相位偏移。
更具体地，当通过第一输入电压Vin_n，第二输入电压Vin_p和偏置电压Vb控制第一支路截止，第二支路导通时，通过第二电流源111为所述第一保护管M3提供其亚阈值漏电流I’大小的电流，来消除由所述第一保护管M3的亚阈值漏电流I’造成的对第一输出电压Vout_p的相位偏移的影响；
当通过第一输入电压Vin_n，第二输入电压Vin_p和偏置电压Vb控制第一支路导通，第二支路截止时，通过第三电流源112为所述第二保护管M4提供其亚阈值漏电流I’大小的电流，来消除由所述第二保护管M4的亚阈值漏电流I’造成的对第二输出电压Vout_n的相位偏移的影响。
实施例六
本实施例提供一种CML结构的驱动方法，基于实施例三中的CML结构的驱动电路实现，通过第一输入电压Vin_n，第二输入电压Vin_p和偏置电压Vb控制两个支路交替导通，通过输入模块11为截止支路的保护管的源极提供预设电流，以消除第一输出电压Vout_p和第二输出电压Vout_n由逻辑高电平切换为逻辑低电平时由截止支路的保护管的亚阈值漏电流I’带来的相位偏移。
具体地，为截止支路的保护管的源极提供预设电流的方法包括：两个保护管的源极分时复用同一个电流源，所述电流源与截止支路上的保护管连接，所述电流源的大小为保护管的亚阈值漏电流I’。
更具体地，通过控制第一开关S1来控制第四电流源113与所述第一开关管M1的漏极的连接或断开，通过控制第二开关S2来控制第四电流源113与所述第二开关管M2的漏极的连接或断开。
当通过第一输入电压Vin_n，第二输入电压Vin_p和偏置电压Vb控制第一支路截止，第二支路导通时，第一开关S1闭合，第二开关S2断开；通过所述第四电流源113提供所述第一保护管M3亚阈值漏电流I’大小的电流，来消除由所述第一保护管M3的亚阈值漏电流I’造成的对第一输出电压Vout_p的相位偏移的影响；
当通过第一输入电压Vin_n，第二输入电压Vin_p和偏置电压Vb控制第一支路导通，第二支路截止时，第一开关S1断开，第二开关S2闭合；通过所述第四电流源113提供所述第二保护管M4亚阈值漏电流I’大小的电流，来消除由所述第二保护管M4的亚阈值漏电流I’造成的对第二输出电压Vout_n的相位偏移的影响。
综上所述，本发明提供一种基于CML结构的驱动电路1和驱动方法，通过所述第一输入电压Vin_n或第二输入电压Vin_p控制第一开关管M1或第二开关管M2产生的漏电流或通过外部电流源提供大小等于保护管的亚阈值漏电流I’的电流，来消除输出电压切换时由所述第一保护管M3或所述第二保护管M4的亚阈值漏电流带来的相位偏移；本发明仅通过第一输入电压Vin_n和第二输入电压Vin_p或通过控制截止支路对应的开关管的漏电流来消除保护管的亚阈值漏电流带来的码间干扰，不需要额外增加电路组成和成本；或通过增加额外的电流源来消除保护管的亚阈值漏电流带来的码间干扰，电路结构简单，成本较低。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅示例性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种CML结构的驱动电路，其特征在于，所述驱动电路包括：输入模块，ESD保护模块，第一电流源及负载；
所述第一电流源用于提供恒定电流；
所述输入模块连接于所述第一电流源与所述ESD保护模块之间，并接收第一输入电压及第二输入电压，基于所述第一输入电压及所述第二输入电压切换两个支路的开关管交替导通，并为截止状态的开关管所在支路的保护管提供预设电流，所述预设电流的大小为截止状态的开关管所在支路的保护管的亚阈值漏电流；所述第一输入电压与所述第二输入电压为差分信号；
所述ESD保护模块连接于所述输入模块与所述负载之间，并接收偏置电压，为所述输入模块中的两个开关管提供ESD保护，所述ESD保护模块包括第一保护管和第二保护管，所述第一保护管与所述第二保护管的类型和尺寸相同；所述第一保护管和所述第二保护管的栅极相连并与所述偏置电压连接；所述第一保护管的源极和所述第二保护管的源极分别连接所在支路的开关管的漏极；所述第一保护管的漏极输出第一输出电压，所述第二保护管的漏极输出第二输出电压；所述第一输出电压与所述第二输出电压为差分信号，所述第一输出电压和所述第二输出电压均与所述负载连接。
2.根据权利要求1所述的CML结构的驱动电路，其特征在于：所述输入模块包括第一开关管和第二开关管，所述第一开关管和所述第二开关管的类型和尺寸相同；
所述第一开关管的栅极接收第一输入电压，漏极连接所述第一保护管的源极；所述第二开关管的栅极接收第二输入电压，漏极连接所述第二保护管的源极，源极和所述第一开关管的源极相连并与所述第一电流源连接；通过第一输入电压和第二输入电压分别控制第一开关管和第二开关管的关断状态及漏电流大小；
在第一输入电压使得所述第一开关管断开时，第一输入电压同时控制所述第一开关管的漏电流等于所述第一保护管的亚阈值漏电流；在第二输入电压使得所述第二开关管断开时，第二输入电压同时控制所述第二开关管的漏电流等于所述第二保护管的亚阈值漏电流。
3.根据权利要求1所述的CML结构的驱动电路，其特征在于：所述输入模块包括补偿单元，第一开关管及第二开关管，所述第一开关管和所述第二开关管的类型和尺寸相同；所述第一开关管的栅极接收第一输入电压，漏极连接所述第一保护管的源极；所述第二开关管的栅极接收第二输入电压，漏极连接所述第二保护管的源极，所述第二开关管的源极和所述第一开关管的源极相连并与所述第一电流源连接；
所述补偿单元和所述第一开关管的漏极和所述第二开关管的漏极连接，通过电流源为截止支路的保护管提供所述预设电流。
4.根据权利要求3所述的CML结构的驱动电路，其特征在于：所述补偿单元包括：第二电流源和第三电流源；
所述第二电流源连接所述第一开关管的漏极，所述第二电流源的电流大小为所述第一保护管的亚阈值漏电流；
所述第三电流源连接所述第二开关管的漏极，所述第三电流源的电流大小与所述第二电流源相同。
5.根据权利要求4所述的CML结构的驱动电路，其特征在于：当所述第一开关管、所述第二开关管、所述第一保护管和所述第二保护管的类型为NMOS时，所述第二电流源的电流流入端和所述第一开关管的漏极连接，所述第三电流源的电流流入端和所述第二开关管的漏极连接；所述第二电流源的电流流出端及所述第三电流源的电流流出端与参考地连接；
当所述第一开关管，所述第二开关管，所述第一保护管和所述第二保护管的类型为PMOS时，所述第二电流源的电流流出端和所述第一开关管的漏极连接，所述第三电流源的电流流出端和所述第二开关管的漏极连接；所述第二电流源的电流流入端及所述第三电流源的电流流入端与外部电源连接。
6.根据权利要求3所述的CML结构的驱动电路，其特征在于：所述补偿单元包括第四电流源，第一开关和第二开关；
所述第一开关的第一端连接所述第一开关管的漏极，第二端连接所述第四电流源，所述第四电流源的大小为所述第一保护管的亚阈值漏电流；
所述第二开关的第一端连接所述第二开关管的漏极，第二端连接所述第一开关的第二端。
7.根据权利要求6所述的CML结构的驱动电路，其特征在于：当所述第一开关管，所述第二开关管，所述第一保护管和所述第二保护管的类型为NMOS时，所述第四电流源的电流流入端和所述第一开关管的漏极连接，电流流出端连接参考地；
当所述第一开关管，所述第二开关管，所述第一保护管和所述第二保护管的类型为PMOS时，所述第四电流源的电流流出端和所述第一开关管的漏极连接，电流流入端连接外部电源。
8.根据权利要求1-7任一项所述的CML结构的驱动电路，其特征在于：所述第一保护管和所述第二保护管为厚栅氧型MOS管。
9.根据权利要求2所述的CML结构的驱动电路，其特征在于：当所述第一开关管、所述第二开关管、所述第一保护管及所述第二保护管为NMOS管时，所述第一电流源作为底部尾电流源，所述第一电流源的电流流入端和所述第一开关管的源极连接，所述第一电流源的电流流出端连接参考地；
当所述第一开关管、所述第二开关管、所述第一保护管及所述第二保护管为PMOS管时，所述第一电流源作为顶部尾电流源，所述第一电流源的电流流出端和所述第一开关管的源极连接，所述第一电流源的电流流入端连接外部电源。
10.一种基于CML结构的驱动方法，基于权利要求1-9任一项所述的CML结构的驱动电路实现，其特征在于：通过第一输入电压，第二输入电压和偏置电压控制两个支路交替导通，通过输入模块为截止支路的保护管的源极提供预设电流，以消除第一输出电压和第二输出电压由逻辑高电平切换为逻辑低电平时由截止支路的保护管的亚阈值漏电流带来的相位偏移。
11.根据权利要求10所述的基于CML结构的驱动方法，其特征在于：为截止支路的保护管的源极提供预设电流的方法包括：对截止支路中的开关管施加预设电压，所述预设电压使截止支路中流过开关管的漏电流为截止支路的保护管的亚阈值漏电流。
12.根据权利要求10所述的基于CML结构的驱动方法，其特征在于：为截止支路的保护管的源极提供预设电流的方法包括：在两个保护管源极各连接一个常开的电流源，所述电流源的大小为同一支路的保护管的亚阈值漏电流。
13.根据权利要求10所述的基于CML结构的驱动方法，其特征在于：为截止支路的保护管的源极提供预设电流的方法包括：两个保护管的源极分时复用同一个电流源，所述电流源与截止支路上的保护管连接，所述电流源的大小为保护管的亚阈值漏电流。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001481A (en) * 1990-01-30 1991-03-19 David Sarnoff Research Center, Inc. MOS transistor threshold compensation circuit
DE10348018A1 (de) * 2003-09-24 2005-05-04 Infineon Technologies Ag CMOS-Schaltkreis-Anordnung
CN105576967A (zh) * 2014-10-11 2016-05-11 中芯国际集成电路制造(上海)有限公司 升压转换电路
CN112073054A (zh) * 2019-06-10 2020-12-11 上海韦尔半导体股份有限公司 电平转换器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2416255A (en) * 2004-07-12 2006-01-18 Toumaz Technology Ltd CMOS current mode logic circuits using subthreshold conduction for low power operation
GB2431785B (en) * 2005-10-27 2008-05-07 Toumaz Technology Ltd Current mode logic digital circuits
US7855578B2 (en) * 2006-02-01 2010-12-21 Wisconsin Alumni Research Foundation Domino logic circuit techniques for suppressing subthreshold and gate oxide leakage
US20070267702A1 (en) * 2006-05-12 2007-11-22 Elgharbawy Walid M Dynamic threshold P-channel MOSFET for ultra-low voltage ultra-low power applications
DE102007016523B4 (de) * 2007-04-05 2014-09-04 Texas Instruments Deutschland Gmbh Ladungspumpen-CMOS-Schaltkreis
US9065433B2 (en) * 2013-01-16 2015-06-23 Freescale Semiconductor, Inc. Capacitor charging circuit with low sub-threshold transistor leakage current
US9214933B2 (en) * 2014-02-25 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit
US9419571B2 (en) * 2014-09-15 2016-08-16 Xcelsem, Llc Precision, high voltage, low power differential input stage with static and dynamic gate protection
US9800249B2 (en) * 2016-02-23 2017-10-24 Qualcomm Incorporated Current steering phase control for CML circuits
JP6476260B2 (ja) * 2017-10-17 2019-02-27 ルネサスエレクトロニクス株式会社 差動出力回路
CN107979367A (zh) * 2017-12-14 2018-05-01 上海玮舟微电子科技有限公司 一种高速大摆幅差分驱动器及差分数据接口系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001481A (en) * 1990-01-30 1991-03-19 David Sarnoff Research Center, Inc. MOS transistor threshold compensation circuit
DE10348018A1 (de) * 2003-09-24 2005-05-04 Infineon Technologies Ag CMOS-Schaltkreis-Anordnung
CN105576967A (zh) * 2014-10-11 2016-05-11 中芯国际集成电路制造(上海)有限公司 升压转换电路
CN112073054A (zh) * 2019-06-10 2020-12-11 上海韦尔半导体股份有限公司 电平转换器

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