CN111682873A - 一种低功耗输出缓冲器电路 - Google Patents

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    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Abstract

本发明公开了一种低功耗的输出缓冲器电路，包括上拉控制单元，上拉输出晶体管，下拉控制单元，下拉输出晶体管。其中，上拉控制单元用来产生上拉输出晶体管的控制信号，在控制信号为低时，控制上拉输出晶体管开启，缓冲电路输出为高；下拉控制单元用来产生下拉输出晶体管的控制信号，在控制信号为高时，控制下拉输出晶体管开启，缓冲电路输出为低。本发明所述的输出缓冲器电路，当输入发生变化，缓冲器电路输出电平将要发生翻转时，控制下拉晶体管先于上拉晶体管开启之前关闭，或者控制上拉晶体管先于下拉晶体管开启之前关闭，避免缓冲电路输出状态改变时上拉晶体管、下拉晶体管同时切换开关状态造成的瞬间漏电现象，从而降低输出缓冲器的动态功耗。

Description

一种低功耗输出缓冲器电路
技术领域
本发明涉及集成电路设计领域，具体而言涉及一种低功耗的输出缓冲器。
背景技术
在现代复杂的集成电路系统设计中，经常需要使用输出缓冲器来实现电压信号在不同电路模块之间进行传递。目前常用的CMOS输出缓冲器的电路结构如图1所示，该电路通常由偶数个CMOS反相器链组成，以逐级增加电路的输出驱动能力。CMOS反相器由PMOS上拉晶体管和NMOS下拉晶体管两个晶体管组成。当反相器的输入为低电平“0”时，PMOS上拉晶体管开启，NMOS下拉晶体管关闭，电路输出高电平“1”。反之，当反相器的输入为高电平“1”时，PMOS管关闭，NMOS管开启，电路输出低电平“0”。
上述CMOS反相器在实际应用中存在一个问题，在输入电压在从高到低或从低到高跳变的过程中，存在一个PMOS和NMOS晶体管同时处于轻微开启状态的瞬间，此时在电源到地之间存在着一条漏电通路，反相器将产生较大漏电电流。由于输出缓冲器的晶体管器件往往具有较大的宽长比，因此该短路电流产生的功耗在电路整体功耗中往往占有较大的比重，这给整个电路造成较大的动态功耗。专利申请CN201410158958.3(公开号：CN103944553A)公布了一种减小该漏电电流的办法，通过对输出缓冲器中最后一级反相器的上拉晶体管和下拉晶体管分别进行控制，避免上下两个晶体管同时开启。但是该方法需要采用额外的时钟控制信号，对上下两路信号进行处理，以达到使上下两个晶体管不会同时开启的目的，这大大增加了电路设计的复杂度。
发明内容
针对上述问题，本发明提出了一种低功耗的输出缓冲器，与其他的低功耗输出缓冲器相比，不需要引入额外的时钟控制信号，而是将输入信号分为上下两路，利用两路信号的交叉互相控制带来的时延，实现波形的调制，从而达到控制输出晶体管不会同时开启的目的。
本发明提供的输出缓冲器由上拉控制单元、下拉控制单元、上拉输出晶体管、下拉输出晶体管组成。
上拉控制单元同时受缓冲器电路输入信号和上拉控制信号的控制，产生上拉使能信号和下拉控制信号。上拉使能信号用来控制上拉晶体管开启或关闭，而下拉控制信号作为下拉控制单元的输入；下拉控制单元同时受缓冲器电路输入信号和下拉控制信号的控制，产生下拉使能信号和上拉控制信号。下拉使能信号用来控制下拉晶体管开启或关闭，而上拉控制信号作为上拉控制单元的输入。
上拉控制单元对输入信号X(0或者1)电平敏感，直接产生关断上拉晶体管的使能信号，同时产生下拉控制信号，而所产生的下拉控制信号需要与输入信号共同作用后才能产生下拉晶体管开启的使能信号，这样下拉晶体管开启便滞后于上拉晶体管关断；下拉控制单元对输入信号
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(1或者0)电平敏感，直接产生关断下拉晶体管的使能信号，同时产生上拉控制信号，而所产生的上拉控制信号需要与输入信号共同作用后产生上拉晶体管开启使能信号，这样上拉晶体管开启便滞后于下拉晶体管关断。经过上述上拉控制单元和下拉控制单元对输入信号的交叉控制，使得上拉晶体管或下拉晶体管的开启总是滞后于下拉晶体管或上拉晶体管的关断，避免了短路电流的产生，有效降低了输出缓冲器的工作功耗。
附图说明
图1为传统输出缓冲器示意图；
图2为本发明所述输出缓冲器电路工作时各个节点的信号波形图。
图3、为本发明所述输出缓冲器电路实施方式之一
图4、为本发明所述输出缓冲器电路实施方式之二
图5、为本发明所述输出缓冲器电路实施之三
图6、为本发明所述输出缓冲器电路又一种实施方式。
具体实施方式
本发明提供了一种低功耗输出缓冲器电路。图3至图6展示了几种可能的电路实施方式，图2为缓冲器电路工作时各个节点的信号波形图。
如图3所示，该输出缓冲器电路包括上拉控制单元310，上拉输出晶体管MP1，下拉控制单元320，下拉输出晶体管MN1。上拉控制单元310同时受输入信号IN和上拉控制信号Ctr-UP控制，产生下拉控制信号Ctr-DN和上拉使能信号EN-UP。在上拉使能信号EN-UP为高电平“1”时，控制上拉输出晶体管MP1处于关闭状态，在上拉使能信号EN-UP为低电平“0”时，控制上拉输出晶体管MP1处于开启状态。下拉控制单元320同时受输入信号IN和下拉控制信号Ctr-DN控制，产生上拉控制信号Ctr-UP和下拉使能信号EN-DN。在下拉使能信号EN-DN为高电平“1”时，控制下拉输出晶体管MN1处于开启状态，在下拉使能信号EN-DN为低电平“0”时，控制下拉输出晶体管MN1处于关闭状态。
根据本发明的一个实施例，上拉控制单元可以包括一个与门311和由偶数个反相器组成的反相器链，下拉控制单元可以包括一个或门321和由偶数个反相器组成的反相器链。当电路处于初始工作状态时，输入信号为低，此时上拉控制信号Ctr-UP和下拉控制信号Ctr-DN都为低，上拉控制使能EN-UP和下拉使能信号EN-DN都为高，上拉输出晶体管关闭，下拉输出晶体管开启，电路输出电平为低。在电路输入信号电平从低变到高的瞬间，上拉控制单元中的与门311的两个输入端信号分别为高和低，与门输出仍然保持为低电平。因此，下拉控制信号Ctr-UP保持为低，上拉使能信号EN-UP保持为高，上拉输出晶体管MP仍然处于关闭状态。与此同时，下拉控制单元中的或门321的两个输入端信号变为一个高一个低，此时或门的输出变为高，上拉控制信号Ctr-UP变为高，下拉使能信号EN-DN变为低，控制下拉输出晶体管MN处于关闭状态。在上拉控制信号Ctr-UP从低变为高之后，上拉控制单元301中的与门311的输出电平从低变为高，经过反相器链的延时和最后一级反相器的反向，将该信号转换为低电平传送到上拉使能信号EN-UP处，控制输出上拉晶体管MP处于开启状态，电源通过上拉晶体管MP给输出节点OUT充电，电路输出变为高电平。由于上拉使能信号EN-UP的变化发生在下拉使能信号EN-DN变化之后，因此在在上拉晶体管MP开启之前下拉晶体管MN已经关闭，电路中不存在从电源到地的通路，避免了输出缓冲器输出信号从低到高转换期间产生的漏电电流。
在电路输入信号由高变为低时，上拉控制单元中的与门311的输出信号首先发生变化，使得下拉控制信号Ctr-DN变为低，上拉使能信号EN-UP变为高，此时上拉晶体管MP关闭。在下拉控制信号Ctr-DN变为低之后，下拉控制单元中的或门321的输出信号变为低，并且经过反相器链的延时和最后一级反相器反向之后，将该信号传送到下拉使能信号EN-DN处，控制下拉晶体管MN开启，输出节点OUT通过下拉晶体管放电，电路输出变为低。由于下拉使能信号EN-DN的变化发生在上拉使能信号EN-UP变化之后，因此在下拉晶体管MN开启时上拉晶体管MP已经处于关闭状态，电路中不存在从电源到地的通路，避免了输出缓冲器输出信号从高到低转换期间产生的漏电电流。
根据该发明的另一个实施例，可以使用一个与非门电路代替上述实施例中上拉控制单元中的与门电路和第一级反相器，使用一个或非门电路代替上述实施例中下拉控制单元中的或门电路和第一级反相器。相应地，上述实施例中的反相器链中反相器的个数应从偶数个变为奇数个，电路功能不变，具体电路结构如图4所示。
根据该发明内容，还可以有以下几种电路实现方式，分别如图5和图6所示。由图5所示的实施例中，上拉控制单元中由与门和奇数个反相器组成的反相链产生上拉使能信号EN-UP，再经过奇数个反相器组成的反相器链产生下拉控制信号Ctr-DN，下拉控制单元中由或门和奇数个反相器组成的反相器链产生下拉使能信号EN-DN，再由奇数个反相器组成的反相器链产生上拉控制信号Ctr-UP。由图6所示的实施例中，上拉控制单元中由与非门和偶数个反相器组成的反相器链产生上拉使能信号EN-UP，再经过奇数个反相器组成的反相器链产生下拉控制信号Ctr-DN，下拉控制单元中由或门和偶数个反相器组成的反相器链产生下拉使能信号EN-DN，再由奇数个反相器组成的反相器链产生上拉控制信号Ctr-UP，也可以实现同样的电路功能。
在上述实施例中，上拉控制单元和下拉控制单元中的反相器链中的反相器个数可以为零或任意偶数个，且不一定相等。可以通过控制反相器的个数控制从在电路输出信号从高变为低时，从上拉晶体管关闭到下拉晶体管开启的时间间隔；或者在电路的输出信号从低变为高时，从下拉晶体管关闭到上拉晶体管开启的时间间隔。
上述输出缓冲器通过将输入信号分为上下两路信号，分别对上拉和下拉输出晶体管进行控制，并利用上拉和下拉控制单元中产生的中间信号分别对上下两个控制单元的输入端进行交叉控制，使得在电路的输入信号变化期间，输出上拉晶体管和下拉晶体管不会同时开启，切断了电源到地之间的漏电通路，大大降低了输出缓冲器的功耗。
注意，在本文中使用的任何术语不应当被认为限制本发明的范围。本领域的技术人员将理解，本发明并不限于上述的实施例，并且不脱离由所附权利要求书定义的本发明的范围，可以做出很多修改和增加。

Claims (9)

1.一种低功耗输出缓冲器电路，其特征在于，该低功耗输出缓冲器电路包括上拉控制单元电路，下拉控制单元电路，上拉输出晶体管，下拉输出晶体管，其中：
上拉控制单元电路，输入端连接输入信号IN和下拉控制单元电路产生的上拉控制信号Ctr-UP，输出端输出上拉使能信号EN-UP连接上拉输出晶体管，用于控制上拉输出晶体管的开启或关闭，输出下拉控制信号Ctr-DN连接下拉控制单元电路，用于控制下拉控制单元电路状态；
下拉控制单元电路，输入端连接输入信号和上拉控制单元电路产生的下拉控制信号Ctr-DN，输出端输出下拉使能信号EN-DN连接下拉输出晶体管，用于控制下拉输出晶体管的开启或关闭，输出上拉控制信号Ctr-UP连接上拉控制单元电路，用于控制上拉控制单元电路状态。
2.根据权利要求1所述的一种低功耗输出缓冲器电路，其特征在于，所述上拉输出晶体管为一个PMOS晶体管，所述下拉输出晶体管为一个NMOS晶体管。
3.根据权利要求1所述的一种低功耗输出缓冲器电路，其特征在于，所述上拉控制单元电路可以为一与门电路，该与门的第一输入端接输入信号IN，第二输入端接下拉控制单元电路产生的上拉控制信号Ctr-UP，该与门的输出通过偶数个反相器组成的反相器链产生下拉控制信号Ctr-DN，再通过一级反相器产生上拉使能信号EN-UP；所述下拉控制单元电路可以为一或门电路，该或门电路的第一输入端接输入信号IN，第二输入端接上拉控制单元电路产生的下拉控制信号Ctr-DN，该或门的输出通过偶数个反相器组成的反相器链产生上拉控制信号Ctr-UP，再通过一级反向器产生下拉使能信号EN-DN。
4.根据权利要求1所示的一种低功耗输出缓冲器电路，其特征还在于，所述上拉控制单元电路可以为一与非门电路，该与非门的第一输入端接输入信号IN，第二输入端接下拉控制单元电路产生的上拉控制信号Ctr-UP，该与非门的输出通过奇数个反相器组成的反相器链产生下拉控制信号Ctr-DN，再通过一级反相器产生上拉使能信号EN-UP；所述下拉控制单元电路可以为一或非门电路，该或非门电路的第一输入端接输入信号IN，第二输入端接上拉控制单元电路产生的下拉控制信号Ctr-DN，该或非门的输出通过奇数个反相器组成的反相器链产生上拉控制信号Ctr-UP，再通过一级反向器产生下拉使能信号EN-DN。
5.根据权利要求1所述的一种低功耗输出缓冲器电路，其特征还在于，所述上拉控制单元电路可以为一与门电路，该与门的第一输入端接输入信号IN，第二输入端接下拉控制单元电路产生的上拉控制信号Ctr-UP，该与门的输出通过奇数个反相器组成的反相器链产生上拉使能信号EN-UP，再通过奇数个反相器组成的反相器链产生下拉控制信号Ctr-DN；所述下拉控制单元电路可以为一或门电路，该或门的第一输入端接输入信号IN，第二输入端接上拉控制单元电路产生的下拉控制信号Ctr-DN，该或门的输出通过奇数个反相器组成的反相器链产生下拉使能信号EN-DN，再通过奇数个反相器组成的反相器链产生上拉控制信号Ctr-UP。
6.根据权利要求1所述的一种低功耗输出缓冲器电路，其特征还在于，所述上拉控制单元电路可以为一与非门电路，该与非门的第一输入端接输入信号IN，第二输入端接下拉控制单元电路产生的上拉控制信号Ctr-UP，该与非门的输出通过偶数个反相器组成的反相器链产生上拉使能信号EN-UP，再通过奇数个反相器组成的反相器链产生下拉控制信号Ctr-DN；所述下拉控制单元电路可以为一或非门电路，该或非门的第一输入端接输入信号IN，第二输入端接上拉控制单元电路产生的下拉控制信号Ctr-DN，该或非门的输出通过偶数个反相器组成的反相器链产生下拉使能信号EN-DN，再通过奇数个反相器组成的反相器链产生上拉控制信号Ctr-UP。
7.根据权利要求1所述的一种低功耗输出缓冲器电路，其特征在于，所述的上拉和下拉控制单元电路，在输入信号由低电平转换为高电平的过程中，下拉控制单元的输出信号Ctr-UP、EN-DN首先发生变化，将下拉晶体管关闭，而上拉控制单元的输出保持不变，直到上拉控制信号Ctr-UP传送到上拉控制单元的输入端之后，上拉控制单元的输出信号EN-UP才发生变化，控制上拉晶体管开启，由于此时下拉晶体管已经关闭，电路中不存在漏电通路。
8.根据权利要求1所述的一种低功耗输出缓冲器电路，其特征还在于，所述的上拉和下拉控制单元电路，在输入信号由高电平转换为低电平的过程中，上拉控制单元的输出信号Ctr-DN、EN-UP首先发生变化，将上拉晶体管关闭，而下拉控制单元的输出保持不变，直到下拉控制信号Ctr-DN传送到下拉控制单元的输入端之后，下拉控制单元的输出信号EN-DN才发生变化，控制下拉晶体管开启，由于此时上拉晶体管已经关闭，电路中不存在漏电通路。
9.根据权利要求1所述的一种低功耗输出缓冲器电路，其特征还在于，所述的上拉和下拉控制单元电路，可以通过调整反相器链中反向器的个数来调整上拉和下拉晶体管开启的时间间隔。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611245A (zh) * 2021-08-17 2021-11-05 深圳市绿源半导体技术有限公司 一种双向传输装置及控制方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990080738A (ko) * 1998-04-21 1999-11-15 김영환 출력 버퍼 회로
US6313671B1 (en) * 1999-12-15 2001-11-06 Exar Corporation Low-power integrated circuit I/O buffer
CN103944553A (zh) * 2014-04-18 2014-07-23 京东方科技集团股份有限公司 一种输出缓冲器、栅极驱动电路及其控制方法
CN108736863A (zh) * 2017-04-20 2018-11-02 上海和辉光电有限公司 一种输出驱动电路
CN208092721U (zh) * 2017-05-05 2018-11-13 意法半导体(鲁塞)公司 缓冲器级设备、缓冲器电路和用于传输数据的系统
US10614864B1 (en) * 2019-05-13 2020-04-07 Winbond Electronics Corp. Buffer output circuit, driving method thereof and memory apparatus

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990080738A (ko) * 1998-04-21 1999-11-15 김영환 출력 버퍼 회로
US6313671B1 (en) * 1999-12-15 2001-11-06 Exar Corporation Low-power integrated circuit I/O buffer
CN103944553A (zh) * 2014-04-18 2014-07-23 京东方科技集团股份有限公司 一种输出缓冲器、栅极驱动电路及其控制方法
CN108736863A (zh) * 2017-04-20 2018-11-02 上海和辉光电有限公司 一种输出驱动电路
CN208092721U (zh) * 2017-05-05 2018-11-13 意法半导体(鲁塞)公司 缓冲器级设备、缓冲器电路和用于传输数据的系统
US10614864B1 (en) * 2019-05-13 2020-04-07 Winbond Electronics Corp. Buffer output circuit, driving method thereof and memory apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611245A (zh) * 2021-08-17 2021-11-05 深圳市绿源半导体技术有限公司 一种双向传输装置及控制方法
CN113611245B (zh) * 2021-08-17 2022-08-26 深圳市绿源半导体技术有限公司 一种双向传输装置及控制方法

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