JP4667190B2 - レベル変換回路 - Google Patents

Description

本発明は、入力された論理信号の電圧レベルを変換するレベル変換回路に関するものである。

互いに電源電圧が異なる半導体装置間で信号の入出力を行う場合には、信号の電圧レベルをそれぞれの電源の電圧レベルに変換するために、レベル変換回路が用いられる（例えば特許文献１を参照）。

例えば図８は、従来のレベル変換回路の構成の一例を示すブロック図である。図８に示すレベル変換回路５００は、入力信号ＩＮを反転させるインバータ５０１と、インバータ５０１の出力（入力反転信号）を正相に反転するインバータ５０２と、入力信号ＩＮがゲート端子に接続されたＮｃｈ型トランジスタ５０３と、インバータ５０２の出力がゲート端子に接続されたＮｃｈ型トランジスタ５０４と、Ｎｃｈ型トランジスタ５０３・５０４のドレイン端子をそれぞれハイレベルにアップするＰｃｈ型トランジスタ５０５・５０６とを備えて構成されている。

なお、以下の説明において、Ｎｃｈ型トランジスタ５０３のドレイン端子とＰｃｈ型トランジスタ５０５のドレイン端子との接続点をノードＷ５１１とし、Ｎｃｈ型トランジスタ５０４のドレイン端子とＰｃｈ型トランジスタ５０６のドレイン端子の接続点をノードＷ５１２とする。

レベル変換回路５００では、Ｐｃｈ型トランジスタ５０５のゲート端子は、ノードＷ５１２へ接続され、Ｐｃｈ型トランジスタ５０６のゲート端子は、ノードＷ５１１へ接続され、互いに相補するクロスカップルが構成されている。また、ノードＷ５１１は、出力端子に接続され、ノードＷ５１１における信号は、出力信号ＯＵＴとして出力されている。

また、Ｐｃｈ型トランジスタ５０５・５０６のソース端子には、ソース電位として、出力信号ＯＵＴのハイレベルと同位の電源（ＶＤＤＨ）から電圧（高圧側電源電圧）が供給され、Ｎｃｈ型トランジスタ５０３・５０４のソース端子には、ソース電位としてＧＮＤ電位が供給されている。インバータ５０１・５０２には入力信号ＩＮのハイレベルと同位の電源電圧（低圧側電源電圧）が供給されている。

上記のレベル変換回路５００は、定常時では、例えば入力信号ＩＮがローレベルのときに、インバータ５０１はハイレベルを出力し、インバータ５０２は、ローレベルを出力し、Ｎｃｈ型トランジスタ５０３はオン、Ｎｃｈ型トランジスタ５０４はオフ、Ｐｃｈ型トランジスタ５０５はオフ、Ｐｃｈ型トランジスタ５０６はオン状態にある。

そのため、ノードＷ５１１はローレベル、他方のノードＷ５１２はハイレベルとなり、出力信号ＯＵＴはローレベルを示す。また、Ｎｃｈ型トランジスタ５０３とＰｃｈ型トランジスタ５０５、Ｎｃｈ型トランジスタ５０４とＰｃｈ型トランジスタ５０６は、各々相補的な関係にあるので、この定常時では電流は流れない。

その後、入力信号ＩＮがハイレベルに遷移すると、インバータ５０１はローレベルを出力し、インバータ５０２はハイレベルを出力するので、Ｎｃｈ型トランジスタ５０３はオフ、Ｎｃｈ型トランジスタ５０４はオンに遷移する。ノードＷ５１２はハイレベルからローレベルへ遷移するが、Ｐｃｈ型トランジスタ５０５の閾値電圧を越えるとそれまでオフしていたＰｃｈ型トランジスタ５０５がオンへ遷移する。それに伴いノードＷ５１１はローレベルからハイレベルへ遷移して、全ての状態遷移が終わると、出力信号ＯＵＴはハイレベルを示す。以上、入力信号ＩＮがローレベルからハイレベルに変化した場合の動作について説明したが、その逆の変化の場合も同様である。

上記のように、レベル変換回路５００によれば、入力信号ＩＮの電圧レベルをそれよりも高い電源の電圧レベルに変換することができる。
特開昭５９−１２２２２２号公報

近年の半導体装置の低消費電力化・低電圧化・微細化に伴い、レベル変換回路の入力信号は小振幅化している。

そのため、上記のレベル変換回路５００において、入力信号ＩＮのハイレベルの低電圧化に伴って、インバータ５０１・５０２の電源電圧が低電圧化されると、Ｎｃｈ型トランジスタ５０３やＮｃｈ型トランジスタ５０４をオンするためのゲート電圧が閾値電圧近辺までにしか上げられなくなる。この場合は、ノードＷ５１１やノードＷ５１２の電圧を低下させるために必要なＮｃｈ型トランジスタ５０３・５０４のドレイン電流が減少してしまう。Ｎｃｈ型トランジスタ５０３・５０４のドレイン電流がＰｃｈ型トランジスタ５０５・５０６のオン動作時のドレイン電流よりも小さくなると、クロスカップル接続されたＰｃｈ型トランジスタ５０５・５０６のゲートの電位を下げることができなくなり、レベル変換回路５００が正常に動作できなくなる場合がある。

これに対しては、入力信号ＩＮの低電圧時の動作安定性の改善として、Ｎｃｈ型トランジスタ５０３・５０４においてオン動作時のドレイン電流を大きくするために、ゲート幅を大きくしたり、閾値電圧を低くしたりすることが考えられる。また、Ｐｃｈ型トランジスタ５０５・５０６においてオン動作時のドレイン電流を小さくするために、ゲート幅を小さくしたり、ゲート長を大きくしたりすることによって、Ｐｃｈ型トランジスタ５０５・５０６のオン抵抗値を大きくするといった方法で若干の改善を図ることも考えられる。

しかしながら、Ｎｃｈ型トランジスタ５０３・５０４のオン動作時のドレイン電流を増加させると、オフ時のリーク電流が増加するという問題がある。

また、Ｐｃｈ型トランジスタ５０５・５０６のオン抵抗値を大きくすると、オン時の電流能力不足により、遷移動作時のノードＷ５１１またはノードＷ５１２のハイレベル電圧への上昇遷移が遅くなり高速動作に適さないという問題がある。

また、ノードＷ５１１・ノードＷ５１２をハイレベルに遷移できたとしても、そのハイレベル電圧は、前記高圧側電源電圧の電圧より低く、出力信号ＯＵＴのハイレベル電圧が不十分なため誤動作してしまう可能性がある。

また、製造バラつきを考慮した設計が困難となるという問題もある。

本発明は、前記の問題に着目してなされたものであり、入力された論理信号（入力信号）が低電圧でも、安定、かつ高速に、論理信号の電圧レベルを変換できるレベル変換回路を提供することを目的としている。

前記の課題を解決するため、請求項１の発明は、
入力信号の電圧レベルを変換した出力信号を出力するレベル変換回路であって、
第１の電源で動作する第１と第２のインバータ回路、前記第１のインバータ回路の入力端子への前記入力信号の入力のオンオフを切り替える第１の導電スイッチ、および前記第２のインバータ回路の入力端子への前記入力信号の反転信号の入力のオンオフを切り替える第２の導電スイッチを有して、前記第１と第２のインバータ回路のそれぞれの入力端子・出力端子のうちの何れかの端子を前記出力信号を出力する出力信号端子としたラッチ回路と、
第２の電源で動作し、前記入力信号を反転して、前記反転信号を生成する第３のインバータ回路と、
前記入力信号が遷移した際に、前記第１の導電スイッチおよび第２の導電スイッチをオン状態に制御する制御回路とを備え、
前記第１と第２のインバータ回路は、互いの入力端子と出力端子とがたすき接続され、
前記第１の導電スイッチは、ドレイン端子が前記第１のインバータ回路の入力端子に接続され、ソース端子に前記反転信号が入力された第１の導電トランジスタで構成され、
前記第２の導電スイッチは、ドレイン端子が前記第２のインバータ回路の入力端子に接続され、ソース端子に前記入力信号が入力された第２の導電トランジスタで構成され、
前記制御回路は、前記第１の導電トランジスタ、および前記第２の導電トランジスタのそれぞれのゲート端子の電位を制御して、オンオフを切り替えるように構成されていることを特徴とする。

また、請求項２の発明は、
請求項１のレベル変換回路であって、
前記第１の電源は、前記出力信号の電圧振幅と同じ電圧レベルを供給する電源であり、
前記第２の電源は、前記出力信号よりも電圧振幅が低い前記入力信号の電圧振幅と同じ電圧レベルを供給する電源であることを特徴とする。

これらにより、低電圧入力時における動作の安定性と高速動作を実現することが可能になる。

また、請求項３の発明は、
入力信号の電圧レベルを変換した出力信号を出力するレベル変換回路であって、
第１の電源で動作する第１と第２のインバータ回路、前記第１のインバータ回路の入力端子への前記入力信号の入力のオンオフを切り替える第１の導電スイッチ、および前記第２のインバータ回路の入力端子への前記入力信号の反転信号の入力のオンオフを切り替える第２の導電スイッチを有して、前記第１と第２のインバータ回路のそれぞれの入力端子・出力端子のうちの何れかの端子を前記出力信号を出力する出力信号端子としたラッチ回路と、
第２の電源で動作し、前記入力信号を反転して、前記反転信号を生成する第３のインバータ回路と、
前記入力信号が遷移した際に、前記第１の導電スイッチおよび第２の導電スイッチをオン状態に制御する制御回路とを備え、
前記第１と第２のインバータ回路は、互いの入力端子と出力端子とがたすき接続され、
前記第１の導電スイッチは、ドレイン端子が前記第１のインバータ回路の入力端子に接続され、ソース端子に前記反転信号が入力された第１のＮｃｈＭＯＳトランジスタとドレイン端子が前記第１のインバータ回路の入力端子に接続され、ソース端子に前記反転信号が入力された第１のＰｃｈＭＯＳトランジスタとで構成され、
前記第２の導電スイッチは、ドレイン端子が前記第２のインバータ回路の入力端子に接続され、ソース端子に前記入力信号が入力された第２のＮｃｈＭＯＳトランジスタとドレイン端子が前記第２のインバータ回路の入力端子に接続され、ソース端子に前記入力信号が入力された第２のＰｃｈＭＯＳトランジスタとで構成され、
前記制御回路は、前記第１と第２のＮｃｈＭＯＳトランジスタ、および前記第１と第２のＰｃｈＭＯＳトランジスタのそれぞれのゲート端子の電位を制御して、オンオフを切り替えるように構成されていることを特徴とする。

また、請求項４の発明は、
請求項３のレベル変換回路であって、
前記第１の電源は、前記出力信号の電圧振幅と同じ電圧レベルを供給する電源であり、
前記第２の電源は、前記出力信号よりも電圧振幅が低い前記入力信号の電圧振幅と同じ電圧レベルを供給する電源であることを特徴とする。

これらにより、より高速にラッチ回路に対してチャージ・ディスチャージが行われるので、低電圧入力時における動作安定性、高速動作を更に良くすることができる。

また、請求項５の発明は、
請求項１、および請求項３のうちの何れか１項のレベル変換回路であって、
前記制御回路は、前記入力信号と前記入力信号を遅延させた信号との排他的論理和を出力する排他的論理和回路で構成され、前記排他的論理和回路が出力するパルス信号によって前記第１と第２の導電スイッチのオンオフを制御するように構成されていることを特徴とする。

これにより、入力信号に応じて、導電スイッチのオンオフを制御する信号が生成される。

また、請求項６の発明は、
請求項１、および請求項３のうちの何れか１項のレベル変換回路であって、
前記制御回路は、前記入力信号が遷移した際に、任意のタイミングで前記第１と第２の導電スイッチのオンオフを制御するように構成されていることを特徴とする。

これにより、電圧レベル変換した信号の出力を任意のタイミングで制御することが可能になる。

また、請求項７の発明は、
請求項１、および請求項３のうちの何れか１項のレベル変換回路であって、
前記ラッチ回路は、１つの前記制御回路に対して複数が設けられ、
前記制御回路は、それぞれのラッチ回路における前記第１と第２の導電スイッチのオンオフを制御するように構成されていることを特徴とする。

これにより、複数のラッチ回路が同期して、同タイミングで電圧レベル変換した信号を出力することが可能になる。

本発明によれば、入力された論理信号（入力信号）が低電圧でも、安定、かつ高速に、論理信号の電圧レベルを変換できる。

以下、本発明の実施形態について図面を参照しながら説明する。

《発明の実施形態１》
図１は、本発明の実施形態１に係るレベル変換回路１００の構成を示すブロック図である。レベル変換回路１００は、入力信号端子から入力された入力信号（入力信号ＩＮ）の電圧（低圧側電圧と呼ぶ）をその電圧よりも高い電圧（高圧側電圧と呼ぶ）に変換して変換信号出力端子から出力信号ＯＵＴとして出力する回路である。

レベル変換回路１００は、図１に示すように、インバータ１０１、インバータ１０２、第１のラッチ用インバータ１０３、第２のラッチ用インバータ１０４、第１の導電用Ｎｃｈ型トランジスタ１０５、第２の導電用Ｎｃｈ型トランジスタ１０６、遅延回路１０７、およびＥＸＯＲ回路１０８を備えて構成されている。

インバータ１０１は、低圧側電圧の第１の電圧源（以下、ＶＤＤＬと記載する。）で動作する低電圧側の素子で構成され、ＶＤＤＬから供給された電圧で動作して、前記入力信号を反転して出力するようになっている。ＶＤＤＬは、入力信号ＩＮのハイレベルと同電圧である。

インバータ１０２は、前記低電圧側の素子で構成され、ＶＤＤＬから供給された電圧で動作して、インバータ１０１の出力を反転させ、入力信号ＩＮと同相の信号（反転信号Ｗ０）を出力するようになっている。

第１のラッチ用インバータ１０３と第２のラッチ用インバータ１０４とは、ＶＤＤＬよりも高圧側電圧の第２の電圧源（以下、ＶＤＤＨと記載する）で動作する高電圧側の素子で構成され、ＶＤＤＨから供給された電圧で動作するようになっている。第１のラッチ用インバータ１０３と第２のラッチ用インバータ１０４は、双方の入力端子と出力端子とが接続されている。すなわち、第１のラッチ用インバータ１０３と第２のラッチ用インバータ１０４とで入力信号をホールドするホールド素子となる。以下、説明の便宜上、第１のラッチ用インバータ１０３、および第２のラッチ用インバータ１０４の入力端子をそれぞれ端子Ｗ１、端子Ｗ２と呼ぶ。なお、第１のラッチ用インバータ１０３の出力端子（すなわち端子Ｗ２）は、変換信号出力端子に接続され、第１のラッチ用インバータ１０３の出力信号は、出力信号ＯＵＴとして出力される。

なお、上記のインバータ１０１・１０２、第１のラッチ用インバータ１０３、および第２のラッチ用インバータ１０４のそれぞれは、出力端子をハイレベルにドライブするＰｃｈ型トランジスタと出力端子をローレベルにドライブするＮｃｈ型トランジスタで構成されたＣＭＯＳインバータであるものとして以下の説明を行う。

第１の導電用Ｎｃｈ型トランジスタ１０５は、前記高電圧側の素子で構成され、ＶＤＤＨから供給された電圧で動作するようになっている。第１の導電用Ｎｃｈ型トランジスタ１０５のソース端子は、反転信号ＮＩＮ（インバータ１０１の出力信号）が入力され、ドレイン端子は、端子Ｗ１と接続されている。

第２の導電用Ｎｃｈ型トランジスタ１０６は、前記高電圧側の素子で構成され、ＶＤＤＨから供給された電圧で動作するようになっている。第２の導電用Ｎｃｈ型トランジスタ１０６のソース端子は、反転信号Ｗ０（インバータ１０２の出力信号）が入力され、ドレイン端子は、端子Ｗ２と接続されている。

上記のインバータ１０１、インバータ１０２、第１のラッチ用インバータ１０３、第２のラッチ用インバータ１０４、第１の導電用Ｎｃｈ型トランジスタ１０５、および第２の導電用Ｎｃｈ型トランジスタ１０６によって、ラッチ回路が構成される。このラッチ回路では、第１の導電用Ｎｃｈ型トランジスタ１０５、および第２の導電用Ｎｃｈ型トランジスタ１０６のゲート端子の電圧を制御することによって、入力信号ＩＮのスルーおよびホールドを制御することができる。

遅延回路１０７は、前記低電圧側の素子で構成され、ＶＤＤＬから供給された電圧で動作して、入力信号ＩＮのタイミングを遅らせた信号（出力信号Ｗ５）を生成するようになっている。

ＥＸＯＲ回路１０８は、前記低電圧側の素子で構成され、ＶＤＤＬから供給された電圧で動作して、入力信号ＩＮと出力信号Ｗ５との排他的論理和を示す信号（出力信号Ｗ３）を出力するようになっている。すなわち、遅延回路１０７とＥＸＯＲ回路１０８とによって、前記ラッチ回路のスルーおよびホールドを制御する制御回路を形成している。そのため、ＥＸＯＲ回路１０８の出力端子は、第１の導電用Ｎｃｈ型トランジスタ１０５、および第２の導電用Ｎｃｈ型トランジスタ１０６のゲート端子へそれぞれ接続され、出力信号Ｗ３を入力するようになっている。

上記のレベル変換回路１００の動作を図２のタイミングチャートを参照しながら説明する。なお、初期状態は、入力信号ＩＮがローレベル、反転信号ＮＩＮと端子Ｗ１におけるレベルとがそれぞれハイレベル、反転信号Ｗ０（インバータ１０２の出力信号）と端子Ｗ２における信号（つまり出力信号ＯＵＴ）とがそれぞれローレベル、出力信号Ｗ３（ＥＸＯＲ回路１０８の出力）がローレベルであるものとして以下の説明する。

入力信号ＩＮがローレベルからハイレベルへ遷移し始めると、遅延回路１０７は、信号伝播が遅延している期間中は、図２に示すように、ローレベルの出力信号Ｗ５を出力するので、ＥＸＯＲ回路１０８は、ハイレベルのパルス（出力信号Ｗ３）を出力する。

ＥＸＯＲ回路１０８の出力（出力信号Ｗ３）がハイレベルの間、つまり第１の導電用Ｎｃｈ型トランジスタ１０５および第２の導電用Ｎｃｈ型トランジスタ１０６のゲート端子のレベルがハイレベルの間は、第１の導電用Ｎｃｈ型トランジスタ１０５、および第２の導電用Ｎｃｈ型トランジスタ１０６のゲートが開き、反転信号ＮＩＮ、および反転信号Ｗ０（入力信号ＩＮと同相）がそれぞれ第１のラッチ用インバータ１０３、および第２のラッチ用インバータ１０４へ入力される。これにより、第１のラッチ用インバータ１０３の端子Ｗ１（入力端子側）は、第１の導電用Ｎｃｈ型トランジスタ１０５を介して反転信号ＮＩＮ（ローレベル）が印加され、ハイレベルからローレベルへディスチャージが始まる。同時に第２のラッチ用インバータ１０４の端子Ｗ２（入力端子側）は、第２の導電用Ｎｃｈ型トランジスタ１０６を介して、反転信号Ｗ０（ハイレベル）が印加され、ローレベルからハイレベルへチャージが始まる。

これにより、端子Ｗ１をハイレベルにドライブしていた第２のラッチ用インバータ１０４内におけるＰｃｈ型トランジスタは、ゲート端子（端子Ｗ２）がハイレベルへ遷移するためオフ方向へ遷移する。同時に端子Ｗ２をローレベルにドライブしていた第１のラッチ用インバータ１０３内におけるＮｃｈ型トランジスタは、ゲート端子（端子Ｗ１）がローレベルへ遷移するためオフ方向へ遷移する。すなわち、第１のラッチ用インバータ１０３、および第２のラッチ用インバータ１０４は互いに相補しあい、端子Ｗ１はローレベルへ、端子Ｗ２はハイレベルへの変移が共に加速する。それゆえ、出力信号ＯＵＴのレベルは、短期間にローレベルからハイレベルへ遷移する。したがって、遅延回路１０７の遅延時間は、この端子Ｗ１および端子Ｗ２のレベルが遷移する時間を確保するように設計する必要がある。

遅延回路１０７による遅延期間後、遅延回路１０７の出力信号Ｗ５は、ローレベルからハイレベルへ遷移する。すなわち、入力信号ＩＮと出力信号Ｗ５とは、共にハイレベルとなるため、ＥＸＯＲ回路１０８の出力（出力信号Ｗ３）はローレベルとなる。これにより、第１の導電用Ｎｃｈ型トランジスタ１０５、および第２の導電用Ｎｃｈ型トランジスタ１０６のゲート端子が閉じるので、前記ラッチ回路によって、ハイレベル（ＶＤＤＨレベル、すなわち第２の電圧源のレベル）の信号がホールドされて、変換信号用出力端子から出力される。

次に、入力信号ＩＮがハイレベル、反転信号ＮＩＮおよび端子Ｗ１における信号レベルがともにローレベル、端子Ｗ２における信号レベル（つまり変換信号出力端子におけるレベル）および反転信号Ｗ０がともにハイレベルの場合の動作を説明する。

ＥＸＯＲ回路１０８の出力（出力信号Ｗ３）がローレベルの状態で、入力信号ＩＮがハイレベルからローレベルへ遷移し始めると、遅延回路１０７は、図２に示すように、入力信号ＩＮの伝播が遅延している期間中は、ハイレベルの出力信号Ｗ５を出力するので、ＥＸＯＲ回路１０８は、ハイレベルのパルス（出力信号Ｗ３）を出力する。

ＥＸＯＲ回路１０８の出力がハイレベルの間、つまり第１の導電用Ｎｃｈ型トランジスタ１０５および第２の導電用Ｎｃｈ型トランジスタ１０６のゲート端子がハイレベルの間は、第１の導電用Ｎｃｈ型トランジスタ１０５および第２の導電用Ｎｃｈ型トランジスタ１０６のゲートが開き、反転信号ＮＩＮ、および反転信号Ｗ０（入力信号ＩＮと同相）がそれぞれ第１のラッチ用インバータ１０３および第２のラッチ用インバータ１０４へ入力される。これにより、第１のラッチ用インバータ１０３の端子Ｗ１（入力端子側）は、第１の導電用Ｎｃｈ型トランジスタ１０５を介し反転信号ＮＩＮ（ハイレベル）が印加され、ローレベルからハイレベルへチャージが始まる。同時に第２のラッチ用インバータ１０４の端子Ｗ２（入力端子側）は、第２の導電用Ｎｃｈ型トランジスタ１０６を介して、反転信号Ｗ０（ローレベル）が印加され、ハイレベルからローレベルへのチャージが始まる。

これにより、端子Ｗ１をローレベルにドライブしていた第２のラッチ用インバータ１０４内におけるＮｃｈ型トランジスタのゲート端子（端子Ｗ２）はローレベルへ遷移するためオフ方向へ遷移し、同時に端子Ｗ２をハイレベルにドライブしていた第１のラッチ用インバータ１０３内におけるＰｃｈ型トランジスタのゲート端子（端子Ｗ１）はハイレベルへ遷移するためオフ方向へ遷移することにより相補しあい、端子Ｗ１はハイレベルへ、端子Ｗ２はローレベルの変移が共に加速する。それゆえ、変換信号出力端子から出力される信号のレベルは、短期間にハイレベルからローレベルへ遷移する。

遅延回路１０７による遅延期間後、遅延回路１０７の出力信号Ｗ５は、ローレベルからハイレベルへ遷移する。すなわち、入力信号ＩＮと出力信号Ｗ５とは、共にハイレベルとなるため、ＥＸＯＲ回路１０８の出力（出力信号Ｗ３）はローレベルとなる。これにより、第１の導電用Ｎｃｈ型トランジスタ１０５および第２の導電用Ｎｃｈ型トランジスタ１０６のゲート端子が閉じるので、前記ラッチ回路によって、ローレベルの信号がホールドされ、変換信号出力端子からは、ローレベルの信号が出力される。

上記のように、本実施形態によれば、入力信号の電圧レベルが低電圧化されても、高圧側電圧の電源でドライブする２つのインバータ回路と導電用トランジスタとで構成されたラッチ回路において、前記インバータ回路が入力信号を高圧側電圧の振幅に増幅するので、製造のバラつき等の影響も受け難く、安定して高速に電圧レベル変換を実現することが可能となる。

さらに、レベル変換動作を制御する信号を任意のタイミングで、ラッチ回路に対して発生して制御する制御回路が設けられているので、適正なタイミングで電圧レベル変換を図ることができる。

《発明の実施形態２》
前記の実施形態１では、導電用トランジスタとしては、第１の導電用Ｎｃｈ型トランジスタ１０５と第２の導電用Ｎｃｈ型トランジスタ１０６のみであるため、例えば、入力信号ＩＮがローレベルへ遷移し、第１の導電用Ｎｃｈ型トランジスタ１０５のソース端子がハイレベル、ゲート端子がハイレベル（すなわち出力信号Ｗ３がハイレベル）の場合に、ドレイン端子にあたる端子Ｗ１をローレベルからハイレベルへチャージする際、ゲートとソース端子間の電位差が第１の導電用Ｎｃｈ型トランジスタ１０５の閾値電圧以下になるまで、端子Ｗ１における電位が遷移すると、第１の導電用Ｎｃｈ型トランジスタ１０５のドレイン電流は、低下し変移動作が鈍くなる。

そこで、実施形態２として、実施形態１よりも、低電圧でより高速な動作を実現できるレベル変換回路の例を説明する。

図３は、本発明の実施形態２に係るレベル変換回路２００の構成を示すブロック図である。レベル変換回路２００は、図３に示すように、実施形態１のレベル変換回路１００に対して、第１の導電用Ｐｃｈ型トランジスタ２０１、第２の導電用Ｐｃｈ型トランジスタ２０２、およびインバータ２０３が追加されて構成されている。なお、以下に説明する各実施形態において、前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

第１の導電用Ｐｃｈ型トランジスタ２０１は、前記高電圧側の素子で構成され、ＶＤＤＨから供給された電圧で動作するようになっている。第１の導電用Ｐｃｈ型トランジスタ２０１のソース端子は、反転信号ＮＩＮが入力され、ドレイン端子は、端子Ｗ１と接続されている。

第２の導電用Ｐｃｈ型トランジスタ２０２は、前記高電圧側の素子で構成され、ＶＤＤＨから供給された電圧で動作するようになっている。第２の導電用Ｐｃｈ型トランジスタ２０２のソース端子は、反転信号Ｗ０（インバータ１０２の出力信号）が入力され、ドレイン端子は、端子Ｗ２と接続されている。

インバータ２０３は、前記低電圧側の素子で構成され、ＶＤＤＬから供給された電圧で動作し、ＥＸＯＲ回路１０８の出力信号Ｗ３を反転させた信号（出力信号Ｗ４）を出力するようになっている。

上記のインバータ１０１、インバータ１０２、第１のラッチ用インバータ１０３、第２のラッチ用インバータ１０４、第１の導電用Ｎｃｈ型トランジスタ１０５、第２の導電用Ｎｃｈ型トランジスタ１０６、第１の導電用Ｐｃｈ型トランジスタ２０１、および第２の導電用Ｐｃｈ型トランジスタ２０２によって、ラッチ回路が構成される。このラッチ回路では、第１の導電用Ｎｃｈ型トランジスタ１０５および第２の導電用Ｎｃｈ型トランジスタ１０６のゲート端子の電圧を出力信号Ｗ３で制御し、さらに第１の導電用Ｐｃｈ型トランジスタ２０１および第２の導電用Ｐｃｈ型トランジスタ２０２のゲート端子の電圧を出力信号Ｗ４で制御することによって、入力信号ＩＮのスルーおよびホールドを制御することができる。

上記のように、レベル変換回路２００が実施形態１と異なる点は、実施形態１では、導電スイッチとして導電用トランジスタを第１の導電用Ｎｃｈ型トランジスタ１０５と第２の導電用Ｎｃｈ型トランジスタ１０６のみが設けられていたが、実施形態２では、さらに第１の導電用Ｐｃｈ型トランジスタ２０１および第２の導電用Ｐｃｈ型トランジスタ２０２も併用して相補型の導電スイッチを構成している点である。

上記のレベル変換回路２００の動作を図４のタイミングチャートを参照しながら説明する。なお、初期状態は、入力信号ＩＮがローレベル、反転信号ＮＩＮと端子Ｗ１におけるレベルとがそれぞれハイレベル、反転信号Ｗ０と端子Ｗ２における信号（つまり出力信号ＯＵＴ）がそれぞれローレベル、出力信号Ｗ３（ＥＸＯＲ回路１０８の出力）がローレベル、出力信号Ｗ４（インバータ２０３の出力）がハイレベルであるものとして以下の説明する。

入力信号ＩＮがローレベルからハイレベルへ遷移し始めると、遅延回路１０７は、信号伝播が遅延している期間中は、図４に示すように、ローレベルの出力信号Ｗ５を出力するので、ＥＸＯＲ回路１０８は、ハイレベルのパルスを出力し、インバータ２０３は、ローレベルのパルスを出力する。

ＥＸＯＲ回路１０８の出力がハイレベルの間、つまり出力信号Ｗ３がハイレベル、かつ出力信号Ｗ４がローレベルの間に、第１の導電用Ｎｃｈ型トランジスタ１０５、第２の導電用Ｎｃｈ型トランジスタ１０６、第１の導電用Ｐｃｈ型トランジスタ２０１および第２の導電用Ｐｃｈ型トランジスタ２０２のゲートが開き、反転信号ＮＩＮ、および反転信号Ｗ０がホールド素子である第１のラッチ用インバータ１０３、および第２のラッチ用インバータ１０４へそれぞれ入力される。第１のラッチ用インバータ１０３の端子Ｗ１は、第１の導電用Ｎｃｈ型トランジスタ１０５、および第１の導電用Ｐｃｈ型トランジスタ２０１を介して反転信号ＮＩＮ（ローレベル）が印加され、ハイレベルからローレベルへディスチャージが始まる。同時に第２のラッチ用インバータ１０４の端子Ｗ２は第２の導電用Ｎｃｈ型トランジスタ１０６、および第２の導電用Ｐｃｈ型トランジスタ２０２を介して、反転信号Ｗ０（ハイレベル）が印加されローレベルからハイレベルへチャージが始まる。

これにより、端子Ｗ１をハイレベルにドライブしていた第２のラッチ用インバータ１０４内におけるＰｃｈ型トランジスタは、ゲート端子（端子Ｗ２）がハイレベルへ遷移するためオフ方向へ遷移し、同時に端子Ｗ２をローレベルにドライブしていた第１のラッチ用インバータ１０３内におけるＮｃｈ型トランジスタは、ゲート端子（端子Ｗ１）がハイレベルへ遷移するためオフ方向へ遷移する。すなわち、第１のラッチ用インバータ１０３および第２のラッチ用インバータ１０４は互いに相補しあい、端子Ｗ１はローレベルへ、端子Ｗ２はハイレベルの変移が共に加速する。それゆえ、出力信号ＯＵＴのレベルは、短期間にローレベルからハイレベルへ遷移する。したがって、本実施形態においても、遅延回路１０７の遅延時間は、この端子Ｗ１および端子Ｗ２のレベルが遷移する時間を確保するように設計する必要がある。

遅延回路１０７による遅延期間後、遅延回路１０７の出力信号Ｗ５は、ローレベルからハイレベルへ遷移する。すなわち、入力信号ＩＮと出力信号Ｗ５はとは、共にハイレベルとなるため、ＥＸＯＲ回路１０８の出力（出力信号Ｗ３）はローレベルとなる。すなわち、出力信号Ｗ３がローレベル、出力信号Ｗ４がハイレベルとなり、第１の導電用Ｎｃｈ型トランジスタ１０５、第２の導電用Ｎｃｈ型トランジスタ１０６、第１の導電用Ｐｃｈ型トランジスタ２０１、および第２の導電用Ｐｃｈ型トランジスタ２０２のゲート端子が閉じるので、前記ラッチ回路によってハイレベル（ＶＤＤＨレベル、すなわち第２の電圧源のレベル）の信号がホールドされて、変換信号用出力端子から出力される。

次に、入力信号ＩＮがハイレベル、反転信号ＮＩＮおよび端子Ｗ１における信号レベルがともにローレベル、端子Ｗ２における信号レベル（つまり変換信号出力端子におけるレベル）および反転信号Ｗ０がともにハイレベルの場合の動作を説明する。

ＥＸＯＲ回路１０８の出力（出力信号Ｗ３）がローレベル、出力信号Ｗ４がハイレベルの状態で、入力信号ＩＮがハイレベルからローレベルへ遷移し始めると、遅延回路１０７は、図４に示すように、入力信号ＩＮの伝播が遅延している期間中は、ハイレベルの出力信号Ｗ５を出力するので、ＥＸＯＲ回路１０８はハイレベルのパルス（出力信号Ｗ３）を出力し、インバータ２０３は、ローレベルのパルスを出力する。

ＥＸＯＲ回路１０８の出力（出力信号Ｗ３）がハイレベルの間に、第１の導電用Ｎｃｈ型トランジスタ１０５および第２の導電用Ｎｃｈ型トランジスタ１０６のゲートが開き、同時に出力信号Ｗ４がローレベルの間に、第１の導電用Ｐｃｈ型トランジスタ２０１および第２の導電用Ｐｃｈ型トランジスタ２０２のゲートが開き、反転入力信号ＮＩＮ、および反転信号Ｗ０が、ホールド素子である第１のラッチ用インバータ１０３および第２のラッチ用インバータ１０４へそれぞれ入力される。第１のラッチ用インバータ１０３の端子Ｗ１は、第１の導電用Ｎｃｈ型トランジスタ１０５、および第１の導電用Ｐｃｈ型トランジスタ２０１を介し、反転信号ＮＩＮ（ハイレベル）が印加され、ローレベルからハイレベルへチャージが始まる。同時に第２のラッチ用インバータ１０４の端子Ｗ２は、第２の導電用Ｎｃｈ型トランジスタ１０６、および第２の導電用Ｐｃｈ型トランジスタ２０２を介し、反転信号Ｗ０（ローレベル）が印加され、ハイレベルからローレベルへのディスチャージが始まる。

これにより、端子Ｗ１をローレベルにドライブしていた第２のラッチ用インバータ１０４内におけるＮｃｈ型トランジスタは、ゲート端子（端子Ｗ２）がローレベルへ遷移するためオフ方向へ遷移し、同時に端子Ｗ２をハイレベルにドライブしていた第１のラッチ用インバータ１０３内におけるＰｃｈ型トランジスタは、ゲート端子（端子Ｗ１）がハイレベルへ遷移するためオフ方向へ遷移する。

すなわち、第１のラッチ用インバータ１０３および第２のラッチ用インバータ１０４は互いに相補しあい、端子Ｗ１はハイレベルへ、端子Ｗ２はローレベルの変移が共に加速する。それゆえ、出力信号ＯＵＴのレベルは、短期間にハイレベルからローレベルへ遷移する。

遅延回路１０７による遅延期間後、遅延回路１０７の出力信号Ｗ５は、ローレベルからハイレベルへ遷移する。すなわち、入力信号ＩＮと出力信号Ｗ５とは、共にハイレベルとなるため、ＥＸＯＲ回路１０８の出力（出力信号Ｗ３）はローレベルとなる。これにより、第１の導電用Ｎｃｈ型トランジスタ１０５および第２の導電用Ｎｃｈ型トランジスタ１０６のゲート端子が閉じ、同時にインバータ２０３の出力（出力信号Ｗ４）は、ハイレベルとなり、第１の導電用Ｐｃｈ型トランジスタ２０１および第２の導電用Ｐｃｈ型トランジスタ２０２のゲート端子が閉じるので、前記ラッチ回路によってローレベル（すなわち第２の電圧源のローレベル）の信号がホールドされて、変換信号用出力端子から出力される。

上記のレベル変換回路２００においても、例えば入力信号ＩＮがハイレベルへ遷移し、第１の導電用Ｎｃｈ型トランジスタ１０５のソース端子に入力される反転信号ＮＩＮがローレベル、ゲート端子に入力される出力信号Ｗ３がハイレベルの場合に、ドレイン端子（端子Ｗ１）をローレベルからハイレベルへチャージし、出力信号Ｗ３と端子Ｗ１における信号との電位差が第１の導電用Ｎｃｈ型トランジスタ１０５の閾値電圧以下になるまで端子Ｗ１の電位が遷移すると、第１の導電用Ｎｃｈ型トランジスタ１０５のドレイン電流は低下する。

しかし、レベル変換回路２００では、導電用トランジスタとして第１の導電用Ｎｃｈ型トランジスタ１０５と第２の導電用Ｎｃｈ型トランジスタ１０６だけでなく、上記のように第１の導電用Ｐｃｈ型トランジスタ２０１および第２の導電用Ｐｃｈ型トランジスタ２０２を併用した相補型としたため、第１の導電用Ｐｃｈ型トランジスタ２０１のソース端子に入力される反転信号ＮＩＮがハイレベル、ゲート端子に入力される出力信号Ｗ４がローレベルの場合に、ゲートとソース端子間の電位が第１の導電用Ｐｃｈ型トランジスタ２０１の閾値電圧以下にならないため、変移動作が容易に行われる。つまり実施形態２は、実施形態１と比較すると、低電圧でより高速な動作を実現できる特徴を持っている。

《発明の実施形態３》
実施形態３として、レベル変換動作を任意タイミングで実行できるレベル変換回路の例を説明する。

図５は、本発明の実施形態３に係るレベル変換回路３００の構成を示すブロック図である。レベル変換回路３００は、図３に示すように、レベル変換回路１００の第１の導電用Ｎｃｈ型トランジスタ１０５に代えてスイッチ３０１、第２の導電用Ｎｃｈ型トランジスタ１０６に代えてスイッチ３０２を備え、遅延回路１０７とＥＸＯＲ回路１０８とに代えて制御回路３０３を備えて構成されている。

スイッチ３０１は、制御回路３０３が出力する制御信号（後述）に応じて、反転信号ＮＩＮを端子Ｗ１に入力するか否かを切り替えるようになっている。詳しくは、制御信号としてハイレベルパルスが入力されると、スイッチ３０１が開き、反転信号ＮＩＮが端子Ｗ１に入力するようになっている。このスイッチ３０１は、具体的には、実施形態１における第１の導電用Ｎｃｈ型トランジスタ１０５と同様の導電用スイッチ、または実施形態２における第１の導電用Ｎｃｈ型トランジスタ１０５と第１の導電用Ｐｃｈ型トランジスタ２０１とによって構成されたのと同様の相補型の導電用スイッチであり、前記高電圧側の素子で構成されてＶＤＤＨで動作するようになっている。

スイッチ３０２は、制御回路３０３が出力する制御信号（後述）に応じて、反転信号Ｗ０を端子Ｗ２に入力するか否かを切り替えるようになっている。詳しくは、制御信号としてハイレベルパルスが入力されると、スイッチ３０２が開き、反転信号Ｗ０が端子Ｗ２に入力されるようになっている。このスイッチ３０２は、具体的には、実施形態１における第２の導電用Ｎｃｈ型トランジスタ１０６と同様の導電用スイッチ、または実施形態２における第２の導電用Ｎｃｈ型トランジスタ１０６と第２の導電用Ｐｃｈ型トランジスタ２０２とによって構成されたのと同様の相補型の導電用スイッチであり、前記高電圧側の素子で構成されてＶＤＤＨで動作するようになっている
制御回路３０３は、スイッチ３０１・３０２のオンオフを制御する制御信号を出力するようになっている。制御回路３０３は、詳しくは、レベル変換回路３００におけるレベル変換動作を任意のタイミングで動作するパルスを発生するものであり、入力信号ＩＮの遷移タイミングに同期させるかまたはレベル変換出力ＯＵＴを任意のタイミングに同期させるなど、半導体装置システムに合わせ制御信号を発生するようになっている。

上記のレベル変換回路３００の動作を図６を参照しながら説明する。図６の例では、制御回路３０３は、入力信号ＩＮの遷移タイミングに同期してハイレベルパルスを前記制御信号として出力している。

なお、初期状態の例として、入力信号ＩＮがローレベルで、反転信号ＮＩＮおよび端子Ｗ１における信号がハイレベル、反転信号Ｗ０および端子Ｗ２における信号（つまり出力信号ＯＵＴ）のレベルがローレベル、また、制御回路が出力する制御信号は、ローレベルとする。

入力信号ＩＮがローレベルからハイレベルへ遷移すると、反転信号ＮＩＮはローレベルへ遷移し、反転信号Ｗ０は、ハイレベルへ遷移する。制御回路３０３が、制御信号として図６に示すタイミングで、ハイレベルパルスを発生すると、スイッチ３０１・３０２が開き、反転信号ＮＩＮおよび反転信号Ｗ０が、ホールド素子である第１のラッチ用インバータ１０３および第２のラッチ用インバータ１０４へそれぞれ入力される。第１のラッチ用インバータ１０３は、端子Ｗ１に反転信号ＮＩＮ（ローレベル）が印加され、ハイレベルからローレベルへディスチャージが始まる。同時に第２のラッチ用インバータ１０４は、端子Ｗ２に反転信号Ｗ０（ハイレベル）が印加され、ローレベルからハイレベルへチャージが始まる。

端子Ｗ１をハイレベルにドライブしていた第２のラッチ用インバータ１０４内におけるＰｃｈ型トランジスタは、ゲート端子（端子Ｗ２）がハイレベルへ遷移するためオフ方向へ遷移する。同時に端子Ｗ２をローレベルにドライブしていた第１のラッチ用インバータ１０３内におけるＮｃｈ型トランジスタは、ゲート端子（端子Ｗ１）がローレベルへ遷移するためオフ方向へ遷移する。すなわち、第１のラッチ用インバータ１０３と第２のラッチ用インバータ１０４とは互いに相補しあい、端子Ｗ１はローレベルへ、端子Ｗ２はハイレベルへの変移が共に加速する。それゆえ、出力信号ＯＵＴのレベルは、短期間にローレベルからハイレベルへ遷移する。

すなわち、制御回路３０３は、出力する制御信号のハイレベルパルス発生期間が端子Ｗ１における信号レベル、および端子Ｗ２における信号レベルが遷移する時間を確保できるように設計する必要がある。

制御回路３０３の出力する制御信号がローレベルへ戻ると、スイッチ３０１・３０２が閉じ、前記ラッチ回路によって、ハイレベル（ＶＤＤＨレベル、すなわち第２の電圧源のレベル）の信号がホールドされて、変換信号用出力端子から出力される。

同様に、入力信号ＩＮがハイレベルでＮＩＮがローレベル、反転信号Ｗ０および端子Ｗ２における信号（つまり出力信号ＯＵＴ）のレベルがハイレベル、制御信号がローレベルの状態において、入力信号ＩＮがハイレベルからローレベルへ遷移すると、反転信号ＮＩＮはハイレベルへ遷移し、反転信号Ｗ０はローレベルへ遷移する。

制御回路３０３が、制御信号として図６に示すタイミングで、ハイレベルパルスを発生すると、スイッチ３０１・３０２が開き、反転入力信号ＮＩＮおよび反転信号Ｗ０がホールド素子である第１のラッチ用インバータ１０３および第２のラッチ用インバータ１０４へそれぞれ入力される。第１のラッチ用インバータ１０３は、端子Ｗ１に反転信号ＮＩＮ（ハイレベル）が印加され、ローレベルからハイレベルへのチャージが始まる。同時に第２のラッチ用インバータ１０４は端子Ｗ２が反転信号Ｗ０（ハイレベル）が印加され、ハイレベルからローレベルへのディスチャージが始まる。

端子Ｗ１をローレベルにドライブしていた第２のラッチ用インバータ１０４内におけるＮｃｈ型トランジスタは、ゲート端子（端子Ｗ２）がローレベルへ遷移するためオフ方向へ遷移する。同時に端子Ｗ２をハイレベルにドライブしていた第１のラッチ用インバータ１０３内におけるＰｃｈ型トランジスタは、ゲート端子（端子Ｗ１）はハイレベルへ遷移するためオフ方向へ遷移する。すなわち、第１のラッチ用インバータ１０３と第２のラッチ用インバータ１０４とは互いに相補しあい共にＷ１はハイレベルへ、Ｗ２はローレベルの変移が加速し、出力信号ＯＵＴは短期間にハイレベルからローレベルへ遷移する。

すなわち、制御回路３０３は、出力する制御信号のハイレベルパルス発生期間が端子Ｗ１における信号レベル、および端子Ｗ２における信号レベルが遷移する時間を確保できるように設計する必要がある。

制御回路３０３の出力する制御信号がローレベルへ戻ると、スイッチ３０１・３０２が閉じ、前記ラッチ回路によって、ローレベルの信号がホールドされ、変換信号出力端子からは、ローレベルの信号が出力される。

上記のように本実施形態によれば、レベル変換回路１００やレベル変換回路２００のように、固定的なタイミングでレベル変換動作が実行されるのではなく、任意タイミングで実行することが可能になる。

《発明の実施形態４》
図７は、本発明の実施形態４に係るレベル変換回路４００の構成を示すブロック図である。レベル変換回路４００は、図７に示すように、２組のレベル変換部（レベル変換部４０１・４０２）と１つの制御回路３０３とを備えて構成されている。

レベル変換部４０１・４０２は、インバータ１０１、インバータ１０２、ラッチ回路（第１のラッチ用インバータ１０３および第２のラッチ用インバータ１０４）、スイッチ３０１・３０２をそれぞれ備えて構成されている。すなわち、レベル変換部４０１・４０２は、レベル変換回路３００の制御回路３０３を除いた部分と同様の構成を有している。したがって、レベル変換部４０１・４０２は、制御回路３０３が出力する制御信号に応じて、レベル変換回路３００と同様の動作をする。

上記のレベル変換回路４００では、複数のレベル変換部が１つの制御回路３０３によって制御されるので、複数のレベル変換部が同期して、同タイミングでレベル変換した信号を出力することが可能になる。

本発明にかかるレベル変換回路は、入力された論理信号（入力信号）が低電圧でも、安定、かつ高速に、論理信号の電圧レベルを変換できるという効果を有し、入力された論理信号の電圧レベルを変換するレベル変換回路等として有用である。

実施形態１に係るレベル変換回路の構成を示すブロック図である。 実施形態１に係るレベル変換回路に関するタイミングチャートである。 実施形態２に係るレベル変換回路の構成を示すブロック図である。 実施形態２に係るレベル変換回路に関するタイミングチャートである。 実施形態３に係るレベル変換回路の構成を示すブロック図である。 実施形態３に係るレベル変換回路に関するタイミングチャートである。 実施形態４に係るレベル変換回路の構成を示すブロック図である。 従来のレベル変換回路の構成の一例を示すブロック図である。

符号の説明

１００ レベル変換回路
１０１〜１０２ インバータ
１０３ 第１のラッチ用インバータ
１０４ 第２のラッチ用インバータ
１０５ 第１の導電用Ｎｃｈ型トランジスタ
１０６ 第２の導電用Ｎｃｈ型トランジスタ
１０７ 遅延回路
１０８ ＥＸＯＲ回路
２００ レベル変換回路
２０１ 第１の導電用Ｐｃｈ型トランジスタ
２０２ 第２の導電用Ｐｃｈ型トランジスタ
２０３ インバータ
３００ レベル変換回路
３０１〜３０２ スイッチ
３０３ 制御回路
４００ レベル変換回路
４０１〜４０２ レベル変換部

Claims (7)

1. 入力信号の電圧レベルを変換した出力信号を出力するレベル変換回路であって、
   第１の電源で動作する第１と第２のインバータ回路、前記第１のインバータ回路の入力端子への前記入力信号の入力のオンオフを切り替える第１の導電スイッチ、および前記第２のインバータ回路の入力端子への前記入力信号の反転信号の入力のオンオフを切り替える第２の導電スイッチを有して、前記第１と第２のインバータ回路のそれぞれの入力端子・出力端子のうちの何れかの端子を前記出力信号を出力する出力信号端子としたラッチ回路と、
   第２の電源で動作し、前記入力信号を反転して、前記反転信号を生成する第３のインバータ回路と、
   前記入力信号が遷移した際に、前記第１の導電スイッチおよび第２の導電スイッチをオン状態に制御する制御回路とを備え、
   前記第１と第２のインバータ回路は、互いの入力端子と出力端子とがたすき接続され、
   前記第１の導電スイッチは、ドレイン端子が前記第１のインバータ回路の入力端子に接続され、ソース端子に前記反転信号が入力された第１の導電トランジスタで構成され、
   前記第２の導電スイッチは、ドレイン端子が前記第２のインバータ回路の入力端子に接続され、ソース端子に前記入力信号が入力された第２の導電トランジスタで構成され、
   前記制御回路は、前記第１の導電トランジスタ、および前記第２の導電トランジスタのそれぞれのゲート端子の電位を制御して、オンオフを切り替えるように構成されていることを特徴とするレベル変換回路。
2. 請求項１のレベル変換回路であって、
   前記第１の電源は、前記出力信号の電圧振幅と同じ電圧レベルを供給する電源であり、
   前記第２の電源は、前記出力信号よりも電圧振幅が低い前記入力信号の電圧振幅と同じ電圧レベルを供給する電源であることを特徴とするレベル変換回路。
3. 入力信号の電圧レベルを変換した出力信号を出力するレベル変換回路であって、
   第１の電源で動作する第１と第２のインバータ回路、前記第１のインバータ回路の入力端子への前記入力信号の入力のオンオフを切り替える第１の導電スイッチ、および前記第２のインバータ回路の入力端子への前記入力信号の反転信号の入力のオンオフを切り替える第２の導電スイッチを有して、前記第１と第２のインバータ回路のそれぞれの入力端子・出力端子のうちの何れかの端子を前記出力信号を出力する出力信号端子としたラッチ回路と、
   第２の電源で動作し、前記入力信号を反転して、前記反転信号を生成する第３のインバータ回路と、
   前記入力信号が遷移した際に、前記第１の導電スイッチおよび第２の導電スイッチをオン状態に制御する制御回路とを備え、
   前記第１と第２のインバータ回路は、互いの入力端子と出力端子とがたすき接続され、
   前記第１の導電スイッチは、ドレイン端子が前記第１のインバータ回路の入力端子に接続され、ソース端子に前記反転信号が入力された第１のＮｃｈＭＯＳトランジスタとドレイン端子が前記第１のインバータ回路の入力端子に接続され、ソース端子に前記反転信号が入力された第１のＰｃｈＭＯＳトランジスタとで構成され、
   前記第２の導電スイッチは、ドレイン端子が前記第２のインバータ回路の入力端子に接続され、ソース端子に前記入力信号が入力された第２のＮｃｈＭＯＳトランジスタとドレイン端子が前記第２のインバータ回路の入力端子に接続され、ソース端子に前記入力信号が入力された第２のＰｃｈＭＯＳトランジスタとで構成され、
   前記制御回路は、前記第１と第２のＮｃｈＭＯＳトランジスタ、および前記第１と第２のＰｃｈＭＯＳトランジスタのそれぞれのゲート端子の電位を制御して、オンオフを切り替えるように構成されていることを特徴とするレベル変換回路。
4. 請求項３のレベル変換回路であって、
   前記第１の電源は、前記出力信号の電圧振幅と同じ電圧レベルを供給する電源であり、
   前記第２の電源は、前記出力信号よりも電圧振幅が低い前記入力信号の電圧振幅と同じ電圧レベルを供給する電源であることを特徴とするレベル変換回路。
5. 請求項１、および請求項３のうちの何れか１項のレベル変換回路であって、
   前記制御回路は、前記入力信号と前記入力信号を遅延させた信号との排他的論理和を出力する排他的論理和回路で構成され、前記排他的論理和回路が出力するパルス信号によって前記第１と第２の導電スイッチのオンオフを制御するように構成されていることを特徴とするレベル変換回路。
6. 請求項１、および請求項３のうちの何れか１項のレベル変換回路であって、
   前記制御回路は、前記入力信号が遷移した際に、任意のタイミングで前記第１と第２の導電スイッチのオンオフを制御するように構成されていることを特徴とするレベル変換回路。
7. 請求項１、および請求項３のうちの何れか１項のレベル変換回路であって、
   前記ラッチ回路は、１つの前記制御回路に対して複数が設けられ、
   前記制御回路は、それぞれのラッチ回路における前記第１と第２の導電スイッチのオンオフを制御するように構成されていることを特徴とするレベル変換回路。
   

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