CN107094012B - 一种电平转换电路及方法 - Google Patents
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Abstract
本发明公开了一种电平转换电路，包括：输入电路和转换电路；所述输入电路，用于对输入电平信号进行反相和延迟操作，获得第一电平信号、第二电平信号、第三电平信号和第四电平信号；所述第一电平信号的上升沿比所述第二电平信号的下降沿早第一预设时间，且所述第一电平信号的下降沿比所述第二电平信号的上升沿晚第二预设时间；所述第三电平信号为所述第一电平信号延时第三预设时间的信号，所述第四电平信号为所述第二电平信号延时第四预设时间的信号；所述第一预设时间大于所述第三预设时间，所述第二预设时间大于所述第四预设时间；所述转换电路，用于根据电平信号，输出第一电压信号和第二电压信号。本发明还同时公开了一种电平转换方法。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种电平转换电路及方法。
背景技术
电平转换电路被广泛应用于各种接口电路及输入输出单元中，用来实现对电平的逻辑转换，图1为集成电路设计中实现电平转换的电路结构示意图，常用来将地电平GND到正电源VDD的逻辑电平，转换为负电源VNEG到正电源VDD的逻辑电平，例如，可以将0～2.5V的电压转换成-2.5～2.5V的电压。参照图1所示，该电平转换电路包括16个金属-氧化物半导体场效应管(MOS-FET，Metal-Oxide Semiconductor Field Effect Transistor)，分别用M1～M16表示；其中，M1～M4是用来对电平进行转换的MOS管；M5～M8作为缓冲结构，能够提供较大的电流驱动能力；M9～M16分担正压VDD和负电源VNEG之间的较大电压，以避免MOS管过压。
上面简单介绍了集成电路设计中实现电平转换的电路结构，以下将详细介绍该电平转换电路的工作原理；当输入电平信号Sp为地电平GND时，由于M4的源极和栅极之间的电压大于PMOS管阈值电压Vthp，使M4导通；M4的导通进而抬高了M12的源极电压，使M12的源极和栅极之间的电压大于PMOS管阈值电压Vthp，从而导致M12导通；M4和M12的导通又抬高了M10的漏极电压，并且由于M10的栅极和M2的源极之间的电压为地电平GND与负电源VNEG之差，从而使M10的栅极和源极之间等效为电容，M2漏极和源极之间等效为导通电阻或者关断电容；这样M10的栅极和源极之间会分担一定电压，且这个电压高于NMOS阈值电压Vthn，并足以使M10导通。进一步地，M1、M2、M5和M6初始处于关断状态，M4、M12和M10导通形成的电流通路对M1和M6的栅极充电，使得M1和M6导通，M1的导通拉低了M5和M2的栅极电压，使M5和M2关断，从而使M2维持在关断状态。M6的导通拉低了M14的源极电压，使M14的栅极和源极之间的电压高于NMOS阈值电压Vthn，M14导通；而Sp的反相信号Sn使M8处于关断状态，此时输出信号Vp为负电源VNEG；同理，当输入电平信号Sp为正电源VDD时，输出电压信号Vp为正电源VDD；从上述分析的工作原理可知，该电平转换电路实现了将地电平GND到正电源VDD的逻辑电平，转换为负电源VNEG到正电源VDD的逻辑电平。
然而，在输入电平信号Sp的切换过程中，由于电平信号的同时切换，M1和M3、M2和M4、M5和M7、M6和M8均可能同时导通，使正电源VDD到负电源VNEG之间产生回路，从而导致漏电；这样，不仅会消耗较多的动态电流，还会造成输出电压信号的边沿有较多的毛刺，难以给后级电路提供质量较高的控制电平。
发明内容
为解决现有技术存在的问题，本发明实施例期望提供一种电平转换电路及方法，能够降低漏电的产生，从而减小动态电流，并减少输出电压的边沿毛刺。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种电平转换电路，所述电路包括：输入电路和与所述输入电路连接的转换电路；其中，
所述输入电路，用于对输入电平信号进行反相和延迟操作，获得第一电平信号、第二电平信号、第三电平信号和第四电平信号；其中，
所述第一电平信号的上升沿比所述第二电平信号的下降沿早第一预设时间，且所述第一电平信号的下降沿比所述第二电平信号的上升沿晚第二预设时间；所述第三电平信号为所述第一电平信号延时第三预设时间的信号，所述第四电平信号为所述第二电平信号延时第四预设时间的信号；所述第一预设时间大于所述第三预设时间，所述第二预设时间大于所述第四预设时间；
所述转换电路，用于根据电平信号，输出第一电压信号和第二电压信号，所述第一电压信号和第二电压信号互为反相信号。
上述方案中，所述输入电路包括：第一反相器、与所述第一反相器连接的RS触发器、与所述RS触发器的第一输出端连接的第一延时器和与所述RS触发器的第二输出端连接的第二延时器；其中，
所述第一反相器，用于对输入信号进行反相，获得所述输入信号的反相信号；
所述RS触发器，用于根据所述输入信号和所述输入信号的反相信号，获得第一电平信号和第二电平信号；
所述第一延时器，用于对所述第一电平信号进行延时，获得所述第三电平信号；
所述第二延时器，用于对所述第二电平信号进行延时，获得所述第四电平信号。
上述方案中，所述第一延时器为：偶数个第二反相器，或者用于延时的第一传输门。
上述方案中，所述第二延时器为：偶数个第三反相器，或者用于延时的第二传输门。
上述方案中，所述转换电路包括：控制子电路、与所述控制子电路连接的第一输出子电路和第二输出子电路；其中，
所述控制子电路，用于将所述第一电平信号转换为第一驱动信号，并将所述第二电平信号转换为第二驱动信号；
所述第一输出子电路，用于根据所述第四电平信号和所述第一驱动信号，输出所述第一电压信号；
所述第二输出子电路，用于根据所述第三电平信号和所述第二驱动信号，输出所述第二电压信号。
上述方案中，所述控制子电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；其中，
所述第一PMOS管的栅极与所述第一输出端连接，所述第一PMOS管的源极与第一预设电压源连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接；
所述第二PMOS管的栅极与接地端连接，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接；
所述第三PMOS管的栅极与所述第二输出端连接，所述第三PMOS管的源极与所述第一预设电压源连接，所述第三PMOS管的漏极与所述第四PMOS管的源极连接；
所述第四PMOS管的栅极与所述接地端连接，所述第四PMOS管的漏极与所述第三NMOS管的漏极连接；
所述第一NMOS管的栅极与所述接地端连接，所述第一NMOS管的源极与所述第二NMOS管的漏极连接；
所述第二NMOS管的栅极与所述第三NMOS管的源极连接，所述第二NMOS管的源极与第二预设电压源连接；
所述第三NMOS管的栅极与所述接地端连接，所述第三NMOS管的源极与所述第四NMOS管的漏极连接；
所述第四NMOS管的栅极与所述第一NMOS管的源极连接，所述第四NMOS管的源极与所述第二预设电压源连接。
上述方案中，所述第一输出子电路包括：第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管；其中，
所述第五PMOS管的栅极与所述第二延时器的输出端连接，所述第五PMOS管的源极与所述第一预设电压源，所述第五PMOS管的漏极与所述第六PMOS管的源极连接；
所述第六PMOS管的栅极与所述接地端连接，所述第六PMOS管的漏极与所述第五NMOS管的漏极连接；
所述第五NMOS管的栅极与所述接地端连接，所述第五NMOS管的源极与所述第六NMOS管的漏极连接；
所述第六NMOS管的栅极与所述第二NMOS管的漏极连接，所述第六NMOS管的源极与所述第二预设电压源连接。
上述方案中，所述第二输出子电路包括：第七PMOS管、第八PMOS管、第七NMOS管、第八NMOS管；其中，
所述第七PMOS管的栅极与所述第一延时器的输出端连接，所述第七PMOS管的源极与所述第一预设电压源，所述第七PMOS管的漏极与所述第八PMOS管的源极连接；
所述第八PMOS管的栅极与所述接地端连接，所述第八PMOS管的漏极与所述第七NMOS管的漏极连接；
所述第七NMOS管的栅极与所述接地端连接，所述第七NMOS管的源极与所述第八NMOS管的漏极连接；
所述第八NMOS管的栅极与所述第四NMOS管的漏极连接，所述第八NMOS管的源极与所述第二预设电压源连接。
上述方案中，所述控制子电路还包括：第一电阻和第二电阻；其中，
所述第一电阻串接于第一NMOS管的源极和第二NMOS管的漏极之间；
所述第二电阻串接于第三NMOS管的源极和第四NMOS管的漏极之间。
本发明实施例还提供了一种电平转换方法，所述方法包括：
输入电路对输入电平信号进行反相和延迟操作，获得第一电平信号、第二电平信号、第三电平信号和第四电平信号；其中，
所述第一电平信号的上升沿比所述第二电平信号的下降沿早第一预设时间，且所述第一电平信号的下降沿比所述第二电平信号的上升沿晚第二预设时间；所述第三电平信号为所述第一电平信号延时第三预设时间的信号，所述第四电平信号为所述第二电平信号延时第四预设时间的信号；所述第一预设时间大于所述第三预设时间，所述第二预设时间大于所述第四预设时间；
转换电路根据电平信号，输出第一电压信号和第二电压信号，所述第一电压信号和第二电压信号互为反相信号。
上述方案中，所述输入电路包括：第一反相器、与所述第一反相器连接的RS触发器、与所述RS触发器的第一输出端连接的第一延时器和与所述RS触发器的第二输出端连接的第二延时器；
所述输入电路对输入电平信号进行反相和延迟操作包括：
所述第一反相器对输入信号进行反相，获得所述输入信号的反相信号；
所述RS触发器根据所述输入信号和所述输入信号的反相信号，获得第一电平信号和第二电平信号；
所述第一延时器对所述第一电平信号进行延时，获得所述第三电平信号；
所述第二延时器对所述第二电平信号进行延时，获得所述第四电平信号。
本发明实施例提供的电平转换电路及方法，该电平转换电路包括输入电路和与所述输入电路连接的转换电路；其中，所述输入电路，用于对输入电平信号进行反相和延迟操作，获得第一电平信号、第二电平信号、第三电平信号和第四电平信号；其中，所述第一电平信号的上升沿比所述第二电平信号的下降沿早第一预设时间，且所述第一电平信号的下降沿比所述第二电平信号的上升沿晚第二预设时间；所述第三电平信号为所述第一电平信号延时第三预设时间的信号，所述第四电平信号为所述第二电平信号延时第四预设时间的信号；所述第一预设时间大于所述第三预设时间，所述第二预设时间大于所述第四预设时间；所述转换电路，用于根据电平信号，输出第一电压信号和第二电压信号，所述第一电压信号和第二电压信号互为反相信号。可见，本发明实施例通过调整电平信号的时序，避免由于PMOS管和NMOS管的同时导通，使正电源VDD和负电源VNEG之间产生回路而导致漏电的情况，从而能够显著地减小动态电流，并减少输出电压信号的边沿毛刺。
附图说明
图1为集成电路设计中实现电平转换的电路结构示意图；
图2为本发明电平转换电路实施例一的结构示意框图；
图3为本发明电平转换电路实施例二的组成结构示意图；
图4为本发明电平转换方法实施例一的实现流程示意图；
图5为图4所示实现流程中输入电路对输入电平信号进行反相和延迟操作的细化流程示意图；
图6为输入电路的电平信号示意图。
具体实施方式
本发明实施例提供的电平转换电路，主要应用于集成电路设计中，通过调整电平信号的时序，避免由于PMOS管和NMOS管的同时导通，使正电源VDD和负电源VNEG之间产生回路而导致漏电的情况，从而能够显著地减小动态电流，并减少输出电压信号的边沿毛刺。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图2为本发明电平转换电路实施例一的结构示意框图，参照图2所示，本实施例的电平转换电路包括：输入电路11和与所述输入电路11连接的转换电路12；其中，
所述输入电路11，用于对输入电平信号进行反相和延迟操作，获得第一电平信号、第二电平信号、第三电平信号和第四电平信号；其中，
所述第一电平信号的上升沿比所述第二电平信号的下降沿早第一预设时间，且所述第一电平信号的下降沿比所述第二电平信号的上升沿晚第二预设时间；所述第三电平信号为所述第一电平信号延时第三预设时间的信号，所述第四电平信号为所述第二电平信号延时第四预设时间的信号；所述第一预设时间大于所述第三预设时间，所述第二预设时间大于所述第四预设时间；
所述转换电路12，用于根据电平信号，输出第一电压信号和第二电压信号，所述第一电压信号和第二电压信号互为反相信号。
其中，所述输入电路11包括第一反相器111、与所述第一反相器连接的RS触发器112、与所述RS触发器112的第一输出端连接的第一延时器113和与所述RS触发器112的第二输出端连接的第二延时器114；其中，
所述第一反相器111，用于对输入信号进行反相，获得所述输入信号的反相信号；
所述RS触发器112，用于根据所述输入信号和所述输入信号的反相信号，获得第一电平信号和第二电平信号；
这里，可以通过调整所述RS触发器112的阻值，使所述第一预设时间大于所述第三预设时间，并且使所述第二预设时间大于所述第四预设时间。
进一步地，由于所述RS触发器112的第一输入端与所述第一反相器111的输出端连接，第二输入端与所述第一反相器111的输入端连接，从而使所述RS触发器112的两个输入信号为有延时的反相信号，经过所述RS触发器112进行锁存后，可以获得所述第一电平信号和第二电平信号。
所述第一延时器113，用于对所述第一电平信号进行延时，获得所述第三电平信号；
这里，所述第一延时器113可以为偶数个第二反相器，也可以为用于延时的第一传输门，以下实施例中，所述第一延时器113将以偶数个第二反相器为例进行详细说明，并且为了简化电路结构，所述第二反相器的数量为两个。
所述第二延时器114，用于对所述第二电平信号进行延时，获得所述第四电平信号。
这里，所述第二延时器114可以为偶数个第三反相器，也可以为用于延时的第二传输门，以下实施例中，所述第二延时器114将以偶数个第三反相器为例进行详细说明，并且为了简化电路结构，所述第三反相器的数量为两个。
所述转换电路12包括：控制子电路121、与所述控制子电路121连接的第一输出子电路122和第二输出子电路123；其中，
所述控制子电路121，用于将所述第一电平信号转换为第一驱动信号，并将所述第二电平信号转换为第二驱动信号；
所述第一输出子电路122，用于根据所述第四电平信号和所述第一驱动信号，输出所述第一电压信号；
所述第二输出子电路123，用于根据所述第三电平信号和所述第二驱动信号，输出所述第二电压信号。
本发明实施例通过输入电路来调整电平信号的时序，使电平信号不在同一时刻进行切换，避免了由于PMOS管和NMOS管的同时导通而在正电源和负电源之间产生回路，从而减少了漏电的情况，显著地减小了动态电流。
图3为本发明电平转换电路实施例二的组成结构示意图，参照图3所示，本实施例的电平转换电路包括：第一反相器SI1、RS触发器RS1、第一延时器T1、第二延时器T2、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、以及第一电阻和第二电阻；
其中，第一反相器SI1、RS触发器RS1、第一延时器T1和第二延时器T2构成输入电路；第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3和第四NMOS管NM4构成控制子电路，第五PMOS管PM5、第六PMOS管PM6、第五NMOS管NM5和第六NMOS管NM6构成第一输出子电路，第七PMOS管PM7、第八PMOS管PM8、第七NMOS管NM7和第八NMOS管NM8构成第二输出子电路。
本实施例的电平转换电路的连接关系为：
在输入电路中，两个第二反相器串接组成第一延时器T1，两个第三反相器串接组成第二延时器T2；所述RS触发器RS1的第一输入端与所述第一反相器SI1的输出端连接，第二输入端与所述第一反相器SI1的输入端连接，第一输出端与所述第一延时器T1的输入端连接，第二输出端与所述第二延时器T2的输入端连接。
在控制子电路中，所述第一PMOS管PM1的栅极与所述第一输出端连接，源极与正电源VDD连接，漏极与所述第二PMOS管PM2的源极连接；所述第二PMOS管PM2的栅极与接地端GND连接，漏极与所述第一NMOS管NM1的漏极连接；所述第三PMOS管PM3的栅极与所述第二输出端连接，源极与正电源VDD连接，漏极与所述第四PMOS管PM4的源极连接；所述第四PMOS管PM4的栅极与接地端GND连接，漏极与所述第三NMOS管NM3的漏极连接；所述第一NMOS管NM1的栅极与接地端GND连接，源极与所述第二NMOS管NM2的漏极连接；所述第二NMOS管NM2的栅极与所述第三NMOS管NM3的源极连接，源极与负电源VNEG连接；所述第三NMOS管NM3的栅极与接地端GND连接，源极与所述第四NMOS管NM4的漏极连接；所述第四NMOS管NM4的栅极与所述第一NMOS管NM1的源极连接，源极与负电源VNEG连接。
在第一输出子电路中，所述第五PMOS管PM5的栅极与所述第二延时器T2的输出端连接，源极与正电源VDD连接，漏极与所述第六PMOS管PM6的源极连接；所述第六PMOS管PM6的栅极与接地端GND连接，漏极与所述第五NMOS管NM5的漏极连接；所述第五NMOS管NM5的栅极与接地端GND连接，源极与所述第六NMOS管NM6的漏极连接；所述第六NMOS管NM6的栅极与所述第二NMOS管NM2的漏极连接，源极与负电源VNEG连接。
在第二输出子电路中，所述第七PMOS管PM7的栅极与所述第一延时器T1的输出端连接，源极与正电源VDD连接，漏极与所述第八PMOS管PM8的源极连接；所述第八PMOS管PM8的栅极与接地端GND连接，漏极与所述第七NMOS管NM7的漏极连接；所述第七NMOS管NM7的栅极与接地端GND连接，源极与所述第八NMOS管NM8的漏极连接；所述第八NMOS管NM8的栅极与所述第四NMOS管NM4的漏极连接，源极与负电源VNEG连接。
为了进一步地减小第一PMOS管PM1对应支路的动态电流，并且为了在第一电平信号为地电平GND时抬高第四NMOS管NM4的栅极电压，保证第二NMOS管NM2通过反馈回路能够回到关断状态，所述控制子电路还包括第一电阻R1；为了进一步地减小第二PMOS管PM2对应支路的动态电流，并且为了在第二电平信号为地电平GND时抬高第二NMOS管NM2的栅极电压，保证第四NMOS管NM4通过反馈回路能够回到关断状态，所述控制子电路还包括第二电阻R2；所述第一电阻R1串接于第一NMOS管NM1的源极和第二NMOS管NM2的漏极之间；所述第二电阻R2串接于第三NMOS管NM3的源极和第四NMOS管NM4的漏极之间。
图4为本发明电平转换方法实施例一的实现流程示意图，参照图4所示，本实施例的电平转换方法包括：
步骤201，输入电路对输入电平信号进行反相和延迟操作，获得第一电平信号、第二电平信号、第三电平信号和第四电平信号；其中，
所述第一电平信号的上升沿比所述第二电平信号的下降沿早第一预设时间，且所述第一电平信号的下降沿比所述第二电平信号的上升沿晚第二预设时间；所述第三电平信号为所述第一电平信号延时第三预设时间的信号，所述第四电平信号为所述第二电平信号延时第四预设时间的信号；所述第一预设时间大于所述第三预设时间，所述第二预设时间大于所述第四预设时间；
所述输入电路包括：第一反相器、与所述第一反相器连接的RS触发器、与所述RS触发器的第一输出端连接的第一延时器和与所述RS触发器的第二输出端连接的第二延时器；
图5为图4所示实现流程中输入电路对输入电平信号进行反相和延迟操作的细化流程示意图，参照图5所示，步骤201具体包括以下步骤：
步骤2011，所述第一反相器对输入信号进行反相，获得所述输入信号的反相信号；
步骤2012，所述RS触发器根据所述输入信号和所述输入信号的反相信号，获得第一电平信号和第二电平信号；
步骤2013，所述第一延时器对所述第一电平信号进行延时，获得所述第三电平信号；
步骤2014，所述第二延时器对所述第二电平信号进行延时，获得所述第四电平信号。
步骤202，转换电路根据电平信号，输出第一电压信号和第二电压信号，所述第一电压信号和第二电压信号互为反相信号。
可以理解的是，通过输入电路调整电平信号的时序，就能显著地减小动态电流，是因为：在输入电平信号的切换过程中，通过调整电平信号的时序，使第一电平信号、第二电平信号、第三电平信号和第四电平信号不在同一时刻进行切换；这样避免了由于电平信号的同时切换，而在正电源和负电源之间产生回路的情形，从而可以显著地减小动态电流。
上述详细介绍了本发明电平转换电路的组成结构以及本发明电平转换方法的实现流程，在本发明电平转换方法实施例二中，基于电路实施例二中的电平转换电路，将详细介绍该电平转换电路的工作原理。
图6为输入电路的电平信号示意图，参照图6所示，虚线31和虚线33之间的距离标识第一预设时间，虚线31和虚线32之间的距离标识第三预设时间，虚线33和虚线34之间的距离标识第四预设时间；由于RS触发器RS1的输入端为有一定延时的反相信号，因此第一预设时间和第二预设时间相等，并且第一预设时间大于第三预设时间，第二预设时间大于第四预设时间；这样，既可以使电平信号不在同一时刻进行切换，也可以保证该电平转换电路的正常工作。
进一步地，将结合图3和图6，介绍输入电路的工作原理。首先，输入电平信号S经过第一反相器SI1后，输出信号S1，该信号S1与输入电平信号S反相并且具有一定的延时；当输入电平信号S从低电平切换到高电平时，由于信号S1仍然保持在高电平，此时RS触发器RS1的两个输入端同时有效，因此第一电平信号Sp和第二电平信号Sn同时输出为高电平，直到信号S1变成低电平，第二电平信号Sn才会变成低电平；同理，当所述输入电平信号S从高电平切换到低电平时，由于信号S1仍然保持在低电平，此时RS触发器RS1的两个输入端同时为低电平，因此第一电平信号Sp和第二电平信号Sn同时输出为高电平，直到信号S1变成高电平，第一电平信号Sp才会变成低电平。然后，第一电平信号Sp经过第一延时器T1，获得第三电平信号Spd，第二电平信号Sn经过第二延时器T2，获得第四电平信号Snd，可以通过增加RS触发器RS1的阻值，使第一预设时间大于第三预设时间，第二预设时间大于第四预设时间。
进一步地，将结合图3和图6，介绍转换电路的工作原理。首先，当第一电平信号Sp为低电平时，第二电平信号Sn为高电平，第一PMOS管PM1导通，第三PMOS管PM3截止；第一PMOS管PM1对应支路的电流从正电源VDD流向负电源VNEG；由于第二NMOS管NM2中阻值和第一电阻的存在，第一NMOS管NM1的源极电压会大于负电源VNEG，该源极电压反馈到第四NMOS管NM4的栅极，使第四NMOS管NM4导通；该第四NMOS管NM4导通后，会在第八NMOS管NM8生成第二驱动信号，供第二输出子电路根据第三电平信号Spd和该第二驱动信号，输出第二电压信号Vn；而第四NMOS管NM4的导通会拉低第三NMOS管NM3的源极电压，该源极电压反馈到第二NMOS管NM2的栅极，使第二NMOS管NM2截止；该第二NMOS管NM2截止后，会在第六NMOS管NM6的栅极生成第一驱动信号，供第一输出子电路根据第四电平信号Snd和该第一驱动信号，输出第一电压信号Vp；
此时，在该第一电平状态、第二电平状态、第三电平状态和第四电平状态下，第五NMOS管NM5和第六NMOS管NM6导通，而第五PMOS管PM5和第六PMOS管PM6截止，第一电压信号Vp为负电源VNEG；第七NMOS管NM7和第八NMOS管NM8截止，而第七PMOS管PM7和第八PMOS管PM8导通，第二电压信号Vn为正电源VDD。
然后，当第一电平信号Sp为高电平时，第二电平信号Sn为低电平，第一PMOS管PM1截止，第三PMOS管PM3导通；第三PMOS管PM3对应支路的电流从正电源VDD流向负电源VNEG；由于第四NMOS管NM4中阻值和第二电阻的存在，第三NMOS管NM3的源极电压会大于负电源VNEG，该源极电压反馈到第二NMOS管NM2的栅极，使第二NMOS管NM2导通；该第二NMOS管NM2导通后，会在第六NMOS管的栅极生成第一驱动信号，供第一输出子电路根据第四电平信号Snd和该第一驱动信号，输出第一电压信号Vp；而第二NMOS管NM2的导通会拉低第一NMOS管NM1的源极电压，该源极电压反馈到第四NMOS管NM4的栅极，使第四NMOS管NM4截止；该第四NMOS管NM4截止后，会在第八NMOS管NM8的栅极生成第二驱动信号，供第二输出子电路根据第三电平信号Spd和该第二驱动信号，输出第二电压信号Vn。
此时，在该第一电平状态、第二电平状态、第三电平状态和第四电平状态下，第五NMOS管NM5和第六NMOS管NM6截止，而第五PMOS管PM5和第六PMOS管PM6导通，第一电压信号Vp为负电源VDD；第七NMOS管NM7和第八NMOS管NM8导通，而第七PMOS管PM7和第八PMOS管PM8截止，第二电压信号Vn为负电源VNEG。
应当说明的是，调整第一电平信号Sp和第二电平信号Sn的时序，使第一电平信号Sp和第二电平信号Sn不在同时进行切换，可以避免由于第一PMOS管PM1和第二NMOS管NM2、以及第三PMOS管PM3和第四NMOS管NM4的同时导通而在正电源VDD和负电源VNEG之间产生回路；调整第一电平信号Sp和第四电平信号Snd的时序，使第一电平信号Sp和第四电平信号Snd不在同时进行切换，可以避免由于第五PMOS管PM5和第六NMOS管NM6同时导通而在正电源VDD和负电源VNEG之间产生回路；调整第二电平信号Sn和第三电平信号Spd的时序，使第二电平信号Sn和第三电平信号Spd不在同时进行切换，可以避免由于第七PMOS管PM7和第八NMOS管NM8同时导通而在正电源VDD和负电源VNEG之间产生回路，从而显著减小动态电流。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和范围之内所作的任何修改、等同替换和改进等，均包含在本发明的保护范围之内。
Claims (10)
1.一种电平转换电路，其特征在于，所述电平转换电路包括：输入电路和与所述输入电路连接的转换电路；其中，
所述输入电路，用于对输入电平信号进行反相和延迟操作，获得第一电平信号、第二电平信号、第三电平信号和第四电平信号；其中，
所述第一电平信号的上升沿比所述第二电平信号的下降沿早第一预设时间，且所述第一电平信号的下降沿比所述第二电平信号的上升沿晚第二预设时间；所述第三电平信号为所述第一电平信号延时第三预设时间的信号，所述第四电平信号为所述第二电平信号延时第四预设时间的信号；所述第一预设时间大于所述第三预设时间，所述第二预设时间大于所述第四预设时间；
所述转换电路，用于根据电平信号，输出第一电压信号和第二电压信号，所述第一电压信号和第二电压信号互为反相信号；其中，
所述转换电路包括：控制子电路、与所述控制子电路连接的第一输出子电路和第二输出子电路；其中，
所述控制子电路，用于将所述第一电平信号转换为第一驱动信号，并将所述第二电平信号转换为第二驱动信号；
所述第一输出子电路，用于根据所述第四电平信号和所述第一驱动信号，输出所述第一电压信号；
所述第二输出子电路，用于根据所述第三电平信号和所述第二驱动信号，输出所述第二电压信号。
2.根据权利要求1所述的电平转换电路，其特征在于，所述输入电路包括：第一反相器、与所述第一反相器连接的RS触发器、与所述RS触发器的第一输出端连接的第一延时器和与所述RS触发器的第二输出端连接的第二延时器；其中，
所述第一反相器，用于对输入信号进行反相，获得所述输入信号的反相信号；
所述RS触发器，用于根据所述输入信号和所述输入信号的反相信号，获得第一电平信号和第二电平信号；
所述第一延时器，用于对所述第一电平信号进行延时，获得所述第三电平信号；
所述第二延时器，用于对所述第二电平信号进行延时，获得所述第四电平信号。
3.根据权利要求2所述的电平转换电路，其特征在于，所述第一延时器为：偶数个第二反相器，或者用于延时的第一传输门。
4.根据权利要求2所述的电平转换电路，其特征在于，所述第二延时器为：偶数个第三反相器，或者用于延时的第二传输门。
5.根据权利要求根据权利要求2所述的电平转换电路，其特征在于，所述控制子电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；其中，
所述第一PMOS管的栅极与所述第一输出端连接，所述第一PMOS管的源极与第一预设电压源连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接；
所述第二PMOS管的栅极与接地端连接，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接；
所述第三PMOS管的栅极与所述第二输出端连接，所述第三PMOS管的源极与所述第一预设电压源连接，所述第三PMOS管的漏极与所述第四PMOS管的源极连接；
所述第四PMOS管的栅极与所述接地端连接，所述第四PMOS管的漏极与所述第三NMOS管的漏极连接；
所述第一NMOS管的栅极与所述接地端连接，所述第一NMOS管的源极与所述第二NMOS管的漏极连接；
所述第二NMOS管的栅极与所述第三NMOS管的源极连接，所述第二NMOS管的源极与第二预设电压源连接；
所述第三NMOS管的栅极与所述接地端连接，所述第三NMOS管的源极与所述第四NMOS管的漏极连接；
所述第四NMOS管的栅极与所述第一NMOS管的源极连接，所述第四NMOS管的源极与所述第二预设电压源连接。
6.根据权利要求5所述的电平转换电路，其特征在于，所述第一输出子电路包括：第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管；其中，
所述第五PMOS管的栅极与所述第二延时器的输出端连接，所述第五PMOS管的源极与所述第一预设电压源，所述第五PMOS管的漏极与所述第六PMOS管的源极连接；
所述第六PMOS管的栅极与所述接地端连接，所述第六PMOS管的漏极与所述第五NMOS管的漏极连接；
所述第五NMOS管的栅极与所述接地端连接，所述第五NMOS管的源极与所述第六NMOS管的漏极连接；
所述第六NMOS管的栅极与所述第二NMOS管的漏极连接，所述第六NMOS管的源极与所述第二预设电压源连接。
7.根据权利要求5所述的电平转换电路，其特征在于，所述第二输出子电路包括：第七PMOS管、第八PMOS管、第七NMOS管、第八NMOS管；其中，
所述第七PMOS管的栅极与所述第一延时器的输出端连接，所述第七PMOS管的源极与所述第一预设电压源，所述第七PMOS管的漏极与所述第八PMOS管的源极连接；
所述第八PMOS管的栅极与所述接地端连接，所述第八PMOS管的漏极与所述第七NMOS管的漏极连接；
所述第七NMOS管的栅极与所述接地端连接，所述第七NMOS管的源极与所述第八NMOS管的漏极连接；
所述第八NMOS管的栅极与所述第四NMOS管的漏极连接，所述第八NMOS管的源极与所述第二预设电压源连接。
8.根据权利要求5所述的电平转换电路，其特征在于，所述控制子电路还包括：第一电阻和第二电阻；其中，
所述第一电阻串接于第一NMOS管的源极和第二NMOS管的漏极之间；
所述第二电阻串接于第三NMOS管的源极和第四NMOS管的漏极之间。
9.一种电平转换方法，其特征在于，所述方法包括：
输入电路对输入电平信号进行反相和延迟操作，获得第一电平信号、第二电平信号、第三电平信号和第四电平信号；其中，
所述第一电平信号的上升沿比所述第二电平信号的下降沿早第一预设时间，且所述第一电平信号的下降沿比所述第二电平信号的上升沿晚第二预设时间；所述第三电平信号为所述第一电平信号延时第三预设时间的信号，所述第四电平信号为所述第二电平信号延时第四预设时间的信号；所述第一预设时间大于所述第三预设时间，所述第二预设时间大于所述第四预设时间；
转换电路根据电平信号，输出第一电压信号和第二电压信号，所述第一电压信号和第二电压信号互为反相信号；其中，
所述转换电路包括：控制子电路、与所述控制子电路连接的第一输出子电路和第二输出子电路；其中，
所述控制子电路将所述第一电平信号转换为第一驱动信号，并将所述第二电平信号转换为第二驱动信号；
所述第一输出子电路根据所述第四电平信号和所述第一驱动信号，输出所述第一电压信号；
所述第二输出子电路根据所述第三电平信号和所述第二驱动信号，输出所述第二电压信号。
10.根据权利要求9所述的电平转换方法，其特征在于，所述输入电路包括：第一反相器、与所述第一反相器连接的RS触发器、与所述RS触发器的第一输出端连接的第一延时器和与所述RS触发器的第二输出端连接的第二延时器；
所述输入电路对输入电平信号进行反相和延迟操作包括：
所述第一反相器对输入信号进行反相，获得所述输入信号的反相信号；
所述RS触发器根据所述输入信号和所述输入信号的反相信号，获得第一电平信号和第二电平信号；
所述第一延时器对所述第一电平信号进行延时，获得所述第三电平信号；
所述第二延时器对所述第二电平信号进行延时，获得所述第四电平信号。
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