CN203537367U - 用于进行电平移位的装置和具有该装置的系统 - Google Patents

Abstract

本文说明的是一种用于进行电平移位的装置和具有该装置的系统，高压电平移位器可以用于NMOS和PMOS桥，展现了比传统电平移位器更高的对超频的电压容限，在其输入驱动器中具有减小的消弧电流，并且在其输出驱动器中没有争用。HVLS包括输入驱动器，该输入驱动器包括第一信号调节单元，所述输入驱动器运行在第一电源电平上，用于调节输入信号，作为所述第一信号调节单元中的第一信号；及电路，接收所述第一信号，并至少部分基于所述第一信号提供第二信号，将所述第二信号从所述第一电源电平电平移位到第二电源电平，其中第二电源电平高于第一电源电平。

Description

用于进行电平移位的装置和具有该装置的系统

技术领域

本实用新型的实施例总体上涉及电平移位器领域。更具体地，本实用新型的实施例涉及一种用于对输入信号进行高压电平移位的装置、一种用于应用所述装置的系统，和一种用于高压电平移位的方法。 

背景技术

电平移位器电路可以使得不同电路部件能够在不同电源电压下运行。在不同逻辑电压范围中运行用于通过为特定电路部件提供特定电压范围，来增大设备可靠性、减小功耗，并降低过量的热量产生。通过将特定部件限制在特定的运行电压，可以更容易地控制功耗和热量产生，并可以增大设备可靠性。利用不同逻辑电压也存在相当大的问题，因为用于一个数字逻辑部件的数字高或低对于另一个数字逻辑部件可以具有不同的电压值。因此，会难以甚至无法使具有不同电压的部件一起运行。电平移位器电路可以充当在不同逻辑设备部件之间的接口（或者电压变换器或转换器），用于将一个部件的电压电平移位到第二个部件的适当电平，以确保两个部件的电压电平之间的足够的一致性。 

传统的高压电平移位器遭受到由在它们将数字逻辑信号从一个电源电平转变为另一个电源电平时的消弧电流（crowbar current）所造成的高功耗。传统的高电压电平移位器也不能从一个电源电平电平移位到一个或多个电源电平，以使得多个电源彼此去耦。 

实用新型内容

 以下内容介绍本实用新型的实施例的简要概述，以便提供对实施例的一些方面的基本理解。该概述不是对实施例的广泛综述。其并非旨在标识实施例的关键或主要元素，也非旨在描写实施例的范围。其唯一目的是以简要的形式介绍本发明的实施例的一些概念，作为对下面介绍的更详细的描述的前序。在一个实施例中，一种用于进行电平移位的装置的特征是，该装置包括：输入驱动器，包括第一信号调节单元，所述输入驱动器运行在第一电源电平上，并用于存储输入信号，所述输入信号作为所述第一信号调节单元中的第一信号；以及用于接收所述第一信号并至少部分基于所述第一信号提供第二信号的电路，所述第二信号被从所述第一电源电平电平移位到第二电源电平。 

在一个实施例中，该装置进一步包括：输出驱动器，包括第二信号调节单元，所述输出驱动器用于接收所述第二信号，并用于将所述第二信号调节为第三信号，所述输出驱动器运行在所述第二电源电平上，并用于驱动出所述第三信号。在一个实施例中，所述第一信号调节单元包括置位-复位（SR）触发器。在一个实施例中，所述第二信号调节单元包括置位-复位（SR）触发器。 

在一个实施例中，所述电路包括：共源共栅级；以及交叉耦合级，耦合到所述共源共栅级。在一个实施例中，所述交叉耦合级包括：第一P晶体管和第二P晶体管，具有耦合到具有所述第二电源电平的节点的相应源极端子。在一个实施例中，所述交叉耦合级包括：第三P晶体管和第四P晶体管，分别并联耦合到所述第一P晶体管和所述第二P晶体管，其中，所述第三P晶体管和所述第四P晶体管具有耦合到具有所述第二电源电平的节点的相应栅极端子。 

在一个实施例中，所述第一P晶体管和所述第二P晶体管的所述漏极端子用于提供所述第二信号。在一个实施例中，所述第一P晶体管的栅极端子耦合到所述第二P晶体管的所述漏极端子。在一个实施例中，所述第二P晶体管的栅极端子耦合到所述第一P晶体管的所述漏极端子。在一个实施例中，所述共源共栅级包括：第五P晶体管，与所述第一P晶体管串联耦合；第一N晶体管，与所述第五P晶体管串联耦合；以及第二N晶体管，与所述第一N晶体管串联耦合。在一个实施例中，所述第五P晶体管的栅极端子耦合到具有第三电源电平的节点。在一个实施例中，所述第一N晶体管的栅极端子耦合到具有第四电源电平的节点。在一个实施例中，所述第二N晶体管的栅极端子耦合到具有所述第一电源电平的节点。在一个实施例中，所述第二N晶体管的源极端子用于接收所述第一信号。 

在一个实施例中，该装置进一步包括第一电容器，所述第一电容器耦合在所述第二N晶体管的源极端子与所述第一P晶体管的端子之间。在一个实施例中，具有所述第一电源电平和第三和第四电源电平的节点是分离的节点。在一个实施例中，所述共源共栅级包括：第六P晶体管，与所述第二P晶体管串联耦合；第三N晶体管，与所述第六P晶体管串联耦合；以及第四N晶体管，与所述第三N晶体管串联耦合。 

在一个实施例中，所述第六P晶体管的栅极端子耦合到具有第三电源电平的节点。在一个实施例中，所述第三N晶体管的栅极端子耦合到具有第四电源电平的节点。在一个实施例中，所述第四N晶体管的栅极端子耦合到具有所述第一电源电平的节点。在一个实施例中，所述第四N晶体管的源极端子用于接收所述第一信号。在一个实施例中，该装置进一步包括耦合在所述第四N晶体管的源极端子与所述第二P晶体管的漏极端子之间的第二电容器。在一个实施例中，所述输入驱动器可操作以产生所述第一输入信号，作为所述电路的差分输入信号，并且其中，所述输出级可操作以提供所述输出信号，作为差分输出信号。 

在一个实施例中，一种对输入信号进行电平移位的装置的特征在于，该装置包括：用于接收具有第一电源电平的所述输入信号的模块；用于将所述输入信号调节为第一信号的模块；用于驱动所述第一信号，作为到电路的第一差分信号的模块，所述电路用于对所述第一差分信号进行电平移位；以及用于由所述电路将具有所述第一电源电平的所述第一差分信号电平移位到具有第二电源电平的第二信号的模块。在一个实施例中，该装置的进一步特征是所述装置包括：用于接收所述第二信号，作为第二差分信号的模块；用于将所述第二差分信号调节为第三信号的模块；以及用于驱动所述第三信号，作为具有所述第二电源电平的第三差分信号的模块。 

在一个实施例中，一种具有用于进行电平移位的装置的系统，其特征是该系统包括：无线连接；以及处理器，可通信地耦合到所述无线连接，所述处理器包括电平移位器，所述电平移位器根据本文所讨论的装置。在一个实施例中，所述处理器位于电源单元的DC-DC转换器中，并且其中，所述系统进一步包括显示单元。在一个实施例中，所述处理器包括高压驱动器。 

下面的描述和附图详细介绍了本发明的实施例的一些说明性方面。然而，这些方面是指示本发明的实施例的原则被应用的各种方式中的仅仅一些。本发明的实施例旨在以落入所述权利要求的广泛范围内的替代、修改和变型的形式包含所有的等同形式。根据在结合附图的情况下考虑的本发明的实施例的详细描述，本发明的其他优点和新颖特征将变得清楚。 

附图说明

依据以下给出的详细说明和本实用新型的多个实施例的附图将会更充分地理解本实用新型的实施例，但不应将其理解为将本实用新型局限制于特定的实施例，而仅是用于解释和理解。 

图1是根据本实用新型的一个实施例的高压电平移位器的方框图架构。 

图2A是根据本实用新型的一个实施例的高压电平移位器的输入驱动器的示意图。 

图2B是根据本实用新型的一个实施例的高压电平移位器的电平移位级的示意图。 

图2C是根据本实用新型的一个实施例的高压电平移位器的输出级的示意图。 

图3是示出根据本实用新型的一个实施例的高压电平移位器的多个运行模式的表。 

图4是根据本实用新型的一个实施例的用于借助高压电平移位器将数字信号从一个电源电平移位到两个或更多个电源的方法流程图。 

图5是根据本实用新型的一个实施例的包括处理器和具有高压电平移位器的DC-DC转换器的智能设备的系统级图。 

具体实施方式

本实用新型的实施例涉及一种用于对输入信号进行高压电平移位的装置、一种用于应用所述装置的系统、和一种用于高压电平移位的方法。本文论述的实施例的技术效果有多个，包括可以用于NMOS和PMOS桥的鲁棒电平移位器设计。本文所述的高压电平移位器（HVLS）展现了比传统电平移位器更高的对超频的电压容限，在其输入驱动器中具有减小的消弧电 流，并且在其输出驱动器中没有争用。本文所述的HVLS还具有与HVLS的其它多个电源去耦的数字输入电源。 

在以下说明中，论述了多个细节以提供对本实用新型的实施例的更为透彻的解释。然而显然，对于本领域技术人员来说，可以在无需这些特定细节的情况下实现本实用新型的实施例。在其它实例中，以方框图形式而不是详细地显示了公知的结构和设备，以避免使得本实用新型的实施例模糊不清。 

注意，在实施例的相应附图中，以线来代表信号。一些线可以较粗，用以指示更多的组成信号通道，和/或可以在一个或多个端具有箭头，用以指示主要的信息流向。这种指示并非旨在是限制性的。相反，这些线结合一个或多个示例性实施例使用，以便更容易地理解电路或逻辑单元。按设计需要或偏好所指定的任何所示信号可以实际包括一个或多个信号，其可以在任一方向上传播，并可以以信号方案的任何适合的形式来实现。 

在以下的说明书和权利要求书中，可以使用术语“耦合的”及其派生词。术语“耦合的”在本文中指代直接接触的两个或更多个元件（物理地，电气地、磁性地、光学地等）。术语“耦合的”在本文中还指代彼此不直接接触但仍彼此协作或相互作用的两个或多个元件。 

如本文所使用的，除非指明有所不同，用以描述公共对象的序数形容词“第一”、“第二”和“第三”等仅仅表明指代相似对象的不同实例，而并非旨在暗示如此描述的对象必须在时间上、空间上、排序上或者以任何其它方式处于给定的顺序中。 

图1是根据本实用新型的一个实施例的HVLS100的框图级架构。在一个实施例中，HVLS100包括输入级101，其包括第一信号调节单元101a，用于存储并调节输入信号IN，作为第一信号调节单元101a中的第一信号。术语“调节”在本文中通常指代使信号稳定以减小交叉耦合的晶体管中的争用和/或用于存储信号和/或用于将信号从差分信号转换为单端信号。 

在这个实施例中，输入驱动器101运行在第一电源电平110上。根据本实用新型的一个实施例，第一信号调节单元101a减小了输入级中的消弧电流。在一个实施例中，输入级101的输出是差分输出X0和X0b。在一个实施例中，通过将X0或X0b节点中的一个拉到地电位来改变本文所述的 电平移位级102的交叉耦合PMOS对中的逻辑状态。在一个实施例中，第一信号调节单元101a通过在转换过程中的短时间段内升高电压X0和X0b来减小电平移位级102的交叉耦合PMOS对中的争用。在一个实施例中，输入级101产生单端输出，其由电平移位级102接收，其中，电平移位级102中的电容器充当升压电容器（C1和C2），以补偿电平移位级102的交叉耦合PMOS对中的任何争用。 

在一个实施例中，HVLS100包括用于电平移位的电路102，本文中也称为电平移位级，其耦合到输入级101，并可操作以接收第一信号（X0和X0b）并至少部分基于第一信号（X0和X0b）提供第二信号（X3和X3b），将第二信号（X3和X3b）从第一电源电平110电平移位到第二电源电平120，其中，第二电源电平120高于第一电源电平110。在一个实施例中，第二信号是差分信号X3和X3b。在其他实施例中，第二信号是单端信号。 

在本文所述的实施例中，电平移位级102包括耦合到共源共栅级102b的交叉耦合级102a，本文中参考图2B来论述它们。回来参考图1，电平移位级102可操作以接收第一电源电平110、第二电源电平120、第三电源电平130和第四电源电平140。在本文所述的实施例中，可互换地使用术语“电源”和“电源电平”。 

在一个实施例中，第一电源电平110、第二电源电平120、第三电源电平130和第四电源电平140都具有不同的电源电平。在一个实施例中，第一电源电平110是1V，第二电源电平120是0.9V到2.0V，第三电源电平130是-0.1V到0.9V，第四电源电平140是0.9到1.0V。在其他实施例中，其他范围的电压电平可以用于电源110、120、130和140。 

在一个实施例中，第一信号（X0和X0b）工作在第一电源110上。术语“工作在电源上的信号”或“具有电源”通常指代具有对应于它在其上工作的电源的逻辑高或逻辑低电平的信号。例如，工作在1V的第一电源110上的第一信号意思是第一信号具有等于1V的逻辑高电平。 

在一个实施例中，HVLS100进一步包括输出驱动器103，其包括第二信号调节单元103a，输出驱动器103接收第二信号（X3和X3b），并用于存储和/或将第二信号（X3和X3b）调节为第三信号（OUT和OUTb），输出驱动器工作在第二电源电平上，且用于驱动出第三信号（OUT和OUTb）。 在一个实施例中，第一、第三和第四电源从第二电源去耦。 

输入级101、电平移位级102和输出级103包括一个或多个晶体管。对本申请来说，本申请中描述的晶体管可以是金属氧化物半导体（MOS）晶体管，其包括逻辑、源极和栅极端子。然而，本领域技术人员会意识到，也可以使用其他晶体管，而不会脱离本实用新型的范围。 

图2A是根据本实用新型的一个实施例的HVLS100的输入驱动器（级）200/101的示意图。参考图1来说明图2A。在一个实施例中，第一信号调节单元101a包括RS锁存器，其包括一对交叉耦合NOR逻辑门202和203，及反相缓冲器级204和205，在此，RS锁存器的“S”和“R”代表置位和复位。交叉耦合NOR逻辑门接收输入信号IN及由反相器201反相的其反相形式，并从交替的NOR门输出信号，即，NOR门202的输出输入到NOR门203，NOR门203的输出输入到NOR门202。在其他实施例中，可以在不改变本实用新型的实施例的范围的情况下使用其他形式的锁存器。在一个实施例中，第一信号调节单元101a产生差分信号X0和X0b，其工作在第一电源110上。第一信号调节单元101a还减小输入级中的消弧电流，因为所有晶体管都完全导通或截止。输出X0和X0b具有轨到轨电压摆幅。 

在一个实施例中，输入级200/101允许电平移位级102中的通断（make or break）操作，即，输入级200/101帮助消除电平移位级102的交叉耦合级102a（见图1）中的晶体管之间的争用。通过消除争用，减小了HVLS的总体传播延迟和功率耗散。 

图2B是根据本实用新型的一个实施例的HVLS100的电平移位级210/102的示意图。在一个实施例中，交叉耦合级包括第一p型MOS晶体管MP1，其交叉耦合到第二p型MOS晶体管MP2。在这个实施例中，MP1的栅极耦合到MP2的漏极端子，同时MP2的栅极端子耦合到MP1的漏极端子，在此，MP1和MP2的漏极端子形成差分输出X3和X3b。在这个实施例中，MP1和MP2的源极端子耦合到第二电源120。 

在一个实施例中，电平移位级210/102包括p型MOS晶体管MP3，其与MP1并联设置，以使得MP3的栅极端子耦合到第二电源120。在一个实施例中，p型MOS晶体管MP4与MP2并联设置，以使得MP4的栅极端子耦合到第二电源120。在一个实施例中，MP3和MP4可以去除，并以电流 源来代替。在一个实施例中，可以去除MP3和MP4。在一个实施例中，MP3和MP4将漏电流提供到节点X3和X3b中，以避免这些节点上的电压下降到低于负输出供给（PMOS共源共栅器件的栅极电压）。晶体管MP3和MP4的尺寸调整（W/L）可以用于克服PMOS共源共栅器件的泄漏。在这个实施例中，避免了交叉耦合PMOS对中Vgs的过载（overstress）。在这个实施例中，晶体管MP3和MP4加速了节点X3和X3b上的信号的上升转换。在一个实施例中，从设计中去除了晶体管MP3和MP4。 

在一个实施例中，共源共栅级102b将第一级101的输出（X0和X0b）耦合到电平移位级102的输出X3和X3b。在一个实施例中，共源共栅级102b包括相互串联耦合的晶体管的两个堆叠，以使得晶体管的一个堆叠耦合到MP1的漏极，晶体管的另一个堆叠耦合到MP2的漏极。 

在一个实施例中，共源共栅级102b中的第一个堆叠包括第五p型MOS晶体管MP5，其与第一n型MOS晶体管MN1串联耦合，MN1耦合到第二n型MOS晶体管MN2，如图2B所示。在一个实施例中，共源共栅级102b中的第二个堆叠包括第六p型MOS晶体管MP6，其与第三n型MOS晶体管MN3串联耦合，MN3耦合到第四n型MOS晶体管MN4，如图2B所示。在这个实施例中，MN2和MN4的源极端子耦合到输入级101的输出（X0和X0b）。在一个实施例中，MP5和MP6的栅极端子耦合到第三电源130。在一个实施例中，MN1和MN3的栅极端子耦合到第四电源140。在一个实施例中，MN2和MN4的栅极端子耦合到第一电源110。 

在一个实施例中，电平移位级102包括电容器C1和C2。在一个实施例中，C1耦合在共源共栅级102b的第一堆叠的末端之间，同时C2耦合在共源共栅级102b的第二堆叠的末端之间。在一个实施例中，C1耦合在MN2的源极端子与MP1的漏极端子之间。在一个实施例中，C1耦合在MN4的源极端子与MP2的漏极端子之间。在一个实施例中，可以调整电容器C1和C2的尺寸，以使得它们的电容量近似相等。例如，电容器C1和C2的范围可以在约20毫微微法（fF）到约100毫微微法（fF）之间。在一些实施例中，可以将C1和C2的尺寸调整为大于在晶体管MP1和MP2的漏极与地连接之间的寄生电容量。在一个实施例中，电容器C1和C2可以使得电平移位级102能够执行快速电平移位操作，此外还消除了与晶体管MP1 和MP2相关的潜在争用问题。在一个实施例中，在输入信号X0和X0b转换时，电容器C1和C2通过限制与晶体管MP1和MP2相关的争用电流流动，可以使得输出OUT和OUTb能够更快地转换。 

如本文提及的，在一个实施例中，输入级200/101帮助消除在电平移位级102的MP1与MP2之间的争用。通过消除争用，减小了HVLS100的总体传播延迟和功率耗散。 

图2C是根据本实用新型的一个实施例的HVLS100的输出级220/103的示意图。在一个实施例中，第二信号调节单元103a包括RS锁存器，该RS锁存器包括一对交叉耦合NOR逻辑门221和222，及缓冲器级223和224。在一个实施例中，RS锁存器改善了信号的差分－单端转换。在其它实施例中，可以在不改变本实用新型的实施例的范围的情况下使用其它信号调节单元。交叉耦合NOR逻辑门221和222接收电平移位级101的输出X3和X3b。在一个实施例中，NOR门221的输出是到NOR门222的输入，NOR门222的输出是到NOR门221的输入。在一个实施例中，第二信号调节单元103a产生差分输出信号OUT和OUTb，它们工作在第二电源120上。输出信号OUT和OUTb具有对应于第二电源120和第三电源130的轨到轨电压摆幅。在本文所述的实施例中，第三电源130小于第二电源120。 

在一个实施例中，当到输入级101的输入信号IN是逻辑高时，即IN=1时，输入级101的输出X0和X0b分别是逻辑高和低。X0和X0b的逻辑高和低电平将MP1的漏极端子上的电压电平，即X3，拉到第二电源120。在一个实施例中，输出级103存储/合并/调节X3和X3b的电压电平，并提供电平移位的互补输出OUT和OUTb。节点X2和X2b在第二电源120与地之间摆动。在本文所述的实施例中，晶体管的Vgs或Vds在任何给定时间都不会超过晶体管的应力电压限度。在一个实施例中，一些器件的漏－体电压可以达到第二电源120。 

在一个实施例中，MP3和MP4一直截止，即泄漏PMOS器件，以帮助避免节点X3和X3b上的电压电平在工作期间下降到低于特定电平。在这个实施例中，MP2和MP4避免MP1和MP2的Vgs和Vds电平超过这些晶体管的应力电压限度，并改善HVLS100的总体可靠性。 

图3是显示根据本实用新型的一个实施例的HVLS100的多个运行模式 的表300。如本文实施例中所述的，第一、第二、第三和第四电源（110、120、130和140）相互间去耦。去耦的电源允许HVLS100运行在由表300的最左栏所指示的至少两个不同模式中。 

第一运行模式（表300的第二行）是高压应用模式，其允许HVLS100对输入信号IN的逻辑高和逻辑低电平二者进行电平移位。在一个实施例中，通过将第一电源110设定为输入信号IN的逻辑高电平，将第二电源120设定为输出信号OUT和OUTB的逻辑高电平，将第三电源130设定为输出信号OUT和OUTB的逻辑低电平，将第四电源140设定为低于第二电源120的电源电平，HVLS100可以运行在第一运行模式中。例如，将第四电源140设定为第二电源120的一半。 

第二运行模式（表300的第三行）是低压应用模式，其允许HVLS100作为普通电平移位器运行，所述普通电平移位器将输入信号IN的逻辑高电平电平移位到用于输出信号OUT和OUTb的另一个逻辑高电平。在一个实施例中，通过将第一电源110设定为输入信号IN的逻辑高电平，将第二电源120设定为输出信号OUT和OUTB的逻辑高电平，将第三电源130设定为连接到代表输出信号OUT和OUTb的逻辑低电平的地电位，将第四电源140设定为与第二电源120相同的电源电平，HVLS100可以运行在第二运行模式中。 

图4是根据本实用新型的一个实施例的，用于借助HVLS100将数字信号从一个电源电平移位到两个或更多个电源的方法流程图400。尽管以特定顺序示出了流程图400中的块，但可以修改操作的顺序。因此，可以以不同顺序执行所例示的实施例，且可以并行执行一些操作和/或块。另外，在使用HVLS100将输入信号从一个电源电平电平移位到另一个电源电平的多个实施例中可以省略一个或多个操作/块。参考图1－3的实施例来例示图4的流程图。 

在块401处，输入级101接收工作在第一电源110的输入信号IN。如本文所述的，工作在电源上的信号指代该信号的逻辑高或低电平。在这个实例中，输入信号IN具有对应于第一电源110的逻辑高电平。在块402处，输入级101存储输入信号IN作为第一信号。在这个实施例中，由运行在第一电源110上的信号调节单元101a存储输入信号IN。在块403处，输入级 101将作为第一差分信号（X0和X0b）的第一信号驱动到电平移位级102，该电平移位级102用于对第一差分信号（X0和X0b）进行电平移位。 

在块404处，电平移位级102将工作在第一电源110上的第一差分信号（X0和X0b）电平移位到工作在或具有第二电源120的第二信号（X3和X3b），其中，第二电源电平120高于第一电源电平110。 

该方法进一步包括：由输出级103接收第二信号作为第二差分信号（X3和X3b）；由第二信号调节单元103a存储第二差分信号（X3和X3b）作为第三信号；及由输出级102的缓冲器驱动第三信号作为工作在或具有第二电源电平120的第三差分信号（OUT和OUTb）。 

在一个实施例中，由电平移位级102将第一差分信号（X0和X0b）从第一电源110电平移位到第二电源120的方法包括：以第一和第二P晶体管MP1和MP2相应的源极端子耦合到具有第二电源电平120的节点；分别将第三和第四P晶体管MP3和MP4并联耦合到MP1和MP2；及将MP3和MP4相应的栅极端子耦合到具有第二电源电平120的节点。在一个实施例中，该方法进一步包括经由MP1和MP2的漏极端子输出第二信号；将第五P晶体管MP5与MP1串联耦合；将第一N晶体管MN1与MP5串联耦合；及将第二N晶体管MN2与MN1串联耦合。 

在一个实施例中，由电平移位级102将第一差分信号（X0和X0b）从第一电源110电平移位到第二电源120的方法进一步包括：将MP5的栅极端子耦合到具有第三电源电平130的节点；将MN1的栅极端子耦合到具有第四电源电平140的节点；及将MN2的栅极端子耦合到具有第一电源电平110的节点。在一个实施例中，该方法进一步包括在MN2的源极端子接收第一差分信号（X0和X0b）中的一个；及在MN2的源极端子与MP1的漏极端子之间耦合第一电容器C1。在一个实施例中，该方法进一步包括：在MN4的源极端子处接收第一差分信号（X0和X0b）中的一个；及在MN4的源极端子与MP2的漏极端子之间耦合第二电容器C2。 

在一个实施例中，该方法进一步包括启用第一运行模式（表300的第二行），也称为高压应用模式，包括：将超过P晶体管可靠性电压限度的电压电平指定为第二电源电平120；及将第二电压供电电平120的一半分别指定为第四和第三电压供电电平140和130。 

在一个实施例中，该方法进一步包括启用第二运行模式（表300的第三行），也称为低压应用模式，包括：将超过P晶体管可靠性电压限度的电压电平指定为第二电源电平120；将第二电源电平120指定为第四电源电平140；及将地供电电平指定为第三电压供电电平130。 

图5是根据本实用新型的一个实施例的包括处理器和具有HVLS100的DC-DC转换器的智能设备的系统级示图600。图5还示出了在其中可以使用平面接口连接器的移动设备的实施例的方框图。计算设备600代表移动计算设备，例如计算平板电脑、移动电话或智能电话、有无线功能的电子阅读器或者其它无线移动设备。应该理解，总体上示出了某些部件，在设备600中没有示出这个设备的全部部件。 

设备600包括处理器610和DC-DC转换器690。在一个实施例中，处理器610和/或DC-DC转换器690包括参考图1－4所述的HVLS100。在一个实施例中，DC-DC转换器690可操作以借助HVLS100将输入DC电压转换或移位到输出DC电压。在本实用新型的其它系统实施例中，多于一个部件可以包括HVLS100。例如，系统600可以包括660中的闪速存储器，闪速存储器可以具有HVLS100，以接收数据信号，并将数据信号移位，以使得闪速存储器可以在一个或多个正确的数据电压范围中接收并传送数据。在可替换实施例中，可以为系统600的数据总线配备确保其在一个或多个正确的数据电压范围中传送和接收数据的根据本实用新型的多个实施例的至少一个HVLS100。本实用新型的其它实施例可以用于管芯上或管芯下（off-die）的DC-DC转换器，例如，DC-DC转换器690，或者非易失性（闪速）存储器编程电路中的高压驱动器。本实用新型的多个实施例还可以包括诸如无线接口的670中的网络接口，以便可以在诸如手机或个人数字助理之类的无线设备中包含系统实施例。 

回来参考图5，处理器610可以包括一个或多个物理设备，例如，微处理器、应用处理器、微控制器、可编程逻辑器件或其它处理模块。由处理器610执行的处理操作包括操作平台或操作系统的执行，在操作平台或操作系统上执行应用和/或设备功能。处理操作包括与用户的或与其它设备的与I/O（输入/输出）有关的操作，与功率管理有关的操作，和/或与将设备600连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显 示I/O有关的操作。 

在一个实施例中，设备600包括音频子系统620，其代表与向计算设备提供音频功能相关的硬件（例如，音频硬件和音频电路）和软件（例如，驱动器、编解码器）部件。音频功能可以包括扬声器和/或耳机输出，以及话筒输入。用于这种功能的设备可以集成到设备600中，或者连接到设备600。在一个实施例中，用户通过提供由处理器610接收并处理的音频命令来与设备600交互作用。 

显示子系统630代表为用户提供可视和/或触感显示以便与计算设备交互作用的硬件（例如，显示设备）和软件（例如，驱动器）部件。显示子系统630包括显示接口632，其包括特定屏幕或硬件设备，用于向用户提供显示。在一个实施例中，显示接口632包括与处理器610分离的逻辑，用以执行与显示有关的至少一些处理。在一个实施例中，显示子系统630包括触摸屏（或者触控面板）设备，其向用户提供输出和输入。 

I/O控制器640代表与同用户的交互作用有关的硬件设备和软件部件。I/O控制器640可操作以管理是音频子系统620和/或显示子系统630的一部分的硬件。另外，I/O控制器640示出了用于连接到设备600的额外设备的连接点，通过其用户可以与系统交互作用。例如，可以附接到设备600的设备可以包括话筒设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或辅助键盘设备、或者诸如读卡器或其他设备的用于特定应用的其他I/O设备。 

如上所述，I/O控制器640可以与音频子系统620和/或显示子系统630交互作用。例如，通过话筒或其他音频设备的输入可以为设备600的一个或多个应用或功能提供输入或命令。另外，可以提供音频输出以代替显示输出或者作为其补充。在另一个实例中，如果显示子系统包括触摸屏，显示设备还充当输入设备，其至少可以部分地由I/O控制器640管理。设备600上还可以有另外的按钮或开关，以提供由I/O控制器640管理的I/O功能。 

在一个实施例中，I/O控制器640管理诸如加速度计、照相机、光传感器或其他环境传感器、或可以包括在设备600中的其他硬件之类的设备。输入可以是直接用户交互作用的一部分，以及向系统提供环境输入以影响 其运行（例如，滤除噪声、调整用于亮度检测的显示、将闪存应用于照相机或者其他特征）。 

在一个实施例中，设备600包括功率管理650，其管理电池功率使用、电池的充电、以及与节电操作有关的特征。存储器子系统660包括存储器设备，用于在设备600中存储信息。存储器可以包括非易失性（若存储器设备断电不改变状态）和/或易失性（若存储器设备断电则状态不定）存储器设备。存储器660可以存储应用数据、用户数据、音乐、相片、文档或其他数据，以及与系统600的应用和功能的执行有关的系统数据（长期的或者临时的）。 

还作为用于存储计算机可执行指令（例如，用以实现图4的流程图及本文所述的任何其他过程的指令）的机器可读介质（例如，存储器660）提供了实施例的要素。机器可读介质（例如，存储器660）可以包括但不限于，闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、或者适合于存储电子或计算机可执行指令的其它类型的机器可读介质。例如，本实用新型的实施例可以作为计算机程序（例如，BIOS）来下载，其可以通过数据信号经由通信链路（例如，调制解调器或网络连接）从远程计算机（例如，服务器）传送到请求计算机（例如，客户机）。 

连接670包括硬件设备（例如，无线和/或有线连接器和通信硬件）和软件部件（例如，驱动器、协议堆栈），以使得设备600能够与外部设备通信。设备可以是诸如其它计算设备、无线接入点或基站之类的分离的设备，以及诸如耳机、打印机或其它设备之类的外围设备。 

连接670可以包括多个不同类型的连接。出于概括，以蜂窝连接672和无线连接674例示了设备600。蜂窝连接672总体上指代由无线载波提供的蜂窝网络连接，例如，经由GSM（全球移动通信系统）或其变体或衍生体、CDMA（码分多址）或其变体或衍生体、TDM（时分复用）或其变体或衍生体、或者其它蜂窝服务标准提供的蜂窝网络连接。无线连接674指代非蜂窝的无线连接，可以包括个人局域网（例如，蓝牙、近场通信等）、局域网（例如，Wi-Fi）和/或广域网（例如，WiMAX），或者其它无线通信。 

外设连接680包括硬件接口和连接器，以及软件部件（例如，驱动器、协议栈），以构成外设连接。应该理解，设备600可以是到其它计算设备的 外围设备（682的“到”），也可以具有连接到其的外围设备（684的“来自”）。设备600通常具有“对接”连接器，用以连接到其它计算设备，用于例如管理（例如，下载和/或上传、改变、同步）设备600上的内容。另外，对接连接器可以允许设备600连接到特定外围设备，其允许设备600控制例如到视听或其它系统的内容输出。 

除了私有的对接连接器或其它私有连接硬件以外，设备600可以借助基于标准或公共的连接器实现外围连接680。公共类型可以包括通用串行总线（USB）连接器（其可以包括任意数量的不同硬件接口）、包括小型显示端口（MDP）的显示端口、高清晰度多媒体接口（HDMI）、火线接口或其它类型。 

说明书中提及“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的意思是结合实施例说明的特定特征、结构或特性包括在至少一些实施例中，但不必包括在全部实施例中。“实施例”、“一个实施例”或“一些实施例”的多个出现不必全部指代相同的实施例。如果说明书表述部件、特征、结构、或特性“可以”、“或许”或“能够”被包括，那么该特定部件、特征、结构或特性不是必须被包括的。如果说明书或权利要求提及“一”或“一个”要素，其并非意味着仅存在一个要素。如果说明书或权利要求提及“另外的”要素，其并不排除存在多于一个所述另外的要素。 

尽管结合其特定实施例说明了本实用新型，但依据前述的说明，这些实施例的许多替换、修改和变化对于本领域技术人员来说是显而易见的。本实用新型的实施例旨在包含落入所附权利要求书的宽泛范围内的所有这些替换、修改和变化。 

提供了摘要，其允许读者确定本技术公开内容的性质和要点。基于摘要并非用于限制权利要求的范围或含义的理解而提交了摘要。以下的权利要求由此包含在具体实施方式部分中，每一个权利要求都独立作为单独的实施例。 

Claims (29)

1.一种用于进行电平移位的装置，其特征在于，所述装置包括： 

输入驱动器，包括第一信号调节单元，所述输入驱动器运行在第一电源电平上，并用于存储输入信号，所述输入信号作为所述第一信号调节单元中的第一信号；以及 

用于接收所述第一信号并至少部分基于所述第一信号提供第二信号的电路，所述第二信号被从所述第一电源电平电平移位到第二电源电平。 

2.根据权利要求1所述的装置，进一步包括： 

输出驱动器，包括第二信号调节单元，所述输出驱动器用于接收所述第二信号，并用于将所述第二信号调节为第三信号，所述输出驱动器运行在所述第二电源电平上，并用于驱动出所述第三信号。 

3.根据权利要求2所述的装置，其中，所述第一信号调节单元包括置位-复位（SR）触发器。 

4.根据权利要求2所述的装置，其中，所述第二信号调节单元包括置位-复位（SR）触发器。 

5.根据权利要求1所述的装置，其中，所述电路包括： 

共源共栅级；以及 

交叉耦合级，耦合到所述共源共栅级。 

6.根据权利要求5所述的装置，其中，所述交叉耦合级包括： 

第一P晶体管和第二P晶体管，具有耦合到具有所述第二电源电平的节点的相应源极端子。 

7.根据权利要求6所述的装置，其中，所述交叉耦合级包括： 

第三P晶体管和第四P晶体管，分别并联耦合到所述第一P晶体管和 所述第二P晶体管，其中，所述第三P晶体管和所述第四P晶体管具有耦合到具有所述第二电源电平的节点的相应栅极端子。 

8.根据权利要求6所述的装置，其中，所述第一P晶体管和所述第二P晶体管的所述漏极端子用于提供所述第二信号。 

9.根据权利要求6所述的装置，其中，所述第一P晶体管的栅极端子耦合到所述第二P晶体管的所述漏极端子。 

10.根据权利要求6所述的装置，其中，所述第二P晶体管的栅极端子耦合到所述第一P晶体管的所述漏极端子。 

11.根据权利要求6所述的装置，其中，所述共源共栅级包括： 

第五P晶体管，与所述第一P晶体管串联耦合； 

第一N晶体管，与所述第五P晶体管串联耦合；以及 

第二N晶体管，与所述第一N晶体管串联耦合。 

12.根据权利要求11所述的装置，其中，所述第五P晶体管的栅极端子耦合到具有第三电源电平的节点。 

13.根据权利要求6所述的装置，其中，所述第一N晶体管的栅极端子耦合到具有第四电源电平的节点。 

14.根据权利要求6所述的装置，其中，所述第二N晶体管的栅极端子耦合到具有所述第一电源电平的节点。 

15.根据权利要求6所述的装置，其中，所述第二N晶体管的源极端子用于接收所述第一信号。 

16.根据权利要求6所述的装置，进一步包括第一电容器，所述第一 电容器耦合在所述第二N晶体管的源极端子与所述第一P晶体管的端子之间。 

17.根据权利要求1所述的装置，其中，具有所述第一电源电平和第三和第四电源电平的节点是分离的节点。 

18.根据权利要求6所述的装置，其中，所述共源共栅级包括： 

第六P晶体管，与所述第二P晶体管串联耦合； 

第三N晶体管，与所述第六P晶体管串联耦合；以及 

第四N晶体管，与所述第三N晶体管串联耦合。 

19.根据权利要求18所述的装置，其中，所述第六P晶体管的栅极端子耦合到具有第三电源电平的节点。 

20.根据权利要求18所述的装置，其中，所述第三N晶体管的栅极端子耦合到具有第四电源电平的节点。 

21.根据权利要求18所述的装置，其中，所述第四N晶体管的栅极端子耦合到具有所述第一电源电平的节点。 

22.根据权利要求18所述的装置，其中，所述第四N晶体管的源极端子用于接收所述第一信号。 

23.根据权利要求18所述的装置，进一步包括耦合在所述第四N晶体管的源极端子与所述第二P晶体管的漏极端子之间的第二电容器。 

24.根据权利要求1所述的装置，其中，所述输入驱动器可操作以产生所述第一输入信号，作为所述电路的差分输入信号，并且其中，所述输出级可操作以提供所述输出信号，作为差分输出信号。 

25.一种对输入信号进行电平移位的装置，其特征在于，该装置包括： 

用于接收具有第一电源电平的所述输入信号的模块； 

用于将所述输入信号调节为第一信号的模块； 

用于驱动所述第一信号，作为到电路的第一差分信号的模块，所述电路用于对所述第一差分信号进行电平移位；以及 

用于由所述电路将具有所述第一电源电平的所述第一差分信号电平移位到具有第二电源电平的第二信号的模块。 

26.根据权利要求25所述的装置，其进一步的特征是所述装置包括： 

用于接收所述第二信号，作为第二差分信号的模块； 

用于将所述第二差分信号调节为第三信号的模块；以及 

用于驱动所述第三信号，作为具有所述第二电源电平的第三差分信号的模块。 

27.一种具有用于进行电平移位的装置的系统，其特征在于，所述系统包括： 

无线连接；以及 

处理器，可通信地耦合到所述无线连接，所述处理器包括电平移位器，所述电平移位器包括根据权利要求1-24中任一项所述的装置。 

28.根据权利要求27所述的系统，其中，所述处理器位于电源单元的DC-DC转换器中，并且其中，所述系统进一步包括显示单元。 

29.根据权利要求27所述的系统，其中，所述处理器包括高压驱动器。 

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