CN110495099B - 高速电平移位器 - Google Patents

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Abstract

一种电路(200)包括输出节点(OUT)和被配置为基于第一电压域中的输入信号(VDDL)在输出节点处提供第二电压域中的输出信号(VDDH)的交叉耦合的成对半导体器件(204，214)。该电路还包括耦合到输出节点的上拉辅助电路(230)；以及耦合到上拉辅助电路的前瞻电路(220)，其中前瞻电路被配置为当第二电压域中的反相输出信号的电压电平存在从第二电压域的高电压电平到第二电压域的低电压电平的降低时，引起上拉辅助电路辅助增加输出节点处的电压电平。

Description

高速电平移位器
相关申请的交叉引用
本申请要求于2017年3月29日在美国专利商标局提交的非临时申请No.15/473,124的优先权和权益，其全部内容通过引用并入本文。
技术领域
本公开的各方面总体上涉及存储器，并且更具体地涉及高速电平移位器。
背景技术
随着半导体技术进入亚微米区域，电源电压随着晶体管尺寸的缩小而缩小。例如，微处理器现在用晶体管制造，晶体管在低电压域中操作，低电压域可以包括低至低于1伏的电源电压。这些微处理器通常包括使用双电源轨的设计，每个电源轨具有不同的电压域。在这些实现中，低电压域中的电路可能仍然需要与在较高电压域中操作的电路接口。为了节省功率，用于存储器地址译码的电路(其生成用于存储器电路的寻址信号，诸如字线选择信号)在低电压域中操作。然而，必须将所得到的译码字线选择信号向上电平移位到存储器的较高电压域中以驱动所选择的字线。在这些双电压轨方法中，电平移位器电路用于将存储器寻址信号(诸如字线选择信号)的电压电平从具有第一电压电平的第一电压域中的输入信号移位到具有第二电压电平的第二较高电压域中的输出信号。
传统的电平移位器(其具有快速下降并且缓慢上升的输出)将针对这些逻辑转变引起大的时序窗口。大的时序窗口转换为对当前设计产生负面影响的大的设置/保持窗口。例如，不均匀的输出转变时间将导致在使用电平移位器逻辑的任何地方发生时序命中。在更高的运行速度下，传统的电平移位方法会引入太多延迟。
因此，需要改进的存储器设计以改善电平移位速度，诸如从低电压域到高电压域的转变，同时仍支持这些域之间的更宽电压电平范围。
发明内容
以下呈现所公开方法的一个或多个方面的简化概述，以便提供对这些方面的基本理解。该概述不是对本公开的所有预期特征的广泛概述，并且既不旨在标识本公开的所有方面的关键或重要元素，也不旨在界定本公开的任何或所有方面的范围。其唯一目的是以简化形式呈现本公开的一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。
在一个方面，本公开提供了一种电路，其包括输出节点和被配置为基于第一电压域中的输入信号在输出节点处提供在第二电压域中的输出信号的交叉耦合的成对半导体器件。该电路还包括耦合到输出节点的上拉辅助电路；以及耦合到上拉辅助电路的前瞻(look-ahead)电路，其中前瞻电路被配置为当第二电压域中的反相输出信号的电压电平存在从第二电压域的高电压电平到第二电压域的低电压电平的降低时，引起上拉辅助电路辅助增加输出节点处的电压电平。
本公开的另一方面提供了一种电路，其具有输出节点和被配置为基于第一电压域中的输入信号在输出节点处提供在第二电压域中的输出信号的交叉耦合的成对半导体器件。该电路还包括用于增加输出节点处的电压电平的上拉辅助装置；以及用于当第二电压域中的反相输出信号的电压电平存在从第二电压域的高电压电平到第二电压域的低电压电平的降低时，引起上拉辅助装置增加输出节点处的电压电平的前瞻装置。
本公开的又一方面提供了一种方法，其在被配置为基于第一电压域中的输入信号在输出节点处提供在第二电压域中的输出信号的交叉耦合的成对半导体器件中，基于输出信号生成反相输出信号。该方法还包括检测第二电压域中的反相输出信号的电压电平从第二电压域的高电压电平到第二电压域的低电压电平的降低；以及当检测到反相输出信号的电压电平的降低时，增加输出节点处的电压电平。
本公开的又一方面提供了一种处理系统，其包括：被配置为在第一电压域中操作的存储器电路；被配置为在第二电压域中操作并且还被配置为使用地址信号来访问存储器电路的处理电路；以及耦合处理电路和存储器电路并且被配置为转换地址信号的电平移位器。电平移位器包括输出节点和被配置为基于第一电压域中的地址信号在输出节点处提供第二电压域中的输出信号的交叉耦合的成对半导体器件。电平移位器还提供耦合到输出节点的上拉辅助电路；以及耦合到上拉辅助电路的前瞻电路，其中前瞻电路被配置为当第二电压域中的反相输出信号的电压电平存在从第二电压域的高电压电平到第二电压域的低电压电平的降低时，引起上拉辅助电路辅助增加输出节点处的电压电平。
通过阅读下面的详细描述，将能够更全面地理解本公开的这些和其他方面。
附图说明
将在以下详细描述和附图中描述本公开的这些和其他示例方面。
图1是现有技术的电平移位电路的电路图。
图2是根据本文中描述的高速电平移位器的一个方面配置的电平移位器的概念图。
图3是根据图2的电平移位器配置的电平移位器的框图。
图4是根据本文中描述的高速电平移位器的另一方面配置的另一电平移位器的概念图。
图5是根据图4的电平移位器配置的电平移位器的框图。
图6是示出可以在图2的电平移位器中实现的前瞻模块的框图。
图7是示出可以在图2的电平移位器中实现的另一前瞻模块的框图。
图8是示出可以在图2的电平移位器中实现的又一前瞻模块的框图。
图9是示出可以在图2的电平移位器中实现的又一前瞻模块的框图。
图10是示出电平移位操作的流程图。
图11是示出存储器的示例的框图，其中可以使用根据本文中公开的高速电平移位器的各种方面配置的电平移位器。
根据惯例，为了清楚起见，可以简化一些附图。因此，附图可能未描绘给定装置(例如，装置)或方法的所有组件。最后，在整个说明书和附图中，相同的附图标记可以用于表示相同的特征。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。详细描述包括具体细节以用于提供对各种概念的透彻理解的目的。然而，对于本领域技术人员很清楚的是，可以在没有这些具体细节的情况下实践这些概念。在一些示例中，众所周知的结构和组件以框图形式示出，以避免模糊这些概念。
如图1所示的传统电平移位器100可以在双电压轨系统中执行用于字线选择信号从具有第一电压电平(VDDL)的第一电压域中的输入信号(INPUT)到具有第二电压电平(VDDH)的第二较高电压域中的输出信号(OUTPUT)的电压电平移位。输入信号驱动NMOS晶体管MN1 102的栅极。如果输入信号为低(地或VSS)，则NMOS晶体管MN1 102截止，以允许节点N1(在此可以有效地找到反相输出信号(OUTPUT_b))相对于地浮置。反相输入信号(INPUT_b)驱动NMOS晶体管MN2 104的栅极。当输入信号为低时，反相输入信号的值应当为VDDL，这导通NMOS晶体管M2 104以将节点N2拉至地。输出信号取自节点N2。
继续参考图1，节点N2耦合到PMOS晶体管MP1 106的栅极，PMOS晶体管MP1 106的漏极耦合到节点N1。PMOS晶体管MP1 106相对于PMOS晶体管MP2 108交叉耦合。输入信号还驱动与晶体管MP1 106串联的PMOS晶体管MP3 110的栅极。当输入信号为低时，PMOS晶体管MP3110和PMOS晶体管MP1106都将导通，这将节点N1充电到第二较高电压域电源电平，即第二电压电平VDDH。节点N1驱动耦合到节点N2的PMOS晶体管MP2 108的栅极。因此，当输入信号为低时，PMOS晶体管MP2 108将截止。具有由反相输入信号驱动的栅极的另一PMOS晶体管MP4112与PMOS晶体管MP3 110串联。
响应于输入信号切换高至VDDL，NMOS晶体管MN1 102将导通并且NMOS晶体管M2104将截止。在输入信号为低时已被放电的输入节点N2然后必须浮置，直到PMOS晶体管MP2108可以导通。进而，PMOS晶体管MP2 108不能导通，直到NMOS晶体管MN1 102可以使节点N1放电。然而，PMOS晶体管MP1 106仍然暂时导通并且试图保持节点N1充电，这因此与NMOS晶体管MN1 102对节点N1放电进行对抗。PMOS晶体管MP3 110仅微弱导通，因为VDDL实际上关于VDDH是弱零。因此，PMOS晶体管MP3 110通过限制去往PMOS晶体管MP1106的电荷流来协助NMOS晶体管MN1 102对节点N1进行放电。一旦节点N1被放电，PMOS晶体管MP2 108将导通。由于PMOS晶体管MP4 112由于反相输入信号被驱动为低而已经导通，因此PMOS晶体管MP2108的导通将输出信号充电至VDDH。当反相输入信号响应于输入信号转变为低而被驱动到VDDL时，在NMOS晶体管M2 104与PMOS晶体管MP2 108之间发生类似的斗争。
电平移位器100中的NMOS和PMOS晶体管之间的对抗(由于在NMOS/PMOS斗争期间引起的延迟而对存储器时序产生不利影响)在下拉晶体管(诸如NMOS晶体管MN1和MN2)的大小被偏斜以允许电平移位器在更极端的电压电平差(例如，低输入、高输出)下执行输出转变时加剧。换言之，该电平差是期望的，使得电平移位器100可以针对较大的双轨电压范围操作，但是偏斜会对时序产生负面影响。在电平移位器100中，P/N比为1：1：6，如每个晶体管旁边的括号中所示。具体地，关于时序，电平移位器100将在输出处具有较低的上升速度，但是具有较高的下降速度。
为了消除传统电平移位中的延迟，提供了一种电平移位器，其包括前瞻和上拉辅助特征，上拉辅助特征增加了用于使输出信号上升的电平移位的速度(即，输出从地上升到较高电压域的电压电平)。前瞻特征用作预测功能，以确保上拉辅助特征准备好有助于提高在输入信号从低(例如，0)切换到高(例如，VDDL)时输出信号从低(例如，0)转变为高(例如，VDDH)的速率。
图2中提供了电平移位器200，电平移位器200包括分别提供前瞻特征和上拉辅助特征的前瞻模块220和上拉辅助模块230。当输入节点(IN)处存在上升输入信号转变时，上拉辅助模块230提供增加输出节点(OUT)处的电荷的辅助，使得增加的电荷允许输出信号更快地上升(即，输出信号从地升高到较高电压域的电压电平)。前瞻模块220提供上拉辅助模块230的预设以在上升转变期间辅助电平移位器200。电平移位器200还包括反相输入节点(IN_b)和反相输出节点(OUT_b)，在反相输入节点(IN_b)和反相输出节点(OUT_b)处能够找到分别被配置为输入节点和输出节点处的信号的互补的信号。电平移位器200包括交叉耦合的成对晶体管链，包括第一晶体管链和第二晶体管链，第一晶体管链具有NMOS晶体管202、PMOS晶体管204和PMOS晶体管206；第二晶体管链具有NMOS晶体管212、PMOS晶体管214和PMOS晶体管216。除了由于在电平移位器200中包括前瞻模块220和上拉辅助模块230而产生的本文中描述的变化之外，可以假定图2的NMOS晶体管202、PMOS晶体管204和PMOS晶体管206分别与图1的NMOS晶体管MN1102、PMOS晶体管MP1 106和PMOS晶体管MP3 110类似地配置和操作。可以类似地假定图2的NMOS晶体管212、PMOS晶体管214和PMOS晶体管216分别与图1的NMOS晶体管MN2 104、PMOS晶体管MP2 108和PMOS晶体管MP4 112类似地配置和操作。通过这些假定，可以避免可能重复的描述。
图3示出了电平移位器300中的前瞻模块220和上拉辅助模块230的示例实现，电平移位器300类似地包括输入节点(IN)和输出节点(OUT)以及分别被配置为输入节点和输出节点处的信号的互补的反相输入节点(IN_b)和反相输出节点(OUT_b)。电平移位器300包括交叉耦合的成对晶体管链，包括第一晶体管链和第二晶体管链，第一晶体管链具有NMOS晶体管302、PMOS晶体管304和PMOS晶体管306；第二晶体管链具有NMOS晶体管312、PMOS晶体管314和PMOS晶体管316。应当注意，关于避免重复描述图2的电平移位器200中的交叉耦合的成对晶体管链的配置和操作的注释同样适用于电平移位器300中的交叉耦合的成对晶体管链。
在所公开的高速电平移位器的一个方面，上拉辅助模块230可以实现为具有成对PMOS晶体管的额外上拉链以增强电平移位器300的一侧的上升速度。该成对PMOS晶体管被示出为PMOS晶体管MP1 332和PMOS晶体管MP2 334。前瞻模块220可以由两个反相器实现，这两个反相器提供上拉开关信号(PU_SWITCH)以操作上拉辅助模块230。两个反相器被示出为第一反相器322和第二反相器324，并且作为如下检测方案操作，该检测方案在信号PU_SWITCH的值跟随输出信号的值的每次改变时提供信号PU_SWITCH的值的更慢转变。因此，当输出信号从高转变为低时，优选地，信号PU_SWITCH也应当从高转变为低，但是转变慢于输出信号的变换。当输出信号从低转变为高时，还需要与输出信号的转变相比的信号PU_SWITCH的相同的较慢转变。在所公开的高速电平移位器的一个方面，第二反相器324可以使用三态器件来实现，使得当输出信号和反相输出信号都被完全传输时，信号PU_SWITCH可以被转变。
继续参考图3，当输出节点处的输出信号为低时，信号PU_SWITCH也将为低。这将开通(open up)PMOS晶体管MP1332并且对PMOS晶体管MP1 332于PMOS晶体管MP2 334之间的上拉辅助节点(PU_VDD)处的信号进行预充电以等待即将到来的上升信号。换言之，在输出节点处的输出信号开始下降到0之后，信号PU_SWITCH将导通PMOS晶体管MP1 332并且对PU_VDD节点预充电，并且从而等待输出信号的即将到来的上升转变。此外，当输出信号为低时，节点OUT_b处的反相输出信号将为高，这使PMOS晶体管MP2 334截止。因此，PMOS晶体管MP2334的输出不会影响输出节点处的输出信号。
当输入信号从低转变为高(例如，从地到VDDL)时，将首先下拉反相输出信号，这将导通PMOS晶体管MP2 334。有效地，可以说，由于由在节点IN处接收输入信号的强NMOS晶体管提供的快速下降转变，耦合到节点OUT_b的NMOS晶体管302将非常快地使反相输出信号下降。一旦PMOS晶体管MP2334导通，由于PU_VDD节点已经被预充电，因此节点OUT处的输出信号可以被快速上拉。
在输出信号上升到高(即，VDDH)之后，信号PU_SWITCH将使PMOS晶体管MP1 332截止，因此下降转变的速度将不受PMOS晶体管MP1 332和PMOS晶体管MP2的影响。实际上，不管信号PU_SWITCH是截止还是导通PMOS晶体管MP1 332，都希望信号PU_SWITCH以能够跟随输出信号的转变的时序的方式来切换PMOS晶体管MP1 332。
在所公开的高速电平移位器的一个方面，电平移位器300中的PMOS晶体管MP1 332和PMOS晶体管MP2 334可以比电平移位器中使用的其他PMOS晶体管强得多。例如，PMOS晶体管MP1 332和PMOS晶体管MP2 334的尺寸可以类似于NMOS晶体管312。
在所公开的高速电平移位器的另一方面，第二反相器324由节点OUT_b处的反相输出信号控制，该反相输出信号比节点OUT处的输出信号转变得慢，因为可能需要等待输出信号的转变在信号PU_SWITCH改变之前完成。有效地，第二反相器324可以用于实现如下检测方案，该检测方案仅在节点OUT和节点OUT_b处的输出信号和反相输出信号已经完全转变(即，稳定到稳定状态)时转变信号PU_SWITCH。
在某些存储器设计中，当与存储器对接的外部系统级电路在低电压(例如，低功率)模式中操作时，静态电压缩放(SVS)信号可以用于减慢存储器操作。具体地，当VDDL较低时，SVS信号将为高以启用对存储器的较慢操作模式，因为较低VDDL将减慢存储器与之对接并且存储器需要以相称速度操作的其他电路(例如，外部逻辑)。
当启用静态电压缩放时，可能出现某些问题。继续采用图3的电平移位器300作为示例，在低电压条件期间，如果输出信号和反向输出信号不能快速稳定，则信号PU_SWITCH将处于未知状态。信号PU_SWITCH将导通PMOS晶体管MP1 332，这在电平移位器300试图下拉节点OUTPUT处的输出信号时将导致滞后，因为PMOS晶体管MP2 334将试图将输出信号保持在高电平，这是不期望的。
图4示出了根据本文中描述的高速电平移位器的各种方面配置的包括前瞻模块420和上拉辅助模块430的电平移位器400的另一示例实现。除非本文中另有描述，否则电平移位器400的配置和操作类似于图2所示的电平移位器200的配置和操作。因此，例如，包括具有NMOS晶体管402、PMOS晶体管404和PMOS晶体管406的第一晶体管链以及具有NMOS晶体管412、PMOS晶体管414和PMOS晶体管416的第二晶体管链的电平移位器400中的交叉耦合的成对晶体管链的配置和操作类似于如上所述的电平移位器200中的交叉耦合的成对晶体管链的情况。
根据本文中公开的高速电平移位器的各个方面，前瞻模块420提供模式选择开关功能以用于防止不想要的噪声/余量。例如，为了解决当启用静态电压缩放模式时的任何潜在问题，前瞻模块420可以被配置有禁用上拉辅助模块430的操作的能力。在所公开的高速电平移位器的一个方面，前瞻模块420可以接收反向静态电压缩放(SVS_b)信号，并且基于该SVS_b信号的值，可以防止上拉辅助模块430的操作。上拉辅助功能被禁用(即，当上拉辅助模块430被禁用时)的电平移位器400的速度和性能将类似于传统的电平移位器。
图5示出了电平移位器500中的前瞻模块420和上拉辅助模块430的示例实现。类似于在图3的电平移位器300中实现的上拉辅助模块230的配置，上拉辅助模块430可以实现为具有成对PMOS晶体管的额外上拉链，以增强电平移位器500的一侧的上升速度。该对PMOS晶体管被示出为PMOS晶体管MP1 532和PMOS晶体管MP2 534。
为了解决在启用静态电压缩放时的任何潜在问题，如图5的电平移位器500中实现的前瞻模块包括禁用包括PMOS晶体管MP1 532和PMOS晶体管MP2 534的额外上拉链的操作的能力。在电平移位器500中，信号SVS_b将为低以使信号PU_SWITCH保持为高以禁用PMOS晶体管MP1 532的操作，从而禁用上拉辅助功能的操作。具体地，当PMOS晶体管562在其栅极处接收到信号SVS_b时，PMOS晶体管562将被启用并且PU_SWITCH信号将为高。类似地，NMOS晶体管542还接收信号SVS_b以切断NMOS晶体管542处的下拉，以避免当PMOS晶体管562被启用时的潜在短路。换言之，提供给NMOS晶体管542和PMOS晶体管562两者的信号SVS_b将仅启用这些晶体管之一。
电平移位器500包括成对互补晶体管，包括NMOS晶体管546和PMOS晶体管548，这些晶体管实现反相器功能，该反相器功能接收来自反相器522的输出，反相器522类似于图3中的电平移位器300中的第一反相器322。电平移位器500还包括NMOS晶体管544和PMOS晶体管552，其接收反相输出信号以实现如上所述的三态功能。
图6示出了根据所公开的高速电平移位器的各个方面的可以用于实现图2的前瞻模块220的前瞻模块620，其中成对互补晶体管包括NMOS晶体管646和PMOS晶体管648，这些晶体管实现反相器功能，该反相器功能接收来自反相器622的输出，反相器622类似于图3中的电平移位器300中的第一反相器322。PMOS晶体管644可以用于接收反相输出信号，并且在基于反相输出信号的值生成信号PU_SWITCH时控制前瞻模块620的操作。
图7示出了根据所公开的高速电平移位器的各个方面的可以用于实现图2的前瞻模块220的前瞻模块720，其中NAND门724实现NAND功能，该NAND功能使用反相输出信号以及来自与图3中的电平移位器300中的第一反相器322类似的反相器722的输出作为输入，因此，信号PU_SWITCH的值基于NAND门724的输出，NAND门724的输出基于反相输出信号和反相输出信号的值，其中信号PU_SWITCH仅在输出信号已经稳定到为低的稳定状态并且反相输出信号已经稳定到为高的稳定状态时才为低。利用这些输入，NAND门724将输出高值作为信号PU_SWITCH。
图8示出了根据所公开的高速电平移位器的各个方面可以用于实现图2的前瞻模块220的前瞻模块820，其中前瞻模块820包括串联耦合的第一反相器822和第二反相器824。第二反相器824接收来自类似于图3中的电平移位器300中的第一反相器322的第一反相器822的输出。因此，信号PU_SWITCH的值基于第二反相器824的输出，第二反相器824的输出基于第一反相器822的输出，第一反相器822将输出信号作为其输入。信号PU_SWITCH以与图3的电平移位器300中的第一反相器322和第二反相器324实现前瞻模块的方式类似的方式生成，除了第二反相器324不作为三态器件操作之外。
图9示出了根据所公开的高速电平移位器的各个方面的可以用于实现图2的前瞻模块220的前瞻模块920，其中前馈模块920包括类似于图3中的电平移位器300中的第一反相器322的反相器922。信号PU_SWITCH的值基于反相器922的输出，反相器922将反相输出信号作为其输入。因此，当反相输出信号为高时，信号PU_SWITCH为低。
从本文中包含的公开内容应当清楚，本文中示出和描述的任何前瞻模块可以包括禁用前瞻模块耦合到的上拉辅助模块的操作(类似于图5中的前瞻模块520的操作)的功能。此外，禁用上拉辅助模块的操作可以基于前述和描述的SVS信号或另一信号。
图10示出了根据所公开的高速电平移位器的各个方面的用于操作电平移位器的过程1000，其中在1002处，在被配置为基于第一电压域中的输入信号提供第二电压域中的输出信号的交叉耦合的成对半导体器件中，基于输出信号生成反相输出信号。本文中已经参考图2描述了交叉耦合的成对半导体器件的示例，作为包括具有NMOS晶体管202、PMOS晶体管204和PMOS晶体管206的第一晶体管链以及具有NMOS晶体管212、PMOS晶体管214和PMOS晶体管216的第二晶体管链的交叉耦合的成对晶体管链的一部分。
在1004处，检测第二电压域中的反相输出信号的电压电平从第二电压域的高电压电平到第二电压域的低电压电平的降低；以及
在1006处，当已经检测到反相输出信号的电压电平的降低时，增加输出节点处的电压电平。
图11示出了示例存储器访问方案1100的相关部分，其中可以实现根据所公开的高速电平移位器的各个方面配置的电平移位器。存储器访问方案1100可以包括被提供用于选择多个存储器单元1132中的各种单元的范围从0到n的多个字线。例如，如果存在二百五十六(256)个字线，则n等于255并且多个字线的范围从第一字线(WL-0)到最终字线(WL-255)。然而，应当理解，在替代实现中，多个字线中的字线的数目可以大于或小于256。因此，8位地址1102足以选择256个字线中的任何一个，其中地址1102包括范围从第一地址位A0到最后地址位A7的多个位。逻辑电源域行译码器1112可以用于译码地址1102。行译码器1112可以是处理器或处理系统(未示出)的一部分。此外，图11所示的各种模块和组件被并入作为处理器或处理系统的一部分。例如，单个集成处理系统可以包括与单个半导体器件中的一个或多个存储器子系统对接的一个或多个处理器。
逻辑电源域由逻辑电源电压VDDL供电。因此，行译码器1112耦合到提供逻辑电源电压VDDL的逻辑域电源节点。与行译码器1112相反，多个电平移位器1122在由与逻辑电源电压VDDL不同的存储器电源电压VDDH供电的存储器电源域内操作。多个存储器单元1132还在存储器电源域中操作。一般地，逻辑电源电压VDDL和存储器电源电压VDDH的相对电平将取决于包括存储器访问方案1100的集成电路的操作模式。
如果逻辑电源域处于待机或低功率操作模式，则存储器电源电压VDDH可以高于逻辑电源电压VDDL。相反，如果逻辑电源域处于高功率模式，而存储器电源域处于低功率操作模式，则逻辑电源电压VDDL可以高于存储器电源电压VDDH。一般地，逻辑电源电压VDDL低于存储器电源电压VDDH，因此下面的讨论将假定存储器电源电压VDDH确实大于逻辑电源电压VDDL。然而，应当理解，本文中公开的电平移位也可以适用于关于驱动字线的幅度的向下电平移位。
在图11中，如果n等于256，则行译码器1112可以将地址1102译码为256个不同的译码信号，使得译码信号与字线一一对应。应当理解，在一些实现方式中，行译码器1112可以被配置为将地址1102的地址位的子集译码为多个相应的译码信号。换言之，代替将整个地址译码为单独对应于特定字线的单个译码信号，行译码器1112可以被配置为将三个地址位(例如，地址位A0、A1和A2)译码为范围从RA0到RA7(未示出)的第一组译码信号(RA)；将另外三个地址位(例如，地址位A3、A4和A5)译码为范围从RB0到RB7(未示出)的第二组译码信号；将剩余两个地址位(诸如地址位A6和A7)译码为范围从RC0到RC3(未示出)的第三组译码信号。
为了避免图11的描述的不必要的复杂化，将假定行译码器1112被配置为产生成n个不同的译码信号，并且每个字线(WL-0到WL-n)具有其自己的相应电平移位器1122。再次，在n等于256的情况下，因此存在256个电平移位器1122对应于256个字线(WL-0到WL-255)，每个电平移位器操作以根据本文中描述的高速电平移位器的各个方面将所接收的字线信号从逻辑电源域的逻辑电源电压VDDL移位到存储器电源域的存储器电源电压VDDH。一旦移位，则字线信号可以用于访问多个存储器单元1132，如本领域普通技术人员理解的。
例如，如果行译码器1112断言字线信号WL-5(VDDL)，则耦合到该字线的电平移位器将移位字线信号，以生成字线信号WL-5(VDDH)以访问多个存储器单元1132。再次参考关于图2描述和示出的电平移位器200，字线信号WL-5(VDDL)将在输入节点IN处接收并且在字线信号WL-5的输出节点OUT处提供输出(VHHD)。
根据所公开的高速电平移位器的各个方面，各种所描述的电平移位器包括输出节点和被配置为基于第一电压域中的输入信号在输出节点处提供第二电压域中的输出信号的交叉耦合的成对半导体器件。电平移位器包括用于增加电平移位器的输出节点处的电压电平的上拉辅助装置。上拉辅助装置可以如使用本文中描述的任何上拉辅助模块所描述的那样实现，诸如图2中描述的上拉辅助模块230或图4中描述的上拉辅助模块430。
本文中描述的电平移位器还可以包括用于当第二电压域中的反相输出信号的电压电平存在从第二电压域的高电压电平到第二电压域的低电压电平的降低时增加输出节点处的电压电平的前瞻装置。前瞻装置可以如使用本文中描述的任何前瞻模块所描述的那样实现，诸如图2中描述的前瞻模块220或图4中描述的前瞻模块420。前瞻装置可以进一步如使用前瞻模块所描述的那样实现，诸如图6中描述的前瞻模块620、图7中描述的前瞻模块720、图8中描述的前瞻模块820和图9中描述的前瞻模块920。
一般地，前述装置可以是被配置为执行由前述装置叙述的功能的本文中描述的任何模块或一个或多个模块。
已经参考存储器系统呈现了高速电平移位器的若干方面。如本领域技术人员将容易理解的，贯穿本公开描述的各个方面可以扩展到可以利用电平移位功能的其他器件。
结合本文中公开的方面而描述的各种说明性逻辑块、模块和电路可以在集成电路(“IC”)、接入终端或接入点内实施。IC可以包括被设计为执行本文中描述功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立栅极或晶体管逻辑、分立硬件组件、电子组件、光学组件、机械组件或其任何组合，并且可以执行驻留在IC内、IC外部或两者的代码或指令。通用处理器可以是微处理器，但是替代地，处理器可以是任何传统的处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合，例如DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任者何其他这样的配置。
应当理解，任何公开的过程中的步骤的任何特定顺序或层次是样本方法的示例。应当理解，基于设计偏好，可以重新布置过程中的步骤的特定顺序或层次，同时保持在本公开的范围内。所附方法权利要求以样本顺序呈现各个步骤的元素，并不表示限于所呈现的特定顺序或层次。

Claims (28)

1.一种电平移位器电路，包括：
输出节点；
交叉耦合的成对半导体器件，被配置为基于第一电压域中的输入信号，在所述输出节点处提供第二电压域中的输出信号；
上拉辅助电路，耦合到所述输出节点；以及
前瞻电路，耦合到所述上拉辅助电路，
其中所述前瞻电路被配置为当所述第二电压域中的反相输出信号的电压电平存在从所述第二电压域的高电压电平到所述第二电压域的低电压电平的降低时，引起所述上拉辅助电路辅助增加所述输出节点处的电压电平。
2.根据权利要求1所述的电平移位器电路，其中所述前瞻电路被配置为：
当所述反相输出信号转变到所述第二电压域的所述高电压电平时，引起所述上拉辅助电路存储预充电荷，以及
当所述反相输出信号转变到所述第二电压域的所述低电压电平时，启用所述上拉辅助电路以使用所述预充电荷增加所述输出节点处的电荷。
3.根据权利要求1所述的电平移位器电路，其中所述前瞻电路被配置为在电压缩放模式中禁用所述上拉辅助电路，其中在所述电压缩放模式期间，所述第一电压域的操作电压电平被降低。
4.根据权利要求1所述的电平移位器电路，其中所述上拉辅助电路包括第一半导体器件和第二半导体器件，所述第一半导体器件耦合到所述前瞻电路，并且被配置为由所述前瞻电路切换以允许在上拉节点处的电荷累积，所述第二半导体器件耦合到所述第一半导体器件，所述第二半导体器件被配置为在导通时，允许将所述上拉节点处的累积电荷提供给所述输出节点。
5.根据权利要求4所述的电平移位器电路，其中所述第一半导体器件包括具有栅极的晶体管，并且所述前瞻电路包括耦合到所述晶体管的所述栅极的输出。
6.根据权利要求4所述的电路，其中所述第二半导体器件包括具有耦合到所述输出节点的漏极的晶体管。
7.根据权利要求4所述的电平移位器电路，还包括下拉半导体器件，所述下拉半导体器件被配置为降低所述输出节点处的所述输出信号的所述电压电平。
8.根据权利要求1所述的电平移位器电路，其中所述前瞻电路包括反相器，所述反相器的输入被配置为接收基于所述输出信号的信号。
9.根据权利要求1所述的电平移位器电路，其中所述前瞻电路包括NAND门。
10.根据权利要求7所述的电平移位器电路，其中所述上拉辅助电路的所述第二半导体器件的驱动能力与所述下拉半导体器件的驱动能力类似。
11.根据权利要求1所述的电平移位器电路，其中所述交叉耦合的成对半导体器件是成对的PMOS晶体管，并且所述上拉辅助电路的第一半导体器件和第二半导体器件是PMOS晶体管。
12.根据权利要求1所述的电平移位器电路，其中所述前瞻电路包括多个反相器，并且其中所述反相器中的至少一个反相器被配置为接收交叉耦合的成对晶体管的反相输出。
13.根据权利要求1所述的电平移位器电路，其中所述前瞻电路被配置为预设所述上拉辅助电路。
14.一种电平移位器电路，包括：
输出节点；
交叉耦合的成对半导体器件，被配置为基于第一电压域中的输入信号，在所述输出节点处提供第二电压域中的输出信号；
上拉辅助装置，用于增加所述输出节点处的电压电平；以及
前瞻装置，用于当所述第二电压域中的反相输出信号的电压电平存在从所述第二电压域的高电压电平到所述第二电压域的低电压电平的降低时，引起所述上拉辅助装置增加所述输出节点处的电压电平。
15.根据权利要求14所述的电平移位器电路，其中所述前瞻装置被配置为：
当所述反相输出信号转变到所述第二电压域的所述高电压电平时，引起所述上拉辅助装置存储预充电荷，以及
当所述反相输出信号转变到所述第二电压域的所述低电压电平时，启用所述上拉辅助装置以使用所述预充电荷增加所述输出节点处的电荷。
16.根据权利要求14所述的电平移位器电路，其中所述前瞻装置被配置为在电压缩放模式中禁用所述上拉辅助装置，其中在所述电压缩放模式期间，所述第一电压域的操作电压电平被降低。
17.根据权利要求14所述的电平移位器电路，其中所述上拉辅助装置包括第一半导体装置和第二半导体装置，所述第一半导体装置耦合到所述前瞻装置，并且被配置为由所述前瞻装置切换以允许在上拉节点处的电荷累积，所述第二半导体装置耦合到所述第一半导体装置，以允许基于所述反相输出信号将所述上拉节点处的累积电荷提供给所述输出节点。
18.根据权利要求17所述的电平移位器电路，其中所述第一半导体装置包括具有栅极的晶体管，并且所述前瞻装置包括耦合到所述晶体管的所述栅极的输出。
19.根据权利要求17所述的电平移位器电路，其中所述第二半导体装置包括具有耦合到所述输出节点的漏极的晶体管。
20.根据权利要求17所述的电平移位器电路，还包括下拉半导体装置，所述下拉半导体装置被配置为降低所述输出节点处的所述输出信号的所述电压电平，其中所述上拉辅助装置的所述第二半导体装置基于所述下拉半导体装置来确定大小。
21.根据权利要求14所述的电平移位器电路，其中所述前瞻装置包括反相器，所述反相器的输入被配置为接收基于所述输出信号的信号。
22.一种控制电平移位器的方法，包括：
在被配置为基于第一电压域中的输入信号提供第二电压域中的输出信号的交叉耦合的成对半导体器件中，基于所述输出信号生成反相输出信号；
检测所述第二电压域中的所述反相输出信号的电压电平从所述第二电压域的高电压电平到所述第二电压域的低电压电平的降低；以及
当检测到所述反相输出信号的所述电压电平的降低时，增加输出节点处的电压电平。
23.根据权利要求22所述的方法，还包括：
当检测到所述反相输出信号朝向所述第二电压域的所述高电压电平的转变时，存储预充电荷。
24.根据权利要求23所述的方法，还包括：
当所述反相输出信号转变到所述第二电压域的所述低电压电平时，使用所述预充电荷增加所述输出节点处的电荷。
25.根据权利要求24所述的方法，其中增加所述输出节点处的电荷包括：
切换第一半导体器件，以允许所述预充电荷在上拉节点处的累积；以及
切换耦合到所述第一半导体器件的第二半导体器件，以允许基于所述反相输出信号将所述上拉节点处的预充电荷提供给所述输出节点。
26.一种处理系统，包括：
存储器电路，被配置为在第一电压域中操作；
处理电路，被配置为在第二电压域中操作，并且还被配置为使用地址信号来访问所述存储器电路；以及
电平移位器，耦合到所述处理电路和所述存储器电路，并且被配置为转换所述地址信号，所述电平移位器包括：
输出节点；
交叉耦合的成对半导体器件，被配置为基于所述第一电压域中的所述地址信号，在所述输出节点处提供所述第二电压域中的输出信号；
上拉辅助电路，耦合到所述输出节点；以及
前瞻电路，耦合到所述上拉辅助电路，
其中所述前瞻电路被配置为当所述第二电压域中的反相输出信号的电压电平存在从所述第二电压域的高电压电平到所述第二电压域的低电压电平的降低时，引起所述上拉辅助电路辅助增加所述输出节点处的电压电平。
27.根据权利要求26所述的处理系统，其中所述前瞻电路被配置为：
当所述反相输出信号转变到所述第二电压域的所述高电压电平时，引起所述上拉辅助电路存储预充电荷，以及
当所述反相输出信号转变到所述第二电压域的所述低电压电平时，启用所述上拉辅助电路以使用所述预充电荷增加所述输出节点处的电荷。
28.根据权利要求26所述的处理系统，其中所述前瞻电路被配置为在电压缩放模式中禁用所述上拉辅助电路，其中在所述电压缩放模式期间，所述第一电压域的操作电压电平被降低。
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