JP2004072159A - レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置 - Google Patents
レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置 Download PDFInfo
- Publication number
- JP2004072159A JP2004072159A JP2002224711A JP2002224711A JP2004072159A JP 2004072159 A JP2004072159 A JP 2004072159A JP 2002224711 A JP2002224711 A JP 2002224711A JP 2002224711 A JP2002224711 A JP 2002224711A JP 2004072159 A JP2004072159 A JP 2004072159A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- level
- output
- conversion circuit
- level conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Shift Register Type Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
【課題】入力信号IN,/INに応答して内部のトランジスタP1〜P4;N1,N2がスイッチングすることで、電源電圧の振幅の出力信号OUT’,/OUT’に変換して出力するレベル変換回路11において、入力信号と電源電圧との電位差が大きくても、広い動作マージンを持ち、かつ低消費電力とする。
【解決手段】前記トランジスタP1〜P4;N1,N2から成るレベルシフタ12の一方の電源線13に、VCCとVEEとを切換えるスイッチ回路15を設けるとともに、出力側に、出力電圧を維持する記憶回路16を設ける。そして、状態遷移時にのみレベルシフタ12へ給電する。したがって、レベルシフタ12において、状態遷移後にオフすべきトランジスタは確実にオフし、状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【選択図】 図1
【解決手段】前記トランジスタP1〜P4;N1,N2から成るレベルシフタ12の一方の電源線13に、VCCとVEEとを切換えるスイッチ回路15を設けるとともに、出力側に、出力電圧を維持する記憶回路16を設ける。そして、状態遷移時にのみレベルシフタ12へ給電する。したがって、レベルシフタ12において、状態遷移後にオフすべきトランジスタは確実にオフし、状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置に関し、特に前記レベル変換回路としては、入力信号の振幅が出力信号の振幅に比べて充分小さく、かつ低消費電力および広い動作マージンが要求されるものに関する。
【0002】
【従来の技術】
図7は、典型的な従来技術のレベル変換回路1の電気回路図である。このレベル変換回路1は、P型トランジスタp1〜p4およびN型トランジスタn1,n2を備えて構成される。トランジスタp1,p2,n1は、ハイ側の電源電圧VCCの電源線2とロー側の電源電圧VEEの電源線3との間に直列に接続されており、トランジスタp3,p4,n2も、前記電源線2と電源線3との間に直列に接続されている。前記トランジスタp2,n1のゲートは正転入力となり、共通に入力信号INが入力される。これに対して、前記トランジスタp4,n2のゲートは反転入力となり、共通に入力信号/INが入力される。なお、/は、以後、反転信号を表すこととする。
【0003】
一方、トランジスタn1のドレインは反転出力となり、出力信号/OUTが出力され、この出力信号/OUTはまた、トランジスタp3のゲートに与えられる。また、トランジスタn2のドレインは正転出力となり、出力信号OUTが出力され、この出力信号OUTはまた、トランジスタp1のゲートに与えられる。したがって、入力信号IN,/INが、それぞれハイレベルおよびローレベルとなると、出力信号OUT,/OUTは、それぞれハイレベルおよびローレベルとなる。
【0004】
図8は、上述のように構成されるレベル変換回路1の入出力特性を示す波形図である。図8では、入力信号IN,/INを示すとともに、出力信号は、/OUTのみを示している。動作説明のために、初期状態として、入力信号INはローレベルであり、反転の入力信号/INはハイレベルであり、したがって出力信号/OUTはハイレベルにあるものと仮定する。入力信号INがハイレベルになり反転の入力信号/INがローレベルになるように入力がスイッチングされると、先ずトランジスタn1がオンする。しかしながら、それまでオンしていたトランジスタp2が完全にオフしないため、トランジスタp1,p2に抑制されながら、出力/OUTは電源電圧VEEに近付くように下げられる。
【0005】
この抑制は、初期状態である入力信号INがローレベル、反転の入力信号/INがハイレベルのときのオン状態が維持されてトランジスタp1がオンしたままであるのに対し、トランジスタp2は入力信号INがハイレベルとなっても、該入力信号INと電源電圧VCCとの電位差が充分に大きいために、オフになりきれないために発生する。
【0006】
その後、トランジスタn1によって出力信号/OUTを電源電圧VEEに向って下げると、トランジスタp3はオンし、合わせて入力信号/INがローレベルになることによるトランジスタp4のオンによって、出力信号OUTが電源電圧VCCになり、トランジスタp1がオフする。こうして、入力信号IN,/INに対応した出力状態に切換わる。
【0007】
【発明が解決しようとする課題】
上述のように構成されるレベル変換回路1は、入力論理レベル(入力信号IN,/IN)の振幅がN型トランジスタn1,n2またはP型トランジスタp2,p4の閾値電圧よりも充分に高いか、または充分に高くない場合には、入力論理レベルのハイレベルとローレベルとが、共に前記電源電圧VCCと電源電圧VEEとの間でなければ、正常に動作しなくなるという制約を有する。たとえば、アクティブマトリクスの液晶ディスプレイのインタフェイス回路を例に説明すると、該インタフェイス回路に使用される典型的な信号レベルでは、入力信号の振幅が2.7〜3.3Vであり、これに対してトランジスタの閾値電圧は、2〜4Vの範囲で、入力信号の論理レベルと比べて充分に高くないため、たとえば該インタフェイス回路の電源電圧VCCは8V、電源電圧VEEは−4Vに設定する必要がある。
【0008】
すなわち、前記入力信号IN,/INが0Vと3Vとの間で切換わる場合で考えると、上述のように入力信号INが3Vになり、反転の入力信号/INが0Vになると、出力信号/OUTは、図8で示すように−4Vになる。また、出力信号OUTについても、VCC付近の電圧を出力している。
【0009】
しかしながら、前記のようにVCC=8V、VEE=−4Vに設定しても、トランジスタn2のゲート・ソース間の電位差は電源電圧VEEの−4Vであり、前記閾値電圧に近く、該トランジスタn2は完全にオフにならず、トランジスタp3,p4,n2の経路で貫通電流が流れ、消費電力が大きくなってしまうとともに、出力電圧も、−4Vから8Vに切換わるべきはずが、8Vまで到達しない(フルスイングしない)ため、次段の回路がCMOS型の回路である場合、その出力信号を入力する次段の回路との間で直流電流が生じ、これによっても消費電力が大きくなってしまう。図8では、前記のようにVCC=8Vとしても、出力信号/OUTは7.2V程度に抑制されてしまっており、前記貫通電流の発生や、フルスイングしていないことが理解される。
【0010】
したがって、従来のレベル変換回路1では、入力信号INと電源電圧VCCとの電位差が充分に大きいと、プロセスのばらつきや電源電圧の変動に対する動作マージンを下げることとなり、このレベル変換回路1を用いて製造される半導体装置またはディスプレイ装置の歩留まりを下げる原因となる。
【0011】
本発明の目的は、入力信号と電源電圧との電位差が大きくても、広い動作マージンを持ち、かつ低消費電力で動作するレベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置を提供することである。
【0012】
【課題を解決するための手段】
本発明のレベル変換回路は、入力信号に応答して内部のトランジスタがスイッチングすることで、前記入力信号を電源電圧の振幅の出力信号に変換して出力するレベル変換回路において、前記スイッチング用のトランジスタから成るレベルシフタの一対の電源線の内、一方の電源線に介在され、該一方の電源線に、前記トランジスタのスイッチング状態の遷移時に該一方の電源線の電位を出力し、前記スイッチング状態の遷移後に他方の電源線の電位付近の電圧を出力するスイッチング手段と、前記電源電圧が供給され、前記レベルシフタの出力を記憶して、前記出力信号とする記憶手段とを含むことを特徴とする。
【0013】
上記の構成によれば、一対の電源線の間に複数のトランジスタが直列に接続され、入力信号に応答してそれらのトランジスタがスイッチングすることで、前記入力信号を電源電圧、たとえばVCC/VEEの振幅の出力信号に変換して出力するレベル変換回路において、スイッチング手段は、そのスイッチング状態を維持するときには、前記VCC,VEEなどの一対の電源電圧の内、該スイッチング手段が介在される電源線とは異なるもう一方の電源線の電位付近の電圧、たとえばVEEを出力し、レベルシフタの一対の電源線を短絡させる。これに対してスイッチング状態を遷移するときには、該スイッチング手段が介在される電源線の本来の電源電圧、たとえばVCCを出力し、レベル変換回路に電源供給を行う。
【0014】
一方、このようにレベルシフタの電源が遮断されることがあっても、出力信号は、前記レベルシフタとは別途に構成され、前記電源電圧が供給される記憶手段によって保持される。
【0015】
したがって、前記レベルシフタがスイッチングするための入力論理レベル(入力信号)と電源電圧との電位差が大きくても、状態遷移後にオフすべきトランジスタは確実にオフし、状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【0016】
また、本発明のレベル変換回路は、前記記憶手段の状態遷移から予め定める時間後に前記スイッチング手段をリセットし、前記レベルシフタの一方の電源線に、他方の電源線の電位付近の電圧を出力させるリセット手段をさらに備えることを特徴とする。
【0017】
上記の構成によれば、レベルシフタへ電源供給が行われて該レベルシフタの状態遷移を検出すると、リセット手段は、前記状態遷移から安定する一時間後に前記スイッチング手段をリセットする。
【0018】
したがって、レベルシフタが状態遷移から安定すると、該レベルシフタへの電源供給を自動的に停止させることができる。
【0019】
さらにまた、本発明のレベル変換回路は、前記レベルシフタへの入力信号が、ECLレベル、TTLレベルまたはMOSレベルであることを特徴とする。
【0020】
上記の構成によれば、レベルシフタへの入力信号が、ECL(Emitter−Coupled Logic)レベル、TTL(Transistor−Transistor−Logic)レベルまたはMOSレベルのように、トランジスタの閾値電圧に近い低振幅のレベルであって、所望とする大振幅の出力電圧を制御しても、前記スイッチング手段および記憶手段の動作によって、状態遷移後における貫通電流を抑え、また出力電圧を電源電圧までフルスイングさせることができ、本発明を好適に実施することができる。
【0021】
また、本発明の半導体装置は、前記の何れかのレベル変換回路を用いることを特徴とする。
【0022】
上記の構成によれば、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路を用いるので、半導体装置の歩留まりを向上することができる。
【0023】
さらにまた、本発明のディスプレイ装置は、前記の何れかのレベル変換回路を用いることを特徴とする。
【0024】
上記の構成によれば、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路を用いるので、ディスプレイ装置の歩留まりを向上することができる。
【0025】
【発明の実施の形態】
本発明の実施の一形態について、図1および図2に基づいて説明すれば、以下のとおりである。
【0026】
図1は、本発明の実施の一形態のレベル変換回路11の電気回路図である。このレベル変換回路11は、大略的に、前記で示すレベル変換回路1と同様に構成されるレベルシフタ12と、前記レベルシフタ12の一対の電源線13,14の内、一方の電源線(図1ではハイ側の電源電圧VCCの電源線13であるけれども、ロー側の電源電圧VEEの電源線14でもよい。)に介在され、負論理の制御信号/ENに応答して、前記一方の電源線に、前記レベルシフタ12のスイッチング状態の遷移時に他方の電源線の電位の電圧を出力し、前記スイッチング状態の遷移後に該一方の電源線の電位を出力するスイッチ回路15と、前記電源電圧VCC,VEEが供給され、前記レベルシフタ12の出力信号OUT,/OUTを記憶する記憶回路16とを備えて構成される。
【0027】
前記レベルシフタ12は、P型トランジスタP1〜P4およびN型トランジスタN1,N2を備えて構成される。トランジスタP1,P2,N1は、ハイ側の電源電圧VCCの電源線13とロー側の電源電圧VEEの電源線14との間に直列に接続されており、トランジスタP3,P4,N2も、前記電源線13と電源線14との間に直列に接続されている。前記トランジスタP2,N1のゲートは正転入力となり、共通に入力信号INが入力される。これに対して、前記トランジスタP4,N2のゲートは反転入力となり、共通に入力信号/INが入力される。前記入力信号IN,/INは、ECLレベル、TTLレベルまたはMOSレベルのように、トランジスタP1〜P4;N1,N2の閾値電圧に近い低振幅のレベルであって、出力信号OUT,/OUTの振幅レベルに比べて充分に小さい。
【0028】
一方、トランジスタN1のドレインは反転出力となり、出力信号/OUTが出力され、この出力信号/OUTはまた、トランジスタP3のゲートに与えられる。また、トランジスタN2のドレインは正転出力となり、出力信号OUTが出力され、この出力信号OUTはまた、トランジスタP1のゲートに与えられる。したがって、入力信号IN,/INが、それぞれハイレベルおよびローレベルとなると、出力信号OUT,/OUTは、それぞれハイレベルおよびローレベルとなる。
【0029】
一方、前記スイッチ回路15は、ハイ側の電源電圧VCCの電源線17とロー側の電源電圧VEEの電源線14との間に直列に接続される一対のP型トランジスタP11およびN型トランジスタN11を備えて構成される。トランジスタP11,N11のゲートには、前記レベルシフタ12の状態遷移時にハイレベルとなり、状態遷移後にローレベルとなる前記制御信号/ENが共通に入力される。このトランジスタP11,N11のドレインは相互に接続されて出力端となり、したがって前記レベルシフタ12のハイ側の電源線13に、前記制御信号/ENが、ローレベルであるときにはトランジスタP11がオンし、トランジスタN11がオフして前記電源電圧VCCを出力し、ハイレベルであるときにはトランジスタN11がオンし、トランジスタP11がオフして前記電源電圧VEEを出力する。
【0030】
また、前記記憶回路16は、2つのN型トランジスタN21,N22と、2つのインバータINV1,INV2とを備えて構成される。トランジスタN21,N22のゲートには前記出力信号/OUT,OUTがそれぞれ入力され、ソースは共通に前記ロー側の電源電圧VEEの電源線14に接続され、ドレインはそれぞれ出力端となり、出力信号OUT’,/OUT’をそれぞれ出力する。前記インバータINV1,INV2は、相互に逆並列に、前記トランジスタN21,N22のドレイン間に挿入されている。このインバータINV1,INV2は、たとえば前記スイッチ回路15と同様に、ハイ側の電源電圧VCCの電源線17とロー側の電源電圧VEEの電源線14との間に直列に接続される一対のP型トランジスタおよびN型トランジスタを備えて構成され、したがって前記出力信号OUT’,/OUT’は、前記電源電圧VCCとVEEとの間で変化する。
【0031】
上述のように構成されるレベル変換回路11において、ハイ側の電源電圧VCCを8Vとし、ロー側の電源電圧VEEを−4Vとし、初期状態として、入力信号INを0Vとし、反転の入力信号/INを3Vとし、記憶回路16の出力信号OUT’を−4Vとし、制御信号/ENを8Vとすると、レベルシフタ12の電源線13にはロー側の電源電圧VEEが供給され、したがって該レベルシフタ12の電源線13,14間が短絡することになり、出力信号OUT,/OUTは共に−4Vとなり、貫通電流が生じることはない。
【0032】
次に、入力信号INが3Vに、反転の入力信号/INが0Vに遷移すると、制御信号/ENが8Vのままであるため、レベルシフタ12の電源線13にはロー側の電源電圧VEEが供給され続け、出力信号OUT,/OUTも−4Vのままであり、状態遷移は生じず、貫通電流は生じない。
【0033】
この状態で、制御信号/ENを8Vから−4Vに遷移させると、前記電源線13への供給電圧がVEEからVCCに切換わり、出力信号OUTがハイレベルになり、反転の出力信号/OUTはローレベルのままとなる。出力信号OUTがハイレベルになると、トランジスタN22がオンとなり、インバータINV1,INV2の状態遷移が起き、出力信号OUT’は8Vになる。そして、この記憶回路16の状態遷移後、制御信号/ENを−4Vから8Vに遷移させれば、再びレベルシフタ12の電源線13,14間が短絡することになり、出力信号OUT,/OUTは共に−4Vとなり、貫通電流が生じることはない。
【0034】
こうして、レベルシフタ12の電源を遮断し、入力信号IN,/INの状態を遷移しても、出力信号OUT’,/OUT’は該レベルシフタ12とは別途に構成され、前記電源電圧VCC,VEEが供給される記憶回路16によって、遷移前の電圧で保持される。
【0035】
したがって、前記レベルシフタ12がスイッチングするための入力論理レベル(入力信号IN,/IN)と電源電圧VCC,VEEとの電位差が大きくても、電源線13の電位がVCCに固定されている従来のレベル変換回路1とは異なり、状態遷移後にオフすべきトランジスタは確実にオフし、該状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力信号OUT’,/OUT’を電源電圧VCC,VEEまでフルスイングさせることができ、広い動作マージンを持たせることができる。なお、新たに設けたレベルシフタ12および記憶回路16によって電力消費が生じるけれども、その電力消費はレベルシフタ12の状態遷移時にのみ発生するのに対して、従来のレベル変換回路1では前記貫通電流が常時流れており、上述のように低消費電力化することができる。
【0036】
図2は、上述のように構成されるレベル変換回路11の入出力特性を示す波形図である。図2では、入力信号IN,/INを示すとともに、出力信号は、前記入力信号INと同相の出力となるOUT’のみを示している。この図2では図示していないけれども、入力信号IN,/INの状態を遷移させてから、制御信号/ENを8Vから−4Vに遷移する時間だけ遅れて出力信号OUT’の状態も遷移し、該出力信号OUT’は電源電圧VCCの8Vに達しており、前記貫通電流の発生がなく、フルスイングしていることが理解される。
【0037】
本発明の実施の他の形態について、図3および図4に基づいて説明すれば、以下のとおりである。
【0038】
図3は、本発明の実施の他の形態のレベル変換回路21の電気的構成を示すブロック図である。このレベル変換回路21は、前述のレベル変換回路11に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このレベル変換回路21では、クロック信号CLKの立ち上がりに同期して、前記制御信号/ENを作成するレジスタ回路22が設けられている。前記レジスタ回路22は、ANDゲート23と遅延素子24とを備えて構成されており、前記クロック信号CLKは直接ANDゲート23の一方の入力に入力されるとともに、遅延素子24を通過した後、反転されて前記ANDゲート23の他方の入力に入力される。このANDゲート23の出力は反転されて前記制御信号/ENとなる。
【0039】
したがって、図4で示すように、入力信号IN,/INの状態が遷移してからクロック信号CLKが立ち上がり、その立ち上がりから前記遅延素子24によって定められる一定期間だけ、ローレベルのアクティブとなる前記制御信号/ENが作成され、その一定期間だけ、スイッチ回路15からレベルシフタ12へ電源電圧VCCが供給され、該レベルシフタ12の状態遷移が可能となる。なお、前記一定期間は、前記レベルシフタ12の状態遷移が充分に可能な時間に選ばれる。
【0040】
前記制御信号/ENをクロック信号CLKから作成することによって、このレベル変換回路21は、クロック信号CLKに同期してデータのレベル変換を行うことができ、入力信号IN,/INのレベル変換機能付きのフリップフロップとして用いることができる。
【0041】
本発明の実施のさらに他の形態について、図5および図6に基づいて説明すれば、以下のとおりである。
【0042】
図5は、本発明の実施のさらに他の形態のレベル変換回路31の電気的構成を示すブロック図である。このレベル変換回路31は、前述のレベル変換回路11,21に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このレベル変換回路21では、正論理の制御信号ENを反転して保持し、前記制御信号/ENをアクティブとする記憶回路32が設けられるとともに、出力信号OUT’の遷移から一定時間に前記制御信号/ENを非アクティブにリセットするレジスタ回路33が設けられている。
【0043】
前記レジスタ回路33は、排他的論理和ゲート34と遅延素子35とを備えて構成されており、前記出力信号OUT’は直接排他的論理和ゲート34の一方の入力に入力されるとともに、遅延素子35を通過した後、前記排他的論理和ゲート34の他方の入力に入力される。この排他的論理和ゲート33の出力を用いて、前記記憶回路32は前記制御信号/ENをリセットする。
【0044】
前記記憶回路32は、前記記憶回路16と同様に、2つのN型トランジスタN31,N32と、2つのインバータINV11,INV12とを備えて構成される。トランジスタN31,N32のゲートには前記制御信号ENおよび排他的論理和ゲート33の出力がそれぞれ入力され、ソースは共通に前記ロー側の電源電圧VEEの電源線14に接続され、トランジスタN31のドレインは出力端となり、前記制御信号/ENを出力する。前記インバータINV11,INV12は、相互に逆並列に、前記トランジスタN31,N32のドレイン間に挿入されている。このインバータINV11,INV12も、たとえば前記スイッチ回路15と同様に、ハイ側の電源電圧VCCの電源線17とロー側の電源電圧VEEの電源線14との間に直列に接続される一対のP型トランジスタおよびN型トランジスタを備えて構成され、したがって前記制御信号/ENは、前記電源電圧VCCとVEEとの間で変化する。
【0045】
したがって、入力信号IN,/INの状態が遷移してから前記制御信号ENがハイレベルのアクティブとされ、トランジスタN31によって制御信号/ENがローレベルのアクティブとなると、スイッチ回路15はレベルシフタ12へ電源電圧VCCの供給を開始する。これによって、出力信号OUT’の状態が遷移すると、遅延素子35で定められた一定時間だけ、排他的論理和ゲート33の出力がハイレベルのアクティブとなり、トランジスタN32によって記憶回路32がリセットされ、制御信号/ENがハイレベルの非アクティブになり、自動的にスイッチ回路15をオフにし、以降の貫通電流を抑制することができる。なお、前記遅延素子35による遅延時間は、これらインバータINV11,INV12およびトランジスタN31,N32から成る記憶回路32をリセットするのに充分な時間に選ばれる。
【0046】
そして、このレベル変換回路31では、さらに前記記憶回路16のトランジスタN21と並列にN型トランジスタN33が設けられるとともに、記憶回路32のトランジスタN32と並列にN型トランジスタN34が設けられ、これらのトランジスタN33,N34のゲートには共通にリセット信号resetが入力される。このリセット信号resetがハイレベルのアクティブとなると、記憶回路16,32を共に初期状態に戻すことができる。
【0047】
図6は、上述のように構成されるレベル変換回路31の一応用例であるディスプレイ装置41を模式的に示す図である。このディスプレイ装置41はTFTアクティブマトリクス方式の液晶表示装置などで実現され、画素領域42の一方の辺側にソースドライバ43が、前記一方の辺に交わるもう一方の辺側にゲートドライバ44が設けられて構成される。前記レベル変換回路31は、たとえばソースドライバ43内に設けられる。
【0048】
そして、外部の映像信号源などからの低振幅のクロックCLK,/CLKが前記レベル変換回路31の入力信号IN,/INとなり、出力信号OUT’,/OUT’が抵抗分圧されて、階調表示のための参照電圧となって、ソースドライバ43から画素領域42に形成された図示しないソースラインへ出力される。
【0049】
このようにプロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路31を用いることで、ディスプレイ装置41の歩留まりを向上することができる。
【0050】
また、本発明は、ディスプレイ装置に限らず、入力信号IN,/INの振幅レベルが電源電圧VCC,VEEに比べて充分に小さい半導体装置に好適に実施することができる。
【0051】
【発明の効果】
本発明のレベル変換回路は、以上のように、入力信号に応答してレベルシフタ内のトランジスタがスイッチングすることで、前記入力信号を電源電圧、たとえばVCC/VEEの振幅の出力信号に変換して出力するレベル変換回路において、前記レベルシフタの電源線の一方にスイッチング手段を介在し、前記トランジスタのスイッチング状態を維持するときには、前記VCC,VEEなどの一対の電源電圧の内、該スイッチング手段が介在される電源線とは異なるもう一方の電源線の電位付近の電圧、たとえばVEEを出力し、レベルシフタの一対の電源線を短絡させる。これに対してスイッチング状態を遷移するときには、該スイッチング手段が介在される電源線の本来の電源電圧、たとえばVCCを出力し、レベル変換回路に電源供給を行う。一方、このようにレベルシフタの電源が遮断されることがあっても、出力信号は、前記レベルシフタとは別途に構成され、前記電源電圧が供給される記憶手段によって保持する。
【0052】
それゆえ、前記レベルシフタがスイッチングするための入力論理レベル(入力信号)と電源電圧との電位差が大きくても、状態遷移後にオフすべきトランジスタは確実にオフし、該状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【0053】
また、本発明のレベル変換回路は、以上のように、レベルシフタへ電源供給が行われて該レベルシフタの状態遷移を検出すると、前記状態遷移から安定する一時間後に前記スイッチング手段をリセットするリセット手段を設ける。
【0054】
それゆえ、レベルシフタが状態遷移から安定すると、該レベルシフタへの電源供給を自動的に停止させることができる。
【0055】
さらにまた、本発明のレベル変換回路は、以上のように、前記レベルシフタへの入力信号を、トランジスタの閾値電圧に近い低振幅のレベルであるECLレベル、TTLレベルまたはMOSレベルとする。
【0056】
それゆえ、この低振幅の入力信号で大振幅の出力電圧を制御しても、前記スイッチング手段および記憶手段の動作によって、状態遷移後における貫通電流を抑え、また出力電圧を電源電圧までフルスイングさせることができ、本発明を好適に実施することができる。
【0057】
また、本発明の半導体装置は、以上のように、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができる前記の何れかのレベル変換回路を用いる。
【0058】
それゆえ、半導体装置の歩留まりを向上することができる。
【0059】
さらにまた、本発明のディスプレイ装置は、以上のように、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができる前記の何れかのレベル変換回路を用いる。
【0060】
それゆえ、ディスプレイ装置の低消費電力化を実現でき、歩留まりを向上することができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態のレベル変換回路の電気回路図である。
【図2】図1で示すレベル変換回路の入出力特性を示す波形図である。
【図3】本発明の実施の他の形態のレベル変換回路の電気的構成を示すブロック図である。
【図4】図3で示すレベル変換回路の動作を説明するための波形図である。
【図5】本発明の実施のさらに他の形態のレベル変換回路の電気的構成を示すブロック図である。
【図6】図5で示すレベル変換回路の一応用例であるディスプレイ装置を模式的に示す図である。
【図7】典型的な従来技術のレベル変換回路の電気回路図である。
【図8】図7で示すレベル変換回路の入出力特性を示す波形図である。
【符号の説明】
11,21,31 レベル変換回路
12 レベルシフタ
13 電源線(一方の電源線)
14 電源線(他方の電源線)
15 スイッチ回路(スイッチング手段)
16 記憶回路(記憶手段)
17 電源線
22 レジスタ回路
23 ANDゲート
24,35 遅延素子
32 記憶回路
33 レジスタ回路(リセット手段)
34 排他的論理和ゲート
INV1,INV2;INV11,INV12 インバータ
N1,N2 N型トランジスタ(スイッチング用のトランジスタ)
N11 N型トランジスタ
N21,N22;N31,N32 N型トランジスタ
P1〜P4 P型トランジスタ(スイッチング用のトランジスタ)
P11 P型トランジスタ
41 ディスプレイ装置
42 画素領域
43 ソースドライバ
44 ゲートドライバ
【発明の属する技術分野】
本発明は、レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置に関し、特に前記レベル変換回路としては、入力信号の振幅が出力信号の振幅に比べて充分小さく、かつ低消費電力および広い動作マージンが要求されるものに関する。
【0002】
【従来の技術】
図7は、典型的な従来技術のレベル変換回路1の電気回路図である。このレベル変換回路1は、P型トランジスタp1〜p4およびN型トランジスタn1,n2を備えて構成される。トランジスタp1,p2,n1は、ハイ側の電源電圧VCCの電源線2とロー側の電源電圧VEEの電源線3との間に直列に接続されており、トランジスタp3,p4,n2も、前記電源線2と電源線3との間に直列に接続されている。前記トランジスタp2,n1のゲートは正転入力となり、共通に入力信号INが入力される。これに対して、前記トランジスタp4,n2のゲートは反転入力となり、共通に入力信号/INが入力される。なお、/は、以後、反転信号を表すこととする。
【0003】
一方、トランジスタn1のドレインは反転出力となり、出力信号/OUTが出力され、この出力信号/OUTはまた、トランジスタp3のゲートに与えられる。また、トランジスタn2のドレインは正転出力となり、出力信号OUTが出力され、この出力信号OUTはまた、トランジスタp1のゲートに与えられる。したがって、入力信号IN,/INが、それぞれハイレベルおよびローレベルとなると、出力信号OUT,/OUTは、それぞれハイレベルおよびローレベルとなる。
【0004】
図8は、上述のように構成されるレベル変換回路1の入出力特性を示す波形図である。図8では、入力信号IN,/INを示すとともに、出力信号は、/OUTのみを示している。動作説明のために、初期状態として、入力信号INはローレベルであり、反転の入力信号/INはハイレベルであり、したがって出力信号/OUTはハイレベルにあるものと仮定する。入力信号INがハイレベルになり反転の入力信号/INがローレベルになるように入力がスイッチングされると、先ずトランジスタn1がオンする。しかしながら、それまでオンしていたトランジスタp2が完全にオフしないため、トランジスタp1,p2に抑制されながら、出力/OUTは電源電圧VEEに近付くように下げられる。
【0005】
この抑制は、初期状態である入力信号INがローレベル、反転の入力信号/INがハイレベルのときのオン状態が維持されてトランジスタp1がオンしたままであるのに対し、トランジスタp2は入力信号INがハイレベルとなっても、該入力信号INと電源電圧VCCとの電位差が充分に大きいために、オフになりきれないために発生する。
【0006】
その後、トランジスタn1によって出力信号/OUTを電源電圧VEEに向って下げると、トランジスタp3はオンし、合わせて入力信号/INがローレベルになることによるトランジスタp4のオンによって、出力信号OUTが電源電圧VCCになり、トランジスタp1がオフする。こうして、入力信号IN,/INに対応した出力状態に切換わる。
【0007】
【発明が解決しようとする課題】
上述のように構成されるレベル変換回路1は、入力論理レベル(入力信号IN,/IN)の振幅がN型トランジスタn1,n2またはP型トランジスタp2,p4の閾値電圧よりも充分に高いか、または充分に高くない場合には、入力論理レベルのハイレベルとローレベルとが、共に前記電源電圧VCCと電源電圧VEEとの間でなければ、正常に動作しなくなるという制約を有する。たとえば、アクティブマトリクスの液晶ディスプレイのインタフェイス回路を例に説明すると、該インタフェイス回路に使用される典型的な信号レベルでは、入力信号の振幅が2.7〜3.3Vであり、これに対してトランジスタの閾値電圧は、2〜4Vの範囲で、入力信号の論理レベルと比べて充分に高くないため、たとえば該インタフェイス回路の電源電圧VCCは8V、電源電圧VEEは−4Vに設定する必要がある。
【0008】
すなわち、前記入力信号IN,/INが0Vと3Vとの間で切換わる場合で考えると、上述のように入力信号INが3Vになり、反転の入力信号/INが0Vになると、出力信号/OUTは、図8で示すように−4Vになる。また、出力信号OUTについても、VCC付近の電圧を出力している。
【0009】
しかしながら、前記のようにVCC=8V、VEE=−4Vに設定しても、トランジスタn2のゲート・ソース間の電位差は電源電圧VEEの−4Vであり、前記閾値電圧に近く、該トランジスタn2は完全にオフにならず、トランジスタp3,p4,n2の経路で貫通電流が流れ、消費電力が大きくなってしまうとともに、出力電圧も、−4Vから8Vに切換わるべきはずが、8Vまで到達しない(フルスイングしない)ため、次段の回路がCMOS型の回路である場合、その出力信号を入力する次段の回路との間で直流電流が生じ、これによっても消費電力が大きくなってしまう。図8では、前記のようにVCC=8Vとしても、出力信号/OUTは7.2V程度に抑制されてしまっており、前記貫通電流の発生や、フルスイングしていないことが理解される。
【0010】
したがって、従来のレベル変換回路1では、入力信号INと電源電圧VCCとの電位差が充分に大きいと、プロセスのばらつきや電源電圧の変動に対する動作マージンを下げることとなり、このレベル変換回路1を用いて製造される半導体装置またはディスプレイ装置の歩留まりを下げる原因となる。
【0011】
本発明の目的は、入力信号と電源電圧との電位差が大きくても、広い動作マージンを持ち、かつ低消費電力で動作するレベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置を提供することである。
【0012】
【課題を解決するための手段】
本発明のレベル変換回路は、入力信号に応答して内部のトランジスタがスイッチングすることで、前記入力信号を電源電圧の振幅の出力信号に変換して出力するレベル変換回路において、前記スイッチング用のトランジスタから成るレベルシフタの一対の電源線の内、一方の電源線に介在され、該一方の電源線に、前記トランジスタのスイッチング状態の遷移時に該一方の電源線の電位を出力し、前記スイッチング状態の遷移後に他方の電源線の電位付近の電圧を出力するスイッチング手段と、前記電源電圧が供給され、前記レベルシフタの出力を記憶して、前記出力信号とする記憶手段とを含むことを特徴とする。
【0013】
上記の構成によれば、一対の電源線の間に複数のトランジスタが直列に接続され、入力信号に応答してそれらのトランジスタがスイッチングすることで、前記入力信号を電源電圧、たとえばVCC/VEEの振幅の出力信号に変換して出力するレベル変換回路において、スイッチング手段は、そのスイッチング状態を維持するときには、前記VCC,VEEなどの一対の電源電圧の内、該スイッチング手段が介在される電源線とは異なるもう一方の電源線の電位付近の電圧、たとえばVEEを出力し、レベルシフタの一対の電源線を短絡させる。これに対してスイッチング状態を遷移するときには、該スイッチング手段が介在される電源線の本来の電源電圧、たとえばVCCを出力し、レベル変換回路に電源供給を行う。
【0014】
一方、このようにレベルシフタの電源が遮断されることがあっても、出力信号は、前記レベルシフタとは別途に構成され、前記電源電圧が供給される記憶手段によって保持される。
【0015】
したがって、前記レベルシフタがスイッチングするための入力論理レベル(入力信号)と電源電圧との電位差が大きくても、状態遷移後にオフすべきトランジスタは確実にオフし、状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【0016】
また、本発明のレベル変換回路は、前記記憶手段の状態遷移から予め定める時間後に前記スイッチング手段をリセットし、前記レベルシフタの一方の電源線に、他方の電源線の電位付近の電圧を出力させるリセット手段をさらに備えることを特徴とする。
【0017】
上記の構成によれば、レベルシフタへ電源供給が行われて該レベルシフタの状態遷移を検出すると、リセット手段は、前記状態遷移から安定する一時間後に前記スイッチング手段をリセットする。
【0018】
したがって、レベルシフタが状態遷移から安定すると、該レベルシフタへの電源供給を自動的に停止させることができる。
【0019】
さらにまた、本発明のレベル変換回路は、前記レベルシフタへの入力信号が、ECLレベル、TTLレベルまたはMOSレベルであることを特徴とする。
【0020】
上記の構成によれば、レベルシフタへの入力信号が、ECL(Emitter−Coupled Logic)レベル、TTL(Transistor−Transistor−Logic)レベルまたはMOSレベルのように、トランジスタの閾値電圧に近い低振幅のレベルであって、所望とする大振幅の出力電圧を制御しても、前記スイッチング手段および記憶手段の動作によって、状態遷移後における貫通電流を抑え、また出力電圧を電源電圧までフルスイングさせることができ、本発明を好適に実施することができる。
【0021】
また、本発明の半導体装置は、前記の何れかのレベル変換回路を用いることを特徴とする。
【0022】
上記の構成によれば、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路を用いるので、半導体装置の歩留まりを向上することができる。
【0023】
さらにまた、本発明のディスプレイ装置は、前記の何れかのレベル変換回路を用いることを特徴とする。
【0024】
上記の構成によれば、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路を用いるので、ディスプレイ装置の歩留まりを向上することができる。
【0025】
【発明の実施の形態】
本発明の実施の一形態について、図1および図2に基づいて説明すれば、以下のとおりである。
【0026】
図1は、本発明の実施の一形態のレベル変換回路11の電気回路図である。このレベル変換回路11は、大略的に、前記で示すレベル変換回路1と同様に構成されるレベルシフタ12と、前記レベルシフタ12の一対の電源線13,14の内、一方の電源線(図1ではハイ側の電源電圧VCCの電源線13であるけれども、ロー側の電源電圧VEEの電源線14でもよい。)に介在され、負論理の制御信号/ENに応答して、前記一方の電源線に、前記レベルシフタ12のスイッチング状態の遷移時に他方の電源線の電位の電圧を出力し、前記スイッチング状態の遷移後に該一方の電源線の電位を出力するスイッチ回路15と、前記電源電圧VCC,VEEが供給され、前記レベルシフタ12の出力信号OUT,/OUTを記憶する記憶回路16とを備えて構成される。
【0027】
前記レベルシフタ12は、P型トランジスタP1〜P4およびN型トランジスタN1,N2を備えて構成される。トランジスタP1,P2,N1は、ハイ側の電源電圧VCCの電源線13とロー側の電源電圧VEEの電源線14との間に直列に接続されており、トランジスタP3,P4,N2も、前記電源線13と電源線14との間に直列に接続されている。前記トランジスタP2,N1のゲートは正転入力となり、共通に入力信号INが入力される。これに対して、前記トランジスタP4,N2のゲートは反転入力となり、共通に入力信号/INが入力される。前記入力信号IN,/INは、ECLレベル、TTLレベルまたはMOSレベルのように、トランジスタP1〜P4;N1,N2の閾値電圧に近い低振幅のレベルであって、出力信号OUT,/OUTの振幅レベルに比べて充分に小さい。
【0028】
一方、トランジスタN1のドレインは反転出力となり、出力信号/OUTが出力され、この出力信号/OUTはまた、トランジスタP3のゲートに与えられる。また、トランジスタN2のドレインは正転出力となり、出力信号OUTが出力され、この出力信号OUTはまた、トランジスタP1のゲートに与えられる。したがって、入力信号IN,/INが、それぞれハイレベルおよびローレベルとなると、出力信号OUT,/OUTは、それぞれハイレベルおよびローレベルとなる。
【0029】
一方、前記スイッチ回路15は、ハイ側の電源電圧VCCの電源線17とロー側の電源電圧VEEの電源線14との間に直列に接続される一対のP型トランジスタP11およびN型トランジスタN11を備えて構成される。トランジスタP11,N11のゲートには、前記レベルシフタ12の状態遷移時にハイレベルとなり、状態遷移後にローレベルとなる前記制御信号/ENが共通に入力される。このトランジスタP11,N11のドレインは相互に接続されて出力端となり、したがって前記レベルシフタ12のハイ側の電源線13に、前記制御信号/ENが、ローレベルであるときにはトランジスタP11がオンし、トランジスタN11がオフして前記電源電圧VCCを出力し、ハイレベルであるときにはトランジスタN11がオンし、トランジスタP11がオフして前記電源電圧VEEを出力する。
【0030】
また、前記記憶回路16は、2つのN型トランジスタN21,N22と、2つのインバータINV1,INV2とを備えて構成される。トランジスタN21,N22のゲートには前記出力信号/OUT,OUTがそれぞれ入力され、ソースは共通に前記ロー側の電源電圧VEEの電源線14に接続され、ドレインはそれぞれ出力端となり、出力信号OUT’,/OUT’をそれぞれ出力する。前記インバータINV1,INV2は、相互に逆並列に、前記トランジスタN21,N22のドレイン間に挿入されている。このインバータINV1,INV2は、たとえば前記スイッチ回路15と同様に、ハイ側の電源電圧VCCの電源線17とロー側の電源電圧VEEの電源線14との間に直列に接続される一対のP型トランジスタおよびN型トランジスタを備えて構成され、したがって前記出力信号OUT’,/OUT’は、前記電源電圧VCCとVEEとの間で変化する。
【0031】
上述のように構成されるレベル変換回路11において、ハイ側の電源電圧VCCを8Vとし、ロー側の電源電圧VEEを−4Vとし、初期状態として、入力信号INを0Vとし、反転の入力信号/INを3Vとし、記憶回路16の出力信号OUT’を−4Vとし、制御信号/ENを8Vとすると、レベルシフタ12の電源線13にはロー側の電源電圧VEEが供給され、したがって該レベルシフタ12の電源線13,14間が短絡することになり、出力信号OUT,/OUTは共に−4Vとなり、貫通電流が生じることはない。
【0032】
次に、入力信号INが3Vに、反転の入力信号/INが0Vに遷移すると、制御信号/ENが8Vのままであるため、レベルシフタ12の電源線13にはロー側の電源電圧VEEが供給され続け、出力信号OUT,/OUTも−4Vのままであり、状態遷移は生じず、貫通電流は生じない。
【0033】
この状態で、制御信号/ENを8Vから−4Vに遷移させると、前記電源線13への供給電圧がVEEからVCCに切換わり、出力信号OUTがハイレベルになり、反転の出力信号/OUTはローレベルのままとなる。出力信号OUTがハイレベルになると、トランジスタN22がオンとなり、インバータINV1,INV2の状態遷移が起き、出力信号OUT’は8Vになる。そして、この記憶回路16の状態遷移後、制御信号/ENを−4Vから8Vに遷移させれば、再びレベルシフタ12の電源線13,14間が短絡することになり、出力信号OUT,/OUTは共に−4Vとなり、貫通電流が生じることはない。
【0034】
こうして、レベルシフタ12の電源を遮断し、入力信号IN,/INの状態を遷移しても、出力信号OUT’,/OUT’は該レベルシフタ12とは別途に構成され、前記電源電圧VCC,VEEが供給される記憶回路16によって、遷移前の電圧で保持される。
【0035】
したがって、前記レベルシフタ12がスイッチングするための入力論理レベル(入力信号IN,/IN)と電源電圧VCC,VEEとの電位差が大きくても、電源線13の電位がVCCに固定されている従来のレベル変換回路1とは異なり、状態遷移後にオフすべきトランジスタは確実にオフし、該状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力信号OUT’,/OUT’を電源電圧VCC,VEEまでフルスイングさせることができ、広い動作マージンを持たせることができる。なお、新たに設けたレベルシフタ12および記憶回路16によって電力消費が生じるけれども、その電力消費はレベルシフタ12の状態遷移時にのみ発生するのに対して、従来のレベル変換回路1では前記貫通電流が常時流れており、上述のように低消費電力化することができる。
【0036】
図2は、上述のように構成されるレベル変換回路11の入出力特性を示す波形図である。図2では、入力信号IN,/INを示すとともに、出力信号は、前記入力信号INと同相の出力となるOUT’のみを示している。この図2では図示していないけれども、入力信号IN,/INの状態を遷移させてから、制御信号/ENを8Vから−4Vに遷移する時間だけ遅れて出力信号OUT’の状態も遷移し、該出力信号OUT’は電源電圧VCCの8Vに達しており、前記貫通電流の発生がなく、フルスイングしていることが理解される。
【0037】
本発明の実施の他の形態について、図3および図4に基づいて説明すれば、以下のとおりである。
【0038】
図3は、本発明の実施の他の形態のレベル変換回路21の電気的構成を示すブロック図である。このレベル変換回路21は、前述のレベル変換回路11に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このレベル変換回路21では、クロック信号CLKの立ち上がりに同期して、前記制御信号/ENを作成するレジスタ回路22が設けられている。前記レジスタ回路22は、ANDゲート23と遅延素子24とを備えて構成されており、前記クロック信号CLKは直接ANDゲート23の一方の入力に入力されるとともに、遅延素子24を通過した後、反転されて前記ANDゲート23の他方の入力に入力される。このANDゲート23の出力は反転されて前記制御信号/ENとなる。
【0039】
したがって、図4で示すように、入力信号IN,/INの状態が遷移してからクロック信号CLKが立ち上がり、その立ち上がりから前記遅延素子24によって定められる一定期間だけ、ローレベルのアクティブとなる前記制御信号/ENが作成され、その一定期間だけ、スイッチ回路15からレベルシフタ12へ電源電圧VCCが供給され、該レベルシフタ12の状態遷移が可能となる。なお、前記一定期間は、前記レベルシフタ12の状態遷移が充分に可能な時間に選ばれる。
【0040】
前記制御信号/ENをクロック信号CLKから作成することによって、このレベル変換回路21は、クロック信号CLKに同期してデータのレベル変換を行うことができ、入力信号IN,/INのレベル変換機能付きのフリップフロップとして用いることができる。
【0041】
本発明の実施のさらに他の形態について、図5および図6に基づいて説明すれば、以下のとおりである。
【0042】
図5は、本発明の実施のさらに他の形態のレベル変換回路31の電気的構成を示すブロック図である。このレベル変換回路31は、前述のレベル変換回路11,21に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このレベル変換回路21では、正論理の制御信号ENを反転して保持し、前記制御信号/ENをアクティブとする記憶回路32が設けられるとともに、出力信号OUT’の遷移から一定時間に前記制御信号/ENを非アクティブにリセットするレジスタ回路33が設けられている。
【0043】
前記レジスタ回路33は、排他的論理和ゲート34と遅延素子35とを備えて構成されており、前記出力信号OUT’は直接排他的論理和ゲート34の一方の入力に入力されるとともに、遅延素子35を通過した後、前記排他的論理和ゲート34の他方の入力に入力される。この排他的論理和ゲート33の出力を用いて、前記記憶回路32は前記制御信号/ENをリセットする。
【0044】
前記記憶回路32は、前記記憶回路16と同様に、2つのN型トランジスタN31,N32と、2つのインバータINV11,INV12とを備えて構成される。トランジスタN31,N32のゲートには前記制御信号ENおよび排他的論理和ゲート33の出力がそれぞれ入力され、ソースは共通に前記ロー側の電源電圧VEEの電源線14に接続され、トランジスタN31のドレインは出力端となり、前記制御信号/ENを出力する。前記インバータINV11,INV12は、相互に逆並列に、前記トランジスタN31,N32のドレイン間に挿入されている。このインバータINV11,INV12も、たとえば前記スイッチ回路15と同様に、ハイ側の電源電圧VCCの電源線17とロー側の電源電圧VEEの電源線14との間に直列に接続される一対のP型トランジスタおよびN型トランジスタを備えて構成され、したがって前記制御信号/ENは、前記電源電圧VCCとVEEとの間で変化する。
【0045】
したがって、入力信号IN,/INの状態が遷移してから前記制御信号ENがハイレベルのアクティブとされ、トランジスタN31によって制御信号/ENがローレベルのアクティブとなると、スイッチ回路15はレベルシフタ12へ電源電圧VCCの供給を開始する。これによって、出力信号OUT’の状態が遷移すると、遅延素子35で定められた一定時間だけ、排他的論理和ゲート33の出力がハイレベルのアクティブとなり、トランジスタN32によって記憶回路32がリセットされ、制御信号/ENがハイレベルの非アクティブになり、自動的にスイッチ回路15をオフにし、以降の貫通電流を抑制することができる。なお、前記遅延素子35による遅延時間は、これらインバータINV11,INV12およびトランジスタN31,N32から成る記憶回路32をリセットするのに充分な時間に選ばれる。
【0046】
そして、このレベル変換回路31では、さらに前記記憶回路16のトランジスタN21と並列にN型トランジスタN33が設けられるとともに、記憶回路32のトランジスタN32と並列にN型トランジスタN34が設けられ、これらのトランジスタN33,N34のゲートには共通にリセット信号resetが入力される。このリセット信号resetがハイレベルのアクティブとなると、記憶回路16,32を共に初期状態に戻すことができる。
【0047】
図6は、上述のように構成されるレベル変換回路31の一応用例であるディスプレイ装置41を模式的に示す図である。このディスプレイ装置41はTFTアクティブマトリクス方式の液晶表示装置などで実現され、画素領域42の一方の辺側にソースドライバ43が、前記一方の辺に交わるもう一方の辺側にゲートドライバ44が設けられて構成される。前記レベル変換回路31は、たとえばソースドライバ43内に設けられる。
【0048】
そして、外部の映像信号源などからの低振幅のクロックCLK,/CLKが前記レベル変換回路31の入力信号IN,/INとなり、出力信号OUT’,/OUT’が抵抗分圧されて、階調表示のための参照電圧となって、ソースドライバ43から画素領域42に形成された図示しないソースラインへ出力される。
【0049】
このようにプロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路31を用いることで、ディスプレイ装置41の歩留まりを向上することができる。
【0050】
また、本発明は、ディスプレイ装置に限らず、入力信号IN,/INの振幅レベルが電源電圧VCC,VEEに比べて充分に小さい半導体装置に好適に実施することができる。
【0051】
【発明の効果】
本発明のレベル変換回路は、以上のように、入力信号に応答してレベルシフタ内のトランジスタがスイッチングすることで、前記入力信号を電源電圧、たとえばVCC/VEEの振幅の出力信号に変換して出力するレベル変換回路において、前記レベルシフタの電源線の一方にスイッチング手段を介在し、前記トランジスタのスイッチング状態を維持するときには、前記VCC,VEEなどの一対の電源電圧の内、該スイッチング手段が介在される電源線とは異なるもう一方の電源線の電位付近の電圧、たとえばVEEを出力し、レベルシフタの一対の電源線を短絡させる。これに対してスイッチング状態を遷移するときには、該スイッチング手段が介在される電源線の本来の電源電圧、たとえばVCCを出力し、レベル変換回路に電源供給を行う。一方、このようにレベルシフタの電源が遮断されることがあっても、出力信号は、前記レベルシフタとは別途に構成され、前記電源電圧が供給される記憶手段によって保持する。
【0052】
それゆえ、前記レベルシフタがスイッチングするための入力論理レベル(入力信号)と電源電圧との電位差が大きくても、状態遷移後にオフすべきトランジスタは確実にオフし、該状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【0053】
また、本発明のレベル変換回路は、以上のように、レベルシフタへ電源供給が行われて該レベルシフタの状態遷移を検出すると、前記状態遷移から安定する一時間後に前記スイッチング手段をリセットするリセット手段を設ける。
【0054】
それゆえ、レベルシフタが状態遷移から安定すると、該レベルシフタへの電源供給を自動的に停止させることができる。
【0055】
さらにまた、本発明のレベル変換回路は、以上のように、前記レベルシフタへの入力信号を、トランジスタの閾値電圧に近い低振幅のレベルであるECLレベル、TTLレベルまたはMOSレベルとする。
【0056】
それゆえ、この低振幅の入力信号で大振幅の出力電圧を制御しても、前記スイッチング手段および記憶手段の動作によって、状態遷移後における貫通電流を抑え、また出力電圧を電源電圧までフルスイングさせることができ、本発明を好適に実施することができる。
【0057】
また、本発明の半導体装置は、以上のように、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができる前記の何れかのレベル変換回路を用いる。
【0058】
それゆえ、半導体装置の歩留まりを向上することができる。
【0059】
さらにまた、本発明のディスプレイ装置は、以上のように、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができる前記の何れかのレベル変換回路を用いる。
【0060】
それゆえ、ディスプレイ装置の低消費電力化を実現でき、歩留まりを向上することができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態のレベル変換回路の電気回路図である。
【図2】図1で示すレベル変換回路の入出力特性を示す波形図である。
【図3】本発明の実施の他の形態のレベル変換回路の電気的構成を示すブロック図である。
【図4】図3で示すレベル変換回路の動作を説明するための波形図である。
【図5】本発明の実施のさらに他の形態のレベル変換回路の電気的構成を示すブロック図である。
【図6】図5で示すレベル変換回路の一応用例であるディスプレイ装置を模式的に示す図である。
【図7】典型的な従来技術のレベル変換回路の電気回路図である。
【図8】図7で示すレベル変換回路の入出力特性を示す波形図である。
【符号の説明】
11,21,31 レベル変換回路
12 レベルシフタ
13 電源線(一方の電源線)
14 電源線(他方の電源線)
15 スイッチ回路(スイッチング手段)
16 記憶回路(記憶手段)
17 電源線
22 レジスタ回路
23 ANDゲート
24,35 遅延素子
32 記憶回路
33 レジスタ回路(リセット手段)
34 排他的論理和ゲート
INV1,INV2;INV11,INV12 インバータ
N1,N2 N型トランジスタ(スイッチング用のトランジスタ)
N11 N型トランジスタ
N21,N22;N31,N32 N型トランジスタ
P1〜P4 P型トランジスタ(スイッチング用のトランジスタ)
P11 P型トランジスタ
41 ディスプレイ装置
42 画素領域
43 ソースドライバ
44 ゲートドライバ
Claims (5)
- 入力信号に応答して内部のトランジスタがスイッチングすることで、前記入力信号を電源電圧の振幅の出力信号に変換して出力するレベル変換回路において、前記スイッチング用のトランジスタから成るレベルシフタの一対の電源線の内、一方の電源線に介在され、該一方の電源線に、前記トランジスタのスイッチング状態の遷移時に該一方の電源線の電位を出力し、前記スイッチング状態の遷移後に他方の電源線の電位付近の電圧を出力するスイッチング手段と、
前記電源電圧が供給され、前記レベルシフタの出力を記憶して、前記出力信号とする記憶手段とを含むことを特徴とするレベル変換回路。 - 前記記憶手段の状態遷移から予め定める時間後に前記スイッチング手段をリセットし、前記レベルシフタの一方の電源線に、他方の電源線の電位付近の電圧を出力させるリセット手段をさらに備えることを特徴とする請求項1記載のレベル変換回路。
- 前記レベルシフタへの入力信号が、ECLレベル、TTLレベルまたはMOSレベルであることを特徴とする請求項1記載のレベル変換回路。
- 前記請求項1〜3の何れかに記載のレベル変換回路を用いることを特徴とする半導体装置。
- 前記請求項1〜3の何れかに記載のレベル変換回路を用いることを特徴とするディスプレイ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002224711A JP2004072159A (ja) | 2002-08-01 | 2002-08-01 | レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002224711A JP2004072159A (ja) | 2002-08-01 | 2002-08-01 | レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004072159A true JP2004072159A (ja) | 2004-03-04 |
Family
ID=32012592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002224711A Withdrawn JP2004072159A (ja) | 2002-08-01 | 2002-08-01 | レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004072159A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008259091A (ja) * | 2007-04-09 | 2008-10-23 | Oki Electric Ind Co Ltd | レベルシフタ |
-
2002
- 2002-08-01 JP JP2002224711A patent/JP2004072159A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008259091A (ja) * | 2007-04-09 | 2008-10-23 | Oki Electric Ind Co Ltd | レベルシフタ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3958322B2 (ja) | シフトレジスタ、およびアクティブマトリクス型表示装置 | |
CN109309496B (zh) | 时钟电路及其操作方法 | |
KR20140105932A (ko) | 전압 레벨 변환 회로 및 이를 포함하는 디스플레이 장치 | |
US11012073B2 (en) | Level shifter circuit and method of operating the same | |
US7800426B2 (en) | Two voltage input level shifter with switches for core power off application | |
US6472909B1 (en) | Clock routing circuit with fast glitchless switching | |
JP4247962B2 (ja) | レベルシフティング回路およびアクティブマトリックスドライバ | |
US20100264975A1 (en) | Level Shifter with Rise/Fall Delay Matching | |
JP2009225169A (ja) | フリップフロップ回路 | |
US8680912B2 (en) | Level shifting circuitry | |
JP2004128590A (ja) | レベルシフタ回路 | |
US7598791B2 (en) | Semiconductor integrated apparatus using two or more types of power supplies | |
US7295056B2 (en) | Level shift circuit | |
KR20110011988A (ko) | 레벨 시프터 및 이를 이용한 표시 장치 | |
US8134405B2 (en) | Semiconductor device and timing control method for the same | |
JP2004072159A (ja) | レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置 | |
JP3326691B2 (ja) | ディスプレイ | |
JP2000049584A (ja) | レベルシフト回路を備えた電圧出力回路 | |
JP2008053976A (ja) | 半導体装置 | |
KR100346002B1 (ko) | 레지스터 및 래치 회로 | |
TWI853248B (zh) | 選擇電路、選擇系統及選擇方法 | |
US11521660B2 (en) | Integrated circuit and operation method thereof | |
JPH1197984A (ja) | ラッチ回路 | |
US11726539B2 (en) | Power management circuit, system-on-chip device, and method of power management | |
JP2007208483A (ja) | 出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |