JP2004072159A - レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置 - Google Patents
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Abstract
【課題】入力信号ＩＮ，／ＩＮに応答して内部のトランジスタＰ１〜Ｐ４；Ｎ１，Ｎ２がスイッチングすることで、電源電圧の振幅の出力信号ＯＵＴ’，／ＯＵＴ’に変換して出力するレベル変換回路１１において、入力信号と電源電圧との電位差が大きくても、広い動作マージンを持ち、かつ低消費電力とする。
【解決手段】前記トランジスタＰ１〜Ｐ４；Ｎ１，Ｎ２から成るレベルシフタ１２の一方の電源線１３に、ＶＣＣとＶＥＥとを切換えるスイッチ回路１５を設けるとともに、出力側に、出力電圧を維持する記憶回路１６を設ける。そして、状態遷移時にのみレベルシフタ１２へ給電する。したがって、レベルシフタ１２において、状態遷移後にオフすべきトランジスタは確実にオフし、状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【選択図】 図１
【解決手段】前記トランジスタＰ１〜Ｐ４；Ｎ１，Ｎ２から成るレベルシフタ１２の一方の電源線１３に、ＶＣＣとＶＥＥとを切換えるスイッチ回路１５を設けるとともに、出力側に、出力電圧を維持する記憶回路１６を設ける。そして、状態遷移時にのみレベルシフタ１２へ給電する。したがって、レベルシフタ１２において、状態遷移後にオフすべきトランジスタは確実にオフし、状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置に関し、特に前記レベル変換回路としては、入力信号の振幅が出力信号の振幅に比べて充分小さく、かつ低消費電力および広い動作マージンが要求されるものに関する。
【０００２】
【従来の技術】
図７は、典型的な従来技術のレベル変換回路１の電気回路図である。このレベル変換回路１は、Ｐ型トランジスタｐ１〜ｐ４およびＮ型トランジスタｎ１，ｎ２を備えて構成される。トランジスタｐ１，ｐ２，ｎ１は、ハイ側の電源電圧ＶＣＣの電源線２とロー側の電源電圧ＶＥＥの電源線３との間に直列に接続されており、トランジスタｐ３，ｐ４，ｎ２も、前記電源線２と電源線３との間に直列に接続されている。前記トランジスタｐ２，ｎ１のゲートは正転入力となり、共通に入力信号ＩＮが入力される。これに対して、前記トランジスタｐ４，ｎ２のゲートは反転入力となり、共通に入力信号／ＩＮが入力される。なお、／は、以後、反転信号を表すこととする。
【０００３】
一方、トランジスタｎ１のドレインは反転出力となり、出力信号／ＯＵＴが出力され、この出力信号／ＯＵＴはまた、トランジスタｐ３のゲートに与えられる。また、トランジスタｎ２のドレインは正転出力となり、出力信号ＯＵＴが出力され、この出力信号ＯＵＴはまた、トランジスタｐ１のゲートに与えられる。したがって、入力信号ＩＮ，／ＩＮが、それぞれハイレベルおよびローレベルとなると、出力信号ＯＵＴ，／ＯＵＴは、それぞれハイレベルおよびローレベルとなる。
【０００４】
図８は、上述のように構成されるレベル変換回路１の入出力特性を示す波形図である。図８では、入力信号ＩＮ，／ＩＮを示すとともに、出力信号は、／ＯＵＴのみを示している。動作説明のために、初期状態として、入力信号ＩＮはローレベルであり、反転の入力信号／ＩＮはハイレベルであり、したがって出力信号／ＯＵＴはハイレベルにあるものと仮定する。入力信号ＩＮがハイレベルになり反転の入力信号／ＩＮがローレベルになるように入力がスイッチングされると、先ずトランジスタｎ１がオンする。しかしながら、それまでオンしていたトランジスタｐ２が完全にオフしないため、トランジスタｐ１，ｐ２に抑制されながら、出力／ＯＵＴは電源電圧ＶＥＥに近付くように下げられる。
【０００５】
この抑制は、初期状態である入力信号ＩＮがローレベル、反転の入力信号／ＩＮがハイレベルのときのオン状態が維持されてトランジスタｐ１がオンしたままであるのに対し、トランジスタｐ２は入力信号ＩＮがハイレベルとなっても、該入力信号ＩＮと電源電圧ＶＣＣとの電位差が充分に大きいために、オフになりきれないために発生する。
【０００６】
その後、トランジスタｎ１によって出力信号／ＯＵＴを電源電圧ＶＥＥに向って下げると、トランジスタｐ３はオンし、合わせて入力信号／ＩＮがローレベルになることによるトランジスタｐ４のオンによって、出力信号ＯＵＴが電源電圧ＶＣＣになり、トランジスタｐ１がオフする。こうして、入力信号ＩＮ，／ＩＮに対応した出力状態に切換わる。
【０００７】
【発明が解決しようとする課題】
上述のように構成されるレベル変換回路１は、入力論理レベル（入力信号ＩＮ，／ＩＮ）の振幅がＮ型トランジスタｎ１，ｎ２またはＰ型トランジスタｐ２，ｐ４の閾値電圧よりも充分に高いか、または充分に高くない場合には、入力論理レベルのハイレベルとローレベルとが、共に前記電源電圧ＶＣＣと電源電圧ＶＥＥとの間でなければ、正常に動作しなくなるという制約を有する。たとえば、アクティブマトリクスの液晶ディスプレイのインタフェイス回路を例に説明すると、該インタフェイス回路に使用される典型的な信号レベルでは、入力信号の振幅が２．７〜３．３Ｖであり、これに対してトランジスタの閾値電圧は、２〜４Ｖの範囲で、入力信号の論理レベルと比べて充分に高くないため、たとえば該インタフェイス回路の電源電圧ＶＣＣは８Ｖ、電源電圧ＶＥＥは−４Ｖに設定する必要がある。
【０００８】
すなわち、前記入力信号ＩＮ，／ＩＮが０Ｖと３Ｖとの間で切換わる場合で考えると、上述のように入力信号ＩＮが３Ｖになり、反転の入力信号／ＩＮが０Ｖになると、出力信号／ＯＵＴは、図８で示すように−４Ｖになる。また、出力信号ＯＵＴについても、ＶＣＣ付近の電圧を出力している。
【０００９】
しかしながら、前記のようにＶＣＣ＝８Ｖ、ＶＥＥ＝−４Ｖに設定しても、トランジスタｎ２のゲート・ソース間の電位差は電源電圧ＶＥＥの−４Ｖであり、前記閾値電圧に近く、該トランジスタｎ２は完全にオフにならず、トランジスタｐ３，ｐ４，ｎ２の経路で貫通電流が流れ、消費電力が大きくなってしまうとともに、出力電圧も、−４Ｖから８Ｖに切換わるべきはずが、８Ｖまで到達しない（フルスイングしない）ため、次段の回路がＣＭＯＳ型の回路である場合、その出力信号を入力する次段の回路との間で直流電流が生じ、これによっても消費電力が大きくなってしまう。図８では、前記のようにＶＣＣ＝８Ｖとしても、出力信号／ＯＵＴは７．２Ｖ程度に抑制されてしまっており、前記貫通電流の発生や、フルスイングしていないことが理解される。
【００１０】
したがって、従来のレベル変換回路１では、入力信号ＩＮと電源電圧ＶＣＣとの電位差が充分に大きいと、プロセスのばらつきや電源電圧の変動に対する動作マージンを下げることとなり、このレベル変換回路１を用いて製造される半導体装置またはディスプレイ装置の歩留まりを下げる原因となる。
【００１１】
本発明の目的は、入力信号と電源電圧との電位差が大きくても、広い動作マージンを持ち、かつ低消費電力で動作するレベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明のレベル変換回路は、入力信号に応答して内部のトランジスタがスイッチングすることで、前記入力信号を電源電圧の振幅の出力信号に変換して出力するレベル変換回路において、前記スイッチング用のトランジスタから成るレベルシフタの一対の電源線の内、一方の電源線に介在され、該一方の電源線に、前記トランジスタのスイッチング状態の遷移時に該一方の電源線の電位を出力し、前記スイッチング状態の遷移後に他方の電源線の電位付近の電圧を出力するスイッチング手段と、前記電源電圧が供給され、前記レベルシフタの出力を記憶して、前記出力信号とする記憶手段とを含むことを特徴とする。
【００１３】
上記の構成によれば、一対の電源線の間に複数のトランジスタが直列に接続され、入力信号に応答してそれらのトランジスタがスイッチングすることで、前記入力信号を電源電圧、たとえばＶＣＣ／ＶＥＥの振幅の出力信号に変換して出力するレベル変換回路において、スイッチング手段は、そのスイッチング状態を維持するときには、前記ＶＣＣ，ＶＥＥなどの一対の電源電圧の内、該スイッチング手段が介在される電源線とは異なるもう一方の電源線の電位付近の電圧、たとえばＶＥＥを出力し、レベルシフタの一対の電源線を短絡させる。これに対してスイッチング状態を遷移するときには、該スイッチング手段が介在される電源線の本来の電源電圧、たとえばＶＣＣを出力し、レベル変換回路に電源供給を行う。
【００１４】
一方、このようにレベルシフタの電源が遮断されることがあっても、出力信号は、前記レベルシフタとは別途に構成され、前記電源電圧が供給される記憶手段によって保持される。
【００１５】
したがって、前記レベルシフタがスイッチングするための入力論理レベル（入力信号）と電源電圧との電位差が大きくても、状態遷移後にオフすべきトランジスタは確実にオフし、状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【００１６】
また、本発明のレベル変換回路は、前記記憶手段の状態遷移から予め定める時間後に前記スイッチング手段をリセットし、前記レベルシフタの一方の電源線に、他方の電源線の電位付近の電圧を出力させるリセット手段をさらに備えることを特徴とする。
【００１７】
上記の構成によれば、レベルシフタへ電源供給が行われて該レベルシフタの状態遷移を検出すると、リセット手段は、前記状態遷移から安定する一時間後に前記スイッチング手段をリセットする。
【００１８】
したがって、レベルシフタが状態遷移から安定すると、該レベルシフタへの電源供給を自動的に停止させることができる。
【００１９】
さらにまた、本発明のレベル変換回路は、前記レベルシフタへの入力信号が、ＥＣＬレベル、ＴＴＬレベルまたはＭＯＳレベルであることを特徴とする。
【００２０】
上記の構成によれば、レベルシフタへの入力信号が、ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）レベル、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ−Ｌｏｇｉｃ）レベルまたはＭＯＳレベルのように、トランジスタの閾値電圧に近い低振幅のレベルであって、所望とする大振幅の出力電圧を制御しても、前記スイッチング手段および記憶手段の動作によって、状態遷移後における貫通電流を抑え、また出力電圧を電源電圧までフルスイングさせることができ、本発明を好適に実施することができる。
【００２１】
また、本発明の半導体装置は、前記の何れかのレベル変換回路を用いることを特徴とする。
【００２２】
上記の構成によれば、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路を用いるので、半導体装置の歩留まりを向上することができる。
【００２３】
さらにまた、本発明のディスプレイ装置は、前記の何れかのレベル変換回路を用いることを特徴とする。
【００２４】
上記の構成によれば、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路を用いるので、ディスプレイ装置の歩留まりを向上することができる。
【００２５】
【発明の実施の形態】
本発明の実施の一形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００２６】
図１は、本発明の実施の一形態のレベル変換回路１１の電気回路図である。このレベル変換回路１１は、大略的に、前記で示すレベル変換回路１と同様に構成されるレベルシフタ１２と、前記レベルシフタ１２の一対の電源線１３，１４の内、一方の電源線（図１ではハイ側の電源電圧ＶＣＣの電源線１３であるけれども、ロー側の電源電圧ＶＥＥの電源線１４でもよい。）に介在され、負論理の制御信号／ＥＮに応答して、前記一方の電源線に、前記レベルシフタ１２のスイッチング状態の遷移時に他方の電源線の電位の電圧を出力し、前記スイッチング状態の遷移後に該一方の電源線の電位を出力するスイッチ回路１５と、前記電源電圧ＶＣＣ，ＶＥＥが供給され、前記レベルシフタ１２の出力信号ＯＵＴ，／ＯＵＴを記憶する記憶回路１６とを備えて構成される。
【００２７】
前記レベルシフタ１２は、Ｐ型トランジスタＰ１〜Ｐ４およびＮ型トランジスタＮ１，Ｎ２を備えて構成される。トランジスタＰ１，Ｐ２，Ｎ１は、ハイ側の電源電圧ＶＣＣの電源線１３とロー側の電源電圧ＶＥＥの電源線１４との間に直列に接続されており、トランジスタＰ３，Ｐ４，Ｎ２も、前記電源線１３と電源線１４との間に直列に接続されている。前記トランジスタＰ２，Ｎ１のゲートは正転入力となり、共通に入力信号ＩＮが入力される。これに対して、前記トランジスタＰ４，Ｎ２のゲートは反転入力となり、共通に入力信号／ＩＮが入力される。前記入力信号ＩＮ，／ＩＮは、ＥＣＬレベル、ＴＴＬレベルまたはＭＯＳレベルのように、トランジスタＰ１〜Ｐ４；Ｎ１，Ｎ２の閾値電圧に近い低振幅のレベルであって、出力信号ＯＵＴ，／ＯＵＴの振幅レベルに比べて充分に小さい。
【００２８】
一方、トランジスタＮ１のドレインは反転出力となり、出力信号／ＯＵＴが出力され、この出力信号／ＯＵＴはまた、トランジスタＰ３のゲートに与えられる。また、トランジスタＮ２のドレインは正転出力となり、出力信号ＯＵＴが出力され、この出力信号ＯＵＴはまた、トランジスタＰ１のゲートに与えられる。したがって、入力信号ＩＮ，／ＩＮが、それぞれハイレベルおよびローレベルとなると、出力信号ＯＵＴ，／ＯＵＴは、それぞれハイレベルおよびローレベルとなる。
【００２９】
一方、前記スイッチ回路１５は、ハイ側の電源電圧ＶＣＣの電源線１７とロー側の電源電圧ＶＥＥの電源線１４との間に直列に接続される一対のＰ型トランジスタＰ１１およびＮ型トランジスタＮ１１を備えて構成される。トランジスタＰ１１，Ｎ１１のゲートには、前記レベルシフタ１２の状態遷移時にハイレベルとなり、状態遷移後にローレベルとなる前記制御信号／ＥＮが共通に入力される。このトランジスタＰ１１，Ｎ１１のドレインは相互に接続されて出力端となり、したがって前記レベルシフタ１２のハイ側の電源線１３に、前記制御信号／ＥＮが、ローレベルであるときにはトランジスタＰ１１がオンし、トランジスタＮ１１がオフして前記電源電圧ＶＣＣを出力し、ハイレベルであるときにはトランジスタＮ１１がオンし、トランジスタＰ１１がオフして前記電源電圧ＶＥＥを出力する。
【００３０】
また、前記記憶回路１６は、２つのＮ型トランジスタＮ２１，Ｎ２２と、２つのインバータＩＮＶ１，ＩＮＶ２とを備えて構成される。トランジスタＮ２１，Ｎ２２のゲートには前記出力信号／ＯＵＴ，ＯＵＴがそれぞれ入力され、ソースは共通に前記ロー側の電源電圧ＶＥＥの電源線１４に接続され、ドレインはそれぞれ出力端となり、出力信号ＯＵＴ’，／ＯＵＴ’をそれぞれ出力する。前記インバータＩＮＶ１，ＩＮＶ２は、相互に逆並列に、前記トランジスタＮ２１，Ｎ２２のドレイン間に挿入されている。このインバータＩＮＶ１，ＩＮＶ２は、たとえば前記スイッチ回路１５と同様に、ハイ側の電源電圧ＶＣＣの電源線１７とロー側の電源電圧ＶＥＥの電源線１４との間に直列に接続される一対のＰ型トランジスタおよびＮ型トランジスタを備えて構成され、したがって前記出力信号ＯＵＴ’，／ＯＵＴ’は、前記電源電圧ＶＣＣとＶＥＥとの間で変化する。
【００３１】
上述のように構成されるレベル変換回路１１において、ハイ側の電源電圧ＶＣＣを８Ｖとし、ロー側の電源電圧ＶＥＥを−４Ｖとし、初期状態として、入力信号ＩＮを０Ｖとし、反転の入力信号／ＩＮを３Ｖとし、記憶回路１６の出力信号ＯＵＴ’を−４Ｖとし、制御信号／ＥＮを８Ｖとすると、レベルシフタ１２の電源線１３にはロー側の電源電圧ＶＥＥが供給され、したがって該レベルシフタ１２の電源線１３，１４間が短絡することになり、出力信号ＯＵＴ，／ＯＵＴは共に−４Ｖとなり、貫通電流が生じることはない。
【００３２】
次に、入力信号ＩＮが３Ｖに、反転の入力信号／ＩＮが０Ｖに遷移すると、制御信号／ＥＮが８Ｖのままであるため、レベルシフタ１２の電源線１３にはロー側の電源電圧ＶＥＥが供給され続け、出力信号ＯＵＴ，／ＯＵＴも−４Ｖのままであり、状態遷移は生じず、貫通電流は生じない。
【００３３】
この状態で、制御信号／ＥＮを８Ｖから−４Ｖに遷移させると、前記電源線１３への供給電圧がＶＥＥからＶＣＣに切換わり、出力信号ＯＵＴがハイレベルになり、反転の出力信号／ＯＵＴはローレベルのままとなる。出力信号ＯＵＴがハイレベルになると、トランジスタＮ２２がオンとなり、インバータＩＮＶ１，ＩＮＶ２の状態遷移が起き、出力信号ＯＵＴ’は８Ｖになる。そして、この記憶回路１６の状態遷移後、制御信号／ＥＮを−４Ｖから８Ｖに遷移させれば、再びレベルシフタ１２の電源線１３，１４間が短絡することになり、出力信号ＯＵＴ，／ＯＵＴは共に−４Ｖとなり、貫通電流が生じることはない。
【００３４】
こうして、レベルシフタ１２の電源を遮断し、入力信号ＩＮ，／ＩＮの状態を遷移しても、出力信号ＯＵＴ’，／ＯＵＴ’は該レベルシフタ１２とは別途に構成され、前記電源電圧ＶＣＣ，ＶＥＥが供給される記憶回路１６によって、遷移前の電圧で保持される。
【００３５】
したがって、前記レベルシフタ１２がスイッチングするための入力論理レベル（入力信号ＩＮ，／ＩＮ）と電源電圧ＶＣＣ，ＶＥＥとの電位差が大きくても、電源線１３の電位がＶＣＣに固定されている従来のレベル変換回路１とは異なり、状態遷移後にオフすべきトランジスタは確実にオフし、該状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力信号ＯＵＴ’，／ＯＵＴ’を電源電圧ＶＣＣ，ＶＥＥまでフルスイングさせることができ、広い動作マージンを持たせることができる。なお、新たに設けたレベルシフタ１２および記憶回路１６によって電力消費が生じるけれども、その電力消費はレベルシフタ１２の状態遷移時にのみ発生するのに対して、従来のレベル変換回路１では前記貫通電流が常時流れており、上述のように低消費電力化することができる。
【００３６】
図２は、上述のように構成されるレベル変換回路１１の入出力特性を示す波形図である。図２では、入力信号ＩＮ，／ＩＮを示すとともに、出力信号は、前記入力信号ＩＮと同相の出力となるＯＵＴ’のみを示している。この図２では図示していないけれども、入力信号ＩＮ，／ＩＮの状態を遷移させてから、制御信号／ＥＮを８Ｖから−４Ｖに遷移する時間だけ遅れて出力信号ＯＵＴ’の状態も遷移し、該出力信号ＯＵＴ’は電源電圧ＶＣＣの８Ｖに達しており、前記貫通電流の発生がなく、フルスイングしていることが理解される。
【００３７】
本発明の実施の他の形態について、図３および図４に基づいて説明すれば、以下のとおりである。
【００３８】
図３は、本発明の実施の他の形態のレベル変換回路２１の電気的構成を示すブロック図である。このレベル変換回路２１は、前述のレベル変換回路１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このレベル変換回路２１では、クロック信号ＣＬＫの立ち上がりに同期して、前記制御信号／ＥＮを作成するレジスタ回路２２が設けられている。前記レジスタ回路２２は、ＡＮＤゲート２３と遅延素子２４とを備えて構成されており、前記クロック信号ＣＬＫは直接ＡＮＤゲート２３の一方の入力に入力されるとともに、遅延素子２４を通過した後、反転されて前記ＡＮＤゲート２３の他方の入力に入力される。このＡＮＤゲート２３の出力は反転されて前記制御信号／ＥＮとなる。
【００３９】
したがって、図４で示すように、入力信号ＩＮ，／ＩＮの状態が遷移してからクロック信号ＣＬＫが立ち上がり、その立ち上がりから前記遅延素子２４によって定められる一定期間だけ、ローレベルのアクティブとなる前記制御信号／ＥＮが作成され、その一定期間だけ、スイッチ回路１５からレベルシフタ１２へ電源電圧ＶＣＣが供給され、該レベルシフタ１２の状態遷移が可能となる。なお、前記一定期間は、前記レベルシフタ１２の状態遷移が充分に可能な時間に選ばれる。
【００４０】
前記制御信号／ＥＮをクロック信号ＣＬＫから作成することによって、このレベル変換回路２１は、クロック信号ＣＬＫに同期してデータのレベル変換を行うことができ、入力信号ＩＮ，／ＩＮのレベル変換機能付きのフリップフロップとして用いることができる。
【００４１】
本発明の実施のさらに他の形態について、図５および図６に基づいて説明すれば、以下のとおりである。
【００４２】
図５は、本発明の実施のさらに他の形態のレベル変換回路３１の電気的構成を示すブロック図である。このレベル変換回路３１は、前述のレベル変換回路１１，２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このレベル変換回路２１では、正論理の制御信号ＥＮを反転して保持し、前記制御信号／ＥＮをアクティブとする記憶回路３２が設けられるとともに、出力信号ＯＵＴ’の遷移から一定時間に前記制御信号／ＥＮを非アクティブにリセットするレジスタ回路３３が設けられている。
【００４３】
前記レジスタ回路３３は、排他的論理和ゲート３４と遅延素子３５とを備えて構成されており、前記出力信号ＯＵＴ’は直接排他的論理和ゲート３４の一方の入力に入力されるとともに、遅延素子３５を通過した後、前記排他的論理和ゲート３４の他方の入力に入力される。この排他的論理和ゲート３３の出力を用いて、前記記憶回路３２は前記制御信号／ＥＮをリセットする。
【００４４】
前記記憶回路３２は、前記記憶回路１６と同様に、２つのＮ型トランジスタＮ３１，Ｎ３２と、２つのインバータＩＮＶ１１，ＩＮＶ１２とを備えて構成される。トランジスタＮ３１，Ｎ３２のゲートには前記制御信号ＥＮおよび排他的論理和ゲート３３の出力がそれぞれ入力され、ソースは共通に前記ロー側の電源電圧ＶＥＥの電源線１４に接続され、トランジスタＮ３１のドレインは出力端となり、前記制御信号／ＥＮを出力する。前記インバータＩＮＶ１１，ＩＮＶ１２は、相互に逆並列に、前記トランジスタＮ３１，Ｎ３２のドレイン間に挿入されている。このインバータＩＮＶ１１，ＩＮＶ１２も、たとえば前記スイッチ回路１５と同様に、ハイ側の電源電圧ＶＣＣの電源線１７とロー側の電源電圧ＶＥＥの電源線１４との間に直列に接続される一対のＰ型トランジスタおよびＮ型トランジスタを備えて構成され、したがって前記制御信号／ＥＮは、前記電源電圧ＶＣＣとＶＥＥとの間で変化する。
【００４５】
したがって、入力信号ＩＮ，／ＩＮの状態が遷移してから前記制御信号ＥＮがハイレベルのアクティブとされ、トランジスタＮ３１によって制御信号／ＥＮがローレベルのアクティブとなると、スイッチ回路１５はレベルシフタ１２へ電源電圧ＶＣＣの供給を開始する。これによって、出力信号ＯＵＴ’の状態が遷移すると、遅延素子３５で定められた一定時間だけ、排他的論理和ゲート３３の出力がハイレベルのアクティブとなり、トランジスタＮ３２によって記憶回路３２がリセットされ、制御信号／ＥＮがハイレベルの非アクティブになり、自動的にスイッチ回路１５をオフにし、以降の貫通電流を抑制することができる。なお、前記遅延素子３５による遅延時間は、これらインバータＩＮＶ１１，ＩＮＶ１２およびトランジスタＮ３１，Ｎ３２から成る記憶回路３２をリセットするのに充分な時間に選ばれる。
【００４６】
そして、このレベル変換回路３１では、さらに前記記憶回路１６のトランジスタＮ２１と並列にＮ型トランジスタＮ３３が設けられるとともに、記憶回路３２のトランジスタＮ３２と並列にＮ型トランジスタＮ３４が設けられ、これらのトランジスタＮ３３，Ｎ３４のゲートには共通にリセット信号ｒｅｓｅｔが入力される。このリセット信号ｒｅｓｅｔがハイレベルのアクティブとなると、記憶回路１６，３２を共に初期状態に戻すことができる。
【００４７】
図６は、上述のように構成されるレベル変換回路３１の一応用例であるディスプレイ装置４１を模式的に示す図である。このディスプレイ装置４１はＴＦＴアクティブマトリクス方式の液晶表示装置などで実現され、画素領域４２の一方の辺側にソースドライバ４３が、前記一方の辺に交わるもう一方の辺側にゲートドライバ４４が設けられて構成される。前記レベル変換回路３１は、たとえばソースドライバ４３内に設けられる。
【００４８】
そして、外部の映像信号源などからの低振幅のクロックＣＬＫ，／ＣＬＫが前記レベル変換回路３１の入力信号ＩＮ，／ＩＮとなり、出力信号ＯＵＴ’，／ＯＵＴ’が抵抗分圧されて、階調表示のための参照電圧となって、ソースドライバ４３から画素領域４２に形成された図示しないソースラインへ出力される。
【００４９】
このようにプロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路３１を用いることで、ディスプレイ装置４１の歩留まりを向上することができる。
【００５０】
また、本発明は、ディスプレイ装置に限らず、入力信号ＩＮ，／ＩＮの振幅レベルが電源電圧ＶＣＣ，ＶＥＥに比べて充分に小さい半導体装置に好適に実施することができる。
【００５１】
【発明の効果】
本発明のレベル変換回路は、以上のように、入力信号に応答してレベルシフタ内のトランジスタがスイッチングすることで、前記入力信号を電源電圧、たとえばＶＣＣ／ＶＥＥの振幅の出力信号に変換して出力するレベル変換回路において、前記レベルシフタの電源線の一方にスイッチング手段を介在し、前記トランジスタのスイッチング状態を維持するときには、前記ＶＣＣ，ＶＥＥなどの一対の電源電圧の内、該スイッチング手段が介在される電源線とは異なるもう一方の電源線の電位付近の電圧、たとえばＶＥＥを出力し、レベルシフタの一対の電源線を短絡させる。これに対してスイッチング状態を遷移するときには、該スイッチング手段が介在される電源線の本来の電源電圧、たとえばＶＣＣを出力し、レベル変換回路に電源供給を行う。一方、このようにレベルシフタの電源が遮断されることがあっても、出力信号は、前記レベルシフタとは別途に構成され、前記電源電圧が供給される記憶手段によって保持する。
【００５２】
それゆえ、前記レベルシフタがスイッチングするための入力論理レベル（入力信号）と電源電圧との電位差が大きくても、状態遷移後にオフすべきトランジスタは確実にオフし、該状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【００５３】
また、本発明のレベル変換回路は、以上のように、レベルシフタへ電源供給が行われて該レベルシフタの状態遷移を検出すると、前記状態遷移から安定する一時間後に前記スイッチング手段をリセットするリセット手段を設ける。
【００５４】
それゆえ、レベルシフタが状態遷移から安定すると、該レベルシフタへの電源供給を自動的に停止させることができる。
【００５５】
さらにまた、本発明のレベル変換回路は、以上のように、前記レベルシフタへの入力信号を、トランジスタの閾値電圧に近い低振幅のレベルであるＥＣＬレベル、ＴＴＬレベルまたはＭＯＳレベルとする。
【００５６】
それゆえ、この低振幅の入力信号で大振幅の出力電圧を制御しても、前記スイッチング手段および記憶手段の動作によって、状態遷移後における貫通電流を抑え、また出力電圧を電源電圧までフルスイングさせることができ、本発明を好適に実施することができる。
【００５７】
また、本発明の半導体装置は、以上のように、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができる前記の何れかのレベル変換回路を用いる。
【００５８】
それゆえ、半導体装置の歩留まりを向上することができる。
【００５９】
さらにまた、本発明のディスプレイ装置は、以上のように、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができる前記の何れかのレベル変換回路を用いる。
【００６０】
それゆえ、ディスプレイ装置の低消費電力化を実現でき、歩留まりを向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のレベル変換回路の電気回路図である。
【図２】図１で示すレベル変換回路の入出力特性を示す波形図である。
【図３】本発明の実施の他の形態のレベル変換回路の電気的構成を示すブロック図である。
【図４】図３で示すレベル変換回路の動作を説明するための波形図である。
【図５】本発明の実施のさらに他の形態のレベル変換回路の電気的構成を示すブロック図である。
【図６】図５で示すレベル変換回路の一応用例であるディスプレイ装置を模式的に示す図である。
【図７】典型的な従来技術のレベル変換回路の電気回路図である。
【図８】図７で示すレベル変換回路の入出力特性を示す波形図である。
【符号の説明】
１１，２１，３１ レベル変換回路
１２ レベルシフタ
１３ 電源線（一方の電源線）
１４ 電源線（他方の電源線）
１５ スイッチ回路（スイッチング手段）
１６ 記憶回路（記憶手段）
１７ 電源線
２２ レジスタ回路
２３ ＡＮＤゲート
２４，３５ 遅延素子
３２ 記憶回路
３３ レジスタ回路（リセット手段）
３４ 排他的論理和ゲート
ＩＮＶ１，ＩＮＶ２；ＩＮＶ１１，ＩＮＶ１２ インバータ
Ｎ１，Ｎ２ Ｎ型トランジスタ（スイッチング用のトランジスタ）
Ｎ１１ Ｎ型トランジスタ
Ｎ２１，Ｎ２２；Ｎ３１，Ｎ３２ Ｎ型トランジスタ
Ｐ１〜Ｐ４ Ｐ型トランジスタ（スイッチング用のトランジスタ）
Ｐ１１ Ｐ型トランジスタ
４１ ディスプレイ装置
４２ 画素領域
４３ ソースドライバ
４４ ゲートドライバ
【発明の属する技術分野】
本発明は、レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置に関し、特に前記レベル変換回路としては、入力信号の振幅が出力信号の振幅に比べて充分小さく、かつ低消費電力および広い動作マージンが要求されるものに関する。
【０００２】
【従来の技術】
図７は、典型的な従来技術のレベル変換回路１の電気回路図である。このレベル変換回路１は、Ｐ型トランジスタｐ１〜ｐ４およびＮ型トランジスタｎ１，ｎ２を備えて構成される。トランジスタｐ１，ｐ２，ｎ１は、ハイ側の電源電圧ＶＣＣの電源線２とロー側の電源電圧ＶＥＥの電源線３との間に直列に接続されており、トランジスタｐ３，ｐ４，ｎ２も、前記電源線２と電源線３との間に直列に接続されている。前記トランジスタｐ２，ｎ１のゲートは正転入力となり、共通に入力信号ＩＮが入力される。これに対して、前記トランジスタｐ４，ｎ２のゲートは反転入力となり、共通に入力信号／ＩＮが入力される。なお、／は、以後、反転信号を表すこととする。
【０００３】
一方、トランジスタｎ１のドレインは反転出力となり、出力信号／ＯＵＴが出力され、この出力信号／ＯＵＴはまた、トランジスタｐ３のゲートに与えられる。また、トランジスタｎ２のドレインは正転出力となり、出力信号ＯＵＴが出力され、この出力信号ＯＵＴはまた、トランジスタｐ１のゲートに与えられる。したがって、入力信号ＩＮ，／ＩＮが、それぞれハイレベルおよびローレベルとなると、出力信号ＯＵＴ，／ＯＵＴは、それぞれハイレベルおよびローレベルとなる。
【０００４】
図８は、上述のように構成されるレベル変換回路１の入出力特性を示す波形図である。図８では、入力信号ＩＮ，／ＩＮを示すとともに、出力信号は、／ＯＵＴのみを示している。動作説明のために、初期状態として、入力信号ＩＮはローレベルであり、反転の入力信号／ＩＮはハイレベルであり、したがって出力信号／ＯＵＴはハイレベルにあるものと仮定する。入力信号ＩＮがハイレベルになり反転の入力信号／ＩＮがローレベルになるように入力がスイッチングされると、先ずトランジスタｎ１がオンする。しかしながら、それまでオンしていたトランジスタｐ２が完全にオフしないため、トランジスタｐ１，ｐ２に抑制されながら、出力／ＯＵＴは電源電圧ＶＥＥに近付くように下げられる。
【０００５】
この抑制は、初期状態である入力信号ＩＮがローレベル、反転の入力信号／ＩＮがハイレベルのときのオン状態が維持されてトランジスタｐ１がオンしたままであるのに対し、トランジスタｐ２は入力信号ＩＮがハイレベルとなっても、該入力信号ＩＮと電源電圧ＶＣＣとの電位差が充分に大きいために、オフになりきれないために発生する。
【０００６】
その後、トランジスタｎ１によって出力信号／ＯＵＴを電源電圧ＶＥＥに向って下げると、トランジスタｐ３はオンし、合わせて入力信号／ＩＮがローレベルになることによるトランジスタｐ４のオンによって、出力信号ＯＵＴが電源電圧ＶＣＣになり、トランジスタｐ１がオフする。こうして、入力信号ＩＮ，／ＩＮに対応した出力状態に切換わる。
【０００７】
【発明が解決しようとする課題】
上述のように構成されるレベル変換回路１は、入力論理レベル（入力信号ＩＮ，／ＩＮ）の振幅がＮ型トランジスタｎ１，ｎ２またはＰ型トランジスタｐ２，ｐ４の閾値電圧よりも充分に高いか、または充分に高くない場合には、入力論理レベルのハイレベルとローレベルとが、共に前記電源電圧ＶＣＣと電源電圧ＶＥＥとの間でなければ、正常に動作しなくなるという制約を有する。たとえば、アクティブマトリクスの液晶ディスプレイのインタフェイス回路を例に説明すると、該インタフェイス回路に使用される典型的な信号レベルでは、入力信号の振幅が２．７〜３．３Ｖであり、これに対してトランジスタの閾値電圧は、２〜４Ｖの範囲で、入力信号の論理レベルと比べて充分に高くないため、たとえば該インタフェイス回路の電源電圧ＶＣＣは８Ｖ、電源電圧ＶＥＥは−４Ｖに設定する必要がある。
【０００８】
すなわち、前記入力信号ＩＮ，／ＩＮが０Ｖと３Ｖとの間で切換わる場合で考えると、上述のように入力信号ＩＮが３Ｖになり、反転の入力信号／ＩＮが０Ｖになると、出力信号／ＯＵＴは、図８で示すように−４Ｖになる。また、出力信号ＯＵＴについても、ＶＣＣ付近の電圧を出力している。
【０００９】
しかしながら、前記のようにＶＣＣ＝８Ｖ、ＶＥＥ＝−４Ｖに設定しても、トランジスタｎ２のゲート・ソース間の電位差は電源電圧ＶＥＥの−４Ｖであり、前記閾値電圧に近く、該トランジスタｎ２は完全にオフにならず、トランジスタｐ３，ｐ４，ｎ２の経路で貫通電流が流れ、消費電力が大きくなってしまうとともに、出力電圧も、−４Ｖから８Ｖに切換わるべきはずが、８Ｖまで到達しない（フルスイングしない）ため、次段の回路がＣＭＯＳ型の回路である場合、その出力信号を入力する次段の回路との間で直流電流が生じ、これによっても消費電力が大きくなってしまう。図８では、前記のようにＶＣＣ＝８Ｖとしても、出力信号／ＯＵＴは７．２Ｖ程度に抑制されてしまっており、前記貫通電流の発生や、フルスイングしていないことが理解される。
【００１０】
したがって、従来のレベル変換回路１では、入力信号ＩＮと電源電圧ＶＣＣとの電位差が充分に大きいと、プロセスのばらつきや電源電圧の変動に対する動作マージンを下げることとなり、このレベル変換回路１を用いて製造される半導体装置またはディスプレイ装置の歩留まりを下げる原因となる。
【００１１】
本発明の目的は、入力信号と電源電圧との電位差が大きくても、広い動作マージンを持ち、かつ低消費電力で動作するレベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明のレベル変換回路は、入力信号に応答して内部のトランジスタがスイッチングすることで、前記入力信号を電源電圧の振幅の出力信号に変換して出力するレベル変換回路において、前記スイッチング用のトランジスタから成るレベルシフタの一対の電源線の内、一方の電源線に介在され、該一方の電源線に、前記トランジスタのスイッチング状態の遷移時に該一方の電源線の電位を出力し、前記スイッチング状態の遷移後に他方の電源線の電位付近の電圧を出力するスイッチング手段と、前記電源電圧が供給され、前記レベルシフタの出力を記憶して、前記出力信号とする記憶手段とを含むことを特徴とする。
【００１３】
上記の構成によれば、一対の電源線の間に複数のトランジスタが直列に接続され、入力信号に応答してそれらのトランジスタがスイッチングすることで、前記入力信号を電源電圧、たとえばＶＣＣ／ＶＥＥの振幅の出力信号に変換して出力するレベル変換回路において、スイッチング手段は、そのスイッチング状態を維持するときには、前記ＶＣＣ，ＶＥＥなどの一対の電源電圧の内、該スイッチング手段が介在される電源線とは異なるもう一方の電源線の電位付近の電圧、たとえばＶＥＥを出力し、レベルシフタの一対の電源線を短絡させる。これに対してスイッチング状態を遷移するときには、該スイッチング手段が介在される電源線の本来の電源電圧、たとえばＶＣＣを出力し、レベル変換回路に電源供給を行う。
【００１４】
一方、このようにレベルシフタの電源が遮断されることがあっても、出力信号は、前記レベルシフタとは別途に構成され、前記電源電圧が供給される記憶手段によって保持される。
【００１５】
したがって、前記レベルシフタがスイッチングするための入力論理レベル（入力信号）と電源電圧との電位差が大きくても、状態遷移後にオフすべきトランジスタは確実にオフし、状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【００１６】
また、本発明のレベル変換回路は、前記記憶手段の状態遷移から予め定める時間後に前記スイッチング手段をリセットし、前記レベルシフタの一方の電源線に、他方の電源線の電位付近の電圧を出力させるリセット手段をさらに備えることを特徴とする。
【００１７】
上記の構成によれば、レベルシフタへ電源供給が行われて該レベルシフタの状態遷移を検出すると、リセット手段は、前記状態遷移から安定する一時間後に前記スイッチング手段をリセットする。
【００１８】
したがって、レベルシフタが状態遷移から安定すると、該レベルシフタへの電源供給を自動的に停止させることができる。
【００１９】
さらにまた、本発明のレベル変換回路は、前記レベルシフタへの入力信号が、ＥＣＬレベル、ＴＴＬレベルまたはＭＯＳレベルであることを特徴とする。
【００２０】
上記の構成によれば、レベルシフタへの入力信号が、ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）レベル、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ−Ｌｏｇｉｃ）レベルまたはＭＯＳレベルのように、トランジスタの閾値電圧に近い低振幅のレベルであって、所望とする大振幅の出力電圧を制御しても、前記スイッチング手段および記憶手段の動作によって、状態遷移後における貫通電流を抑え、また出力電圧を電源電圧までフルスイングさせることができ、本発明を好適に実施することができる。
【００２１】
また、本発明の半導体装置は、前記の何れかのレベル変換回路を用いることを特徴とする。
【００２２】
上記の構成によれば、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路を用いるので、半導体装置の歩留まりを向上することができる。
【００２３】
さらにまた、本発明のディスプレイ装置は、前記の何れかのレベル変換回路を用いることを特徴とする。
【００２４】
上記の構成によれば、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路を用いるので、ディスプレイ装置の歩留まりを向上することができる。
【００２５】
【発明の実施の形態】
本発明の実施の一形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００２６】
図１は、本発明の実施の一形態のレベル変換回路１１の電気回路図である。このレベル変換回路１１は、大略的に、前記で示すレベル変換回路１と同様に構成されるレベルシフタ１２と、前記レベルシフタ１２の一対の電源線１３，１４の内、一方の電源線（図１ではハイ側の電源電圧ＶＣＣの電源線１３であるけれども、ロー側の電源電圧ＶＥＥの電源線１４でもよい。）に介在され、負論理の制御信号／ＥＮに応答して、前記一方の電源線に、前記レベルシフタ１２のスイッチング状態の遷移時に他方の電源線の電位の電圧を出力し、前記スイッチング状態の遷移後に該一方の電源線の電位を出力するスイッチ回路１５と、前記電源電圧ＶＣＣ，ＶＥＥが供給され、前記レベルシフタ１２の出力信号ＯＵＴ，／ＯＵＴを記憶する記憶回路１６とを備えて構成される。
【００２７】
前記レベルシフタ１２は、Ｐ型トランジスタＰ１〜Ｐ４およびＮ型トランジスタＮ１，Ｎ２を備えて構成される。トランジスタＰ１，Ｐ２，Ｎ１は、ハイ側の電源電圧ＶＣＣの電源線１３とロー側の電源電圧ＶＥＥの電源線１４との間に直列に接続されており、トランジスタＰ３，Ｐ４，Ｎ２も、前記電源線１３と電源線１４との間に直列に接続されている。前記トランジスタＰ２，Ｎ１のゲートは正転入力となり、共通に入力信号ＩＮが入力される。これに対して、前記トランジスタＰ４，Ｎ２のゲートは反転入力となり、共通に入力信号／ＩＮが入力される。前記入力信号ＩＮ，／ＩＮは、ＥＣＬレベル、ＴＴＬレベルまたはＭＯＳレベルのように、トランジスタＰ１〜Ｐ４；Ｎ１，Ｎ２の閾値電圧に近い低振幅のレベルであって、出力信号ＯＵＴ，／ＯＵＴの振幅レベルに比べて充分に小さい。
【００２８】
一方、トランジスタＮ１のドレインは反転出力となり、出力信号／ＯＵＴが出力され、この出力信号／ＯＵＴはまた、トランジスタＰ３のゲートに与えられる。また、トランジスタＮ２のドレインは正転出力となり、出力信号ＯＵＴが出力され、この出力信号ＯＵＴはまた、トランジスタＰ１のゲートに与えられる。したがって、入力信号ＩＮ，／ＩＮが、それぞれハイレベルおよびローレベルとなると、出力信号ＯＵＴ，／ＯＵＴは、それぞれハイレベルおよびローレベルとなる。
【００２９】
一方、前記スイッチ回路１５は、ハイ側の電源電圧ＶＣＣの電源線１７とロー側の電源電圧ＶＥＥの電源線１４との間に直列に接続される一対のＰ型トランジスタＰ１１およびＮ型トランジスタＮ１１を備えて構成される。トランジスタＰ１１，Ｎ１１のゲートには、前記レベルシフタ１２の状態遷移時にハイレベルとなり、状態遷移後にローレベルとなる前記制御信号／ＥＮが共通に入力される。このトランジスタＰ１１，Ｎ１１のドレインは相互に接続されて出力端となり、したがって前記レベルシフタ１２のハイ側の電源線１３に、前記制御信号／ＥＮが、ローレベルであるときにはトランジスタＰ１１がオンし、トランジスタＮ１１がオフして前記電源電圧ＶＣＣを出力し、ハイレベルであるときにはトランジスタＮ１１がオンし、トランジスタＰ１１がオフして前記電源電圧ＶＥＥを出力する。
【００３０】
また、前記記憶回路１６は、２つのＮ型トランジスタＮ２１，Ｎ２２と、２つのインバータＩＮＶ１，ＩＮＶ２とを備えて構成される。トランジスタＮ２１，Ｎ２２のゲートには前記出力信号／ＯＵＴ，ＯＵＴがそれぞれ入力され、ソースは共通に前記ロー側の電源電圧ＶＥＥの電源線１４に接続され、ドレインはそれぞれ出力端となり、出力信号ＯＵＴ’，／ＯＵＴ’をそれぞれ出力する。前記インバータＩＮＶ１，ＩＮＶ２は、相互に逆並列に、前記トランジスタＮ２１，Ｎ２２のドレイン間に挿入されている。このインバータＩＮＶ１，ＩＮＶ２は、たとえば前記スイッチ回路１５と同様に、ハイ側の電源電圧ＶＣＣの電源線１７とロー側の電源電圧ＶＥＥの電源線１４との間に直列に接続される一対のＰ型トランジスタおよびＮ型トランジスタを備えて構成され、したがって前記出力信号ＯＵＴ’，／ＯＵＴ’は、前記電源電圧ＶＣＣとＶＥＥとの間で変化する。
【００３１】
上述のように構成されるレベル変換回路１１において、ハイ側の電源電圧ＶＣＣを８Ｖとし、ロー側の電源電圧ＶＥＥを−４Ｖとし、初期状態として、入力信号ＩＮを０Ｖとし、反転の入力信号／ＩＮを３Ｖとし、記憶回路１６の出力信号ＯＵＴ’を−４Ｖとし、制御信号／ＥＮを８Ｖとすると、レベルシフタ１２の電源線１３にはロー側の電源電圧ＶＥＥが供給され、したがって該レベルシフタ１２の電源線１３，１４間が短絡することになり、出力信号ＯＵＴ，／ＯＵＴは共に−４Ｖとなり、貫通電流が生じることはない。
【００３２】
次に、入力信号ＩＮが３Ｖに、反転の入力信号／ＩＮが０Ｖに遷移すると、制御信号／ＥＮが８Ｖのままであるため、レベルシフタ１２の電源線１３にはロー側の電源電圧ＶＥＥが供給され続け、出力信号ＯＵＴ，／ＯＵＴも−４Ｖのままであり、状態遷移は生じず、貫通電流は生じない。
【００３３】
この状態で、制御信号／ＥＮを８Ｖから−４Ｖに遷移させると、前記電源線１３への供給電圧がＶＥＥからＶＣＣに切換わり、出力信号ＯＵＴがハイレベルになり、反転の出力信号／ＯＵＴはローレベルのままとなる。出力信号ＯＵＴがハイレベルになると、トランジスタＮ２２がオンとなり、インバータＩＮＶ１，ＩＮＶ２の状態遷移が起き、出力信号ＯＵＴ’は８Ｖになる。そして、この記憶回路１６の状態遷移後、制御信号／ＥＮを−４Ｖから８Ｖに遷移させれば、再びレベルシフタ１２の電源線１３，１４間が短絡することになり、出力信号ＯＵＴ，／ＯＵＴは共に−４Ｖとなり、貫通電流が生じることはない。
【００３４】
こうして、レベルシフタ１２の電源を遮断し、入力信号ＩＮ，／ＩＮの状態を遷移しても、出力信号ＯＵＴ’，／ＯＵＴ’は該レベルシフタ１２とは別途に構成され、前記電源電圧ＶＣＣ，ＶＥＥが供給される記憶回路１６によって、遷移前の電圧で保持される。
【００３５】
したがって、前記レベルシフタ１２がスイッチングするための入力論理レベル（入力信号ＩＮ，／ＩＮ）と電源電圧ＶＣＣ，ＶＥＥとの電位差が大きくても、電源線１３の電位がＶＣＣに固定されている従来のレベル変換回路１とは異なり、状態遷移後にオフすべきトランジスタは確実にオフし、該状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力信号ＯＵＴ’，／ＯＵＴ’を電源電圧ＶＣＣ，ＶＥＥまでフルスイングさせることができ、広い動作マージンを持たせることができる。なお、新たに設けたレベルシフタ１２および記憶回路１６によって電力消費が生じるけれども、その電力消費はレベルシフタ１２の状態遷移時にのみ発生するのに対して、従来のレベル変換回路１では前記貫通電流が常時流れており、上述のように低消費電力化することができる。
【００３６】
図２は、上述のように構成されるレベル変換回路１１の入出力特性を示す波形図である。図２では、入力信号ＩＮ，／ＩＮを示すとともに、出力信号は、前記入力信号ＩＮと同相の出力となるＯＵＴ’のみを示している。この図２では図示していないけれども、入力信号ＩＮ，／ＩＮの状態を遷移させてから、制御信号／ＥＮを８Ｖから−４Ｖに遷移する時間だけ遅れて出力信号ＯＵＴ’の状態も遷移し、該出力信号ＯＵＴ’は電源電圧ＶＣＣの８Ｖに達しており、前記貫通電流の発生がなく、フルスイングしていることが理解される。
【００３７】
本発明の実施の他の形態について、図３および図４に基づいて説明すれば、以下のとおりである。
【００３８】
図３は、本発明の実施の他の形態のレベル変換回路２１の電気的構成を示すブロック図である。このレベル変換回路２１は、前述のレベル変換回路１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このレベル変換回路２１では、クロック信号ＣＬＫの立ち上がりに同期して、前記制御信号／ＥＮを作成するレジスタ回路２２が設けられている。前記レジスタ回路２２は、ＡＮＤゲート２３と遅延素子２４とを備えて構成されており、前記クロック信号ＣＬＫは直接ＡＮＤゲート２３の一方の入力に入力されるとともに、遅延素子２４を通過した後、反転されて前記ＡＮＤゲート２３の他方の入力に入力される。このＡＮＤゲート２３の出力は反転されて前記制御信号／ＥＮとなる。
【００３９】
したがって、図４で示すように、入力信号ＩＮ，／ＩＮの状態が遷移してからクロック信号ＣＬＫが立ち上がり、その立ち上がりから前記遅延素子２４によって定められる一定期間だけ、ローレベルのアクティブとなる前記制御信号／ＥＮが作成され、その一定期間だけ、スイッチ回路１５からレベルシフタ１２へ電源電圧ＶＣＣが供給され、該レベルシフタ１２の状態遷移が可能となる。なお、前記一定期間は、前記レベルシフタ１２の状態遷移が充分に可能な時間に選ばれる。
【００４０】
前記制御信号／ＥＮをクロック信号ＣＬＫから作成することによって、このレベル変換回路２１は、クロック信号ＣＬＫに同期してデータのレベル変換を行うことができ、入力信号ＩＮ，／ＩＮのレベル変換機能付きのフリップフロップとして用いることができる。
【００４１】
本発明の実施のさらに他の形態について、図５および図６に基づいて説明すれば、以下のとおりである。
【００４２】
図５は、本発明の実施のさらに他の形態のレベル変換回路３１の電気的構成を示すブロック図である。このレベル変換回路３１は、前述のレベル変換回路１１，２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このレベル変換回路２１では、正論理の制御信号ＥＮを反転して保持し、前記制御信号／ＥＮをアクティブとする記憶回路３２が設けられるとともに、出力信号ＯＵＴ’の遷移から一定時間に前記制御信号／ＥＮを非アクティブにリセットするレジスタ回路３３が設けられている。
【００４３】
前記レジスタ回路３３は、排他的論理和ゲート３４と遅延素子３５とを備えて構成されており、前記出力信号ＯＵＴ’は直接排他的論理和ゲート３４の一方の入力に入力されるとともに、遅延素子３５を通過した後、前記排他的論理和ゲート３４の他方の入力に入力される。この排他的論理和ゲート３３の出力を用いて、前記記憶回路３２は前記制御信号／ＥＮをリセットする。
【００４４】
前記記憶回路３２は、前記記憶回路１６と同様に、２つのＮ型トランジスタＮ３１，Ｎ３２と、２つのインバータＩＮＶ１１，ＩＮＶ１２とを備えて構成される。トランジスタＮ３１，Ｎ３２のゲートには前記制御信号ＥＮおよび排他的論理和ゲート３３の出力がそれぞれ入力され、ソースは共通に前記ロー側の電源電圧ＶＥＥの電源線１４に接続され、トランジスタＮ３１のドレインは出力端となり、前記制御信号／ＥＮを出力する。前記インバータＩＮＶ１１，ＩＮＶ１２は、相互に逆並列に、前記トランジスタＮ３１，Ｎ３２のドレイン間に挿入されている。このインバータＩＮＶ１１，ＩＮＶ１２も、たとえば前記スイッチ回路１５と同様に、ハイ側の電源電圧ＶＣＣの電源線１７とロー側の電源電圧ＶＥＥの電源線１４との間に直列に接続される一対のＰ型トランジスタおよびＮ型トランジスタを備えて構成され、したがって前記制御信号／ＥＮは、前記電源電圧ＶＣＣとＶＥＥとの間で変化する。
【００４５】
したがって、入力信号ＩＮ，／ＩＮの状態が遷移してから前記制御信号ＥＮがハイレベルのアクティブとされ、トランジスタＮ３１によって制御信号／ＥＮがローレベルのアクティブとなると、スイッチ回路１５はレベルシフタ１２へ電源電圧ＶＣＣの供給を開始する。これによって、出力信号ＯＵＴ’の状態が遷移すると、遅延素子３５で定められた一定時間だけ、排他的論理和ゲート３３の出力がハイレベルのアクティブとなり、トランジスタＮ３２によって記憶回路３２がリセットされ、制御信号／ＥＮがハイレベルの非アクティブになり、自動的にスイッチ回路１５をオフにし、以降の貫通電流を抑制することができる。なお、前記遅延素子３５による遅延時間は、これらインバータＩＮＶ１１，ＩＮＶ１２およびトランジスタＮ３１，Ｎ３２から成る記憶回路３２をリセットするのに充分な時間に選ばれる。
【００４６】
そして、このレベル変換回路３１では、さらに前記記憶回路１６のトランジスタＮ２１と並列にＮ型トランジスタＮ３３が設けられるとともに、記憶回路３２のトランジスタＮ３２と並列にＮ型トランジスタＮ３４が設けられ、これらのトランジスタＮ３３，Ｎ３４のゲートには共通にリセット信号ｒｅｓｅｔが入力される。このリセット信号ｒｅｓｅｔがハイレベルのアクティブとなると、記憶回路１６，３２を共に初期状態に戻すことができる。
【００４７】
図６は、上述のように構成されるレベル変換回路３１の一応用例であるディスプレイ装置４１を模式的に示す図である。このディスプレイ装置４１はＴＦＴアクティブマトリクス方式の液晶表示装置などで実現され、画素領域４２の一方の辺側にソースドライバ４３が、前記一方の辺に交わるもう一方の辺側にゲートドライバ４４が設けられて構成される。前記レベル変換回路３１は、たとえばソースドライバ４３内に設けられる。
【００４８】
そして、外部の映像信号源などからの低振幅のクロックＣＬＫ，／ＣＬＫが前記レベル変換回路３１の入力信号ＩＮ，／ＩＮとなり、出力信号ＯＵＴ’，／ＯＵＴ’が抵抗分圧されて、階調表示のための参照電圧となって、ソースドライバ４３から画素領域４２に形成された図示しないソースラインへ出力される。
【００４９】
このようにプロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができるレベル変換回路３１を用いることで、ディスプレイ装置４１の歩留まりを向上することができる。
【００５０】
また、本発明は、ディスプレイ装置に限らず、入力信号ＩＮ，／ＩＮの振幅レベルが電源電圧ＶＣＣ，ＶＥＥに比べて充分に小さい半導体装置に好適に実施することができる。
【００５１】
【発明の効果】
本発明のレベル変換回路は、以上のように、入力信号に応答してレベルシフタ内のトランジスタがスイッチングすることで、前記入力信号を電源電圧、たとえばＶＣＣ／ＶＥＥの振幅の出力信号に変換して出力するレベル変換回路において、前記レベルシフタの電源線の一方にスイッチング手段を介在し、前記トランジスタのスイッチング状態を維持するときには、前記ＶＣＣ，ＶＥＥなどの一対の電源電圧の内、該スイッチング手段が介在される電源線とは異なるもう一方の電源線の電位付近の電圧、たとえばＶＥＥを出力し、レベルシフタの一対の電源線を短絡させる。これに対してスイッチング状態を遷移するときには、該スイッチング手段が介在される電源線の本来の電源電圧、たとえばＶＣＣを出力し、レベル変換回路に電源供給を行う。一方、このようにレベルシフタの電源が遮断されることがあっても、出力信号は、前記レベルシフタとは別途に構成され、前記電源電圧が供給される記憶手段によって保持する。
【００５２】
それゆえ、前記レベルシフタがスイッチングするための入力論理レベル（入力信号）と電源電圧との電位差が大きくても、状態遷移後にオフすべきトランジスタは確実にオフし、該状態遷移後における貫通電流を抑え、低消費電力化することができるとともに、出力電圧を電源電圧までフルスイングさせることができ、広い動作マージンを持たせることができる。
【００５３】
また、本発明のレベル変換回路は、以上のように、レベルシフタへ電源供給が行われて該レベルシフタの状態遷移を検出すると、前記状態遷移から安定する一時間後に前記スイッチング手段をリセットするリセット手段を設ける。
【００５４】
それゆえ、レベルシフタが状態遷移から安定すると、該レベルシフタへの電源供給を自動的に停止させることができる。
【００５５】
さらにまた、本発明のレベル変換回路は、以上のように、前記レベルシフタへの入力信号を、トランジスタの閾値電圧に近い低振幅のレベルであるＥＣＬレベル、ＴＴＬレベルまたはＭＯＳレベルとする。
【００５６】
それゆえ、この低振幅の入力信号で大振幅の出力電圧を制御しても、前記スイッチング手段および記憶手段の動作によって、状態遷移後における貫通電流を抑え、また出力電圧を電源電圧までフルスイングさせることができ、本発明を好適に実施することができる。
【００５７】
また、本発明の半導体装置は、以上のように、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができる前記の何れかのレベル変換回路を用いる。
【００５８】
それゆえ、半導体装置の歩留まりを向上することができる。
【００５９】
さらにまた、本発明のディスプレイ装置は、以上のように、プロセスのばらつきや電源電圧の変動に対して広い動作マージンを確保することができる前記の何れかのレベル変換回路を用いる。
【００６０】
それゆえ、ディスプレイ装置の低消費電力化を実現でき、歩留まりを向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のレベル変換回路の電気回路図である。
【図２】図１で示すレベル変換回路の入出力特性を示す波形図である。
【図３】本発明の実施の他の形態のレベル変換回路の電気的構成を示すブロック図である。
【図４】図３で示すレベル変換回路の動作を説明するための波形図である。
【図５】本発明の実施のさらに他の形態のレベル変換回路の電気的構成を示すブロック図である。
【図６】図５で示すレベル変換回路の一応用例であるディスプレイ装置を模式的に示す図である。
【図７】典型的な従来技術のレベル変換回路の電気回路図である。
【図８】図７で示すレベル変換回路の入出力特性を示す波形図である。
【符号の説明】
１１，２１，３１ レベル変換回路
１２ レベルシフタ
１３ 電源線（一方の電源線）
１４ 電源線（他方の電源線）
１５ スイッチ回路（スイッチング手段）
１６ 記憶回路（記憶手段）
１７ 電源線
２２ レジスタ回路
２３ ＡＮＤゲート
２４，３５ 遅延素子
３２ 記憶回路
３３ レジスタ回路（リセット手段）
３４ 排他的論理和ゲート
ＩＮＶ１，ＩＮＶ２；ＩＮＶ１１，ＩＮＶ１２ インバータ
Ｎ１，Ｎ２ Ｎ型トランジスタ（スイッチング用のトランジスタ）
Ｎ１１ Ｎ型トランジスタ
Ｎ２１，Ｎ２２；Ｎ３１，Ｎ３２ Ｎ型トランジスタ
Ｐ１〜Ｐ４ Ｐ型トランジスタ（スイッチング用のトランジスタ）
Ｐ１１ Ｐ型トランジスタ
４１ ディスプレイ装置
４２ 画素領域
４３ ソースドライバ
４４ ゲートドライバ
Claims (5)
- 入力信号に応答して内部のトランジスタがスイッチングすることで、前記入力信号を電源電圧の振幅の出力信号に変換して出力するレベル変換回路において、前記スイッチング用のトランジスタから成るレベルシフタの一対の電源線の内、一方の電源線に介在され、該一方の電源線に、前記トランジスタのスイッチング状態の遷移時に該一方の電源線の電位を出力し、前記スイッチング状態の遷移後に他方の電源線の電位付近の電圧を出力するスイッチング手段と、
前記電源電圧が供給され、前記レベルシフタの出力を記憶して、前記出力信号とする記憶手段とを含むことを特徴とするレベル変換回路。 - 前記記憶手段の状態遷移から予め定める時間後に前記スイッチング手段をリセットし、前記レベルシフタの一方の電源線に、他方の電源線の電位付近の電圧を出力させるリセット手段をさらに備えることを特徴とする請求項１記載のレベル変換回路。
- 前記レベルシフタへの入力信号が、ＥＣＬレベル、ＴＴＬレベルまたはＭＯＳレベルであることを特徴とする請求項１記載のレベル変換回路。
- 前記請求項１〜３の何れかに記載のレベル変換回路を用いることを特徴とする半導体装置。
- 前記請求項１〜３の何れかに記載のレベル変換回路を用いることを特徴とするディスプレイ装置。
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|---|---|---|---|
| JP2002224711A JP2004072159A (ja) | 2002-08-01 | 2002-08-01 | レベル変換回路ならびにそれを用いる半導体装置およびディスプレイ装置 |
Applications Claiming Priority (1)
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|---|---|
| JP2004072159A true JP2004072159A (ja) | 2004-03-04 |
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ID=32012592
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| JP (1) | JP2004072159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008259091A (ja) * | 2007-04-09 | 2008-10-23 | Oki Electric Ind Co Ltd | レベルシフタ |
-
2002
- 2002-08-01 JP JP2002224711A patent/JP2004072159A/ja not_active Withdrawn
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|---|---|---|---|---|
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