JP3326691B2 - ディスプレイ - Google Patents
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- JP3326691B2 JP3326691B2 JP2000222372A JP2000222372A JP3326691B2 JP 3326691 B2 JP3326691 B2 JP 3326691B2 JP 2000222372 A JP2000222372 A JP 2000222372A JP 2000222372 A JP2000222372 A JP 2000222372A JP 3326691 B2 JP3326691 B2 JP 3326691B2
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Description
【０００１】
【発明が属する技術分野】この発明は、特にＣ−ＭＯＳ
を用いたシフトレジスタ回路を用い、消費電力を低減し
たディスプレイ、特に液晶ディスプレイに関するもので
ある。
を用いたシフトレジスタ回路を用い、消費電力を低減し
たディスプレイ、特に液晶ディスプレイに関するもので
ある。
【０００２】
【従来の技術】まず、液晶ディスプレイに適応される従
来のＣ−ＭＯＳ（Complemental MetalOxide Semiconduc
tor）を用いたシフトレジスタを図９に示す。第９図に
おいて、ＱP1〜ＱP5はＰ型の電界効果トランジスタ（以
下，ＦＥＴという）であり、 ＱN1〜ＱN5はＮ型のＦＥ
Ｔである。シフトレジスタの各段ＳＲ1 ，ＳＲ2 ・・・・
（ＳＲ3 以下は省略する）は、ＦＥＴＱP1，ＱP2及びＦ
ＥＴＱN1，ＱN2からなる第１のクロックドインバータＩ
ＮＶ1 と、このクロックドインバータＩＮＶ1 の出力を
ラッチする第２のクロックドインバータＩＮＶ2 と、第
３のインバータＩＮＶ3 から構成される。なお、第２の
クロックドインバータＩＮＶ2 はＦＥＴＱP3，ＱP4とＦ
ＥＴＱN3，ＱN4からなり、第３のインバータＩＮＶ3 は
ＦＥＴＱP5とＦＥＴＱN5からなっている。
来のＣ−ＭＯＳ（Complemental MetalOxide Semiconduc
tor）を用いたシフトレジスタを図９に示す。第９図に
おいて、ＱP1〜ＱP5はＰ型の電界効果トランジスタ（以
下，ＦＥＴという）であり、 ＱN1〜ＱN5はＮ型のＦＥ
Ｔである。シフトレジスタの各段ＳＲ1 ，ＳＲ2 ・・・・
（ＳＲ3 以下は省略する）は、ＦＥＴＱP1，ＱP2及びＦ
ＥＴＱN1，ＱN2からなる第１のクロックドインバータＩ
ＮＶ1 と、このクロックドインバータＩＮＶ1 の出力を
ラッチする第２のクロックドインバータＩＮＶ2 と、第
３のインバータＩＮＶ3 から構成される。なお、第２の
クロックドインバータＩＮＶ2 はＦＥＴＱP3，ＱP4とＦ
ＥＴＱN3，ＱN4からなり、第３のインバータＩＮＶ3 は
ＦＥＴＱP5とＦＥＴＱN5からなっている。
【０００３】次に、このシフトレジスタの動作を図１０
を参照して説明する。ユニットレジスタＳＲ1 に供給さ
れている入力信号Ｖ(STRT)が図１０に示すように立ち上
がり、次のタイミングでクロックＶＣＬＫが立ち上が
り、相補クロックＶＣＬＫが立ち下がると、第１のクロ
ックドインバータＩＮＶ1 の出力がＬレベルに立ち下が
り、この出力は第３のインバータＩＮＶ3 に入力され
る。
を参照して説明する。ユニットレジスタＳＲ1 に供給さ
れている入力信号Ｖ(STRT)が図１０に示すように立ち上
がり、次のタイミングでクロックＶＣＬＫが立ち上が
り、相補クロックＶＣＬＫが立ち下がると、第１のクロ
ックドインバータＩＮＶ1 の出力がＬレベルに立ち下が
り、この出力は第３のインバータＩＮＶ3 に入力され
る。
【０００４】従って、１段目ユニットレジスタＳＲ1 の
出力Φ1 、すなわち、第３のインバータＩＮＶ3 の出力
は、入力信号Ｖ(STRT)と同じＨレベルとなる。第３のイ
ンバータＩＮＶ3 の出力は第２のクロックドインバータ
ＩＮＶ2 の入力にも加えられ、クロックＶＣＬＫが反転
すると、第２のクロックドインバータＩＮＶ2 が動作し
て、第３のインバータＩＮＶ3 とで出力信号Φ1 をラッ
チする。このとき、２段目のユニットレジスタＳＲ2 は
１段目のユニットレジスタＳＲ1 の出力Φ1 を読み込
み、その出力Φ2 がＨレベルになる。
出力Φ1 、すなわち、第３のインバータＩＮＶ3 の出力
は、入力信号Ｖ(STRT)と同じＨレベルとなる。第３のイ
ンバータＩＮＶ3 の出力は第２のクロックドインバータ
ＩＮＶ2 の入力にも加えられ、クロックＶＣＬＫが反転
すると、第２のクロックドインバータＩＮＶ2 が動作し
て、第３のインバータＩＮＶ3 とで出力信号Φ1 をラッ
チする。このとき、２段目のユニットレジスタＳＲ2 は
１段目のユニットレジスタＳＲ1 の出力Φ1 を読み込
み、その出力Φ2 がＨレベルになる。
【０００５】再びクロックＶＣＬＫが立ち上がると、既
に立ち下がっている入力信号Ｖ(STRT)を読み込み、その
出力Φ1 はＬレベルになる。以下、同様の動作で３段
目、４段目のユニットレジスタＳＲ3 ，ＳＲ4 に入力信
号Ｖ(STRT)が転送され、出力Φ3 ，Φ4 ・・・・が得られ
る。このようなシフトレジスタは、液晶ディスプレイの
ようなデバイスの信号をサンプリングするときによく用
いられる。
に立ち下がっている入力信号Ｖ(STRT)を読み込み、その
出力Φ1 はＬレベルになる。以下、同様の動作で３段
目、４段目のユニットレジスタＳＲ3 ，ＳＲ4 に入力信
号Ｖ(STRT)が転送され、出力Φ3 ，Φ4 ・・・・が得られ
る。このようなシフトレジスタは、液晶ディスプレイの
ようなデバイスの信号をサンプリングするときによく用
いられる。
【０００６】
【発明が解決しようとする課題】ところで、このような
従来のシフトレジスタでは、クロックＶＣＬＫ，ＶＣＬ
Ｋのラインに複数段のユニットレジスタＳＲ1 〜ＳＲn
が負荷されるため、かなり大きな容量が負荷される。各
ユニットレジスタＳＲの容量は図１１に示すように、ク
ロックＶＣＬＫのラインには、ＦＥＴＱP3とＦＥＴＱN2
のゲート容量の和であるＣ（ＱP3＋ＱN2）が付加され、
>クロックＶＣＬＫのラインには、ＦＥＴＱP1とＦＥＴ
ＱN4のゲート容量の和であるＣ（ＱP1＋ＱN4）が付加さ
れる。
従来のシフトレジスタでは、クロックＶＣＬＫ，ＶＣＬ
Ｋのラインに複数段のユニットレジスタＳＲ1 〜ＳＲn
が負荷されるため、かなり大きな容量が負荷される。各
ユニットレジスタＳＲの容量は図１１に示すように、ク
ロックＶＣＬＫのラインには、ＦＥＴＱP3とＦＥＴＱN2
のゲート容量の和であるＣ（ＱP3＋ＱN2）が付加され、
>クロックＶＣＬＫのラインには、ＦＥＴＱP1とＦＥＴ
ＱN4のゲート容量の和であるＣ（ＱP1＋ＱN4）が付加さ
れる。
【０００７】この容量Ｃは、例えばＭＯＳトランジスタ
のゲートサイズがＬ＝7 m ，Ｗ＝50m，ゲート層が500Å
とすると、0.49PFとなり、シフトレジスタの段数を仮に
400段とすると、各クロックラインの容量は約200PF の
大きさとなる。クロック信号の出力振幅をＡ＝１２ボル
ト、周波数をｆ＝3.8MHzとすると、消費される電力Ｐは
Ｐ＝CA2f＝ 200×10-12 × 144× 3.8×106 ≒109mw
となり、各クロックラインで109mw 消費されることにな
り、シフトレジスタの消費電力が大きくなるとともに、
シフトレジスタを駆動するために低インピーダンスで大
出力のクロック信号源が必要になるという問題点があっ
た。
のゲートサイズがＬ＝7 m ，Ｗ＝50m，ゲート層が500Å
とすると、0.49PFとなり、シフトレジスタの段数を仮に
400段とすると、各クロックラインの容量は約200PF の
大きさとなる。クロック信号の出力振幅をＡ＝１２ボル
ト、周波数をｆ＝3.8MHzとすると、消費される電力Ｐは
Ｐ＝CA2f＝ 200×10-12 × 144× 3.8×106 ≒109mw
となり、各クロックラインで109mw 消費されることにな
り、シフトレジスタの消費電力が大きくなるとともに、
シフトレジスタを駆動するために低インピーダンスで大
出力のクロック信号源が必要になるという問題点があっ
た。
【０００８】特に、このようなシフトレジスタで携帯型
ＴＶカメラのモニタ用液晶ビューファインダを形成する
と、低消費電力化の大きな障害となるという問題があっ
た。
ＴＶカメラのモニタ用液晶ビューファインダを形成する
と、低消費電力化の大きな障害となるという問題があっ
た。
【０００９】
【課題を解決するための手段】本発明の液晶ディスプレ
イは上記したようなシフトレジスタにおいて、第１のク
ロックドインバ−タと、第２のクロックドインバ−タお
よび第３のインバ−タからなるユニトレジスタを従属接
続したものにおいて、各ユニットレジスタにスイッチン
グ手段を設け、各ユニットレジスタの入力および出力デ
−タが有意のデ−タであるときは前記スイッチング手段
よって当該ユニットレジスタのみにクロック信号が供給
されるようにしたものである。そのためクロックライン
に供給されるクロック信号の消費電力を大幅に低減する
ことが可能になり、低消費電力型の液晶ディスプレイと
することができる。
イは上記したようなシフトレジスタにおいて、第１のク
ロックドインバ−タと、第２のクロックドインバ−タお
よび第３のインバ−タからなるユニトレジスタを従属接
続したものにおいて、各ユニットレジスタにスイッチン
グ手段を設け、各ユニットレジスタの入力および出力デ
−タが有意のデ−タであるときは前記スイッチング手段
よって当該ユニットレジスタのみにクロック信号が供給
されるようにしたものである。そのためクロックライン
に供給されるクロック信号の消費電力を大幅に低減する
ことが可能になり、低消費電力型の液晶ディスプレイと
することができる。
【００１０】図３はかかる問題点を解消するために提供
される液晶ディスプレイ用のシフトレジスタの概要図を
示したもので、ＳＲ１ ，ＳＲ２ ，ＳＲ３ ・・・・・ はシ
フトレジスタを形成するために従属接続されている単位
回路（以下ユニットレジスタＳＲ１ ，ＳＲ２ ・・・ とい
う) を示し、各ユニットレジスタＳＲ１ 〜ＳＲ５ はク
ロックラインからクロック信号（ＶＣＬＫ、ＶＣＬＫ）
をスイッチＳ１ 及びＳ２ を介して受け取るように構成
されている。
される液晶ディスプレイ用のシフトレジスタの概要図を
示したもので、ＳＲ１ ，ＳＲ２ ，ＳＲ３ ・・・・・ はシ
フトレジスタを形成するために従属接続されている単位
回路（以下ユニットレジスタＳＲ１ ，ＳＲ２ ・・・ とい
う) を示し、各ユニットレジスタＳＲ１ 〜ＳＲ５ はク
ロックラインからクロック信号（ＶＣＬＫ、ＶＣＬＫ）
をスイッチＳ１ 及びＳ２ を介して受け取るように構成
されている。
【００１１】そして、スイッチＳ1 ，Ｓ2 は各ユニット
レジスタＳＲ1 ，ＳＲ2 ・・・・に入力されるデータが例え
ばＨレベルになったときに閉じるようにしている。従っ
て、単一の入力信号データが入力されたときは、図３
（ａ）に示すように最初のタイミングでユニットレジス
タＳＲ1 のみにＨレベルの信号が供給されることになる
ため、スイッチ回路 Ｓ11及びＳ12が閉じ、他のスイッ
チＳ21，Ｓ22，Ｓ31，Ｓ32は開く。
レジスタＳＲ1 ，ＳＲ2 ・・・・に入力されるデータが例え
ばＨレベルになったときに閉じるようにしている。従っ
て、単一の入力信号データが入力されたときは、図３
（ａ）に示すように最初のタイミングでユニットレジス
タＳＲ1 のみにＨレベルの信号が供給されることになる
ため、スイッチ回路 Ｓ11及びＳ12が閉じ、他のスイッ
チＳ21，Ｓ22，Ｓ31，Ｓ32は開く。
【００１２】次のタイミングでユニットレジスタＳＲ2
の入力がＨレベルになると、スイッチＳ21，Ｓ22が閉
じ、他のスイッチは開いた状態になる。さらに、次のタ
イミングではスイッチＳ31，Ｓ32が閉じ、他のスイッチ
は開くことになる。つまり、本発明の場合は、伝送され
るデータが有意のレベルになったとき、その段のユニッ
トレジスタのみにクロックが選択的に供給されるように
している。
の入力がＨレベルになると、スイッチＳ21，Ｓ22が閉
じ、他のスイッチは開いた状態になる。さらに、次のタ
イミングではスイッチＳ31，Ｓ32が閉じ、他のスイッチ
は開くことになる。つまり、本発明の場合は、伝送され
るデータが有意のレベルになったとき、その段のユニッ
トレジスタのみにクロックが選択的に供給されるように
している。
【００１３】
【作用】本発明の液晶ディスプレイに適応されるシフト
レジスタは、上記したように有意の信号によって状態が
反転されるユニットレジスタのみに、クロックを選択し
て与えることにより、クロックラインの容量性負荷を減
少することができ、低消費電力化が図れることになる。
レジスタは、上記したように有意の信号によって状態が
反転されるユニットレジスタのみに、クロックを選択し
て与えることにより、クロックラインの容量性負荷を減
少することができ、低消費電力化が図れることになる。
【００１４】
【発明の実施の態様】本発明の液晶ディスプレイに用い
るシフトレジスタの実施の形態を図１に示す。この図１
において、ＳＲ1 は第１、および第２のクロックドイン
バ−タＩＮＶ1、ＩＮＶ2 と、第３のインバ−タＩＮＶ3
によって構成されているユニットレジスタを示し、Ｓ
Ｃ1 は１段目のユニットレジスタＳＲ1 に供給される入
力と、その出力の双方がＨレベルの信号でないとき、す
なわち入出力が有意の信号でない時にクロックＶＣＬ
Ｋ、ＶＣＬＫを遮断するクロックスイッチ回路である。
なお、他のユニットレジスタＳＲ2 、ＳＲ3 ・・・・も
同様に構成されているので、その説明を省略する。
るシフトレジスタの実施の形態を図１に示す。この図１
において、ＳＲ1 は第１、および第２のクロックドイン
バ−タＩＮＶ1、ＩＮＶ2 と、第３のインバ−タＩＮＶ3
によって構成されているユニットレジスタを示し、Ｓ
Ｃ1 は１段目のユニットレジスタＳＲ1 に供給される入
力と、その出力の双方がＨレベルの信号でないとき、す
なわち入出力が有意の信号でない時にクロックＶＣＬ
Ｋ、ＶＣＬＫを遮断するクロックスイッチ回路である。
なお、他のユニットレジスタＳＲ2 、ＳＲ3 ・・・・も
同様に構成されているので、その説明を省略する。
【００１５】クロックスイッチ回路ＳＣ1 の構成を説明
すると、ユニットレジスタＳＲ1 の入力である信号Ｖ
(STRT)と、その出力ＯＵＴ1 がノアゲートＮＯＲ1 に入
力される。そして、ノアゲートＮＯＲ1 の出力と、その
出力をインバータＩＮＶ4 で反転した反転出力とで、異
なる導電型のトランジスタを並列に接続した１対のトラ
ンスファーゲートＳＷ1 ，ＳＷ2 の開閉を制御する。以
下、図２の信号波形図に基ずいて、本発明のシフトレジ
スタの動作を説明する。時点ｔ0 では入力信号Ｖ(STRT)
がＬレベルで、出力ＯＵＴ1 もＬレベルであり、ノアゲ
ートＮＯＲ1 の出力がＨレベルとなり、インバータＩＮ
Ｖ4 の出力ＶＯＲ1 はＬレベルとなるので、トランスフ
ァーゲートＳＷ1 ，ＳＷ2 は閉じる。従って、このよう
なときにはクロックＶＣＬＫおよびＶＣＬＫはユニット
レジスタＳＲ1 に供給されない。
すると、ユニットレジスタＳＲ1 の入力である信号Ｖ
(STRT)と、その出力ＯＵＴ1 がノアゲートＮＯＲ1 に入
力される。そして、ノアゲートＮＯＲ1 の出力と、その
出力をインバータＩＮＶ4 で反転した反転出力とで、異
なる導電型のトランジスタを並列に接続した１対のトラ
ンスファーゲートＳＷ1 ，ＳＷ2 の開閉を制御する。以
下、図２の信号波形図に基ずいて、本発明のシフトレジ
スタの動作を説明する。時点ｔ0 では入力信号Ｖ(STRT)
がＬレベルで、出力ＯＵＴ1 もＬレベルであり、ノアゲ
ートＮＯＲ1 の出力がＨレベルとなり、インバータＩＮ
Ｖ4 の出力ＶＯＲ1 はＬレベルとなるので、トランスフ
ァーゲートＳＷ1 ，ＳＷ2 は閉じる。従って、このよう
なときにはクロックＶＣＬＫおよびＶＣＬＫはユニット
レジスタＳＲ1 に供給されない。
【００１６】次に図２のタイムチャートのように時点ｔ
1 で入力信号Ｖ(STRT)が立ち上がりＨレベルになると、
ノアゲートＮＯＲ1 の入力の１つがＨレベルになり、こ
のノアゲートＮＯＲ1 の出力はＬレベルとなる。この出
力と、この出力をインバータＩＮＶ4 で反転したＨレベ
ル出力ＶＯＲ1 とがトランスファーゲートＳＷ1 ，ＳＷ
2 に加わるので、両ゲートＳＷ1 ，ＳＷ2 とも開く。従
って、このような状態でクロックＶＣＬＫがＨレベルに
遷移すると、時点ｔ2 でＣＫ−Ｌ1 ，ＣＫ−Ｒ1 に示す
信号がユニットレジスタＳＲ1 に供給され、ユニットレ
ジスタＳＲ1 にクロックが供給され、ユニットレジスタ
ＳＲ1 の出力ＯＵＴ1 をＨレベルにする。
1 で入力信号Ｖ(STRT)が立ち上がりＨレベルになると、
ノアゲートＮＯＲ1 の入力の１つがＨレベルになり、こ
のノアゲートＮＯＲ1 の出力はＬレベルとなる。この出
力と、この出力をインバータＩＮＶ4 で反転したＨレベ
ル出力ＶＯＲ1 とがトランスファーゲートＳＷ1 ，ＳＷ
2 に加わるので、両ゲートＳＷ1 ，ＳＷ2 とも開く。従
って、このような状態でクロックＶＣＬＫがＨレベルに
遷移すると、時点ｔ2 でＣＫ−Ｌ1 ，ＣＫ−Ｒ1 に示す
信号がユニットレジスタＳＲ1 に供給され、ユニットレ
ジスタＳＲ1 にクロックが供給され、ユニットレジスタ
ＳＲ1 の出力ＯＵＴ1 をＨレベルにする。
【００１７】さらに、時点ｔ３ で示すように、クロッ
クが遷移してＬレベルになると、前述のように第３のイ
ンバータＩＮＶ３ と第２のクロックドインバータＩＮ
Ｖ２とで出力信号ＯＵＴ１ のＨレベルがラッチされ
る。トランスファーゲートＳＷ１ ，ＳＷ２ は開いたま
まである。なお、時点ｔ２ で出力ＯＵＴ１ がＨレベル
となったときに２段目のユニットレジスタＳＲ２ に、
クロックスイッチＳＣ２を介してクロックが供給され、
能動化される。
クが遷移してＬレベルになると、前述のように第３のイ
ンバータＩＮＶ３ と第２のクロックドインバータＩＮ
Ｖ２とで出力信号ＯＵＴ１ のＨレベルがラッチされ
る。トランスファーゲートＳＷ１ ，ＳＷ２ は開いたま
まである。なお、時点ｔ２ で出力ＯＵＴ１ がＨレベル
となったときに２段目のユニットレジスタＳＲ２ に、
クロックスイッチＳＣ２を介してクロックが供給され、
能動化される。
【００１８】次のタイミング時点ｔ4 では、クロックＶ
ＣＬＫがＨレベルになる前に、入力信号Ｖ(STRT)はＬレ
ベルとなっているので、この時点ｔ4 でクロックＶＣＬ
ＫがＨレベルになると、ユニットレジスタＳＲ1 はＬレ
ベルを読み込んで、その出力ＯＵＴ1 をＬレベルとす
る。出力ＯＵＴ1 がＬレベルになると、ユニットレジス
タＳＲ1 の入力、出力がＬレベルとなるので、トランス
ファーゲートＳＷ1 ，ＳＷ2 がその直後に閉じ、クロッ
クＶＣＬＫ，ＶＣＬＫがユニットレジスタＳＲ1 に供給
されなくなる。トランスファーゲートＳＷ1 ，ＳＷ2 が
開いている時間Ｔは、インバータＩＮＶ4 の出力である
ＶＯＲ1 に示すように、ユニットレジスタＳＲ1 の出力
ＯＵＴ1 が立ち下がるまでの動作遅れ時間と、クロック
スイッチ回路ＳＣ1 の動作遅れ時間が含まれる時間であ
る。従って、トランスファーゲートＳＷ1 ，ＳＷ2 を通
過したクロックＶＣＬＫ，ＶＣＬＫの波形は、図２のＣ
Ｋ−Ｌ1 ，ＣＫ−Ｒ1 の如く、２つ目のクロックの前半
の一部が通過した波形とな る。
ＣＬＫがＨレベルになる前に、入力信号Ｖ(STRT)はＬレ
ベルとなっているので、この時点ｔ4 でクロックＶＣＬ
ＫがＨレベルになると、ユニットレジスタＳＲ1 はＬレ
ベルを読み込んで、その出力ＯＵＴ1 をＬレベルとす
る。出力ＯＵＴ1 がＬレベルになると、ユニットレジス
タＳＲ1 の入力、出力がＬレベルとなるので、トランス
ファーゲートＳＷ1 ，ＳＷ2 がその直後に閉じ、クロッ
クＶＣＬＫ，ＶＣＬＫがユニットレジスタＳＲ1 に供給
されなくなる。トランスファーゲートＳＷ1 ，ＳＷ2 が
開いている時間Ｔは、インバータＩＮＶ4 の出力である
ＶＯＲ1 に示すように、ユニットレジスタＳＲ1 の出力
ＯＵＴ1 が立ち下がるまでの動作遅れ時間と、クロック
スイッチ回路ＳＣ1 の動作遅れ時間が含まれる時間であ
る。従って、トランスファーゲートＳＷ1 ，ＳＷ2 を通
過したクロックＶＣＬＫ，ＶＣＬＫの波形は、図２のＣ
Ｋ−Ｌ1 ，ＣＫ−Ｒ1 の如く、２つ目のクロックの前半
の一部が通過した波形とな る。
【００１９】また、２段目のユニットレジスタＳＲ2 の
出力は、クロックＶＣＬＫが立ち上がった時点ｔ3 で、
出力ＯＵＴ1 を読み込んで、その段の出力ＯＵＴ2 をＨ
レベルとする。すなわち、ユニットレジスタＯＵＴ1 の
出力がＨレベルになると、ユニットレジスタＳＲ2 の入
力もＨレベルとなる。そしてこの時点でユニットレジス
タＳＲ2 のクロックＶＣＬＫ，ＶＣＬＫが供給されるよ
うに、クロックスイッチ回路ＳＣ2 のトランスファ−ゲ
−トＳＷ1 、ＳＷ2 がオンになる。
出力は、クロックＶＣＬＫが立ち上がった時点ｔ3 で、
出力ＯＵＴ1 を読み込んで、その段の出力ＯＵＴ2 をＨ
レベルとする。すなわち、ユニットレジスタＯＵＴ1 の
出力がＨレベルになると、ユニットレジスタＳＲ2 の入
力もＨレベルとなる。そしてこの時点でユニットレジス
タＳＲ2 のクロックＶＣＬＫ，ＶＣＬＫが供給されるよ
うに、クロックスイッチ回路ＳＣ2 のトランスファ−ゲ
−トＳＷ1 、ＳＷ2 がオンになる。
【００２０】以下、ユニットレジスタＳＲ1 の動作と同
じ動作が順次後続のユニットレジスタで行われ、入力信
号Ｖ(STRT)が順次シフトされる。なお、ユニットレジス
タＳＲ1 に付加されているＦＥＴＱN6とＦＥＴＱP6は、
ユニットレジスタＳＲ1 にクロックＶＣＬＫ，ＶＣＬＫ
が供給されないときに、第１、第２のクロックドインバ
ータＩＮＶ1 ，ＩＮＶ2 がフローティング状態となるの
を防止するものであり、このプルダウンＦＥＴＱN6とプ
ルアップＦＥＴＱP6によってクロックが供給されていな
いときにも各ユニットレジスタ回路を安定な状態に保持
する作用を持っている。従って、このプルダウンＦＥＴ
N6、プルアップＦＥＴP6のかわりに、図４に示すように
プルアップ抵抗ＲU 、プルダウン抵抗ＲD を用いてもよ
い。
じ動作が順次後続のユニットレジスタで行われ、入力信
号Ｖ(STRT)が順次シフトされる。なお、ユニットレジス
タＳＲ1 に付加されているＦＥＴＱN6とＦＥＴＱP6は、
ユニットレジスタＳＲ1 にクロックＶＣＬＫ，ＶＣＬＫ
が供給されないときに、第１、第２のクロックドインバ
ータＩＮＶ1 ，ＩＮＶ2 がフローティング状態となるの
を防止するものであり、このプルダウンＦＥＴＱN6とプ
ルアップＦＥＴＱP6によってクロックが供給されていな
いときにも各ユニットレジスタ回路を安定な状態に保持
する作用を持っている。従って、このプルダウンＦＥＴ
N6、プルアップＦＥＴP6のかわりに、図４に示すように
プルアップ抵抗ＲU 、プルダウン抵抗ＲD を用いてもよ
い。
【００２１】以上のシフトレジスタの実施の形態では、
有意の信号が正論理のときに動作するように構成されて
いるが、シフトレジスタが負論理のときは、各クロック
スイッチ回路ＳＣのノアゲートＮＯＲをナンドゲートに
置き換えればよい。
有意の信号が正論理のときに動作するように構成されて
いるが、シフトレジスタが負論理のときは、各クロック
スイッチ回路ＳＣのノアゲートＮＯＲをナンドゲートに
置き換えればよい。
【００２２】図５は本発明の液晶ディスプレイに用いる
シフトレジスタの他の例を示す回路である。この図で、
図１と同一部分は同一記号で示されている。しかしなが
ら、この回路例の場合は、クロックスイッチ回路ＳＣ1
（ＳＣ2 ・・・・・ ）は論理回路が省略され、トランスファ
−ゲ−トＳＷ1 ，ＳＷ2 はそれぞれ同じ導電型のＴＦＴ
Ｑn7，Ｑn8とＴＦＴＱp7，Ｑp8で構成されている。この
回路例は、入力データＶ(STRT)が立ち上がる点をラッチ
するのはクロックＶＣＬＫの立ち上がりであり、入力デ
ータＶ(STRT)の立ち下がり点をラッチするのはクロック
ＶＣＬＫの立ち下がり点であることに着目してなされた
ものである。
シフトレジスタの他の例を示す回路である。この図で、
図１と同一部分は同一記号で示されている。しかしなが
ら、この回路例の場合は、クロックスイッチ回路ＳＣ1
（ＳＣ2 ・・・・・ ）は論理回路が省略され、トランスファ
−ゲ−トＳＷ1 ，ＳＷ2 はそれぞれ同じ導電型のＴＦＴ
Ｑn7，Ｑn8とＴＦＴＱp7，Ｑp8で構成されている。この
回路例は、入力データＶ(STRT)が立ち上がる点をラッチ
するのはクロックＶＣＬＫの立ち上がりであり、入力デ
ータＶ(STRT)の立ち下がり点をラッチするのはクロック
ＶＣＬＫの立ち下がり点であることに着目してなされた
ものである。
【００２３】すなわち、図６に示すように、入力信号Ｖ
(STRT)の立ち上がりによってトランスファ−ゲ−トＳＷ
1 ＳＷ2 のトランジスタＱN8、 ＱP8が波形Ａに示すよう
にオンとなり、出力ＯＵＴ1 のデータが立ち下がった時
にトランスファ−ゲ−トＳＷ1 ，ＳＷ2 のトランジスタ
ＱN8、ＱP8が波形Ｂに示すようにオフとなるように制御
している。したがって期間Ｔの間はトランスファ−ゲ−
トＳＷ1 、ＳＷ2 ともオンになり、この期間Ｔにクロッ
クＣＫ−Ｌ、ＣＫ−Ｒが通過し図１の場合と同様な動作
が行われる。論理回路は通常のインバータに比較して遅
延時間が大きいが、本実施の回路例の場合は、この論理
回路を省略することによって動作速度の向上をはかった
ものである。
(STRT)の立ち上がりによってトランスファ−ゲ−トＳＷ
1 ＳＷ2 のトランジスタＱN8、 ＱP8が波形Ａに示すよう
にオンとなり、出力ＯＵＴ1 のデータが立ち下がった時
にトランスファ−ゲ−トＳＷ1 ，ＳＷ2 のトランジスタ
ＱN8、ＱP8が波形Ｂに示すようにオフとなるように制御
している。したがって期間Ｔの間はトランスファ−ゲ−
トＳＷ1 、ＳＷ2 ともオンになり、この期間Ｔにクロッ
クＣＫ−Ｌ、ＣＫ−Ｒが通過し図１の場合と同様な動作
が行われる。論理回路は通常のインバータに比較して遅
延時間が大きいが、本実施の回路例の場合は、この論理
回路を省略することによって動作速度の向上をはかった
ものである。
【００２４】この図５の回路例の場合は、トランスファ
−ゲ−トＳＷ1 ，ＳＷ2 とも同じ導電型のＴＦＴで構成
することになるため、ＳＷ1 ，ＳＷ2 はＴＦＴのスレッ
ショルド電圧の影響をうけて第７図の拡大図に示すよう
に、Ｖｂ 又はＶｄ だけレベルが若干低下するが、特に
シフト動作に影響を与えるほどのものではない。（な
お、Ｖａ ，Ｖｃ はスイッチオン時にプルアップ、又は
プルダウンＴＦＴを介して流れる電流による電圧降下を
示すが、この値はきわめて小さい）
−ゲ−トＳＷ1 ，ＳＷ2 とも同じ導電型のＴＦＴで構成
することになるため、ＳＷ1 ，ＳＷ2 はＴＦＴのスレッ
ショルド電圧の影響をうけて第７図の拡大図に示すよう
に、Ｖｂ 又はＶｄ だけレベルが若干低下するが、特に
シフト動作に影響を与えるほどのものではない。（な
お、Ｖａ ，Ｖｃ はスイッチオン時にプルアップ、又は
プルダウンＴＦＴを介して流れる電流による電圧降下を
示すが、この値はきわめて小さい）
【００２５】図８は、本発明の液晶ディスプレイに使用
されるソフトレジスタのさらに他の回路例を示したもの
で、図５のトランスファ−ゲ−トＳＷ1 ，ＳＷ2 に対し
て、それぞれ逆の導電型のトランスファ−ゲ−トＳＷ
3 ，ＳＷ4 を並列に接続したものである。この回路例に
よると、クロック信号ＶＣＬＫ及びＶＣＬＫは、それぞ
れ並列に接続された相補型のトランスファ−ゲ−ト（Ｓ
Ｗ1 ，ＳＷ3 ）（ＳＷ2 ，ＳＷ4）を介して供給される
ことになるため、正極又は負極の電位に対してスレッシ
ョルド電圧の影響を受けることがなくなる。また、並列
に接続することによってスイッチオン抵抗をさらに減少
する効果がある。
されるソフトレジスタのさらに他の回路例を示したもの
で、図５のトランスファ−ゲ−トＳＷ1 ，ＳＷ2 に対し
て、それぞれ逆の導電型のトランスファ−ゲ−トＳＷ
3 ，ＳＷ4 を並列に接続したものである。この回路例に
よると、クロック信号ＶＣＬＫ及びＶＣＬＫは、それぞ
れ並列に接続された相補型のトランスファ−ゲ−ト（Ｓ
Ｗ1 ，ＳＷ3 ）（ＳＷ2 ，ＳＷ4）を介して供給される
ことになるため、正極又は負極の電位に対してスレッシ
ョルド電圧の影響を受けることがなくなる。また、並列
に接続することによってスイッチオン抵抗をさらに減少
する効果がある。
【００２６】
【発明の効果】以上説明したように、本発明の液晶ディ
スプレイは、デバイスの信号をサンプリングして転送す
るシフトレジスタに入力されたデータが、各ユニットレ
ジスタの状態を遷移するような有意のデータであるとき
のみ、その段のユニットレジスタにのみクロックを供給
するようにしているため、クロックラインに供給される
電力を大幅に低減することができるという効果がある。
特に、シフト段数が増加するほど、電力の節減効果が大
きくなり、クロック信号のドライバが削減できると同時
に、クロックをＴＴＬレベルで供給することができると
いう利点もある。
スプレイは、デバイスの信号をサンプリングして転送す
るシフトレジスタに入力されたデータが、各ユニットレ
ジスタの状態を遷移するような有意のデータであるとき
のみ、その段のユニットレジスタにのみクロックを供給
するようにしているため、クロックラインに供給される
電力を大幅に低減することができるという効果がある。
特に、シフト段数が増加するほど、電力の節減効果が大
きくなり、クロック信号のドライバが削減できると同時
に、クロックをＴＴＬレベルで供給することができると
いう利点もある。
【図１】 本発明の液晶ディスプレイ用のシフトレジス
タの実施例を示す回路図である。
タの実施例を示す回路図である。
【図２】図１のタイミングチャートを示す波形図であ
る。
る。
【図３】ソフトレジスタの概念図を示す。
【図４】他のプルアップ及びプルダウン手段を示す回路
図である。
図である。
【図５】シフトレジスタの他の実施例を示す回路図であ
る。
る。
【図６】図５のタイミングチャートを示す波形図であ
る、
る、
【図７】図６の信号波形の部分的な拡大図である。
【図８】シフトレジスタのさらに他の実施例を示す回路
図である。
図である。
【図９】従来のシフトレジスタを示す回路図である。
【図１０】従来例のシフトレジスタのタイミングチャー
トである。
トである。
【図１１】従来例のクロックラインに付く負荷容量の説
明図である。
明図である。
ＩＮＶ1 〜ＩＮＶ2 クロックドインバータ、ＩＮＶ3
インバ−タ、ＳＣ1 〜ＳＣ3 クロックスイッチ回
路、ＳＷ1、ＳＷ2 スイッチング手段、ＱP1〜ＱP6 Ｐ型
ＦＥＴ、ＱN1〜ＱN6 Ｎ型ＦＥＴ、ＳＲ1 〜ＳＲ5 ユ
ニットレジスタ
インバ−タ、ＳＣ1 〜ＳＣ3 クロックスイッチ回
路、ＳＷ1、ＳＷ2 スイッチング手段、ＱP1〜ＱP6 Ｐ型
ＦＥＴ、ＱN1〜ＱN6 Ｎ型ＦＥＴ、ＳＲ1 〜ＳＲ5 ユ
ニットレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 3/20 ６３３ Ｇ０９Ｇ 3/20 ６３３Ｄ Ｇ１１Ｃ 19/00 Ｇ１１Ｃ 19/00 Ｋ (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G09G 3/20 611 H03K 17/00 H03K 19/00
Claims (11)
- 【請求項１】 クロック信号によって駆動されるユニッ
トレジスタ回路を複数段従属接続したレジスタを用いた
液晶ディスプレイであって、 クロックラインからのクロック信号を前記各ユニットレ
ジスタ回路に供給する電界効果トランジスタから構成さ
れるスイッチング手段を、該電界効果トランジスタのソ
ースもしくはドレインが上記クロックラインに接続され
るように設け、伝送されるデータが有意のレベルになっ
ているか否かを自己のユニットレジスタ回路で判定し
て、前記各シフトレジスタ回路で伝送されるデータが有
意のレベルと判断された当該ユニットレジスタ回路のみ
に、前記スイッチング手段を介して、前記クロック信号
が供給されるようにし、クロックラインの容量性負荷を
減少するように構成したことを特徴とする液晶ディスプ
レイ。 - 【請求項２】 前記スイッチング手段がアナログスイッ
チによって構成されている請求項１に記載の液晶ディス
プレイ。 - 【請求項３】 前記クロック信号が２相のクロック信号
であり、前記スイッチング手段が一対のアナログスイッ
チを含むことを特徴とする請求項１に記載の液晶ディス
プレイ。 - 【請求項４】 前記スイッチが一対の薄膜トランジスタ
によって構成されていることを特徴とする請求項１に記
載の液晶ディスプレイ。 - 【請求項５】 前記ユニットレジスタ回路が第１，及び
第２のクロックドインバータと、第３のインバータによ
って構成されていることを特徴とする請求項１に記載の
液晶ディスプレイ。 - 【請求項６】 前記ユニットレジスタ回路が第１のクロ
ックドインバータに接続されたプルアップ手段、及びプ
ルダウン手段を有し、前記第１のクロックドインバータ
がフローティング状態にならないように構成したことを
特徴とする請求項５に記載の液晶ディスプレイ。 - 【請求項７】 前記スイッチング手段が前記ユニットレ
ジスタ回路の入力及び出力データの論理和をとる回路を
含むことを特徴とする請求項１に記載の液晶ディスプレ
イ。 - 【請求項８】 前記一対のスイッチング手段がユニット
レジスタ回路の入力・出力データ及びその反転出力デー
タによって直接開閉される同一導電型のトランジスタに
よって構成されていることを特徴とする請求項４に記載
の液晶ディスプレイ。 - 【請求項９】 前記一対のスイッチング手段がユニット
レジスタ回路の入力・出力データ及びその反転出力デー
タによって直接開閉制御される第１の導電型のトランジ
スタと、この第１の導電型トランジスタと逆の導電型の
トランジスタの並列接続によって構成されていることを
特徴とする請求項４に記載の液晶ディスプレイ。 - 【請求項１０】 クロック信号によって駆動されるユニ
ットレジスタ回路を複数段従属接続したレジスタを用い
たディスプレイであって、 クロックラインからのクロック信号を前記各ユニットレ
ジスタ回路に供給する電界効果トランジスタから構成さ
れるスイッチング手段を、該電界効果トランジスタのソ
ースもしくはドレインが上記クロックラインに接続され
るように設け、伝送されるデータが有意のレベルになっ
ているか否かを自己のユニットレジスタ回路で判定し
て、前記各シフトレジスタ回路で伝送されるデータが有
意のレベルと判断された当該ユニットレジスタ回路のみ
に、前記スイッチング手段を介して、前記クロック信号
が供給されるようにし、クロックラインの容量性負荷を
減少するように構成したことを特徴とするディスプレ
イ。 - 【請求項１１】 クロック信号によって駆動されるユニ
ットレジスタ回路を複数段従属接続したレジスタを用い
たレジスタ回路であって、 クロックラインからのクロック信号を前記各ユニットレ
ジスタ回路に供給する電界効果トランジスタから構成さ
れるスイッチング手段を、該電界効果トランジスタのソ
ースもしくはドレインが上記クロックラインに接続され
るように設け、伝送されるデータが有意のレベルになっ
ているか否かを自己のユニットレジスタ回路で判定し
て、前記各シフトレジスタ回路で伝送されるデータが有
意のレベルと判断された当該ユニットレジスタ回路のみ
に、前記スイッチング手段を介して、前記クロック信号
が供給されるようにし、クロックラインの容量性負荷を
減少するように構成したことを特徴とするレジスタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000222372A JP3326691B2 (ja) | 2000-07-18 | 2000-07-18 | ディスプレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000222372A JP3326691B2 (ja) | 2000-07-18 | 2000-07-18 | ディスプレイ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1284691A Division JPH03147598A (ja) | 1989-11-02 | 1989-11-02 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001075543A JP2001075543A (ja) | 2001-03-23 |
| JP3326691B2 true JP3326691B2 (ja) | 2002-09-24 |
Family
ID=18716623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000222372A Expired - Lifetime JP3326691B2 (ja) | 2000-07-18 | 2000-07-18 | ディスプレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326691B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW523730B (en) | 1999-07-12 | 2003-03-11 | Semiconductor Energy Lab | Digital driver and display device |
| TWI237802B (en) | 2000-07-31 | 2005-08-11 | Semiconductor Energy Lab | Driving method of an electric circuit |
| US7427884B2 (en) | 2004-05-21 | 2008-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2006101269A (ja) | 2004-09-30 | 2006-04-13 | Sanyo Electric Co Ltd | ラッチクロック生成回路及びシリアル−パラレル変換回路 |
| CN100410748C (zh) * | 2006-10-12 | 2008-08-13 | 友达光电股份有限公司 | 液晶显示器 |
-
2000
- 2000-07-18 JP JP2000222372A patent/JP3326691B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2001075543A (ja) | 2001-03-23 |
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