KR100346002B1

KR100346002B1 - 레지스터 및 래치 회로

Info

Publication number: KR100346002B1
Application number: KR1020000018406A
Authority: KR
Inventors: 다까하시히로유끼
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 1999-04-08
Filing date: 2000-04-08
Publication date: 2002-07-26
Also published as: KR20000077011A; TW471222B; JP2000295081A; US6407604B1; JP3789251B2

Abstract

보다 빠른 동작 속도를 가질 수 있는 레지스터와 래치 회로가 개시된다. 한 실시예에 따라서, 레지스터 회로(100)는 마스터 래치 회로(102)와 슬래이브 래치 회로(104)를 포함할 수 있다. 슬래이브 래치 회로(104)는 슬래이브 래치 회로(104)의 입력과 p-채널 구동 트랜지스터 (M11)의 게이트 사이에 n-채널 트랜지스터 (M13)을 포함할 수 있다. p-채널 트랜지스터 (M14)는 슬래이브 래치 회로(104)의 입력과 n-채널 구동 트랜지스터 (M12)의 게이트 사이에 제공될 수 있다. 구동 트랜지스터(M11 및 M12)는 각각 트랜지스터(M13 및 M14)의 소스-드레인 경로에 의해 구동될 수 있다.

Description

레지스터 및 래치 회로{REGISTER AND LATCH CIRCUITS}

본 발명은 일반적으로 반도체 집적 회로, 특히 레지스터 및 래치 회로에 관한 것이다.

반도체 장치의 동작 속도는 계속해서 빨라진다. 많은 집적회로들은 입력 데이터를 래치하기 위한 입력 회로들을 포함한다. 예를 들어, 많은 반도체 장치들은시스템 클럭과 동기하여 입력 데이터를 래치하는 "동기" 장치이다. 게다가, 많은 집적 회로들은 시스템 클럭에 응답해서 출력 데이터를 래치하는 출력 회로들을 포함할 수 있다. 또한, 몇몇 집적 회로들은 시스템 클럭에 응답해서 데이터를 래치 및/또는 시프트할 수 있는 중간 파이프라인부를 가진다. 장치 속도가 증가함에 따라, 입력 신호, 및/또는 출력 값을 래치하는데 필요한 시간 및/또는 중간 파이프라인 단에서 값을 래치하는데 필요한 시간을 포함하는 모든 면의 장치 동작에 필요한 시간을 감소시키는 것이 중요할 수 있다.

개시된 실시예들의 동작은 먼저 종래의 레지스터 회로를 참조하므로써 가장 잘 이해될 수 있을 것이다.

도 7은 종래의 레지스터 회로를 도시한다. 종래의 레지스터 회로는 일반적인 참조 기호(700)로 표시되고, 마스터 래치(702)와 슬래이브 래치(704)를 포함할 것이다. 마스터 래치 회로(702)는 입력 값을 수신하는 입력 (IN)을 가질 수 있고, 클럭 신호 CLK에 응답해서 데이터를 래치할 수 있다. 슬래이브 래치(704)는 래치된 값을 제공하는 출력 (OUT)을 가질 수 있고, 또한 클럭 신호 CLK에 응답해서 데이터를 래치할 수 있다.

마스터 래치 회로(702)는 CLK 신호가 로우 레벨일 때 데이터를 저장할 수 있다. 게다가, CLK 신호 레벨이 로우이면 , 마스터 래치 회로(702)의 출력은 슬래이브 래치 회로(704)로 입력되지 않는다.

위에 설명된 구성에서, CLK 신호가 하이로 전이할 때, 입력 (IN)은 마스터 래치 회로(702)의 내부 회로로부터 분리된다. 동시에, 마스터 래치 회로(702)의 출력은 슬래이브 래치 회로(704)에 입력되고, 슬래이브 래치로부터의 출력 (OUT)으로 제공된다.

동기 장치들에 있어서, 클럭 신호 CLK는 레벨 사이에서 주기적인 형태로 전이한다. 따라서, 위에 설명된 예에서, 각각 로우-하이 전이는 출력 (OUT)에서 출력 값이 될 수 있다.

다음에, 래치 회로의 특정한 구성에 대해서 더욱 자세하게 설명할 것이다. 도 7은 슬래이브 래치 회로(704)의 상세를 도시한다. 슬래이브 래치 회로(704)는 마스터 래치 회로(702)의 출력에 접속된 입력을 포함할 것이다. 슬래이브 래치 회로(704)의 입력은 또한 n-채널 MOS(NMOS) 트랜지스터 (M72)와 병렬로 구성된 P-채널 금속 산화물 반도체(PMOS) 트랜지스터 (M71)의 소스-드레인 경로에 접속될 수 있다. NMOS 트랜지스터 (M72)의 게이트는 클럭 신호 CLK를 수신하는 반면에, PMOS 트랜지스터 (M71)의 게이트는 인버터 (INV71)을 통해 반전된 클럭 신호 /CLK를 수신한다. 슬래이브 래치 회로(704)는 이 경우에는 슬래이브 래치(704)(나아가, 레지스터(700))의 출력을 구동시키기 위한 인버터 (INV72)를 더 포함한다. 인버터 (INV72)는 트랜지스터 (M71/M72)의 소스-드레인 경로에 접속된 입력, 및 출력 (OUT)에 접속된 출력을 가질 수 있다. 인버터 (INV73)은 출력 (OUT)에 접속된 입력, 및 NMOS 트랜지스터 (M74)와 병렬로 구성된 PMOS 트랜지스터 (M73)의 소스-드레인 경로에 접속된 출력을 가진다. NMOS 트랜지스터 (M74)의 게이트는 인버터 (INV71)을 통해 반전된 클럭 신호 (CLK)를 수신하고, 반면 PMOS 트랜지스터 (M73)의 게이트는 클럭 신호 CLK를 직접 수신할 수 있다.

도시된 슬래이브 래치 회로(704)에 있어서, 클럭 신호 CLK가 하이일 때, 트랜지스터(M71 및 M72)는 턴 온되고, 반면에 트랜지스터(M73 및 M74)는 턴 오프된다. 따라서, 마스터 래치(702)로부터의 출력은 인버터 (INV72)에 의해 출력 (OUT)상으로 구동될 수 있다. 대조적으로, 클럭 신호 CLK가 로우일 때, 트랜지스터(M71 및 M72)는 턴 오프되고, 반면에 트랜지스터(M73 및 M74)는 턴 온된다. 출력 (OUT)의 데이터는 인버터 (INV73)을 통해 인버터 (INV72)의 입력으로 피드백될 수 있으며, 따라서 플립-플롭을 형성한다. 이 방식으로, 데이터 값은 슬래이브 래치 회로(704)에 계속 보유(래치)될 것이다.

종래의 집적 회로에 있어서, 레지스터 회로는 큰 부하가 존재할 수 있는 인접한 회로들을 가질 것이다. 특히, 입력 레지스터 회로는 집적 회로의 다양한 내부 라인을 구동하는 내부 구동 회로에 접속된 출력을 가질 것이다. 출력 레지스터 회로는 집적 회로로부터의 데이터를 출력하는 출력 구동 회로에 접속된 출력을 가질 것이다. 이렇게 큰 부하는 신호 전파 시간에 부가될 수 있다.

또한, 클럭 신호에 의해 조정되어야 하는 부하는 또한 하이가 될 수 있다. 특히, 도 7의 클럭 신호 CLK가 두 개의 래치 회로(702 및 704)를 구동하는 것으로 도시되었을지라도, 그러한 클럭 신호 CLK는 많은 그러한 회로들을 구동할 것이다.

종래의 레지스터 회로에 있어서 속도를 개선하기 위한 한 가지 방법은 클럭 신호 CLK동안 입력 커패시턴스를 감소시키도록 시도되어 왔다. 게이트 커패시턴스는 트랜지스터(M72 및 M73)의 게이트 크기와 인버터 INV71내에 있는 트랜지스터의 게이트를 줄이는 것으로 감소될 수 있다. 그러나, 이러한 방법은 한계를 가질 수 있다. 트랜지스터(M72 및 M73)의 크기를 감소시키는 것은 그들 각각의 전송 게이트의 "온(on)" 임피던스를 증가시킬 수 있고, 신호 전파 시간을 증가시킬 수 있다. 또한, 인버터 (INV71)내의 트랜지스터의 크기를 줄이는 것은 인버터의 구동력을 감소시킬 수 있고, 나아가 전송 게이트가 턴 온 및 오프되는 속도를 줄일 수 있다.

동작 속도 이외에 가치있는 것으로 고려되는 집적 회로의 다른 특징은 전류 소모의 특징이다. 전원이 제한된 전류 공급 능력을 가질 수 있기 때문에 전류 소모를 낮추는 것이 바람직할 수 있다. 또한, 전류 소모를 낮추는 것은 바로 전력 소모를 낮추는 것이다. 전력 소모의 감소는 특히 배터리로 동작하는 휴대용 전자 장치들에 있어서 바람직하다.

집적 회로의 또 다른 중요한 특징은 그러한 회로에 요구되는 면적의 크기이다. 집적 회로가 보다 넓은 면적을 요구할수록, 보다 비싼 장치가 제조될 것이다.

래칭 및/또는 레지스터 회로의 속도를 개선하는 어떤 방법에 이르는 것이 바람직할 것이다. 그러한 회로를 빠르게 하는 것은 집적 회로 전체를 빠르게 하는데 기여할 것이다.

만약 그러한 회로가 종래의 방법보다 전력 및/또는 전류 소모를 상당히 증가시키지 않는다면, 또한 바람직할 것이다.

만약 그러한 회로가 종래의 방법보다 상당한 크기의 면적을 요구하지 않는다면 더 바람직할 것이다.

본 발명에 따르는 레지스터 회로는 서로 직렬로 구성되어 있는 마스터 래치 회로와 슬래이브 래치 회로를 포함한다. 슬래이브 래치 회로는 출력 노드를 제1전위로 구동시킬 수 있는 제1 구동 트랜지스터와 출력 노드를 제2전위로 구동시킬 수 있는 제2 구동 트랜지스터를 포함할 것이다. 제1 제어가능 임피던스 경로는 제1 구동 트랜지스터의 제어 단자를 마스터 래치 회로의 출력에 접속시킬 수 있다. 제2 제어가능 임피던스 경로는 제2 구동기의 제어 단자를 마스터 래치 회로의 출력에 접속시킬 수 있다. 제1 및 2 제어 가능 임피던스 경로는 클럭 신호에 따라서 이네이블될 수 있다.

제어 가능 임피던스 경로는 입력 신호를 플립-플롭형 회로가 아니라, 각각의 구동 트랜지스터 제어 단자로 전달시킬 수 있고, 따라서 동작 속도가 더 빨라질 수 있다.

본 실시예의 일예에 따라서, 제어 가능 임피던스 경로는 트랜지스터, 특히 절연 게이트 전계 효과 트랜지스터를 포함할 것이다. 또한, 제1 제어가능 임피던스 경로의 트랜지스터는 제1 구동 트랜지스터와 다른 도전형을 가질 수 있다. 유사하게, 제2 제어 가능 임피던스 경로의 트랜지스터는 제2 구동 트랜지스터와 다른 도전형을 가진다. 위의 구성에 있어서, 제1 구동 트랜지스터는 p-형 트랜지스터가 될 수 있으며, 제1 제어 가능 임피던스 경로는 그것의 제어 단자에서 클럭 신호를수신하는 n-형 트랜지스터를 포함할 수 있다. 제2 구동 트랜지스터는 n-형 트랜지스터가 될 수 있고, 제2 제어 가능 임피던스 경로는 그것의 제어 단자에서 반전된 클럭 신호를 수신하는 p-형 트랜지스터를 포함할 수 있다.

실시예들의 다른 면에 따라서, 슬래이브 래치 회로는 슬래이브 래치 회로내에서 마스터 래치 회로로부터의 데이터가 래치된 래치 상태를 포함할 수 있다. 슬래이브 래치 회로는 제1 구동 트랜지스터의 제어 단자에 접속된 제1 디스에이블 장치와 제2 구동 트랜지스터의 제어 단자에 접속된 제2 디스에이블 장치를 더 포함할 것이다. 제1 및 제2 디스에이블 장치는 래치된 상태에서 제1 및 제2 구동 트랜지스터를 턴 오프할 수 있다.

실시예들의 다른 면에 따라서, 슬래이브 래치 회로는 데이터를 저장할 수 있는 플립-플롭 회로를 포함할 것이다. 플립-플롭 회로는 제1 및/또는 2 구동 트랜지스터보다 작은 크기의 트랜지스터를 포함할 수 있다. 플립-플롭 회로의 트랜지스터는 또한 제1 및 2 제어 가능 임피던스 경로의 트랜지스터들보다 작을 것이다.

실시예들의 다른 면에 따라서, 슬래이브 래치 회로는 플립-플롭 회로의 출력과 슬래이브 래치 회로의 출력사이에 패스게이트를 가지는 플립-플롭 회로를 포함할 것이다. 패스게이트 회로는 병렬로 배열된 소스-드레인 경로를 가지는 p-형 및 n-형 트랜지스터를 포함할 것이다. p-형 패스게이트 트랜지스터의 게이트가 클럭 신호를 수신할 수 있는 반면에 n-형 패스게이트 트랜지스터의 게이트는 반전된 클럭 신호를 수신할 수 있다.

실시예들의 다른 면에 따라서, 슬래이브 래치 회로는 제1 구동 트랜지스터의제어 단자에 접속된 디스에이블 경로를 포함할 것이다. 제2 구동 트랜지스터가 턴 온될 때, 디스에이블 경로는 제2 구동 트랜지스터에 디스에이블 전압을 제공할 수 있다. 디스에이블 경로는 제1 제어 가능한 임피던스 경로에 평행할 것이다.

실시예들의 다른 면에 따라서, 디스에이블 경로는 제1 도전형 타입의 트랜지스터를 포함할 것이다. 위의 구성에 있어서, 디스에이블 경로 트랜지스터의 제어 게이트는 반전된 클럭 신호를 수신할 수 있다. 다른 구성에 있어서, 디스에이블 경로 트랜지스터의 제어 게이트는 반전된 마스터 래치 회로 신호를 수신할 수 있다. 그러한 구성은 클럭 신호에 대한 로드를 감소시키는 결과를 가져올 수 있다.

실시예들의 다른 면에 따라서, 슬래이브 래치 회로는 제2 구동 트랜지스터의 제어 단자에 접속된 디스에이블 경로를 포함할 것이다. 제2 구동 트랜지스터가 턴 온될 때, 디스에이블 경로는 디스에이블 전압을 제1 구동 트랜지스터에 제공할 수 있다. 디스에이블 경로는 제2 제어 가능 임피던스 경로에 평행할 것이다.

실시예들의 다른 면에 따라서, 디스에이블 경로는 제2 도전형 타입의 트랜지스터를 포함할 것이다. 디스에이블 경로 트랜지스터의 제어 게이트는 클럭 신호를 수신할 것이다. 다른 구성에 있어서, 디스에이블 경로 트랜지스터의 제어 게이트는 반전된 마스터 래치 회로 출력 신호를 수신할 수 있다. 그러한 구성은 클럭 신호동안 부하를 감소시키는 결과를 가져올 수 있다.

실시예들의 다른 면에 따라서, 커패시터는 슬래이브 래치 회로의 입력에 제공될 수 있다. 그러한 구성은 전류가 그러한 경로를 통해 흐를 때 제1 및 제2 제어 가능 임피던스 경로에서 순간적으로 전위가 상승하는 것을 억제할 수 있다.

본 발명에 따른 래치 회로는 제1 전위로 출력 노드를 구동시킬 수 있는 제1 구동 트랜지스터와 제2 전위로 출력 노드를 구동시킬 수 있는 제2 구동 트랜지스터를 포함할 것이다. 제1 제어 가능 임피던스 경로는 제1 구동기의 제어 단자를 반전된 클럭 신호에 접속할 수 있다. 제2 제어 가능 임피던스 경로는 제2 구동기의 제어 단자를 클럭 신호에 접속할 수 있다.

제1 제어 가능 임피던스 경로는 제1 게이트 p-형 트랜지스터와 병렬로 배열된 제1 게이트 n-형 트랜지스터를 포함하는 제1 전송 게이트를 포함할 수 있다. 제1 게이트 n-형 트랜지스터의 제어 단자는 입력 신호를 수신할 수 있다. 제1 게이트 p-형 트랜지스터의 제어 단자는 반전된 입력 신호를 수신할 수 있다. 제2 제어 가능 임피던스 경로는 제2 게이트 p-형 트랜지스터와 병렬로 배열된 제2 게이트 n-형 트랜지스터를 포함하는 제2 전송 게이트를 포함할 수 있다. 제2 게이트 n-형 트랜지스터의 제어 단자는 반전된 입력 신호를 수신할 수 있다. 제2 게이트 p-형 트랜지스터의 제어 단자는 입력 신호를 수신할 수 있다.

위의 래치 실시예들의 다른 면에 따라서, 래치 회로는 제1 구동 트랜지스터의 제어 단자에 접속된 제1 디스에이블 장치와 제2 구동 트랜지스터의 제어 단자에 접속된 제2 데스에이블 장치를 더 포함할 것이다. 제1 디스에이블 장치가 활성화 될 때, 제1 디스에이블 장치는 제1 구동 트랜지스터를 디스에이블 할 수 있다. 유사하게, 제2 디스에이블 장치가 이네이블될 때, 제2 디스에이블 장치는 제2 구동 트랜지스터를 디스에이블 할 수 있다. 제1형의 입력값은 제1 디스에이블 장치를 활성화시킬 수 있고, 제2 디스에이블 장치를 비활성화시킬 수 있다. 제2형의 입력값은 제2 디스에이블 장치를 활성화시킬 수 있고, 제1 디스에이블 장치를 비활성화시킬 수 있다.

래치 실시예들의 다른 면에 따라서, 제1 구동 트랜지스터와 제1 디스에이블 장치는 그들의 제어 단자에서 입력 신호를 수신하는 p-형 트랜지스터를 포함할 수 있다. 제2 구동 트랜지스터와 제2 디스에이블 장치는 그들의 게이트에서 반전된 입력 신호를 수신하는 n-형 트랜지스터를 포함할 수 있다.

래치 실시예들의 다른 면에 따라서. 래치 회로는 데이터를 저장할 수 있는 플립-플롭 회로를 포함할 것이다. 플립-플롭은 제1 및/또는 제2 구동 트랜지스터보다 작은 크기를 가지는 트랜지스터를 포함할 수 있다. 또한, 플립-플롭은 제1 및/또는 제2 디스에이블 장치보다 작은 크기를 가지는 트랜지스터를 포함할 수 있다.

도 1은 제1실시예에 따르는 레지스터 회로의 회로도.

도 2는 제2실시예에 따르는 레지스터 회로의 회로도.

도 3은 제3실시예에 따르는 레지스터 회로의 회로도.

도 4는 제4실시예에 따르는 레지스터 회로의 회로도.

도 5는 제5실시예에 따르는 레지스터 회로의 회로도.

도 6은 제6실시예에 따르는 레지스터 회로의 회로도.

도 7은 종래의 레지스터 회로의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 레지스터 회로

102 : 마스터 래치 회로

104 : 슬래이브 래치 회로

702 : 마스터 래치 회로

704 : 슬래이브 래치 회로

본 발명에 따르는 다양한 실시예들에 대해 지금부터 여러 도면을 참조하여 설명할 것이다. 제1실시예는 도 1로 설명한다. 제1실시예는 일반적인 참조 기호(100)으로 표시되고, 마스터 래치(102)와 슬래이브 래치(104)를 포함한 것으로 도시된다.

슬래이브 래치(104)는 제1형의 트랜지스터와 제2형의 트랜지스터를 포함할 수 있는 출력 구동부를 포함할 수 있다. 특히, 출력 구동부는 n-형 구동 트랜지스터 (M12)와 직렬로 구성된 소스-드레인 경로를 가지는 p-형 구동 트랜지스터 (M11)을 포함할 수 있다. p-형 구동 트랜지스터 (M11)은 고 전원 VCC에 접속된 소스를가질 수 있다. n-형 구동 트랜지스터 (M12)는 저 전원(접지 GND와 같음)에 접속된 소스를 가질 수 있다. 구동 트랜지스터(M11 및 M12)의 드레인-드레인 접속은 슬래이브 래치(104)의 출력에 접속될 수 있고, 이 출력은 또한 레지스터 회로(100) (OUT)이 될 수도 있다.

p-형 구동 트랜지스터 (M11)의 게이트에서의 전위는 마스터 래치 회로(102)의 출력과 클럭 신호 CLK를 수신하는 트랜지스터의 동작에 의해 결정될 수 있다. 특히, n-형 트랜지스터 (M13)은 p-형 구동 트랜지스터 (M11)의 게이트와 슬래이브 래치 회로(104)의 입력 사이에 접속된 소스-드레인 경로를 가질 수 있다. 게다가, p-형 트랜지스터 (M15)는 고 전원 전압 VCC와 p-형 구동 트랜지스터 (M11)의 게이트 사이에 접속된 소스-드레인 경로를 가질 수 있다. 트랜지스터(M13 및 M15)의 게이트들은 둘 다 클럭 신호 CLK를 수신할 수 있다.

n-형 구동 트랜지스터 (M12)의 게이트에서의 전위는 마스터 래치(102)의 출력과 반전된 클럭 신호 /CLK를 수신하는 트랜지스터들의 동작에 의해 결정될 수 있다. 특히, p-형 트랜지스터 (M14)는 n-형 구동 트랜지스터 (M12)의 게이트와 슬래이브 래치(104)의 입력 사이에 접속된 소스-드레인 경로를 가질 수 있다. 게다가, n-형 트랜지스터 (M16)은 저 전원 전압 GND와 n-형 구동 트랜지스터 (M12)의 게이트 사이에 접속된 소스-드레인 경로를 가질 수 있다. 트랜지스터(M14 및 M16)의 게이트들은 둘다 인버터 (INV11)을 통해 반전된 클럭 신호 /CLK를 수신할 수 있다.

레지스터 회로(100)는 또한 레지스터 회로(100)(OUT)의 출력에 접속된 데이터 홀딩 회로를 포함한다. 한가지 특정한 구성에 있어서, 데이터 홀딩 회로는 플립-플롭을 형성하기 위하여 서로 직렬로 배열된 두개의 인버터(INV12 및 INV13)를 포함할 수 있다. 인버터 (INV12)의 입력과 인버터 (INV13)의 출력은 레지스터 회로(100)(OUT)의 출력에 접속될 수 있다.

제1실시예(100)에 일반적인 구성을 설명하였지만, 제1실시예(100)의 동작이 지금부터 설명될 것이다.

클럭 신호 CLK가 로우일 때, 입력 (IN)에서 수신된 데이터 값은 마스터 래치 회로(102)를 통해 통과할 수 있고, 슬래이브 래치 회로(104)의 입력에 제공될 수 있다. 한가지 특정한 구성에 있어서, 마스터 래치 회로(102)는 그것의 출력에 수신된 데이터 값을 반전할 수 있다.

슬래이브 래치 회로(104)내에서, 클럭 신호 CLK가 로우일 때 p-형 구동 트랜지스터 (M11)의 게이트로부터 슬래이브 래치 회로(104)의 입력을 분리시키기 위하여 n-형 트랜지스터 (M13)은 턴 오프될 수 있다. p-형 트래지스터 (M15)는 p-형 구동 트랜지스터 (M11)의 게이트를 고 전원 전압 VCC로 위치시키기 위하여 턴 온될 수 있다. 이런 식으로, p-형 구동 트랜지스터 (M11)은 고 전원 전압 VCC로부터 레지스터 출력(OUT)을 분리시키기 위하여 턴 오프된다. 게다가, 로우 클럭 신호 CLK는 하이로 반전된 클럭 신호 /CLK를 발생시키기 위하여 인버터 (INV11)에 의해 반전될 수 있다. 하이로 반전된 클럭 신호 /CLK로, p-형 트랜지스터 (M14)는 n-형 구동 트랜지스터 (M12)의 게이트로부터 슬래이브 래치 회로(104)의 입력을 분리시키기 위하여 턴 오프될 수 있다. n-형 트랜지스터 (M16)은 저 전원 전압 GND로 n-형 구동 트랜지스터 M12의 게이트를 위치시키기 위하여 턴 온될 수 있고 그 때문에n-형 구동 트랜지스터 (M12)를 턴 오프시킬 수 있다. 따라서 레지스터 출력(OUT)은 저 전원 전압 GND로부터 분리될 수 있다.

클럭 신호 CLK가 하이일 때, 데이터 값은 마스터 래치 회로(102)에서 래치될 수 있고, 슬래이브 래치 회로(104)의 입력에 공급될 수 있다.

하이 클럭 신호 CLK는 n-형 트랜지스터 (M13)을 턴 온 시킬 수 있고 p-형 트랜지스터 (M15)를 턴 오프시킬 수 있다. 결과적인 로우로 반전된 클럭 신호 /CLK는 p-형 트랜지스터 M14를 턴 온시킬 수 있고 n-형 트랜지스터 M16을 턴 오프시킬 수 있다. 이런 식으로, 구동 트랜지스터(M11 및 M112)의 동작은 마스터 래치 회로(102)의 출력에 의존할 수 있다.

만약 마스터 래치 회로(102)로부터의 출력 값이 로우라면, n-형 구동 트랜지스터 M12는 오프로 유지되고, 반면에 p-형 구동 트랜지스터 (M11)이 턴 온될 수 있다. 레지스터 출력(OUT)은 따라서 하이가 될 수 있고, 이 값은 인버터(INV12 및 INV13)에 의해 래치될 수 있다.

만약 마스터 래치 회로(102)로부터의 출력 값이 하이라면, n-형 구동 트랜지스터 (M12)는 턴 온 될 수 있고, 반면에 p-형 구동 트랜지스터 (M11)은 오프로 유지될 수 있다. 레지스터 출력(OUT)은 로우로 구동될 수 있고, 이 값은 인버터(INV12 및 INV13)에 의해 래치될 수 있다.

인버터(INV12 및 INV13)에 의해 형성된 플립-플롭이 미리 서로 다른 값을 저장한 경우에, 구동 트랜지스터(M11 또는 M12)는 그러한 미리 저장된 값을 극복하여야 할 것이다. 값들을 고속으로 래칭하는 것은 인버터(INV12 및 INV13)내의 장치를 트랜지스터(M11 및 M12)에 비해 상대적으로 작게 만드는 것으로 개선될 수 있다.

슬래이브 래치 회로(104)내에서, 클럭 신호 CLK가 로우일 때, n-형 트랜지스터 (M13)은 턴 오프되어, p-형 구동 트랜지스터 (M11)로부터 슬래이브 래치 회로(104)의 입력을 분리시킬 수 있다. p-형 트랜지스터 (M15)는 턴 온될 수 있고, 고 전원 전압 VCC로 p-형 구동 트랜지스터 (M11)의 게이트를 위치시킬 수 있다. 이런 식으로, p-형 구동 트랜지스터 (M11)은 턴 오프되고, 고 전원 전압 VCC로부터 레지스터 출력(OUT)을 분리시킬 수 있다. 게다가, 로우 클럭 신호 CLK는 하이로 반전된 클럭 신호 /CLK를 발생하기 위하여 인버터 (INV11)에 의해 반전될 수 있다. 하이로 반전된 클럭 신호 /CLK로 p-형 트랜지스터 (M14)는 턴 오프될 수 있고, n-형 구동 트랜지스터 (M12)의 게이트로부터 슬래이브 래치 회로(104)의 입력을 분리시킬 수 있다. n-형 트랜지스터 (M16)은 턴 온될 수 있고, 저 전원 전압 GND로 n-형 구동 트랜지스터 (M12)의 게이트를 위치시킬 수 있으며, 그 때문에 n-형 구동 트랜지스터 (M12)의 게이트를 턴 오프시킬 수 있다. 레지스터 출력(OUT)은 따라서 저 전원 전압 GND로부터 분리될 수 있다.

클럭 신호 CLK가 다시 한번 로우로 복귀 할 때, 레지스터 회로(100)의 저장부(인버터 INV12 및 INV13)는 마스터 래치(102)의 출력으로부터 분리될 수 있다. 특히, n-형 트랜지스터 (M13)과 p-형 트랜지스터 (M14)는 구동 트랜지스터(M11 및 M12)와 함께 턴 오프될 수 있다. 특히, 로우 클럭 신호 CLK는 p-형 트랜지스터 (M15)를 턴 온시키고, 차레로 p-형 구동 트랜지스터 (M11)을 턴 오프시킨다. 유사하게, 하이로 반전된 클럭 신호 /CLK는 n-형 트랜지스터 (M16)을 턴 온시키고, 차례로, n-형 구동 IGFET (M12)를 턴 오프시킨다.

이런식으로, 클럭 신호 CLK가 하이일 때 마스터 래치 회로(102)의 출력에 존재하는 값은 클럭 신호 CLK가 순차적으로 로우로 전이할 때 슬래이브 래치 회로(104)내에서 래치될 수 있다.

레지스터 회로에 있어서, 데이터는 전형적으로 클럭 신호의 에지(edge)상에 래치된다. 위의 제1실시예(100)과 종래의 실시예(700)에 있어서, 데이터는 클럭 신호 CLK가 로우 내지 하이로 전이할 때 래치될 수 있다. 레지스터 출력 (OUT)에서의 변화와 데이터의 유용성사이의 시간은 전형적으로 레지스터 회로의 지연으로 고려된다. 반도체 장치를 가능하면 더 빨라지도록 하기 위해서는, 이 지연을 가능하면 적게 하는 것이 필요하다.

종래의 실시예(700)에 있어서, 클럭 신호 CLK가 하이로 전이할 때, 트랜지스터(M71 및 M72) 둘 모두 턴 온된다. 따라서, 인버터 (INV72)내의 2개의 트랜지스터(상보 MOS 구조를 가정)들은 마스터 래치(102) 출력에 따라서 구동될 수 있다. 마스터 래치(702)의 출력이 하이 값인 경우에 있어서, 대부분의 구동은 p-형 트랜지스터 (M71)을 통해 수행될 수 있음에 유의해야 한다. 반대로, 마스터 래치(702)의 출력이 로우 값인 경우에 있어서, 대부분의 구동은 n-형 트랜지스터 (M72)를 통해 수행될 수 있다.

제1실시예(100)에 있어서, 클럭 신호 CLK가 하이로 전이할 때, 트랜지스터(M13 또는 M14)중 하나는 턴 온될 것이고, 구동 트랜지스터(M11 또는M12) 중 하나는 마스터 래치(102) 출력에 따라서 턴 온되는 결과를 가져올 것이다. 그러므로, 단지 하나의 트랜지스터(M13 또는 M14)를 턴 온시키므로써 제1실시예(100)는 종래의 구성(700)에 비해 어떤 장점을 제공할 것이다.

마스터 래치 값들을 슬래이브 래치로 어떻게 전파할 수 있느냐를 비교해보면, 제1실시예(100)와 종래의 경우(700) 사이의 스위칭 동작의 비교가 설명될 것이다.

종래의 경우(CMOS 인버터라 가정함)에 있어서, 인버터 (INV72)내의 한 개의 트랜지스터가 턴 온될 때, 다른 트랜지스터는 턴 오프되어야 한다. 그러한 스위칭 기간에 있어서, 상보 트랜지스터들은 서로 반대로 동작할 것이다. 결과적으로, 인버터 (INV72)는 임계값을 가질 수 있다. 전형적으로 그러한 임계값은 VCC/2로 설정된다. 따라서, 종래의 경우(700)에 있어서, 마스터 래치(702)의 출력은 슬래이브 래치(704)에서의 반대의 논리 값을 저장하기 위하여 VCC/2이상의 어떤 논리값으로부터 인버터 (INV72)의 입력을 구동해야만 했다.

대조적으로, 제1실시예(100)에 있어서, p-형 트랜지스터 (M11)은 마스터 래치(102)의 출력이 VCC 이하의 p-형 트랜지스터 임계 전압 Vtp에 들 때 턴 온될 수 있다. 유사하게, n-형 트랜지스터 (M12)는 마스터 래치(102)의 출력이 저전원(GND) 이상 n-형 임계 전압 Vtn까지 상승할 때 턴 온될 수 있다. Vtp 및 Vtn값은 VCC/2보다 작을 수 있다. 따라서, 제1실시예(100)는 종래의 실시예(700)보다 더 빨리 스위칭하는 데이터 값들을 제공할 수 있다.

다시 도 1을 참조하면, 위에 주목된 바와 같이, 인버터(INV12 및 INV13)가구동 트랜지스터(M11 또는 M12)의 방향을 저지하는 논리 값을 저장하는 동안 인버터(INV12 및/또는 INV13)내의 장치들은 그러한 영향이 본질적으로 무시할 수 있도록 충분히 작게 만들 수 있음에 유의한다.

위에 설명된 영향들 때문에, 제1실시예(100)에 따르는 레지스터 회로의 속도가 종래의 경우에 비하여 10-20%까지 개선될 수 있다.

본 발명은 더욱이 부가적인 장점을 제공할 것이다. 제1실시예(100)는 종래의 방법보다 적은 전류를 소모한다(도 7의 것과 같음). 특히, 제1실시예(100)는 단일 구동 장치(M11 또는 M12)를 턴 온시킬 수 있다. 대조적으로, 종래의 실시예의 인버터 (INV72)에 있어서, 두 장치 모두는 만약 새로운 값이 슬래이브 래치(704)에 저장된다면 소정 기간동안 온 될 것이다. 위에 기술한 바와 같이, 집적 회로는 병렬 레지스터를 포함하고, 따라서 본 발명에 따라 전류 절약이 그에 따라 배가될 수 있다.

제1실시예(100)는 본질적으로 종래의 경우(700)와 동일한 클럭 신호 부하 커패시턴스를 나타낼 수 있음을 유의해야 한다. 종래의 경우(700)에 있어서, 클럭 신호 CLK 부하는 트랜지스터(M72 및 M73)와 인버터 (INV71)내의 트랜지스터들의 게이트를 포함할 수 있다. 제1실시예(100)에 있어서, 클럭 신호 CLK 부하는 트랜지스터(M13 및 M15)와 인버터 (INV71)내의 트랜지스터의 게이트들을 포함할 수 있다.

제1실시예(100)는 종래의 방법(700)에 비해 회로 면적을 현저하게 증가시키지 않는다는 것에 또한 유의하여야 한다. 제1실시예(100)는 종래의 경우(700)보다 두개 많은 트랜지스터를 포함할 수 있지만, 그러한 트랜지스터들은 인버터(INV72또는 INV73)로부터 비롯한다. 위에 주목된 바와 같이, 이 트랜지스터들은 비교적 작은 트랜지스터가 될 수 있다.

또한, 종래의 경우(700)에 있어서, 고속 동작을 가능하게 하기 위해서는 크기 제한을 다른 트랜지스터들보다 클 수 있는 트랜지스터(M71, M72, M73 및 M74)에 의해 조절된다. 제1실시예(100)에 있어서, 크기 제한은 또한 레지스터 회로(100)의 나머지 트랜지스터들보다 클 수 있는 4개의 트랜지스터(M11, M12, M13 및 M14)에 의해 조절될 수 있다. 따라서, 2개의 작은 인버터 트랜지스터(INV13 또는 INV14)의 부가는 레지스터 회로(100)의 전체 크기에 매우 적은 공헌을 할 수 있다.

도 2를 참조하면, 제2실시예는 회로도로 설명된다. 제2실시예는 통상 참조 기호(200)으로 표시되고, 도 1과 동일한 다수의 회로 구성을 포함할 것이다. 어느 정도끼리, 유사한 구성은 첫번째 자리수가 "1" 대신에 "2"가 되는 것을 제외하고 동일한 참조 기호로 참조될 것이다.

제2실시예(200)는 n-형 트랜지스터 (M23)와 병렬로 구성된 소스-드레인 경로를 가지는 p-형 트랜지스터 (M27)을 포함할 수 있다는 점에서 제1실시예(100)와 다를 수 있다. 제2실시예(200)는 또한 p-형 트랜지스터 (M24)와 병렬로 구성된 소스-드레인 경로를 가지는 n-형 트랜지스터 (M28)을 포함할 것이다. n-형 트랜지스터 (M28)의 게이트는 클럭 신호 CLK를 수신할 수 있고, p-형 트랜지스터 (M27)의 게이트는 반전된 클럭 신호 /CLK를 수신할 수 있다.

트랜지스터(M27 및 M28)는 클럭 신호 CLK가 하이로 전이할 때 1개의 구동 트랜지스터(M21 또는 M22)가 턴 오프되는 반면에 다른 1개(M22 또는 M21)는 턴 온될수 있도록 할 수 있다.

M27 및 M28과 같은 트랜지스터들은 포함하지 않는 도 1에 도시된 바와 같은 구성에서, 트랜지스터(M14 및 M16)들이 턴 오프되고 트랜지스터 (M12)의 게이트가 플로우팅된 채로 남는 짧은 순간이 존재할 것이다. 플로우팅 노드에서의 전위가 트랜지스터 (M12)의 Vtn미만으로 유지된다면, 본질적으로 나쁜 결과가 야기되지 않는다.

그러나, 트랜지스터 (M14)는 p-형 트랜지스터이기 때문에, 만약 마스터 래치 회로(102)의 출력이 로우이면, 트랜지스터 (M12)의 게이트는 완전하게 방전되지 않을 것이다. 결과적으로 트랜지스터 (M12)는 약간의 전류 누출을 가질 것이다.

만약 위에 설명된 전류 누출의 가능성이 장치 사양에 허용되지 않으면, 도 2에 도시된 것와 같은 구조가 이용될 수 있다. 도 2에 있어서, 트랜지스터 (M28)은 본질적으로 트랜지스터 (M22)의 게이트가 완전히 방전되도록 할 수 있다.

트랜지스터 (M27)은 트랜지스터 (M21)과 유사한 방식으로 기능 할 수 있다. 클럭 신호 CLK에서 전이하는 동안, 트랜지스터(M23 및 M25)는 턴 오프될 것이고, 트랜지스터 (M21)의 게이트 노드가 플로우팅된 채 남는다. 마스터 래치 회로(202)의 출력이 하이인 경우에, 트랜지스터 (M21)의 게이트에서 충분히 충전되지 않고, 트랜지스터 (M21)에 의해 약간의 누출이 있을 수 있다.

도 2의 실시예는 그러한 문제를 트랜지스터 (M27)을 제공하므로써 처리할 수 있다. 트랜지스터 (M27)은 p-형 트랜지스터이기 때문에, 구동 트랜지스터 (M21)의 게이트가 충분하게 충전되고, 따라서 오프로 유지될 수 있도록 할 수 있다..

도 2와 같은 구성에 있어서, 트랜지스터(M27 및 M28)는 구동 트랜지스터(M21 및 M22)의 게이트에 특정한 전위를 인가시키기 위하여 제공될 수 있다. 결과적으로, 트랜지스터(M27 및 M28)의 크기는 레지스터 회로(200)의 다른 트랜지스터들에 비해 작아질 수 있다. 따라서, 트랜지스터(M27 및 M28)의 포함은 /CLK 와 CLK 신호 입력 커패시턴스에 비해 비교적 작은 공헌을 한다.

도 3을 참조하면, 제3실시예는 회로도로 설명된다. 제3실시예는 통상 참조 기호(300)로 표시되고, 도 1과 같은 다수의 회로 구성을 포함할 수 있다. 어느 정도끼리, 유사한 구성은 첫째 자리가 "1" 대신에 "3"이 되는 것을 제외하고 동일한 참조 기호로 참조될 것이다.

제2실시예(300)는 슬래이브 래치 회로(304)의 입력과 저 전원 전압 GND사이에 접속된 커패시터(C30)를 포함한다는 점에서 제1실시예(100)와 다를 수 있다.

도 3을 참조한다면, 구동 트랜지스터 (M31)을 턴 온 시키기 위하여, 트랜지스터 (M33)은 턴 온되어야 한다. 유사하게, 구동 트랜지스터 (M32)를 턴 온시키기 위하여, 트랜지스터 (M34)가 먼저 턴 온되어야 한다. 따라서, 값이 레지스터 출력 (OUT)에서 구동될 수 있는 속도는 트랜지스터(M33 및 M34)가 얼마나 빨리 턴 온될 수 있는냐에 달려 있다. 그러나, 도 1 및 도 2에 도시된 것과 같은 구성에 있어서, 그러한 트랜지스터들은 요구된 것보다 더 느리게 응답할 것이다.

다시 도 1을 참조하면, 트랜지스터 (M13)이 턴 온될 때, 전류를 방전하는 것은 트랜지스터 (M13)의 소스 전위를 상승시키는 결과를 가져온다. 소스 전위에 있어서의 그러한 상승은 게이트-소스 전위를 감소시키고, 그것에 의해 트랜지스터(M13)이 턴 온되는 속도를 늦춘다. 유사하게, 트랜지스터 (M14)가 턴 온될 때, 전류를 충전하는 것은 트랜지스터 (M14)의 소스 전위를 떨어뜨리는 결과를 가져올 수 있다. 이 동일한 응답은 또한 트랜지스터(M23 및 M24)를 갖는 제2실시예(200)에서 발생할 것이다.

제1 및 2실시예(100 및 200)와는 대조적으로, 제3실시예(300)는 커패시터(C30)를 포함한다. 따라서, 트랜지스터 (M33)이 턴 온될 때, 커패시터(C30)는 이전의 실시예보다 (M33)에 대해 더 빠른 응답을 가능하게 하도록더 많은 전하량을 "싱크(sink)"시킬 수 있다. 유사하게, 트랜지스터 (M34)가 턴 온될 때, 커패시터 (C30)은 이전의 실시예들보다 (M34)에 대해 더 빠른 응답을 가능하게 하도록 더 많은 전하량을 공급할 수 있다.

이런 식으로, 제3실시예(300)의 속도는 더욱 개선될 수 있다.

이제 도 4를 참조하면, 제4실시예는 회로도로 설명된다. 제4실시예는 통상 참조 기호(400)으로 표시되고, 도 1과 같은 다수의 회로 구성요소를 포함할 것이다. 어느 정도끼리, 유사한 구성요소는 첫번째 자리수가 "1"대신에 "4"가 되는 것을 제외하고 동일한 참조 기호로 참조될 것이다.

제4실시예는 n-형 트랜지스터 (M403)과 병렬로 구성되는 소스-드레인 경로를 갖는 p-형 트랜지스터 (M409)를 포함한다는 점에서 제1실시예(100)과 다를 수 있다. 제4실시예(400)는 p-형 트랜지스터 (M404)에 병렬로 배열되는 소스-드레인 경로를 갖는 n-형 트랜지스터 (M410)을 더 포함한다. 제4실시예(400)는 인버터 (INV404)를 더 포함한다. 인버터 (INV404)는 마스터 래치(402)의 출력을 반전시키고, 반전된 값을 트랜지스터(M409 및 M410)의 게이트에 공급한다.

1개의 구동 트랜지스터가 턴 오프되는 반면에 또 다른 하나는 턴 온되도록 하기 위하여 트랜지스터(M27 및 M28)를 포함했던 제2실시예(200)가 상기될 것이다. 제4실시예(400)는 트랜지스터(M409 및 M410)와 인버터 (INV404)의 동작과 유사한 효과를 제공할 수 있다.

다시 도 4를 참조하면, 제1실시예(100)와 유사한 방식으로 마스터 래치 회로(400)의 출력이 로우이고 클럭 신호 CLK가 하이로 전이할 때, 트랜지스터 (M403)은 턴 온될 수 있고 로우 마스터 래치 회로(400) 출력은 구동 트랜지스터 (M401)을 턴 온시키는 결과를 가져온다. 동일한 통상 시간에서 마스터 래치 회로(402)의 로우 출력은 인버터 (INV404)에 의해 반전되고, 트랜지스터 (M410)을 턴 온시킨다. 이것은 로우 마스터 래치 회로(400) 전체의 출력을 n-형 구동 트랜지스터 (M402)의 게이트에 접속할 수 있고, 트랜지스터 (M402)가 턴 오프 상태를 유지하도록 할 수 있다.

거꾸로, 마스터 래치 회로(400)의 출력은 하이이고 클럭 신호 CLK가 하이로 전이할 때, 트랜지스터 (M404)는 턴 온될 수 있고, 하이 마스터 래치 회로(400) 출력은 구동 트랜지스터 (M402)를 턴 온시키는 결과를 가져온다. 동일한 통상시간에서, 마스터 래치 회로(402)의 하이 출력은 인버터 (INV404)에 의해 반전되고, 트랜지스터 (M409)를 턴 온 시킨다. 이것은 하이 마스터 래치 회로(400) 출력 전체를 p-형 구동 트랜지스터(M401)에 접속하여, 트랜지스터 (M401)이 턴 오프 상태를 유지하도록 할 수 있다.

제2실시예(200)는 클럭 신호 CLK 부하 커패시턴스가 약간 증가하는 결과를 가져올 수 있었음을 유의하여야 한다. 특히, 트랜지스터 (M28)은 클럭 신호 CLK의 부하에 게이트 커패시턴스를 부여하고, 반면에 트랜지스터 (M27)은 반전된 클럭 신호 /CLK의 부하에 게이트 커패시턴스를 부여할 수 있었다. 대조적으로, 도 4의 구성은 방전/충전 트랜지스터(M409 및 M410)가 클럭 신호가 클럭 신호가 아니라 인버터 (INV104)에 의해 구동됨에 따라 클럭 신호 커패시턴스를 증가시키지 않을 것이다.

제4실시예(400)는 인버터 (INV404)의 포함에 의해 트랜지스터 갯수를 증가시킬 수 있다.

이제 도 5를 참조하면, 제5실시예는 회로도로 설명된다. 제5실시예는 통상 참조 기호(500)로 표시되고, 도 1과 같은 회로 구성의 일부를 포함한다. 본 범위내에서, 유사한 구성은 첫번째 자리수가 "1"대신에 "5"가되는 것을 제외하고는 동일한 참조 기호로 참조될 것이다.

제5실시예(500)는 래치 회로의 회로도를 도시한다. 래치 회로(500)는 래치 회로(500) 출력 (OUT)에서 논리 값을 설정할 수 있는 p-형 구동 트랜지스터 (M501)와 n-형 구동 트랜지스터 (M502)를 포함할 것이다. 이전의 실시예와 유사하게, p-형 구동 트랜지스터 (M501)의 게이트는 p-형 트랜지스터 (M505a)에 의해 고 전원 전압 VCC에 접속될 수 있고, n-형 구동 트랜지스터 (M502)는 n-형 트랜지스터 (M506a)에 의해 저 전원 전압 GND에 접속될 수 있다. 또한, 직렬 연결된 인버터(INV502 및 INV503)는 수신된 데이터 값을 저장하기 위한 플립-플롭을 형성할 수 있다.

이전에 설명된 일예들과는 달리, 구동 트랜지스터(M501 및 M502)는 마스터 래치 회로의 출력과는 반대로 클럭 신호에 의해 활성화 될 수 있다. 도 5의 특정한 구성에 있어서, p-형 구동 트랜지스터 (M501)은 반전된 클럭 신호 /CLK에 의해 턴 온 및 오프될 수 있고, 반면에 n-형 구동 트랜지스터 (M502)는 클럭 신호 CLK에 의해 턴 온 및 오프될 수 있을 것이다.

클럭 신호 CLK와 반전된 클럭 신호 /CLK는 입력 신호 (IN)에 따라 그들 각각의 구동 트랜지스터(M501 및 M502)로 공급될 것이다. 도 5의 특정한 구성에 있어서, n-형 트랜지스터 (M503a)와 p-형 트랜지스터 (M509a)의 소스-드레인 경로는 구동 트랜지스터 (M501)과 반전된 클럭 신호 /CLK의 사이에 병렬로 접속된다. 유사하게, n-형 트랜지스터 (M501a)와 p-형 트랜지스터 (M504a)의 소스-드레인 경로는 구동 트랜지스터 (M502)와 클럭 신호 CLK의 사이에 병렬로 접속된다.

트랜지스터(M503a 및 M504a)의 게이트는 입력 신호 (IN)에 공통으로 접속된다. 입력 신호 (IN)은 인버터 (INV504)에 의해 반전될 수 있고, 결과 출력은 트랜지스터(M509a 및 M510a)의 게이트에 공통으로 인가된다.

도 5에 도시된 바와 같이, 트랜지스터(M505a 및 M506a)의 동작은 입력 신호 (IN)에 의해 결정될 수 있다.

제5실시예에 있어서, 입력 데이터 값 (IN)은 클럭 신호 CLK가 하이로 전이할 때(반전된 클럭 신호 /CLK는 로우로 전이할 경우) 통과될 것이고 회로(500)에 저장될 것이다. 데이터 값은 그 다음에 클럭 신호 CLK가 순차적으로 로우로 전이할때(반전된 클럭 신호 /CLK가 하이로 전이할 경우) 래치 회로(500)에서 래치될 것이다.

클럭 신호 CLK가 하이로 전이하고(/CLK 는 로우로 전이함) 입력 신호 (IN)이 로우인 경우에서, n-형 트랜지스터 (M503a)는 턴 오프될 것이고 반면에 n-형 트랜지스터 (M504a)는 턴 온될 것이다. 또한 p-형 트랜지스터 (M505a)는 턴 온될 것이고, 반면에 n-형 트랜지스터 (M506a)는 턴 오프될 것이다. 인버터 (INV504)의 출력은 하이이고, 따라서 p-형 트랜지스터 (M509a)는 턴 오프될 것이고, 반면에 n-형 트랜지스터 (M510a)는 턴 온될 것이다. 결과적으로 하이 클럭 신호 CLK는 구동 트랜지스터 (M502)의 게이트로 전파될 것이다. 구동 트랜지스터 (M502)는 턴 온 될 것이고, 출력 (OUT)은 로우로 구동될 것이다. 트랜지스터 (M505a)가 턴 온되기 때문에, 구동 트랜지스터 (M501)은 턴 오프상태를 유지할 것이다.

클럭 신호 CLK가 하이로 전이하고(/CLK는 로우로 변할 경우) 입력 신호 (IN)이 하이인 경우에서, p-형 트랜지스터 (M504a)는 턴 오프될 것이고, 반면에 n-형 트랜지스터 (M503a)는 턴 온될 것이다. 또한, p-형 트랜지스터 (M505a)는 턴 오프될 것이고, 반면에 n-형 트랜지스터 (M506a)는 턴 온될 것이다. 인버터 (INV504)의 출력은 로우이고, 따라서 p-형 트랜지스터 (M509a)는 턴 온될 것이고, 반면에 n-형 트랜지스터 (M510a)는 턴 오프될 것이다. 결과적으로 로우로 반전된 클럭 신호 /CLK는 구동 트랜지스터 (M501)로 전파될 것이다. 구동 트랜지스터 (M501)은 턴 온될 것이고, 출력 (OUT)은 하이로 구동될 것이다. 트랜지스터 (M506a)가 턴 온되기 때문에, 구동 트랜지스터 (M502)는 턴 오프상태로 유지될 것이다.

클럭 신호 CLK가 로우로 전이하고( /CLK는 하이로 변함) 입력 신호 (IN)이 로우인 경우에서, 트랜지스터(M503a 및 M506a)는 턴 오프된다. 인버터 (INV504)의 출력은 트랜지스터 (M509a)가 턴 오프되는 결과를 가져온다. 트랜지스터(M505a 및 M504a)는 턴 온된다. 인버터 (INV504a)는 또한 트랜지스터 (M510a)가 턴 온되는 결과를 가져온다. 트랜지스터 (M305a)가 턴 온될 때, 구동 트랜지스터 (M501)의 게이트는 고 전원 레벨 VCC로 구동된다. 트랜지스터(M510a 및 M504a)가 턴 온될 때, 로우 클럭 신호 CLK는 구동 트랜지스터 (M502)의 게이트에 응용될 수 있다. 따라서, 구동 트랜지스터(M501 및 M502)는 둘 다 턴 오프된다.

이런 식으로, 클럭 신호 CLK가 로우로 전이하고 입력 신호 (IN)이 로우일 때, 래치 회로(500)의 출력은 하이 임피던스 상태에 놓일 수 있으며, 반면에 (INV502 및 INV503)의 플립-플롭 회로에는 로우 출력 값을 보유하는 것이 가능하다.

클럭 신호 CLK가 로우로 전이하고(/CLK는 하이로 전이함) 입력 신호 (IN)이 하이인 경우에 있어서, 트랜지스터(M504a 및 M505a)는 턴 오프된다. 인버터 (INV504)의 출력은 트랜지스터 (M510a)가 턴 오프되는 결과를 가져온다. 트랜지스터(M503a 및 M506a)는 턴 온된다. 인버터 (INV504)는 또한 트랜지스터 (M509a)가 턴 온되는 결과를 가져온다. 트랜지스터 (M506a)가 턴 온될 때, n-형 구동 트랜지스터 (M502)의 게이트는 저전원 레벨 GND로 구동된다. 트랜지스터(M503a 및 M509a)가 턴 온될 때, 하이로 반전된 클럭 신호 /CLK는 p-형 구동 트랜지스터 (M501)의 게이트에 인가될 수 있다. 따라서, 구동 트랜지스터(M501 및 M502)는 둘다 턴 오프된다. 이런 식으로, 래치 회로(500)의 출력은 하이 임피던스 상태에 놓일 수 있고, 반면에 (INV502 및 INV503)의 플립-플롭 회로에서 하이 출력 값을 보유할 수 있다.

제5실시예(500)의 속도는 클럭 신호 CLK에서 하이로 전이하고 데이터가 출력(OUT)에서 이용가능할 때 결정될 수 있다. 위에 설명했던 종래의 경우와 이전의 실시예들에 있어서, 클럭 신호는 전송 게이트를 활성화시킨다. 즉, 클럭 신호 CLK(및 /CLK)는 구동 트랜지스터와 마스터 래치 회로 출력사이의 전송 경로에있는 트랜지스터의 게이트에 인가될 수 있다. 제5실시예(500)의 구성은 전송 게이트(M503a/M509a 및 M504a/M510a)의 소스에 직접적으로 인가되는 클럭 신호 CLK(및 /CLK)를 포함한다. 이것은 이전에 설명했던 방법들보다 동작 속도를 더 빠르게 할 수 있다.

도 1-4의 실시예에 있어서, 구동 트랜지스터는 수신된 입력 데이터를 논리적으로 반전시키는 것에 유의하여야 한다. 대조적으로, 도 5의 래치 회로는 수신된 입력값(IN)과 같은 동일한 논리 값을 갖는 출력 값(OUT)을 제공하는 버퍼로서 기능할 수 있다.

도 5의 실시예에 있어서, 입력 신호 (IN)과 클럭 신호 CLK사이의 배선을 스위칭하는 것이 가능함에 유의하여야 한다. 특히, /CLK 신호를 수신하는 입력은 클럭 신호 CLK를 수신할 수 있고, 클럭 신호 CLK를 수신하는 입력은 입력 신호 (IN)을 수신할 수 있다. 이러한 구성은 입력 값의 변화와 출력값(OUT)에 있어서의 결과적인 변화간의 속도를 개선할 수 있다.

이제 도 6을 참조하면, 제6실시예는 회로도로 설명된다. 제6실시예는 통상 참조 기호(600)로 표시되고, 도 1의 것과 같이 많은 회로 구성 요소를 포함할 것이다. 본 범위내에서, 유사한 구성은 첫째 자리수가 "1"대신에 "6"이 되는 제1숫자를 제외하고는 동일한 참조 기호로서 참조될 것이다.

제6실시예(600)는 데이터를 저장하는 플립-플롭부(INV602 및 INV603)에서의 전송 게이트를 포함한다는 점에서 제1실시예(100)와 다를 수 있다. 한가지 특정한 구성에 있어서, 전송 게이트는 p-형 트랜지스터와 인버터 (INV603)과 레지스터 회로(600) 출력(OUT)사이에 병렬로 배열된 소스-드레인 경로를 갖는 n-형 트랜지스터 (M612)로부터 형성될 수 있다. p-형 트랜지스터 (M611)의 게이트는 클럭 신호를 수신할 수 있고 반면에 n-형 트랜지스터 (M612)는 반전된 클럭 신호 /CLK를 수신할 수 있다.

M611/M612와 같은 전송 게이트는 출력에서의 논리값이 변화할 때 저장 회로(INV602 및 INV603)에 의해 소모되는 전류를 감소시킬 수 있다.

도 6의 특정한 구성에 있어서, 클럭 신호 CLK가 하이로 전이할 때, 슬래이브 래치 회로(602)는 "통과" 상태(마스터 래치 회로(601)의 출력으로부터의 데이터는 슬래이브 래치 회로(602)에 저장될 수 있다)로 들어갈 수 있다. 그러한 통과 상태에 있어서, 전송 게이트(M611/M612)는 턴 오프된다. 결과적으로, 논리 값들은 인버터(INV602 및 INV603)에 의해 유지되는 이전의 논리 상태를 극복할 필요 없이 레지스터의 출력 (OUT)에서 발생할 수 있다. 이런 식으로, 제6실시예(600)는 고속의 레지스터 회로와 적은 전류 소모를 제공할 수 있다. 제6실시예(600)는 또한 클럭신호 CLK 부하와 반전된 클럭 /CLK 신호 부하를 약간 증가시킬 수 있다.

종래의 레지스터와 래치 회로에 비해 장점을 제공하는 다양한 실시예들이 구현될 때 설명되었다. 본 발명에 따라서, 레지스터 회로는 제1 p-채널 트랜지스터와 출력 노드를 구동하기 하기 위한 제1 n-채널 트랜지스터를 포함할 것이다. 제2 n-채널 트랜지스터는 제1 p-채널 트랜지스터의 게이트에 접속된 제1 전송 게이트 경로를 가질 수 있다. 제1 p-채널 트랜지스터는 제1 n-채널 트랜지스터의 게이트에 접속된 제2 전송 게이트 경로를 가질 수 있다. 제1 p-채널 트랜지스터와 제2 n-채널 트랜지스터는 각각 제1 및 2 전송 게이트 경로에 의해 동작될 수 있다. 이런 식으로, 레지스터 회로의 속도는 수신된 입력 신호는 데이터 저장 회로를 극복할 필요가 없기 때문에 개선될 수 있다.

또한, 위의 구성은 전류 소모를 감소시킬 수 있다. 동작시에, 단지 제1 p-채널 트랜지스터 또는 제1 n-채널 트랜지스터의 게이트 하나만 동작될 수 있다. 또한, 그러한 구성은 제1 p-채널 트랜지스터와 제1 n-채널 트랜지스터 모두를 동시에 턴 온할 수 없다.

또한 플립-플롭부에 전송 게이트를 또 포함하므로써 전류 절약이 달성될 수 있다. 전송 게이트는 플립-플롭의 출력와 레지스터 회로의 출력사이에 위치할 수 있다. 따라서, 저장된 데이터 값이 변경될 때, 플립-플롭의 출력은 레지스터 회로의 출력으로부터 분리될 수 있다. 결과적으로, 데이터 변경 값은 새로운 논리 값을 설정하기 위해 플립-플롭 회로 장치를 극복할 필요가 없다. 위의 구성에 있어서, 전송 게이트를 병렬로 배열된 p-채널 트랜지스터와 n-채널 트랜지스터를 포함할 수 있다.

본 발명은 제1 p-채널 트랜지스터 및/또는 제1 n-채널 트랜지스터와 같은 구동 트랜지스터의 턴 오프를 빠르게 하기 위한 실시예들을 포함할 수 있다. 제3 p-채널 트랜지스터는 제1 p-채널 트랜지스터를 턴 오프하기 위한 제1 p-채널 트랜지스터의 게이트에 접속될 수 있다. 제3 p-채널 트랜지스터의 게이트는 클럭 신호에 의해 동작될 수 있으며 그것에 의해 제1 p-채널 트랜지스터는 디스에이블될 수 있다. 제3 p-채널 트랜지스터의 게이트는 또한 마스터 래치 출력 값에 따라서 동작될 수 있다. 이것은 클럭 신호 부하를 감소시킬 수 있고, 그것에 의해 동작 속도를 증가시킬 수 있다.

위와 유사한 구성에 있어서, 제3 n-채널 트랜지스터는 제1 n-채널 트랜지스터를 턴 오프하기 위하여 제1 n-채널 트랜지스터에 접속될 수 있다. 제3 n-채널 트랜지스터의 게이트는 클럭 신호에 의해 동작될 수 있고 그것에 의해 제1 n-채널 트랜지스터는 디스에이블 될 수 있다. 제3 n-채널 트랜지스터의 게이트는 또한 마스터 래치 출력 값에 따라서 동작될 수도 있다. 이것은 또한 클럭 신호 부하를 감소시킬 수 있고 그것에 의해 동작 속도를 증가시킬 수 있다.

본 발명은 또한 슬래이브 래치 회로의 입력에 커패시터를 포함시키므로써 유리하게 동작 속도를 증가시킬 수 있다. 그러한 커패시터는 구동 트랜지스터를 활성화시키는 것에 영향을 주는 충방전에 기인하는 전류의 불필요한 과도 상승을 억제할 수 있다. 그러한 구성은 구동 트랜지스터들의 활성을 더 빠르게 하는 결과를가져올 수 있으며, 그러므로 레지스터 회로를 더 빠르게 할 수 있다.

본 발명은 또한 보다 빠른 응답을 할 수 있는 래치 회로를 조정할 수 있다. 본 발명의 래치 회로는 래치 출력 노드를 구동하는 제1 및 2 구동 트랜지스터를 포함할 수 있다. 제1 구동기 트랜지스터의 제어 단자는 제1 전송 게이트로서 동작될 수 있다. 제2 구동기 트랜지스터의 제어 단자는 제2 전송 게이트로서 동작될 수 있다. 위의 구성에 있어서, 제1 및 제2 전송 게이트는 그것에 의해 상보 클럭 신호를 제1 및 제2 구동기 트랜지스터에 인가하기 위하여 입력 신호에 따라서 이네이블 될 수 있다. 제1 및 2 전송 게이트는 병렬로 배열된 상보 트랜지스터를 포함할 수 있다.

본 명세서에 설명한 여러 가지의 특정한 실시예들이 자세하게 설명되었지만, 본 발명은 발명의 정신과 범위를 벗어나지 않고 다양한 변화, 치환, 및 변경될 수도 있음은 물론이다. 따라서, 본 발명은 첨부된 청구항에서 정의된 바로만 제한될 것이다.

Claims

마스터 래치와;

제1 공급 노드와 레지스터 출력 단자사이에 배치된 제1 구동 트랜지스터;

제2 공급 노드와 상기 레지스터 출력 단자사이에 배치된 제2 구동 트랜지스터;

상기 제1 구동 트랜지스터의 제어 단자와 상기 마스터 래치의 출력사이에 배치된 상기 제1 제어 가능 임피던스 경로 - 상기 제1 제어 가능 임피던스는 제1 클럭 값에 응답하여 로우 임피던스를 가짐 - ; 및

상기 제2 구동 트랜지스터의 제어 단자와 상기 마스터 래치의 상기 출력 사이에 배치된 제2 제어 가능 임피던스 경로 - 상기 제2 제어 가능 임피던스는 제1 클럭값에 응답하여 로우 임피던스를 가짐 - 를 포함하는 슬래이브 래치

를 포함하는 레지스터 회로.
제1항에 있어서,

상기 제1 구동 트랜지스터는 제1 도전형의 트랜지스터이고,

상기 제1 제어 가능 임피던스 경로는 제2 도전형의 트랜지스터를 포함하는 레지스터 회로.
제2항에 있어서,

상기 제2 구동 트랜지스터는 제2 도전형의 트랜지스터이고,

상기 제2 제어 가능 임피던스 경로는 상기 제1 도전형의 트랜지스터를 포함하는 레지스터 회로.
제1항에 있어서,

상기 슬래이브 래치 회로가 상기 마스터 래치 회로로부터의 데이터를 래치할 때 상기 제1 및 2 구동 트랜지스터를 디스에이블 하는 디스에이블 회로를 더 포함하는 레지스터 회로.
제4항에 있어서,

상기 디스에이블 회로는

상기 제1 공급 노드와 상기 제1 구동 트랜지스터의 상기 제어 단자 사이에 있고, 제2 클럭 값에 응답하여 활성화되는 제1 디스에이블 트랜지스터; 및

상기 제2 공급 노드와 상기 제2 구동 트랜지스터의 상기 제어 단자 사이에 있고, 상기 제2 클럭 값에 응답하여 활성화되는 제2 디스에이블 트랜지스터를 포함하는 레지스터 회로.
제1항에 있어서,

상기 슬래이브 래치 회로에 데이터를 저장하고, 상기 제1 또는 제2 구동 트랜지스터의 것보다 더 약한 구동력을 갖는 트랜지스터들을 포함하는 플립-플롭 회로를 더 포함하는 레지스터 회로.
제6항에 있어서,

상기 플립-플롭 회로는 상기 플립-플롭 회로의 출력과 상기 레지스터 출력 단자사이에 플릅-플롭 전송 회로를 더 포함하는 레지스터 회로.
제1항에 있어서,

상기 제1 구동 트랜지스터의 제어 단자에 연결되고, 상기 제2 구동 트랜지스터가 이네이블 될 때, 상기 제1 구동 트랜지스터 제어 단자를 디스에이블 전위로 놓는 제1 디스에이블 경로를 더 포함하는 레지스터 회로.
제8항에 있어서,

상기 제1 구동 트랜지스터는 제1 도전형이고,

상기 제1 디스에이블 경로는 클럭 신호에 연결된 제어 단자를 갖는 상기 제1 도전형의 디스에이블 트랜지스터를 포함하는 레지스터 회로.
제8항에 있어서,

상기 제1 디스에이블 경로는 마스터 래치 출력 값에 연결된 제어 단자를 갖는 디스에이블 트랜지스터를 포함하는 레지스터 회로.
제8항에 있어서,

상기 제2 구동 트랜지스터의 제어 단자에 연결되고, 상기 제1 구동 트랜지스터가 이네이블될 때 상기 제2 구동 트랜지스터 제어 단자를 제2 디스에이블 경로 디스에이블 전위로 놓는 디스에이블 경로를 포함하는 레지스터 회로.
제11항에 있어서,

상기 제2 구동 트랜지스터는 제2 도전형이고,

상기 제2 디스에이블 경로는 클럭 신호에 연결된 제어 단자를 갖는 상기 제2 도전형의 디스에이블 트랜지스터를 포함하는 레지스터 회로.
제11항에 있어서,

상기 제2 디스에이블 경로는 마스터 래치 출력 값에 연결된 제어 단자를 갖는 디스에이블 트랜지스터를 포함하는 레지스터 회로.
제1항에 있어서,

상기 슬래이브 래치 회로의 입력 단자와 소정의 전위사이에 연결된 커패시터를 더 포함하는 레지스터 회로.
제1 공급 노드와 레지스터 출력 단자사이에 배치된 제1 구동 트랜지스터;

제2 공급 노드와 상기 레지스터 출력 단자사이에 배치된 제2 구동 트랜지스터;

제1 클럭 신호 단자와 상기 제1 구동 트랜지스터의 제어 단자사이에 연결된 제1 전송 회로;

제2 클럭 신호 단자와 상기 제2 구동 트랜지스터의 제어 단자사이에 연결된 제2 전송 회로;

상기 제1 구동 트랜지스터의 제어 단자와 상기 제1 공급 노드사이에 연결된 제1 디스에이블 장치; 및

상기 제2 구동 트랜지스터의 상기 제어 단자와 상기 제2 공급 노드사이에 연결된 제2 디스에이블 장치를 포함하고,

입력 신호가 제1 값을 가질 때 상기 제1 전송 회로와 상기 제2 디스에이블 장치는 로우 임피던스 경로를 제공하고 입력 신호가 제2 값을 가질 때 상기 제2 전송 회로와 상기 제1 디스에이블 장치는 로우 임피던스 경로를 제공하는 회로.
제15항에 있어서,

상기 회로에 데이터를 저장하고, 상기 제1 또는 2 구동 트랜지스터의 면적보다 더 작은 면적을 갖는 트랜지스터를 포함하는 플립-플롭 회로를 더 포함하는 회로.
제1 전위와 출력 노드사이에 연결된 제1 도전형의 제1 트랜지스터;

상기 출력 노드와 상기 제1 전위보다 적은 제2 전위 사이에 연결된 제2 도전형의 제1 트랜지스터;

상기 제1 도전형의 상기 제1 트랜지스터의 게이트와 제1 노드사이에 연결되고 제2 노드에 연결된 게이트를 갖는 상기 제2 도전형의 제2 트랜지스터;

상기 제2 도전형의 상기 제1 트랜지스터의 게이트에 연결된 상기 제1 도전형의 제2 트랜지스터; 및

상기 출력 노드에 연결된 플립-플롭 회로를 포함하고,

상기 제1 및 제2 노드는 서로 다른 신호를 수신하는 회로.
제17항에 있어서,

상기 제1 노드는 마스터 래치로부터의 출력 값을 수신하고,

상기 제2 노드는 주기적인 클럭 신호를 수신하는 회로.
제17항에 있어서,

상기 제1 노드는 주기적인 클럭 신호를 수신하고,

제2 노드는 입력 값을 수신하는 회로.
제17항에 있어서,

상기 제1 도전형의 상기 제1 트랜지스터의 상기 게이트와 상기 제1 전위사이에 연결되고 상기 제2 노드에 연결된 게이트를 갖는 상기 제1 도전형의 제3 트랜지스터; 및

상기 제2 도전형의 상기 제1 트랜지스터의 상기 게이트와 상기 제2 전위 사이에 연결된 제2 도전형의 제3 트랜지스터

를 더 포함하는 회로.