KR100266667B1

KR100266667B1 - 펄스발생기

Info

Publication number: KR100266667B1
Application number: KR1019980004938A
Authority: KR
Inventors: 이병주; 오준환
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-02-18
Filing date: 1998-02-18
Publication date: 2000-09-15
Also published as: KR19990070204A

Abstract

본 발명은 펄스발생기에 관한 것으로, 종래에는 출력신호의 펄스폭이 입력되는 어드레스 천이신호의 천이갯수에 따라 변화되므로, 펄스폭이 좁을때에 입출력라인의 균등화가 이루어지지 않아 고전압의 인가시에 오동작을 일으키는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 일측에 입력펄스를, 타측에 지연부를 통한 입력펄스를 입력받아 배타적오아조합하는 제1배타적오아게이트와; 상기 지연부의 초기 논리상태를 고정출력하는 프리셋트부와; 상기 제1배타적오아게이트 출력신호의 상승에지에서 천이하는 신호를 출력하는 플립플롭부와; 상기 플립플롭부의 출력을 반전하는 인버터와; 상기 프리셋트부의 출력에 게이트가 각기 접속되고, 상기 인버터와 접지사이에 직렬접속된 제1엔모스트랜지스터 및 제1피모스트랜지스터와; 상기 프리셋트부의 출력에 게이트가 각기 접속되고, 상기 플립플롭부의 출력과 접지 사이에 직렬접속된 제2피모스트랜지스터 및 제2엔모스트랜지스터와; 일측에 상기 제1엔모스트랜지스터와 제1피모스트랜지스터의 소스 공통접속점의 출력을, 타측에 제2피모스트랜지스터와 제2엔모스트랜지스터의 드레인 공통접속점의 출력을 입력받아 배타적오아조합하여 출력신호를 출력하는 제2배타적오아게이트로 구성되는 펄스발생기를 통해 입력되는 펄스폭이 좁을 경우에 이를 보상하여 좁은 펄스폭에 의한 오동작을 방지함으로써, 장비의 생산성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

펄스발생기

본 발명은 펄스발생기에 관한 것으로, 특히 입력펄스에 대해 펄스폭이 일정한 출력 펄스를 발생시키기에 적당하도록 한 펄스발생기에 관한 것이다.

도1은 종래의 펄스발생기를 보인 회로구성도로서, 이에 도시한 바와같이 2n개의 어드레스 천이신호(AT1∼AT2n)를 둘씩 짝지어 노아조합하는 2입력 노아게이트(NOR1∼NORn)와; 그 노아게이트(NOR1∼NORn)의 출력을 낸드조합하여 출력신호(OUT)를 출력하는 낸드게이트(NAND1)로 구성된다. 이와같은 종래의 펄스발생기는 낸드게이트(NAND1)의 출력신호(OUT)가 입력되는 어드레스 천이신호(AT1∼ATn)와 밀접한 관련이 있다. 즉, 어드레스 천이신호(AT1∼ATn)의 천이갯수가 작을때는 펄스폭이 좁고, 천이갯수가 클때는 펄스폭이 긴 신호가 출력된다.

그러나, 상기한 바와같은 종래의 펄스발생기는 출력신호의 펄스폭이 입력되는 어드레스 천이신호의 천이갯수에 따라 변화되므로, 펄스폭이 좁을때에 입출력라인의 균등화가 이루어지지 않아 고전압의 인가시에 오동작을 일으키는 문제점이 있었다.

본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 입력되는 펄스폭이 좁을 경우에 일정한 펄스폭을 갖는 펄스를 발생시킬 수 있는 펄스발생기를 제공하는데 있다.

도1은 종래의 펄스발생기를 보인 회로구성도.

도2는 본 발명의 일 실시예를 보인 회로구성도.

도3은 입력펄스의 펄스폭이 좁을 경우의 파형도.

도4는 입력펄스의 펄스폭이 넓을 경우의 파형도.

도5는 도2에 있어서, 지연부의 일 실시회로도.

도6은 도2에 있어서, 플립플롭부의 일 실시회로도.

*도면의 주요 부분에 대한 부호의 설명*

IN:입력펄스 10:지연부

XOR1,XOR2:배타적오아게이트 20:프리셋트부

30:플립플롭부 INV1:인버터

NM1,NM2:엔모스트랜지스터 PM1,PM2:피모스트랜지스터

BUF1:버퍼 OUT:출력신호

상기한 바와같은 본 발명의 목적은 일측에 입력펄스를, 타측에 지연부를 통한 입력펄스를 입력받아 배타적오아조합하는 제1배타적오아게이트와; 상기 지연부의 초기 논리상태를 고정출력하는 프리셋트부와; 상기 제1배타적오아게이트 출력신호의 상승에지에서 천이하는 신호를 출력하는 플립플롭부와; 상기 플립플롭부의 출력을 반전하는 인버터와; 상기 프리셋트부의 출력에 게이트가 각기 접속되고, 상기 인버터와 접지사이에 직렬접속된 제1엔모스트랜지스터 및 제1피모스트랜지스터와; 상기 프리셋트부의 출력에 게이트가 각기 접속되고, 상기 플립플롭부의 출력과 접지 사이에 직렬접속된 제2피모스트랜지스터 및 제2엔모스트랜지스터와; 일측에 상기 제1엔모스트랜지스터와 제1피모스트랜지스터의 소스 공통접속점의 출력을, 타측에 제2피모스트랜지스터와 제2엔모스트랜지스터의 드레인 공통접속점의 출력을 입력받아 배타적오아조합하여 출력신호를 출력하는 제2배타적오아게이트로 구성함으로써 달성되는 것으로, 본 발명에 의한 펄스발생기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명의 일 실시예를 보인 회로구성도로서, 이에 도시한 바와같이 일측에 입력펄스(IN)를 입력받고, 타측에 지연부(10)를 통해 소정시간 지연된 입력펄스(IN)를 입력받아 배타적오아조합하는 배타적오아게이트(XOR1)와; 그 지연부(10)의 출력을 입력받아 초기 논리상태를 고정출력하는 프리셋트부(20)와; 그 배타적오아게이트(XOR1)의 출력신호를 입력받아 그 출력신호의 상승에지에서 천이하는 신호를 출력하는 플립플롭부(30)와; 그 플립플롭부(30)의 출력을 반전하는 인버터(INV1)와; 상기 프리셋트부(20)의 출력에 게이트가 각기 접속되고, 그 인버터(INV1)와 접지사이에 직렬접속된 엔모스트랜지스터(NM1) 및 피모스트랜지스터(PM1)와; 상기 프리셋트부(20)의 출력에 게이트가 각기 접속되고, 그 플립플롭부(30)의 출력과 접지 사이에 직렬접속된 피모스트랜지스터(PM2) 및 엔모스트랜지스터(NM2)와; 일측에 상기 엔모스트랜지스터(NM1)와 피모스트랜지스터(PM1)의 소스 공통접속점의 출력을 입력받고, 타측에 피모스트랜지스터(PM2)와 엔모스트랜지스터(NM2)의 드레인 공통접속점의 출력을 입력받아 배타적오아조합하는 배타적오아게이트(XOR2)와; 그 배타적오아게이트(XOR2)의 출력을 버퍼링하여 출력신호(OUT)를 출력하는 버퍼(BUF1)로 구성된다. 이하, 상기한 바와같은 본 발명의 일 실시예에 대한 동작을 입출력펄스(IN,OUT)와 각 노드(N1∼N8)의 파형도인 도3 및 도4를 참조하여 설명한다.

먼저, 도3은 입력펄스(IN)의 펄스폭이 좁을 경우의 파형도로서, 이에 도시한 바와같이 입력펄스(IN)가 배타적오아게이트(XOR1)의 일측에 도3a와 같이 인가되고, 지연부(10)를 통해 타측에 도3b와 같이 지연되어 인가된 후 배타적오아조합되므로, 그 배타적오아게이트(XOR1)의 출력은 도3c와 같다.

이때, 프리셋트부(20)에서는 상기 지연부(10) 출력의 초기 논리상태를 고정출력하므로, 도3d와 같은 출력신호가 출력되고, 플립플롭부(30)에서는 상기 배타적오아게이트(XOR1) 출력의 상승에지에서 천이하는 신호를 출력하므로 도3e와 같은 출력신호가 출력되며, 이는 인버터(INV1)를 통해 도3f와 같이 반전된다.

한편, 도3d와 같이 프리셋트부(20)의 출력이 저전위를 유지하므로, 피모스트랜지스터(PM1,PM2)는 턴온되고, 엔모스트랜지스터(NM1,NM2)는 턴오프된다.

따라서, 배타적오아게이트(XOR2)의 일측은 턴온된 피모스트랜지스터(PM1)의 접지전위에 따른 저전위가 도3g와 같이 입력되고, 타측은 턴온된 피모스트랜지스터(PM2)를 통해 상기 플립플롭부(30)의 출력이 도3h(=도3e)와 같이 입력되어 배타적오아조합되므로, 배타적오아게이트(XOR2)의 출력은 도3i와 같다.

도3i와 같은 배타적오아게이트(XOR2)의 출력은 버퍼(BUF1)를 통해 버퍼링된 후, 도3j와 같이 출력신호(OUT)로 출력된다.

그리고, 도4는 입력펄스(IN)의 펄스폭이 넓을 경우의 파형도로서, 회로의 동작은 상기 도3의 설명과 동일하므로 생략하기로 한다.

상기한 바와같이 입력펄스(IN)의 펄스폭이 도3a와 같이 일정한 기준보다 좁을 경우는 상기의 도3j에 도시한 출력신호(OUT)의 파형과 같이 펄스폭을 길게하여 출력하고, 입력펄스(IN)의 펄스폭이 도4a와 같이 일정한 기준보다 넓을 경우는 도4j에 도시한 출력신호(OUT)의 파형과 같이 입력펄스(IN)를 그대로 출력하게 된다.

그리고, 도5는 상기 지연부(10)의 일 실시회로도로서, 이에 도시한 바와같이 입력펄스(IN)를 반전하는 인버터(INV11)와; 그 인버터(INV11)의 출력을 직렬접속된 저항(R11,R12)을 통해 게이트에 각기 입력받고, 전원전압(VDD)에 소스와 드레인이 공통접속된 피모스트랜지스터(PM11) 및 접지에 소스와 드레인이 공통접속된 엔모스트랜지스터(NM11)와; 그 피모스트랜지스터(PM11) 및 엔모스트랜지스터(NM11)의 게이트 공통접속점의 출력을 반전하여 출력신호(OUT11)를 출력하는 인버터(INV12)로 구성된다. 이하. 상기한 바와같은 지연부(10)의 동작을 설명한다.

먼저, 입력펄스(IN)가 저전위일때는 인버터(INV11)의 출력이 고전위이고, 피모스트랜지스터(PM11) 및 엔모스트랜지스터(NM11)는 커패시터로 동작하므로, 인버터(INV11)의 출력은 저항(R11,R12)과 엔모스트랜지스터(NM11)의 시정수에 의해 지연된 후, 인버터(INV12)를 통해 반전되어 저전위로 출력된다.

그리고, 입력펄스(IN)가 고전위로 천이하면 인버터(INV11)가 저전위를 출력하므로, 피모스트랜지스터(PM11)에 충전된 전원전압(VDD)이 피모스트랜지스터(PM11)와 저항(R11,R12)의 시정수만큼 지연되어 인버터(INV11)의 내부에 형성된 접지루프로 빠져나간 후, 비로소 인버터(INV12)는 고전위를 출력한다.

그리고, 도6은 상기 플립플롭부(30)의 일 실시회로도로서, 이에 도시한 바와같이 일측에 입력되는 초기화신호(IC)에 따라 초기상태를 설정하거나 타측입력을 반전하여 출력신호(Q31)로 출력하는 노아게이트(NOR31) 및 그 출력신호(Q31)를 반전하여 출력신호( )를 출력하는 인버터(INV31)와; 일측에 입력되는 초기화신호(IC)에 따라 초기상태를 설정하거나 타측입력을 반전하는 노아게이트(NOR32)와; 정단자에 상기 배타적오아게이트(XOR1)의 출력인 입력신호(CLK), 부단자에 반전된 입력신호( )를 입력받아 상기 노아게이트(NOR32)의 출력을 도통제어하는 전송게이트(TG31,TG34)와; 그 전송게이트(TG31)로부터 도통인가되는 출력을 반전하여 노아게이트(NOR31)의 타측에 인가하는 인버터(INV32) 및 그 전송게이트(TG34)로부터 도통인가되는 출력을 반전하여 노아게이트(NOR32)의 타측에 인가하는 인버터(INV33)와; 부단자에 입력신호(CLK), 정단자에 반전된 입력신호( )를 입력받아 전송게이트(TG31)가 차단되면 턴온되어 출력신호(Q31)를 상기 인버터(INV32)의 입력으로 귀환하는 전송게이트(TG32) 및 부단자에 입력신호(CLK), 정단자에 반전된 입력신호( )를 입력받아 전송게이트(TG34)가 차단되면 턴온되어 인버터(INV31)를 통한 반전된 출력신호( )를 상기 인버터(INV33)의 입력으로 귀환하는 전송게이트(TG33)로 구성된다. 이하, 상기한 바와같은 플립플롭부(30)의 동작을 설명한다.

먼저, 초기화신호(IC)가 고전위로 노아게이트(NOR31,NOR32)의 일측에 입력되면, 그 노아게이트(NOR31,NOR32)는 타측입력에 상관없이 저전위를 출력하므로, 노아게이트(NOR31)의 출력인 출력신호(Q31)는 저전위, 인버터(INV31)의 출력인 반전된 출력신호( )는 고전위로 초기설정된다.

이와같은 상태에서 초기화신호(IC)가 저전위로 천이하고 클럭신호(CLK)가 저전위로 인가되면, 전송게이트(TG1,TG4)는 턴오프되고 전송게이트(TG2,TG3)가 턴온되므로, 저전위의 출력신호(Q31)는 인버터(INV32)의 입력으로 귀환되어 노아게이트(NOR31)는 저전위를 래치출력하고, 고전위의 반전된 출력신호( )는 인버터(INV33)의 입력으로 귀환되어 노아게이트(NOR32)는 턴오프된 전송게이트(TG1,TG4)의 입력측에 고전위를 출력한다.

이후, 클럭신호(CLK)가 고전위로 천이하면, 전송게이트(TG1,TG4)는 턴온되고 전송게이트(TG2,TG3)는 턴오프되므로, 전송게이트(TG1,TG4)의 입력측 고전위는 각각 인버터(INV32,INV33)에 입력되어 노아게이트(NOR31,NOR32)는 고전위를 래치출력한다. 이때, 인버터(INV31)를 통한 반전된 출력신호( )는 저전위를 출력한다.

이와같은 상태에서 클럭신호(CLK)가 저전위로 천이하면, 전송게이트(TG1,TG4)는 턴오프되고 전송게이트(TG2,TG3)는 턴온되므로, 고전위의 출력신호(Q31)는 인버터(INV32)의 입력으로 귀환되어 노아게이트(NOR31)는 고전위를 래치출력하고, 저전위의 반전된 출력신호( )는 인버터(INV33)의 입력으로 귀환되어 노아게이트(NOR32)는 턴오프된 전송게이트(TG1,TG4)의 입력측에 저전위를 출력한다.

따라서, 플립플롭부(30)는 클럭신호(CLK)가 고전위로 천이하는 상승에지에 동기하여 출력신호(Q31)는 천이되며, 클럭신호(CLK)의 하강에지에는 현상태를 래치출력하도록 동작한다.

상기한 바와같은 본 발명에 의한 펄스발생기는 입력되는 펄스폭이 좁을 경우에 이를 보상하여 좁은 펄스폭에 의한 오동작을 방지함으로써, 장비의 생산성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims

일측에 입력펄스를, 타측에 지연부를 통한 입력펄스를 입력받아 배타적오아조합하는 제1배타적오아게이트와; 상기 지연부의 초기 논리상태를 고정출력하는 프리셋트부와; 상기 제1배타적오아게이트 출력신호의 상승에지에서 천이하는 신호를 출력하는 플립플롭부와; 상기 플립플롭부의 출력을 반전하는 인버터와; 상기 프리셋트부의 출력에 게이트가 각기 접속되고, 상기 인버터와 접지사이에 직렬접속된 제1엔모스트랜지스터 및 제1피모스트랜지스터와; 상기 프리셋트부의 출력에 게이트가 각기 접속되고, 상기 플립플롭부의 출력과 접지 사이에 직렬접속된 제2피모스트랜지스터 및 제2엔모스트랜지스터와; 일측에 상기 제1엔모스트랜지스터와 제1피모스트랜지스터의 소스 공통접속점의 출력을, 타측에 제2피모스트랜지스터와 제2엔모스트랜지스터의 드레인 공통접속점의 출력을 입력받아 배타적오아조합하여 출력신호를 출력하는 제2배타적오아게이트로 구성된 것을 특징으로 하는 펄스발생기.
제1항에 있어서, 상기 지연부는 입력펄스(IN)를 반전하는 인버터(INV11)와; 그 인버터(INV11)의 출력을 직렬접속된 저항(R11,R12)을 통해 게이트에 각기 입력받고, 전원전압(VDD)에 소스와 드레인이 공통접속된 피모스트랜지스터(PM11) 및 접지에 소스와 드레인이 공통접속된 엔모스트랜지스터(NM11)와; 그 피모스트랜지스터(PM11) 및 엔모스트랜지스터(NM11)의 게이트 공통접속점의 출력을 반전하여 출력신호(OUT11)를 출력하는 인버터(INV12)로 구성하여 된 것을 특징으로 하는 펄스발생기.
제1항에 있어서, 상기 플립플롭부는 일측에 입력되는 초기화신호(IC)에 따라 초기상태를 설정하거나 타측입력을 반전하여 출력신호(Q31)로 출력하는 노아게이트(NOR31) 및 그 출력신호(Q31)를 반전하여 출력신호( )를 출력하는 인버터(INV31)와; 일측에 입력되는 초기화신호(IC)에 따라 초기상태를 설정하거나 타측입력을 반전하는 노아게이트(NOR32)와; 정단자에 상기 제1배타적오아게이트의 출력인 입력신호(CLK), 부단자에 반전된 입력신호( )를 입력받아 상기 노아게이트(NOR32)의 출력을 도통제어하는 전송게이트(TG31,TG34)와; 그 전송게이트(TG31)로부터 도통인가되는 출력을 반전하여 노아게이트(NOR31)의 타측에 인가하는 인버터(INV32) 및 그 전송게이트(TG34)로부터 도통인가되는 출력을 반전하여 노아게이트(NOR32)의 타측에 인가하는 인버터(INV33)와; 부단자에 입력신호(CLK), 정단자에 반전된 입력신호( )를 입력받아 전송게이트(TG31)가 차단되면 턴온되어 출력신호(Q31)를 상기 인버터(INV32)의 입력으로 귀환하는 전송게이트(TG32) 및 부단자에 입력신호(CLK), 정단자에 반전된 입력신호( )를 입력받아 전송게이트(TG34)가 차단되면 턴온되어 인버터(INV31)를 통한 반전된 출력신호( )를 상기 인버터(INV33)의 입력으로 귀환하는 전송게이트(TG33)로 구성하여 된 것을 특징으로 하는 펄스발생기.