KR102445169B1 - 파워 게이팅 스킴을 구비한 반도체 장치 - Google Patents

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Abstract

파워 게이티드 로직 회로에서 모드 전환시 발생하는 글리치에 의해 내부 회로의 오동작이 유발되는 것을 방지할 수 있는 반도체 장치에 관한 것이며, 반도체 장치는, 스탠바이 모드에서 비활성화되고 액티브 모드에서 활성화되는 제1 파워 게이팅 인에이블 신호에 응답하여 동작하는 파워 게이티드 로직 회로부; 제3 파워 게이팅 인에이블 신호에 응답하여 출력단에 상기 파워 게이티드 로직 회로부의 출력신호를 선택적으로 전달하기 위한 트랜스미션부; 제2 파워 게이팅 인에이블 신호에 응답하여 상기 스탠바이 모드, 그리고 상기 액티브 모드의 초기 구간에 상기 출력단의 신호를 래치하기 위한 클럭드 래치부; 및 상기 출력단의 신호에 기반하여 동작하는 내부 회로를 구비하며, 상기 제1 내지 제3 파워 게이팅 인에이블 신호는 순차적으로 활성화된다.

Description

파워 게이팅 스킴을 구비한 반도체 장치{SEMICONDUCTOR DEVICE WITH POWER GATING SCHEME AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 파워 게이팅 스킴을 구비한 반도체 장치에 관한 것이다.
디지털 디바이스, 특히 모바일 디바이스는 고속 동작과 함께 낮은 전력 사용을 요구받고 있다. 다시 말해, 로직 회로에 공급되는 전원전압(VDD)이 낮아지고, 로직 회로를 구성하는 MOS 트랜지스터들의 스위칭 속도가 빠를 것이 요구된다는 것이다. 실제로, 로직 회로에 공급되는 전원전압(VDD)은 1.2 V까지 낮아졌고, MOS 트랜지스터들의 게이트 산화막의 두께가 35 Å 이하로 슬림해졌다. 한편, 이러한 슬림 트랜지스터의 사용은 문턱전압(threshold voltage)을 낮춰 스위칭 속도 개선에 도움을 주지만, 필연적으로 누설전류(leakage current or off current)를 증가시키게 된다. 누설전류는 모바일 디바이스와 같은 대기 시간이 긴 배터리 오퍼레이티드 시스템(battery-operated system)에서 배터리 사용 시간에 악영향을 미치게 된다.
이와 같은 디지털 로직 회로에서의 누설전류 문제를 해결하기 위한 방안의 하나로 파워 게이팅 스킴(power gating scheme)이 적용되고 있다. 파워 게이팅 스킴은 로직 회로의 액티브 모드(active mode)에서는 파워 게이팅 스위치를 턴온시켜 낮은 문턱전압을 갖는 트랜지스터들을 구비하는 로직 회로에 전원(전원전압 또는 접지전압)을 공급함으로써 로직 회로의 동작 속도를 향상시키고, 대기 모드(standby mode)에서는 파워 게이팅 스위치를 턴오프시켜 로직 회로로 인가되는 전원을 차단함으로써 디지털 로직 회로의 누설전류를 줄이는 기술이다. 구체적으로, 전원전압단과 로직 회로 사이 또는 접지전압단과 로직 회로 사이에 문턱전압이 비교적 높은 MOS(metal-oxide semiconductor) 트랜지스터를 직렬로 연결한다.
본 발명의 실시예는 파워 게이티드 로직 회로에서 모드 전환시 발생하는 글리치에 의해 내부 회로의 오동작이 유발되는 것을 방지할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 스탠바이 모드에서 비활성화되고 액티브 모드에서 활성화되는 제1 파워 게이팅 인에이블 신호에 응답하여 동작하는 파워 게이티드 로직 회로부; 제3 파워 게이팅 인에이블 신호에 응답하여 출력단에 상기 파워 게이티드 로직 회로부의 출력신호를 선택적으로 전달하기 위한 트랜스미션부; 제2 파워 게이팅 인에이블 신호에 응답하여 상기 스탠바이 모드, 그리고 상기 액티브 모드의 초기 구간에 상기 출력단의 신호를 래치하기 위한 클럭드 래치부; 및 상기 출력단의 신호에 기반하여 동작하는 내부 회로를 구비하며, 상기 제1 내지 제3 파워 게이팅 인에이블 신호는 순차적으로 활성화된다.
또한, 본 발명의 실시예에 따른 반도체 장치는, 스탠바이 모드에서 비활성화되고 액티브 모드에서 활성화되는 제1 파워 게이팅 인에이블 신호에 응답하여 동작하는 제1 파워 게이티드 로직회로; 제1 파워 게이티드 로직 회로의 출력신호를 입력 받으며, 제3 파워 게이팅 인에이블 신호에 응답하여 동작하는 제2 파워 게이티드 로직회로; 상기 제3 파워 게이팅 인에이블 신호에 응답하여 출력단에 상기 제2 파워 게이티드 로직 회로의 출력신호를 선택적으로 전달하기 위한 트랜스미션부; 제2 파워 게이팅 인에이블 신호에 응답하여 상기 스탠바이 모드, 그리고 상기 액티브 모드의 초기 구간에 상기 출력단의 신호를 래치하기 위한 클럭드 래치부; 및 상기 출력단의 신호에 기반하여 동작하는 내부 회로를 구비하며, 상기 제1 내지 제3 파워 게이팅 인에이블 신호는 순차적으로 활성화된다.
본 발명의 실시예는 파워 게이티드 로직 회로에서 모드 전환시 글리치가 발생하더라도 그 로직 회로의 신호를 입력으로 하는 내부 회로에서 오동작이 유발되는 것을 방지할 수 있다.
도 1A 및 도 1B는 예시적인 파워 게이티드 로직 회로를 나타낸 도면이다.
도 2는 예시적인 파워 게이팅 스킴을 구비한 반도체 장치를 나타낸 도면이다.
도 3은 도 2에 도시된 반도체 장치의 동작 파형을 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 파워 게이팅 스킴을 구비한 반도체 장치를 나타낸 도면이다.
도 5은 도 4에 도시된 반도체 장치의 동작 파형을 나타낸 도면이다.
도 6은 도 4의 래치(LAT)의 회로 구현예를 나타낸 도면이다.
도 7은 도 5의 제2 및 제3 파워 게이팅 인에이블 신호의 파형을 구현하기 위한 신호 생성 회로를 예시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1A 및 도 1B는 예시적인 파워 게이티드 로직 회로를 나타낸 도면이다.
먼저, 도 1A를 참조하면, 파워 게이티드 로직 회로(100A)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 접속된 로직부(10A) 및 파워 게이팅 스위치(20A)를 구비한다. 로직부(10A)는 전원전압단(VDD)에 접속되며, 입력신호(IN)에 대해 예정된 로직 연산을 수행하여 출력신호(OUT)를 출력한다. 파워 게이팅 스위치(20A)는 로직부(10A)와 접지전압단(VSS) 사이에 접속되며, 파워 게이팅 인에이블신호(PG_EN)에 응답하여 전원전압단(VDD)과 접지전압단(VSS) 사이의 전류 경로를 활성화함으로써 로직부(10A) 동작을 인에이블시킨다. 여기서, 로직부(10A)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 구비하는 CMOS 인버터로 구현하였으며, 파워 게이팅 스위치(20A)는 NMOS 트랜지스터(N2)로 구현하였다. 파워 게이팅 인에이블신호(PG_EN)는 액티브 모드에서 논리레벨 하이로 활성화되고, 스탠바이 모드에서 논리레벨 로우로 비활성화되는 신호로써, NMOS 트랜지스터(N2)는 액티브 모드에서 턴온되어 로직부(10A)와 접지전압단(VSS)을 연결한다.
또한, 도 1B를 참조하면, 파워 게이티드 로직 회로(100B)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 접속된 파워 게이팅 스위치(20B) 및 로직부(10B)를 구비한다. 로직부(10B)는 접지전압단(VSS)에 접속되며, 입력신호(IN)에 대해 예정된 로직 연산을 수행하여 출력신호(OUT)를 출력한다. 파워 게이팅 스위치(20B)는 로직부(10B)와 전원전압단(VDD) 사이에 접속되며, 파워 게이팅 인에이블신호(PG_ENb)에 응답하여 전원전압단(VDD)과 접지전압단(VSS) 사이의 전류 경로를 활성화함으로써 로직부(10B) 동작을 인에이블시킨다. 여기서, 로직부(10B)는 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)를 구비하는 CMOS 인버터로 구현하였으며, 파워 게이팅 스위치(20B)는 PMOS 트랜지스터(P2)로 구현하였다. 파워 게이팅 인에이블신호(PG_ENb)는 액티브 모드에서 논리레벨 로우로 활성화되고, 스탠바이 모드(또는 파워다운 모드)에서 논리레벨 하이로 비활성화되는 신호로써, PMOS 트랜지스터(P2)는 액티브 모드에서 턴온되어 로직부(10B)와 전원전압단(VDD)을 연결한다.
여기서, 로직부(10A, 10B)는 인버터가 아닌 다른 로직, 예컨대 NAND 게이트, NOR 게이트를 포함할 수 있다. 파워 게이팅 스위치(20A, 20B)는 액티브 모드에서 턴온되어 로직부(10A, 10B)가 예정된 동작을 수행하도록 하고, 스탠바이 모드에서는 턴오프되어 누설전류 경로를 차단하는 역할을 한다. 이를 위해, NMOS 트랜지스터(N2) 및 PMOS 트랜지스터(P2)는 그 게이트 산화막을 충분히 두껍게 설계함으로써 누설전류 저감에 유리한 높은 문턱전압을 확보할 수 있도록 한다.
그런데, 스탠바이 모드에서 파워 게이팅 스위치(20A, 20B)가 턴오프되면, 그 연결 노드(NODE_AA, NODE_BB)가 플로팅되어 불안정안 상태가 되기 때문에, 액티브 모드로 전환될 때 글리치를 유발할 우려가 있다.
도 2는 예시적인 파워 게이팅 스킴을 구비한 반도체 장치(200)를 나타낸 도면이다.
도 2를 참조하면, 반도체 장치(200)는 제1 파워 게이티드 로직 회로(210), 제2 파워 게이티드 로직 회로(220), 및 플립플롭(F/F)를 포함한다. 제1 파워 게이티드 로직 회로(210)는 입력신호(IN)를 입력 받으며 제2 파워 게이티드 로직 회로(220)는 제1 파워 게이티드 로직 회로(210)의 출력신호를 입력 받는다. 플립플롭(F/F)은 반도체 장치(200)의 내부 회로의 일예로서 제시된 것이며, 입력신호(IN)가 제1 및 제2 파워 게이티드 로직 회로(210, 220)를 거쳐 플립플롭(F/F)의 클럭단(CK) 입력으로 사용되는 경우를 예시하고 있다. 제1 및 제2 파워 게이티드 로직 회로(210, 220)는 각각 파워 게이티드 인버터를 구비한다. 즉, 제1 및 제2 파워 게이티드 로직 회로(210, 220)는 각각 파워 게이팅 스위치로서 파워 게이팅 인에이블 신호(EN1)를 게이트 입력으로 하는 NMOS 트랜지스터(N11, N12)를 사용하는 CMOS 인버터를 구비한다. 각 CMOS 인버터는 도 1A의 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 대응하며, NMOS 트랜지스터(N11, N12) 각각은 도 1A의 NMOS 트랜지스터(N2)에 대응하며, 파워 게이팅 인에이블 신호(EN1)는 도 1A의 파워 게이팅 인에이블 신호(PG_EN)에 대응한다.
도 3은 도 2에 도시된 반도체 장치(200)의 동작 파형을 나타낸 도면으로, 이하 도 1A, 도 2 및 도 3을 참조하여 반도체 장치(200)의 동작을 살펴본다.
우선, 반도체 장치(200)가 액티브 모드일 때 파워 게이팅 인에이블 신호(EN1)는 논리레벨 하이로 활성화되고, 반도체 장치(200)가 스탠바이 모드(또는 파워다운 모드)일 때 파워 게이팅 인에이블 신호(EN1)는 논리레벨 로우로 비활성화된다.
액티브 모드에서, 파워 게이팅 인에이블 신호(EN1)가 활성화되어 제1 파워 게이티드 로직 회로(210)의 CMOS 인버터가 정상적으로 동작하여 논리레벨 로우의 신호를 출력한 상태를 가정한다. 한편, 스탠바이 모드에서, 파워 게이팅 인에이블 신호(EN1)가 비활성화되어 제1 파워 게이티드 로직 회로(210)의 CMOS 인버터가 디스에이블되면, NMOS 트랜지스터(N11)와 CMOS 인버터의 연결 노드(도 1A의 NODE_AA 참조)는 플로팅 상태가 되고, 제1 파워 게이티드 로직 회로(210)의 출력 노드 A는 누설전류에 의해 충전되어 그 전위가 상승한다(도면 부호 'X' 참조). 이때, 제2 파워 게이티드 로직 회로(220)는 액티브 모드에서 최종적으로 논리레벨 하이를 출력하기 때문에 스탠바이 모드에서도 그 출력 노드 B는 논리레벨 하이를 유지한다. 이 상태에서, 다시 액티브 모드가 되어 파워 게이팅 인에이블 신호(EN1)가 활성화되면, 제2 파워 게이티드 로직 회로(220)의 출력 노드 B에 글리치(도면 부호 'Y' 참조)가 발생한다.
이와 같은 글리치 발생 과정을 보다 자세히 살펴본다. 액티브 모드가 되어 파워 게이팅 인에이블 신호(EN1)가 활성화되더라도, 실제 입력신호(IN)의 레벨이 제2 파워 게이티드 로직 회로(220)의 출력 노드(B)에 반영되기까지는 두 개의 CNOS 인버터의 전달 지연(propagration delay) 만큼의 시간이 필요하다. 따라서, 실제 입력신호(IN)의 레벨과 무관하게 출력 노드(B)에 대한 풀다운 동작이 진행되어 그 전위가 급격히 떨어진다. 이후, 입력신호(IN)가 논리레벨 하이로 인가된 경우, 제1 파워 게이티드 로직 회로(210)가 정상적으로 동작하여 출력 노드(A)를 논리레벨 로우로 풀다운시키고, 이 논리레벨 로우 값을 입력으로 하는 제2 파워 게이티드 로직 회로(220)에 의해 출력 노드(B)가 다시 논리레벨 하이로 상승하게 된다. 결론적으로, 액티브 모드가 시작된 이후 출력 노드(B)는 논리레벨 하이->로우->하이 상태로 천이하게 되며, 이처럼 글리치를 포함하는 신호가 플립플롭(F/F)의 클럭단(CK)으로 인가되면 플립플롭(F/F)의 오동작을 유발하게 된다.
도 4는 본 발명의 실시예에 따른 파워 게이팅 스킴을 구비한 반도체 장치(400)를 나타낸 도면이다.
도 4를 참조하면, 반도체 장치(400)는 파워 게이티드 로직 회로부(410 및 420), 트랜스미션부(transmission unit, 430), 클럭드 래치부(clocked latch unit, 440), 및 플립플롭(F/F)를 포함한다. 플립플롭(F/F)은 반도체 장치(400)의 내부 회로의 일예로서 제시된 것이며, 입력신호(IN)가 파워 게이티드 로직 회로부(410 및 420), 그리고 트랜스미션부(430)를 거쳐 플립플롭(F/F)의 클럭단(CK) 입력으로 사용되는 경우를 예시하고 있다.
파워 게이티드 로직 회로부(410 및 420)는 스탠바이 모드에서 비활성화되고 액티브 모드에서 활성화되는 제1 파워 게이팅 인에이블 신호(EN1)에 응답하여 동작하며, 제1 파워 게이티드 로직 회로(410)와 제2 파워 게이티드 로직 회로(420)를 구비할 수 있다.
제1 파워 게이티드 로직 회로(410)는 입력신호(IN)를 입력 받으며 제2 파워 게이티드 로직 회로(420)는 제1 파워 게이티드 로직 회로(410)의 출력신호를 입력 받는다. 여기서, 제1 및 제2 파워 게이티드 로직 회로(410, 420)는 각각 파워 게이티드 인버터를 구비할 수 있다. 구체적으로, 제1 파워 게이티드 로직 회로(410)는 파워 게이팅 스위치로서 제1 파워 게이팅 인에이블 신호(EN1)를 게이트 입력으로 하는 NMOS 트랜지스터(N21)를 사용하는 CMOS 인버터를 구비한다. 또한, 제2 파워 게이티드 로직 회로(420)는 파워 게이팅 스위치로서 제3 파워 게이팅 인에이블 신호(EN3)를 게이트 입력으로 하는 NMOS 트랜지스터(N22)를 사용하는 CMOS 인버터를 구비한다. 각 CMOS 인버터는 도 1A의 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 대응하며, NMOS 트랜지스터(N21, N22) 각각은 도 1A의 NMOS 트랜지스터(N2)에 대응하며, 제1 파워 게이팅 인에이블 신호(EN1)는 도 1A의 파워 게이팅 인에이블 신호(PG_EN)에 대응한다. 즉, 제1 파워 게이팅 인에이블 신호(EN1)는 액티브 모드에서 논리레벨 하이로 활성화되고, 스탠바이 모드(또는 파워다운 모드)에서 논리레벨 로우로 비활성화된다. 제3 파워 게이팅 인에이블 신호(EN3)는 제1 파워 게이팅 인에이블 신호(EN1)와 다른 활성화/비활성화 타이밍을 가진다.
트랜스미션부(430)는 출력 노드(B)와 출력단(C) 사이에 삽입되며, 제3 파워 게이팅 인에이블 신호(EN3)에 응답하여 제2 파워 게이티드 로직 회로(420)의 출력신호를 출력단(C)(플립플롭(F/F)의 클럭단(CK))에 선택적으로 전달한다. 구체적으로, 트랜스미션부(430)는 제3 파워 게이팅 인에이블 신호(EN3)의 반전신호를 생성하기 위한 인버터와, 제3 파워 게이팅 인에이블 신호(EN3) 및 그의 반전신호에 제어 받으며 제2 파워 게이티드 로직 회로(420)의 출력 노드(B)와 출력단(C) 사이에 접속된 제1 트랜스미션 게이트(TG1)를 구비한다. 제1 트랜스미션 게이트(TG1)는 제3 파워 게이팅 인에이블 신호(EN3)가 논리레벨 하이인 구간동안 신호를 전달한다.
클럭드 래치부(440)는 출력단(C)에 병렬로 접속되며, 제2 파워 게이팅 인에이블 신호(EN2)에 응답하여 스탠바이 모드 및 액티브 모드 초기에 출력단(C)을 래치한다. 구체적으로, 클럭드 래치부(440)는 제2 파워 게이팅 인에이블 신호(EN2)의 반전신호를 생성하기 위한 인버터와, 제2 파워 게이팅 인에이블 신호(EN2) 및 그의 반전신호에 제어 받으며 출력단(C)와 래칭 노드(D) 사이에 접속된 제2 트랜스미션 게이트(TG2)와, 래칭 노드(D)의 신호를 래칭하기 위한 래치(LAT)를 구비한다. 여기서, 제2 파워 게이팅 인에이블 신호(EN2)는 제1 및 제3 파워 게이팅 인에이블 신호(EN1, EN3)와 다른 활성화/비활성화 타이밍을 가진다.
도 5은 도 4에 도시된 반도체 장치(400)의 동작 파형을 나타낸 도면으로, 도 1A, 도 4 및 도 5를 참조하여 반도체 장치(400)의 동작을 살펴본다.
반도체 장치(400)가 액티브 모드일 때 제1 파워 게이팅 인에이블 신호(EN1)는 논리레벨 하이로 활성화되고, 반도체 장치(400)가 스탠바이 모드(또는 파워다운 모드)일 때 제1 파워 게이팅 인에이블 신호(EN1)는 논리레벨 로우로 비활성화된다.
첫째로, 액티브 모드에서, 제1 내지 제3 파워 게이팅 인에이블 신호(EN1, EN2, EN3)가 활성화되어 제1 및 제2 파워 게이티드 로직 회로(410, 420)의 CMOS 인버터가 정상적으로 동작하여 출력단(C)이 논리레벨 하이인 상태를 가정한다. 이때, 노드 A 및 D는 논리레벨 로우이고, 노드 B는 논리레벨 하이 상태이다.
반도체 장치(400)가 스탠바이 모드에 진입하면, 제1 및 제2 파워 게이팅 인에이블 신호(EN1, EN2)는 논리레벨 로우로 비활성화된다(T0). 이에 따라, 제2 트랜스미션 게이트(TG2)가 턴온되어 출력단(C)의 논리레벨을 래칭 노드(D)에 전달한다. 래치(LAT)는 다른 레벨의 신호가 전달될 때까지 래칭 노드(D)의 레벨을 유지한다. 도 6은 도 4의 래치(LAT)의 회로 구현예를 나타낸 도면으로, 도시된 바와 같이 두 개의 인버터를 사용하여 래치(LAT)를 구현할 수 있다.
이후, 제3 파워 게이팅 인에이블 신호(EN3)가 논리레벨 로우로 비활성화되어 제2 파워 게이티드 로직 회로(420)와 트랜스미션부(430)를 디스에이블시킨다(T1). 이때, NMOS 트랜지스터(N21)와 CMOS 인버터의 연결 노드(도 1A의 NODE_AA 참조)는 플로팅 상태가 되고, 제1 파워 게이티드 로직 회로(410)의 출력 노드 A는 누설전류에 의해 충전되어 그 전위가 상승하게 된다.
한편, 반도체 장치(400)가 스탠바이 모드를 탈출하여 다시 액티브 모드에 진입하면, 제1 파워 게이팅 인에이블 신호(EN1)는 논리레벨 하이로 활성화된다(T2). 이에 따라, 제1 파워 게이티드 로직 회로(410)가 인에이블되어 출력 노드(A)를 논리레벨 로우로 천이시킨다. 이때, 제2 및 제3 파워 게이팅 인에이블 신호(EN2, EN3)는 여전히 논리레벨 로우 상태를 유지하기 때문에, 제2 파워 게이티드 로직 회로(420)와 트랜스미션부(430)가 출력 노드(A)의 천이에 반응하지는 않으며, 클럭드 래치부(440)는 출력단(C)의 레벨을 논리레벨 하이로 유지시킨다.
이후, 제2 파워 게이팅 인에이블 신호(EN2)가 논리레벨 하이로 활성화되어 클럭드 래치부(440)를 디스에이블시키고(T3), 이어서 제3 파워 게이팅 인에이블 신호(EN3)가 논리레벨 하이로 활성화되어 제2 파워 게이티드 로직 회로(420)와 트랜스미션부(430)를 인에이블시킨다(T4).
이와 같이, 본 실시예에 따르면, 반도체 장치(400)가 스탠바이 모드에서 액티브 모드로 전환할 때, 출력단(C)이 클럭드 래치부(440)에 의해 안정된 레벨을 유지하게 되고, 이 상태에서 제2 파워 게이티드 로직 회로(420)와 트랜스미션부(430)가 동작하기 때문에, 글리치가 발생하지 않게 된다.
둘째로, 액티브 모드에서, 제1 내지 제3 파워 게이팅 인에이블 신호(EN1, EN2, EN3)가 활성화되어 제1 및 제2 파워 게이티드 로직 회로(410, 420)의 CMOS 인버터가 정상적으로 동작하여 출력단(C)이 논리레벨 로우인 상태를 가정한다. 이때, 노드 A 및 D는 논리레벨 하이이고, 노드 B는 논리레벨 로우 상태이다.
반도체 장치(400)가 스탠바이 모드에 진입하면, 제1 및 제2 파워 게이팅 인에이블 신호(EN1, EN2)는 논리레벨 로우로 비활성화된다(T5). 이에 따라, 제2 트랜스미션 게이트(TG2)가 턴온되어 출력단(C)의 논리레벨을 래칭 노드(D)에 전달한다. 즉, 래칭 노드(D)가 논리레벨 로우로 천이한다.
이후, 제3 파워 게이팅 인에이블 신호(EN3)가 논리레벨 로우로 비활성화되어 제2 파워 게이티드 로직 회로(420)와 트랜스미션부(430)를 디스에이블시킨다(T6). 이때, NMOS 트랜지스터(N22)와 CMOS 인버터의 연결 노드(도 1A의 NODE_AA 참조)는 플로팅 상태가 되고, 제2 파워 게이티드 로직 회로(420)의 출력 노드 B는 누설전류에 의해 충전되어 그 전위가 상승하게 된다. 하지만, 트랜스미션부(430)가 디스에이블된 상태이고, 클럭드 래치부(440)가 동작하고 있기 때문에 출력단(C)의 레벨은 변화하지 않는다.
한편, 반도체 장치(400)가 스탠바이 모드를 탈출하여 다시 액티브 모드에 진입하면, 제1 파워 게이팅 인에이블 신호(EN1)는 논리레벨 하이로 활성화된다(T7). 이 경우, 제1 파워 게이티드 로직 회로(410)의 출력 노드(A)가 순간적으로 하강할 수 있으나, 곧 제1 파워 게이티드 로직 회로(410)의 CMOS 인버터의 동작에 의해 논리레벨를 회복한다. 이때, 제2 및 제3 파워 게이팅 인에이블 신호(EN2, EN3)는 여전히 논리레벨 로우 상태를 유지하기 때문에, 제2 파워 게이티드 로직 회로(420)와 트랜스미션부(430)가 출력 노드(A)의 천이에 반응하지는 않으며, 클럭드 래치부(440)는 출력단(C)의 레벨을 논리레벨 로우로 유지시킨다.
이후, 제2 파워 게이팅 인에이블 신호(EN2)가 논리레벨 하이로 활성화되어 클럭드 래치부(440)를 디스에이블시키고(T7), 이어서 제3 파워 게이팅 인에이블 신호(EN3)가 논리레벨 하이로 활성화되어 제2 파워 게이티드 로직 회로(420)와 트랜스미션부(430)를 인에이블시킨다(T8). 이에 따라, 제2 파워 게이티드 로직 회로(420)의 출력 노드(B)는 논리레벨 로우로 천이하게 되지만, 출력단(C)은 이전에도 논리레벨 로우 상태였기 때문에 동일한 값을 유지한다.
이와 같이, 본 실시예에 따르면, 반도체 장치(400)가 스탠바이 모드에서 액티브 모드로 전환할 때, 출력단(C)이 클럭드 래치부(440)에 의해 안정된 레벨을 유지하게 되고, 이 상태에서 제2 파워 게이티드 로직 회로(420)와 트랜스미션부(430)가 동작하기 때문에, 글리치가 발생하지 않게 된다.
도 7은 도 5에 도시된 제2 및 제3 파워 게이팅 인에이블 신호(EN2, EN3)의 파형을 구현하기 위한 신호 생성 회로를 예시한 도면이다.
도 7을 참조하면, 제2 파워 게이팅 인에이블 신호(EN2)는 라이징 에지-트리거드 딜레이어(rising edge-triggered delayer)를 사용하여 구현할 수 있다. 구체적으로, 라이징 에지-트리거드 딜레이어는 제1 파워 게이팅 인에이블 신호(EN1)를 제1 지연값(d1)만큼 지연시키기 위한 제1 딜레이(710), 제1 파워 게이팅 인에이블 신호(EN1)와 제1 딜레이(710)의 출력신호를 입력으로 하는 노어 게이트(NOR), 및 노어 게이트(NOR)의 출력신호를 반전시켜 제2 파워 게이팅 인에이블 신호(EN2)를 출력하기 위한 인버터(INV)를 구비할 수 있다. 물론, 다른 방식의 구현도 가능하다.
그리고, 제3 파워 게이팅 인에이블 신호(EN3)는 단순히 제2 파워 게이팅 인에이블 신호(EN2)를 제2 지연값(d2)만큼 지연시키는 제2 딜레이(720)를 사용하여 구현할 수 있다. 물론, 라이징 에지와 폴링 에지가 각각 다른 지연값을 가지도록 구현하는 것도 가능하다.
한편, 제1 딜레이(710)의 제1 지연값(d1) 및 제2 딜레이(720)의 제2 지연값(d2)은 CMOS 인버터의 전달 지연(propagration delay) 및 동작 마진을 고려하여 설계자가 결정할 수 있다.
본 발명의 실시예에서, 제1 내지 제3 파워 게이팅 인에이블 신호(EN1, EN2, EN3)는 순차적으로 활성화된다. 한편, 도 5에서는, 제1 및 제2 파워 게이팅 인에이블 신호(EN1, EN2)가 동시에 비활성화되고 제3 파워 게이팅 인에이블 신호(EN3)가 그 이후에 비활성화되는 경우를 예시하였으나, 액티브 모드에서 스탠바이 모드로 전환하는 경우에는 글리치 발생 관점에서 큰 이슈가 없기 때문에 제1 내지 제3 파워 게이팅 인에이블 신호(EN1, EN2, EN3)의 비활성화 순서 및 시점을 다소 다르게 설정할 수 있다.
한편, 도 4의 실시예에서는, 제1 및 제2 파워 게이티드 로직 회로(410, 420)를 구현함에 있어서, 로직부는 CMOS 인버터로 구현하고 파워 게이팅 스위치는 NMOS 트랜지스터로 구현하는 경우(도 1A 참조)를 예시하였다. 그러나, 파워 게이팅 스위치를 PMOS 트랜지스터로 구현하는 경우(도 1B 참조)에도 적용 가능하다. 이 경우, 글리치는 로우에서 하이로 펄싱하는 형태로 나타날 것이다. 또한, 제1 및 제2 파워 게이티드 로직 회로(410, 420)를 구현함에 있어서, 로직부를 CMOS 인버터로 구현하지 않고, 다른 로직, 예컨대 NAND 게이트, NOR 게이트로 구현하는 것도 가능하다. 한편, 제1 파워 게이티드 로직 회로(410)가 다른 회로로 대체되는 경우에도 적용 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
410, 420: 파워 게이티드 로직 회로
430: 트랜스미션부
440: 클럭드 래치부

Claims (10)

  1. 스탠바이 모드에서 비활성화되고 액티브 모드에서 활성화되는 제1 파워 게이팅 인에이블 신호에 응답하여 동작하는 파워 게이티드 로직 회로부;
    제3 파워 게이팅 인에이블 신호에 응답하여 출력단에 상기 파워 게이티드 로직 회로부의 출력신호를 선택적으로 전달하기 위한 트랜스미션부;
    제2 파워 게이팅 인에이블 신호에 응답하여 상기 스탠바이 모드, 그리고 상기 액티브 모드의 초기 구간에 상기 출력단의 신호를 래치하기 위한 클럭드 래치부; 및
    상기 출력단의 신호에 기반하여 동작하는 내부 회로를 구비하며,
    상기 제1 내지 제3 파워 게이팅 인에이블 신호는 순차적으로 활성화되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 파워 게이팅 인에이블 신호는 상기 스탠바이 모드에 진입할 때 비활성화되고, 상기 제3 파워 게이팅 인에이블 신호는 상기 스탠바이 모드에 진입한 후 일정 지연 시간 후에 비활성화되는 반도체 장치.
  3. 제1항에 있어서,
    상기 트랜스미션부는 상기 제3 파워 게이팅 인에이블 신호의 활성화 구간동안 인에이블되는 제1 트랜스미션 게이트를 구비하는 반도체 장치.
  4. 제1항에 있어서,
    상기 클럭드 래치부는 상기 제2 파워 게이팅 인에이블 신호의 비활성화 구간동안 인에이블되는 제2 트랜스미션 게이트; 및
    상기 제2 트랜스미션 게이트의 출력단의 신호를 래칭하기 위한 래치를 구비하는 반도체 장치.
  5. 스탠바이 모드에서 비활성화되고 액티브 모드에서 활성화되는 제1 파워 게이팅 인에이블 신호에 응답하여 동작하는 제1 파워 게이티드 로직회로;
    제1 파워 게이티드 로직 회로의 출력신호를 입력 받으며, 제3 파워 게이팅 인에이블 신호에 응답하여 동작하는 제2 파워 게이티드 로직회로;
    상기 제3 파워 게이팅 인에이블 신호에 응답하여 출력단에 상기 제2 파워 게이티드 로직 회로의 출력신호를 선택적으로 전달하기 위한 트랜스미션부;
    제2 파워 게이팅 인에이블 신호에 응답하여 상기 스탠바이 모드, 그리고 상기 액티브 모드의 초기 구간에 상기 출력단의 신호를 래치하기 위한 클럭드 래치부; 및
    상기 출력단의 신호에 기반하여 동작하는 내부 회로를 구비하며,
    상기 제1 내지 제3 파워 게이팅 인에이블 신호는 순차적으로 활성화되는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 및 제2 파워 게이팅 인에이블 신호는 상기 스탠바이 모드에 진입할 때 비활성화되고, 상기 제3 파워 게이팅 인에이블 신호는 상기 스탠바이 모드에 진입한 후 일정 지연 시간 후에 비활성화되는 반도체 장치.
  7. 제5항에 있어서,
    상기 트랜스미션부는 상기 제3 파워 게이팅 인에이블 신호의 활성화 구간동안 인에이블되는 제1 트랜스미션 게이트를 구비하는 반도체 장치.
  8. 제5항에 있어서,
    상기 클럭드 래치부는 상기 제2 파워 게이팅 인에이블 신호의 비활성화 구간동안 인에이블되는 제2 트랜스미션 게이트; 및
    상기 제2 트랜스미션 게이트의 출력단의 신호를 래칭하기 위한 래치를 구비하는 반도체 장치.
  9. 제5항에 있어서,
    상기 제1 및 제2 파워 게이티드 로직회로는 각각 파워 게이티드 인버터를 구비하는 반도체 장치.
  10. 제9항에 있어서,
    상기 파워 게이티드 인버터는 파워 게이팅 스위치로서 접지전압단에 접속된 NMOS 트랜지스터를 구비하는 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10852807B2 (en) * 2018-02-01 2020-12-01 Microsoft Technology Licensing, Llc Hybrid powering off of storage component memory cells
FR3095560B1 (fr) 2019-04-26 2021-12-03 St Microelectronics Rousset Association de transistors en série

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150448A1 (en) 2003-01-30 2004-08-05 Jones Oscar Frederick Clock controlled power-down state
US20140118046A1 (en) 2012-10-26 2014-05-01 Yifeng Liu State retention power gated cell

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7138842B2 (en) * 2005-04-01 2006-11-21 Freescale Semiconductor, Inc. Flip-flop circuit having low power data retention
KR100853649B1 (ko) * 2007-04-02 2008-08-25 삼성전자주식회사 레벨 컨버팅 기능을 포함하는 클럭-게이티드 래치
US7583121B2 (en) * 2007-08-30 2009-09-01 Freescale Semiconductor, Inc. Flip-flop having logic state retention during a power down mode and method therefor
US7791389B2 (en) * 2008-01-30 2010-09-07 Freescale Semiconductor, Inc. State retaining power gated latch and method therefor
KR102116722B1 (ko) * 2013-10-16 2020-06-01 삼성전자 주식회사 반도체 회로 및 반도체 시스템
US9246489B1 (en) * 2014-09-29 2016-01-26 Texas Instruments Incorporated Integrated clock gating cell using a low area and a low power latch
US9887698B2 (en) * 2015-12-14 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Internal clock gated cell

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150448A1 (en) 2003-01-30 2004-08-05 Jones Oscar Frederick Clock controlled power-down state
US20140118046A1 (en) 2012-10-26 2014-05-01 Yifeng Liu State retention power gated cell

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