CN109217860A - 具有电力门控方案的半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：电力门控逻辑电路，适用于响应于在待机模式中被去激活而在激活模式中被激活的第一电力门控使能信号来工作；传输单元，适用于响应于第三电力门控使能信号来将电力门控逻辑电路的输出信号选择性地传输到输出端子；时钟锁存单元，适用于响应于第二电力门控使能信号来在待机模式中和激活模式的初始阶段中锁存输出端子的信号；以及内部电路，适用于基于输出端子的信号来工作，其中，第一电力门控使能信号至第三电力门控使能信号顺序地被激活。

Description

具有电力门控方案的半导体器件
相关申请的交叉引用
本申请要求2017年6月29日提交的名称为“电力门控方案中的故障去除”、编号为62/526,724的美国临时专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及具有电力门控方案的半导体器件。
背景技术
需要数字设备(尤其是移动设备)在高速工作时具有低功耗。换言之，要求供应给逻辑电路的电源电压VDD低，以及要求形成逻辑电路的MOS(金属氧化物半导体)晶体管的开关速度快。实际上，供应给逻辑电路的电源电压VDD已经降低到大约1.2V，且MOS晶体管的栅氧层的厚度已经变得越来越薄，薄到大约或更薄。同时，这样薄的晶体管的使用通过降低阈值电压而有助于提高开关速率，但是不可避免地增加了泄漏电流或截止电流。泄漏电流对具有长潜伏时间的电池操作的系统(诸如移动设备)中的电池时间具有负面影响。
电力门控方案(power gating scheme)已经被用作解决在这样的数字逻辑电路中的泄漏电流的问题的方法。电力门控方案可以通过在逻辑电路的激活模式中使电力门控开关导通而将电力(电源电压或接地电压)供应给包含具有低阈值电压的晶体管的逻辑电路来提升逻辑电路的工作速度，而在待机模式中，电力门控开关可以关断以切断供应给逻辑电路的电力，由此减少数字逻辑电路的泄漏电流。具体地，具有相对较高阈值电压的MOS晶体管可以串联耦接在电源电压端子与逻辑电路之间或者在接地电压端子与逻辑电路之间。
发明内容
本发明的实施例针对一种半导体器件，该半导体器件可以防止因模式被切换时在电力门控逻辑电路(power-gated logic circuit)中出现的故障而导致在内部电路中出现误操作。
根据本发明的一个实施例，一种半导体器件包括：电力门控逻辑电路，适用于响应于在待机模式中被去激活而在激活模式中被激活的第一电力门控使能信号(power gatingenable signal)来工作；传输单元，适用于响应于第三电力门控使能信号来将电力门控逻辑电路的输出信号选择性地传输到输出端子；时钟锁存单元，适用于响应于第二电力门控使能信号而在待机模式中和激活模式的初始阶段中锁存输出端子的信号；以及内部电路，适用于基于输出端子的信号来工作，其中，第一电力门控使能信号至第三电力门控使能信号顺序地被激活。
根据本发明的另一个实施例，一种半导体器件包括：第一电力门控逻辑电路，适用于响应于在待机模式中被去激活而在激活模式中被激活的第一电力门控使能信号来工作；第二电力门控逻辑电路，适用于接收第一电力门控逻辑电路的输出信号，并且响应于第三电力门控使能信号来工作；传输单元，适用于响应于第三电力门控使能信号而将第二电力门控逻辑电路的输出信号选择性地传输到输出端子；时钟锁存单元，适用于响应于第二电力门控使能信号而在待机模式中和激活模式的初始阶段中锁存输出端子的信号；以及内部电路，适用于基于输出端子的信号来工作，其中，第一电力门控使能信号至第三电力门控使能信号顺序地被激活。
附图说明
图1A和图1B示例性地图示了电力门控逻辑电路。
图2是示例性地图示具有电力门控方案的半导体器件的示意图。
图3是图示图2中所示的半导体器件的操作的波形图。
图4是图示根据本发明的一个实施例的具有电力门控方案的半导体器件的示意图。
图5是图示图4中所示的半导体器件的操作的波形图。
图6是图示图4中所示的锁存器LAT的示例的电路图。
图7图示了用于实现图5中所示的第二电力门控使能信号和第三电力门控使能信号的波形的信号发生电路。
具体实施方式
下面将参照附图来更详细地描述本发明的示例性实施例。然而，本发明可以按照不同的形式来实施，而不应当被解释成局限于本文中所阐述的实施例。相反地，这些实施例被提供使得此公开将是彻底且完整的，且这些实施例将把本发明的范围充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各个示图和实施例中始终指代相同的部分。
图1A和图1B示例性地图示了电力门控逻辑电路。
首先，参见图1A，电力门控逻辑电路100A可以包括串联耦接在电源电压端子VDD与接地电压端子VSS之间的逻辑单元10A和电力门控开关20A。逻辑单元10A可以耦接到电源电压端子VDD，并且对输入信号IN执行预定逻辑运算以输出输出信号OUT。电力门控开关20A可以耦接在逻辑单元10A与接地电压端子VSS之间，并且电力门控开关20A可以响应于电力门控使能信号PG_EN来激活电源电压端子VDD与接地电压端子VSS之间的电流路径以使能逻辑单元10A的运算。这里，逻辑单元10A可以用包含PMOS晶体管P1和NMOS晶体管N1的CMOS反相器来实现，而电力门控开关20A可以用NMOS晶体管N2来实现。电力门控使能信号PG_EN可以在激活模式中被激活至逻辑高电平，并可以在待机模式中被去激活至逻辑低电平。NMOS晶体管N2可以在激活模式中导通以将逻辑单元10A与接地电压VSS彼此耦接。
此外，参见图1B，电力门控逻辑电路100B可以包括串联耦接在电源电压端子VDD与接地电压端子VSS之间的电力门控开关20B和逻辑单元10B。逻辑单元10B可以耦接到接地电压端子VSS，并且对输入信号IN执行预定逻辑运算以输出输出信号OUT。电力门控开关20B可以耦接在逻辑单元10B与电源电压端子VDD之间，并且响应于电力门控使能信号PG_Enb而激活电源电压端子VDD与接地电压端子VSS之间的电流路径以使能逻辑单元10B的运算。这里，逻辑单元10B可以用包括PMOS晶体管P3和NMOS晶体管N3的CMOS反相器来实现，而电力门控开关20B可以用PMOS晶体管P2来实现。电力门控使能信号PG_ENb可以在激活模式中被激活至逻辑低电平，并在待机模式(或掉电模式)中被去激活至逻辑高电平。PMOS晶体管P2可以在激活模式中导通以将逻辑单元10B与电源电压端子VDD彼此耦接。
这里，逻辑单元10A和10B可以包括不是反相器的另一逻辑，诸如NAND(与非)门或NOR(或非)门。电力门控开关20A和20B可以在激活模式中导通以执行逻辑单元10A和10B的预定运算，并且在待机模式中关断以切断泄漏电流路径。为此，NMOS晶体管N2和PMOS晶体管P2可以被设计成具有足够厚的栅氧层以确保有利于减少泄漏电流的高阈值电压。
然而，当在待机模式中电力门控开关20A和20B关断时，耦接节点NODE_AA和NODE_BB可以浮置且变得不稳定，这可能在模式被切换成激活模式时引起故障。
图2是示例性地图示具有电力门控方案的半导体器件200的示意图。
参见图2，半导体器件200可以包括第一电力门控逻辑电路210、第二电力门控逻辑电路220和触发器F/F。第一电力门控逻辑电路210可以接收输入信号IN，而第二电力门控逻辑电路220可以接收第一电力门控逻辑电路210的输出信号。触发器F/F可以被提供作为半导体器件200的内部电路的示例，而在该示例中输入信号IN在穿过第一电力门控逻辑电路210和第二电力门控逻辑电路220之后输入到触发器F/F的时钟端子CK。第一电力门控逻辑电路210和第二电力门控逻辑电路220中的每个可以包括电力门控反相器。换言之，第一电力门控逻辑电路210和第二电力门控逻辑电路220中的每个可以被提供有使用NMOS晶体管N11和N12(它们具有电力门控使能信号EN1作为栅极输入)的反相器作为电力门控开关。CMOS反相器中的每个可以对应于图1A的PMOS晶体管P1和NMOS晶体管N1。NMOS晶体管N11和N12中的每个可以对应于图1A的NMOS晶体管N2，而电力门控使能信号EN1可以对应于图1A的电力门控使能信号PG_EN。
图3是图示图2中所示的半导体器件的操作的波形图。
首先，当半导体器件200处于激活模式时，电力门控使能信号EN1可以被激活至逻辑高电平，而当半导体器件200处于待机模式(或掉电模式)时，电力门控使能信号EN1可以被去激活至逻辑低电平。
在激活模式中，假定电力门控使能信号EN1被激活且第一电力门控逻辑电路210的CMOS反相器正常工作以输出逻辑低电平的信号。同时，在待机模式中，当电力门控使能信号EN1被去激活且第一电力门控逻辑电路210的CMOS反相器被禁止时，NMOS晶体管N11与CMOS反相器的耦接节点NODE_AA(参见图1A)处于浮置状态，且第一电力门控逻辑电路210的输出节点A被泄漏电流充电，且其电势上升(参见附图标记“X”)。这里，由于第二电力门控逻辑电路220在激活模式中最终输出逻辑高电平的信号，因此输出节点B即使在待机模式中仍可以维持逻辑高电平。在此状态中，当电力门控使能信号EN1在激活模式中再次被激活时，在第二电力门控逻辑电路220的输出节点B可能出现故障(参见附图标记“Y”)。
将更详细地讨论此故障出现过程。即使电力门控使能信号EN1在激活模式中被激活，它也需要两个CMOS反相器的传播延迟那么长的时间直到实际输入信号IN的电平被反映到第二电力门控逻辑电路220的输出节点B为止。因此，无论实际输入信号IN的电平如何都可以执行针对输出节点B的下拉操作，并且电势可以急剧下降。随后，当按照逻辑高电平来施加输入信号IN时，第一电力门控逻辑电路210可以正常工作以将输出节点A下拉到逻辑低电平，而输出节点B可以通过接收逻辑低电平的值的第二电力门控逻辑电路220来重新上升到逻辑高电平。结果，在激活模式开始之后，输出节点B的逻辑电平可以转换到高→低→高状态，而当包括故障的信号施加给触发器F/F的时钟端子CK时，触发器F/F可能误操作。
图4是图示根据本发明的一个实施例的具有电力门控方案的半导体器件400的示意图。
参见图4，半导体器件400可以包括电力门控逻辑电路410和420、传输单元430、时钟锁存单元440和触发器F/F。触发器F/F可以被提供作为半导体器件400的内部电路的示例。该示例示出了输入信号IN在穿过电力门控逻辑电路410和420以及传输部分430之后被输入到触发器F/F的时钟端子CK。
电力门控逻辑电路410和420可以响应于在待机模式中被去激活而在激活模式中被激活的第一电力门控使能信号EN1来工作，并且电力门控逻辑电路410和420可以包括第一电力门控逻辑电路410和的第二电力门控逻辑电路420。
第一电力门控逻辑电路410可以接收输入信号IN，而第二电力门控逻辑电路420可以接收第一电力门控逻辑电路410的输出信号。这里，第一电力门控逻辑电路410和第二电力门控逻辑电路420中的每个可以包括电力门控反相器。具体地，第一电力门控逻辑电路410可以包括使用NMOS晶体管N21(其栅极输入是第一电力门控使能信号EN1)的CMOS反相器作为电力门控开关。第二电力门控逻辑电路420也可以包括使用NMOS晶体管N22(其栅极输入是第三电力门控使能信号EN3)的CMOS反相器作为电力门控开关。CMOS反相器中的每个可以对应于图1A的PMOS晶体管P1和NMOS晶体管N1，而NMOS晶体管N21和N22中的每个可以对应于图1A的NMOS晶体管N2，以及第一电力门控使能信号EN1可以对应于图1A的电力门控使能信号PG_EN。换言之，第一电力门控使能信号EN1可以在激活模式中被激活至逻辑高电平，而在待机模式(或掉电模式)中被去激活至逻辑低电平。第三电力门控使能信号EN3可以具有与第一电力门控使能信号EN1的激活/去激活时序不同的激活/去激活时序。
传输单元430可以介于输出节点B与输出端子C之间，并且响应于第三电力门控使能信号EN3而将第二电力门控逻辑电路420的输出信号输出到输出端子C的时钟端子CK(触发器F/F)。具体地，传输单元430可以包括用于生成第三电力门控使能信号EN3的反相信号的反相器以及第一传输门TG1，第一传输门TG1耦接在第二电力门控逻辑电路420的输出节点B与输出端子C之间且受第三电力门控使能信号EN3和其反相信号的控制。第一传输门TG1可以在第三电力门控使能信号EN3处于逻辑高电平的区间中传输信号。
时钟锁存单元440可以与输出端子C并联耦接，并且响应于第二电力门控使能信号EN2而在待机模式中和激活模式的初始阶段中锁存输出端子C。具体地，时钟锁存单元440可以包括用于生成第二电力门控使能信号EN2的反相信号的反相器，第二传输门TG2以及锁存锁存节点D的信号的锁存器LAT，第二传输门TG2耦接在输出端子C与锁存节点D之间且受第二电力门控使能信号EN2和其反相信号的控制。这里，第二电力门控使能信号EN2可以具有与第一电力门控使能信号EN1和第三电力门控使能信号EN3的激活/去激活时序不同的激活/去激活时序。
图5是图示图4中所示的半导体器件400的操作的波形图。在下文中，参照图1A、图4和图5来描述半导体器件400的操作。
第一电力门控使能信号EN1可以在半导体器件400处于激活模式时被激活至逻辑高电平，以及第一电力门控使能信号EN1可以在半导体器件400处于待机模式(或掉电模式)时被去激活至逻辑低电平。
首先，在激活模式中，假定第一电力门控使能信号至第三电力门控使能信号EN1、EN2和EN3可以被激活，使得第一电力门控逻辑电路410和第二电力门控逻辑电路420的CMOS反相器可以正常工作且输出端子C处于逻辑高电平。这里，节点A和D处于逻辑低电平，而节点B处于逻辑高电平。
当半导体器件400进入待机模式时，第一电力门控使能信号EN1和第二电力门控使能信号EN2被去激活至逻辑低电平(T0)。结果，第二传输门TG2可以导通以将输出端子C的逻辑电平传输到锁存节点D。锁存器LAT可以维持锁存节点D的电平，直到信号的其他电平被递送。图6是图示图4中所示的锁存器LAT的示例的电路图。如图6中所示，锁存器LAT可以使用两个反相器来实现。
随后，第三电力门控使能信号EN3可以被去激活至逻辑低电平以禁止第二电力门控逻辑电路420和传输单元430(T1)。这里，NMOS晶体管N21与CMOS反相器的耦接节点NODE_AA(参见图1A)可以为浮置状态，且第一电力门控逻辑电路410的输出节点可以通过泄漏电流来充电，使得其电势增加。
同时，当半导体器件400从待机模式退出并再次进入激活模式时，第一电力门控使能信号EN1可以被激活至逻辑高电平(T2)。因此，第一电力门控逻辑电路410可以被使能以将输出节点A转变成逻辑低电平。这里，第二电力门控逻辑电路420和传输部分430可以对输出节点A的转变不作出反应，因为第二电力门控使能信号EN2和第三电力门控使能信号EN3仍然保持在逻辑低电平，而时钟锁存单元440可以将输出端子C的电平维持在逻辑高电平。
随后，第二电力门控使能信号EN2可以被激活至逻辑高电平以禁止时钟锁存单元440(T3)，然后第三电力门控使能信号EN3可以被设置成逻辑高电平以使能第二电力门控逻辑电路420和传输单元430(T4)。
如上所述，根据本发明的实施例，当半导体器件400从待机模式切换到激活模式时，输出端子C可以通过时钟锁存单元440而维持在稳定电平，并且由于第二电力门控逻辑电路420和传输单元430不工作，因此不会出现故障。
其次，在激活模式中，假定第一电力门控使能信号至第三电力门控使能信号EN1、EN2和EN3可以被激活使得第一电力门控逻辑电路410和第二电力门控逻辑电路420的CMOS反相器可以正常工作且输出端子C可以处于逻辑低电平。这里，节点A和D处于逻辑高电平而节点B处于逻辑低电平。
当半导体器件400进入待机模式时，第一电力门控使能信号EN1和第二电力门控使能信号EN2被去激活至逻辑低电平(T5)。结果，第二传输门TG2可以导通以将输出端子C的逻辑电平传输到锁存节点D。简言之，锁存节点D可以转变至逻辑低电平。
随后，第三电力门控使能信号EN3可以被去激活至逻辑低电平以禁止第二电力门控逻辑电路420和传输单元430(T6)。这里，NMOS晶体管N22与CMOS反相器的耦接节点NODE_AA(参见图1A)可以处于浮置状态，而第二电力门控逻辑电路420的输出节点B可以通过泄漏电流来充电，使得其电势可以增加。然而，由于传输单元430被禁止且时钟锁存单元440在工作，因此输出端子C的电平不改变。
同时，当半导体器件400从待机模式退出并再次进入激活模式时，第一电力门控使能信号EN1可以被激活至逻辑高电平(T7)。在这种情况下，第一电力门控逻辑电路410的输出节点A可以暂时下降，但是很快逻辑电平可以通过第一电力门控逻辑电路410的CMOS反相器的操作来恢复。这里，第二电力门控逻辑电路420和传输单元430对输出节点A的转变不作出反应，因为第二电力门控使能信号EN2和第三电力门控使能信号EN3仍然保持在逻辑低电平，而时钟锁存单元440可以将输出端子C的电平维持在逻辑低电平。
随后，第二电力门控使能信号EN2可以被激活至逻辑高电平以禁止时钟锁存单元440(T7)，然后第三电力门控使能信号EN3可以被激活至逻辑高电平以使能第二电力门控逻辑电路420和传输单元430(T8)。因此，第二电力门控逻辑电路420的输出节点B可以转变到逻辑低电平，但是输出端子C可以维持相同的值，因为其之前处于逻辑低电平。
如上所述，根据本发明的实施例，当半导体器件400从待机模式切换到激活模式时，输出端子C可以通过时钟锁存单元440而维持在稳定的电平，并且由于第二电力门控逻辑电路420和传输单元430在此状态下工作，因此不会出现故障。
图7图示了用于实现图5中所示的第二电力门控使能信号EN2和第三电力门控使能信号EN3的波形的信号发生电路。
参见图7，第二电力门控使能信号EN2可以通过使用上升沿触发的延迟器来形成。具体地，上升沿触发的延迟器可以包括用于将第一电力门控使能信号EN1延迟第一延迟值d1的第一延迟器710，接收第一电力门控使能信号EN1和第一延迟器710的输出信号作为输入的或非门NOR，以及用于将或非门NOR的输出信号反相以输出第二电力门控使能信号EN2的反相器INV。当然，其他形式的实现也是可能的。
第三电力门控使能信号EN3可以通过使用第二延迟器720来实施，第二延迟器720仅将第二电力门控使能信号EN2延迟第二延迟值d2。当然，也可以将上升沿和下降沿实现成具有不同的延迟值。
第一延迟器710的第一延迟值d1和第二延迟器720的第二延迟值d2可以通过设计者基于CMOS反相器的传播延迟和操作裕度的考虑来确定。
在本发明的实施例中，第一电力门控使能信号至第三电力门控使能信号EN1、EN2和EN3可以顺序地被激活。同时，参见图5，描述这样的情况作为示例：其中第一电力门控使能信号EN1和第二电力门控使能信号EN2同时地被去激活而第三电力门控使能信号EN3在其后被去激活。然而，当模式从激活模式切换到待机模式时，在故障的出现方面不存在大问题。因此，第一电力门控使能信号至第三电力门控使能信号EN1、EN2和EN3的去激活的次序和时序可以稍微不同地设置。
同时，图4的实施例描述了这样的情况(参见图1A)：其中，在实现第一电力门控逻辑电路410和第二电力门控逻辑电路420时，逻辑单元用CMOS反相器来实现而电力门控开关用NMOS晶体管来实现。然而，本发明的技术也可以应用到这样的情况：其中电力门控开关用PMOS晶体管来实现(参见图1B)。在这种情况下，可能出现产生从低到高的脉冲的故障。此外，在形成第一电力门控逻辑电路410和第二电力门控逻辑电路420时，也可以用其他逻辑(例如，NAND(与非)门或NOR(或非)门)来实现逻辑单元，而不用CMOS反相器来实现逻辑单元。同时，本发明的技术也可以应用于第一电力门控逻辑电路410用其他电路取代的情况。
根据本发明的实施例，即使在电力门控逻辑电路中出现故障，仍可以防止在接收逻辑电路的信号的内部电路中出现误操作。
虽然已经关于具体实施例描述了本发明，但是对于本领域技术人员将明显的是，在不脱离所附权利要求中限定的本发明的精神和范围的情况下，可以作出各种改变和修正。

Claims (10)

1.一种半导体器件，包括：
电力门控逻辑电路，适用于响应于在待机模式中被去激活而在激活模式中被激活的第一电力门控使能信号来工作；
传输单元，适用于响应于第三电力门控使能信号来将所述电力门控逻辑电路的输出信号选择性地传输到输出端子；
时钟锁存单元，适用于响应于第二电力门控使能信号而在所述待机模式中和所述激活模式的初始阶段中锁存所述输出端子的信号；以及
内部电路，适用于基于所述输出端子的信号来工作，
其中，所述第一电力门控使能信号至所述第三电力门控使能信号顺序地被激活。
2.如权利要求1所述的半导体器件，其中，所述第一电力门控使能信号和所述第二电力门控使能信号在进入待机模式时被去激活，而所述第三电力门控使能信号在进入待机模式之后经过了预定延迟时间时被去激活。
3.如权利要求1所述的半导体器件，其中，所述传输单元包括在所述第三电力门控使能信号的激活时段期间被使能的第一传输门。
4.如权利要求1所述的半导体器件，其中，所述时钟锁存单元包括：
第二传输门，所述第二传输门在所述第二电力门控使能信号的去激活时段期间被使能；以及
锁存器，所述锁存器用于锁存所述第二传输门的输出端子的信号。
5.一种半导体器件，包括：
第一电力门控逻辑电路，适用于响应于在待机模式中被去激活而在激活模式中被激活的第一电力门控使能信号来工作；
第二电力门控逻辑电路，适用于接收所述第一电力门控逻辑电路的输出信号，并且响应于第三电力门控使能信号来工作；
传输单元，适用于响应于所述第三电力门控使能信号来将所述第二电力门控逻辑电路的输出信号选择性地传输到输出端子；
时钟锁存单元，适用于响应于第二电力门控使能信号而在所述待机模式中和所述激活模式的初始阶段中锁存所述输出端子的信号；以及
内部电路，适用于基于所述输出端子的信号来工作，
其中，所述第一电力门控使能信号至所述第三电力门控使能信号顺序地被激活。
6.如权利要求5所述的半导体器件，其中，所述第一电力门控使能信号和所述第二电力门控使能信号在进入待机模式时被去激活，而所述第三电力门控使能信号在进入待机模式之后经过了预定延迟时间时被去激活。
7.如权利要求5所述的半导体器件，其中，所述传输单元包括在所述第三电力门控使能信号的激活时段期间被使能的第一传输门。
8.如权利要求5所述的半导体器件，其中，所述时钟锁存单元包括：
第二传输门，所述第二传输门在所述第二电力门控使能信号的去激活时段期间被使能；以及
锁存器，所述锁存器适用于锁存所述第二传输门的输出端子的信号。
9.如权利要求5所述的半导体器件，其中，所述第一电力门控逻辑电路和所述第二电力门控逻辑电路中的每个包括电力门控反相器。
10.如权利要求9所述的半导体器件，其中，所述电力门控反相器包括耦接到接地电压端子的NMOS晶体管作为电力门控开关。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114496016A (zh) * 2020-10-27 2022-05-13 爱思开海力士有限公司 半导体存储器件及其操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10852807B2 (en) * 2018-02-01 2020-12-01 Microsoft Technology Licensing, Llc Hybrid powering off of storage component memory cells
FR3095560B1 (fr) 2019-04-26 2021-12-03 St Microelectronics Rousset Association de transistors en série

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080238514A1 (en) * 2007-04-02 2008-10-02 Min-Su Kim Level-converted and clock-gated latch and sequential logic circuit having the same
US20090058485A1 (en) * 2007-08-30 2009-03-05 Berzins Matthew S Flip-flop having logic state retention during a power down mode and method therefor
US20090189664A1 (en) * 2008-01-30 2009-07-30 Remington Scott I State retaining power gated latch and method therefor
CN103795393A (zh) * 2012-10-26 2014-05-14 飞思卡尔半导体公司 状态保持电源门控单元
CN105471412A (zh) * 2014-09-29 2016-04-06 德克萨斯仪器股份有限公司 使用低面积和低功率锁存器的集成时钟门控单元
TW201722076A (zh) * 2015-12-14 2017-06-16 台灣積體電路製造股份有限公司 內部時脈閘控元件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788122B2 (en) * 2003-01-30 2004-09-07 United Memories, Inc. Clock controlled power-down state
US7138842B2 (en) * 2005-04-01 2006-11-21 Freescale Semiconductor, Inc. Flip-flop circuit having low power data retention
KR102116722B1 (ko) * 2013-10-16 2020-06-01 삼성전자 주식회사 반도체 회로 및 반도체 시스템

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080238514A1 (en) * 2007-04-02 2008-10-02 Min-Su Kim Level-converted and clock-gated latch and sequential logic circuit having the same
US20090058485A1 (en) * 2007-08-30 2009-03-05 Berzins Matthew S Flip-flop having logic state retention during a power down mode and method therefor
US20090189664A1 (en) * 2008-01-30 2009-07-30 Remington Scott I State retaining power gated latch and method therefor
CN103795393A (zh) * 2012-10-26 2014-05-14 飞思卡尔半导体公司 状态保持电源门控单元
CN105471412A (zh) * 2014-09-29 2016-04-06 德克萨斯仪器股份有限公司 使用低面积和低功率锁存器的集成时钟门控单元
TW201722076A (zh) * 2015-12-14 2017-06-16 台灣積體電路製造股份有限公司 內部時脈閘控元件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114496016A (zh) * 2020-10-27 2022-05-13 爱思开海力士有限公司 半导体存储器件及其操作方法

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