KR20110051210A

KR20110051210A - 하이 신호 레벨 순응 입력/출력 회로들

Info

Publication number: KR20110051210A
Application number: KR1020117004783A
Authority: KR
Inventors: 비자이 산카르; 아브히크 굽타; 바이쉬나브 스리니바스; 비벡 모한
Original assignee: 콸콤 인코포레이티드
Priority date: 2008-07-29
Filing date: 2009-07-17
Publication date: 2011-05-17
Also published as: US20100026362A1; US7804334B2; TW201021415A; WO2010014443A1; JP2011530212A; CN102089666A; EP2318848A1

Abstract

레벨 검출기는 특정 레벨을 검출하기 위해서 다수의 신호 레벨들의 신호들을 받아들이도록 적응된 입력 회로를 포함한다. 그 신호 레벨들은 제 1 신호 레벨 및 더 큰 제 2 신호 레벨을 포함한다. 입력 회로의 전자 컴포넌트들은 제 2 신호 레벨보다 작은 신뢰성 레벨들을 갖는다. 받아들여진 신호의 검출된 레벨에 부합하는 신호를 래칭하기 위해서 입력 회로에 래치 회로가 연결된다.

Description

하이 신호 레벨 순응 입력/출력 회로들{HIGH SIGNAL LEVEL COMPLIANT INPUT/OUTPUT CIRCUITS}

본 출원은 본 출원과 함께 동시 출원된 아래의 미국 특허 출원들에 관한 것이다: "HIGH SIGNAL LEVEL COMPLIANT INPUT/OUTPUT CIRCUITS"(Qualcomm reference no. 072123-A); "HIGH SIGNAL LEVEL COMPLIANT INPUT/OUTPUT CIRCUITS"(Qualcomm reference no. 072123-C); "HIGH SIGNAL LEVEL COMPLIANT INPUT/OUTPUT CIRCUITS"(Qualcomm reference no. 072123-D); "HIGH SIGNAL LEVEL COMPLIANT INPUT/OUTPUT CIRCUITS"(Qualcomm reference no. 072123-E). 그 출원들의 발명은 여기서 온전히 그대로 참조로서 포함된다.

본 발명은 전반적으로 입력/출력 회로들에 관한 것으로서, 더 특별하게는, 하이 신호 레벨들과 호환적인 입력/출력 회로들에 관한 것이다.

여러 전자 장치들의 사용이 현대 사회에서는 거의 도처에서 이루어져 왔다. 예컨대, 데스크톱 및 휴대용 전자 장치들은 통상적으로 사무 종사자들 및 전문가들에 의해서 그들의 작업을 수행하는데 있어 매일 사용된다. 이러한 사람들이 개인용 컴퓨터 시스템들, PDA들(personal digital assistants), 셀룰러 전화기들, 페이저들, 디지털 사운드 및/또는 이미지 레코더들 등과 같은 전자 장치들을 정기적으로 사용하는 것이 일반적이다. 이러한 전자 장치들이 외부 디스플레이 장치, 메모리 장치, 프린터, 도킹 스테이션(docking station), 네트워크 인터페이스 등과 같은 하나 이상의 주변 장치들과 협력하여 사용되는 것이 일반적이다. 그러나, 주변 장치들과 적절히 인터페이싱하기 위해서는, 전자 장치가 적절한 물리적 접속 및 기반적인 인터페이싱 프로토콜들을 제공해야 할 뿐만 아니라 그 전자 장치가 통상적으로 주변 장치 인터페이스에 대해 선천적인 신호 레벨들(예컨대, 전압 레벨들)을 수용해야 한다.

상이한 주변 장치들이 그들의 연관된 주변 장치 인터페이스들에서 상이한 신호 레벨들을 활용하는 것이 일반적이다. 예컨대, 특정 제조자에 의해 제공되거나 및/또는 특정 표준에 따라 동작하는 메모리 장치는 대략 1.8V의 주변 장치 인터페이스 신호 레벨들을 활용할 수 있는데 반해, 상이한 제조자에 의해 제공되거나 및/또는 상이한 표준에 따라 동작하는 유사한 메모리 장치는 대략 2.6V 또는 3.0V의 주변 장치 인터페이스 신호 레벨들을 활용할 수 있다. 비록 앞서 설명된 예는 신호 레벨에 있어 큰 차이가 있는 것으로 초기에는 보이지 않을 수 있지만, 만약 1.8V와 같은 더 낮은 신호 레벨을 위해 설계되어 2.6V 또는 3.0V와 같은 더 높은 신호 레벨로 동작된다면, 전자 컴포넌트들은 신뢰성 문제들(긴 시간 기간에 걸쳐 성능이 떨어짐이 없이 동작하기 위한 컴포넌트의 성능 문제점들)이 발생할 수 있다.

트랜지스터들과 같은 개별적인 전자 컴포넌트들의 신뢰성은 트랜지스터의 단자들에 전기장들을 오래 인가함으로써 야기되는 전기적 스트레스와 같은 많은 방식들로 인해 떨어질 수 있다. 이러한 전기장들이 더 높게 될 때, 전자 컴포넌트의 수명은 감소된다. 일예로서, MOS(metal oxide on silicon) 트랜지스터들에 대한 신뢰성 한계들은 TDDB(time dependent dielectric breakdown), HCI(hot carrier injection), 및 NBTI(negative bias temperature instability)를 포함하는 상이한 브레이크다운 현상들에 따라 좌우된다. 45nm MOS(1.8V) 전자 컴포넌트들에 대한 앞서 설명된 현상 각각과 연관되는 그 신뢰성 한계들이 아래의 표에서 제공되어 있다. 이러한 표로부터, 2.6V 또는 3.0V의 신호 레벨들을 사용하는 이러한 전자 컴포넌트들의 동작은 신뢰성 문제들을 제공하기 쉽다는 것을 쉽게 알 수 있다.

주변 장치들과 연관되는 상이한 신호 레벨들을 갖는 그 주변 장치들을 수용하기 위한 시도에 있어서 여러 기술들이 이용되어 왔다. 도 1은 다수의 입력/출력 회로들을 갖는 종래의 전자 장치(100)를 나타내며, 그 회로들 각각은 특정 신호 레벨을 수용하도록 구성된다. 입력/출력 회로(120)는, 예컨대, 제 1 신호 레벨(예컨대, 1.8V)을 수용하도록 설계된 전자 컴포넌트들을 포함할 수 있는데 반해, 입력/출력 회로(130)는 제 2 신호 레벨(예컨대, 2.6V)을 수용하도록 설계된 전자 컴포넌트들을 포함할 수 있다. 즉, 출력 경로(121)의 회로 및 입력 경로(122)의 회로는 1.8V 신호들을 사용하여 인터페이싱하는 주변 장치들과 신뢰적으로 동작하도록 적응될 수 있다. 출력 경로(131)의 회로 및 입력 경로(132)의 회로는 따라서 2.6V 신호들을 사용하여 인터페이싱하는 주변 장치들과 신뢰적으로 동작하도록 적응될 수 있다. 장치(100)의 기능들을 동작시키는 코어를 제공할 수 있는 것과 같은 호스트 회로(101)는 각각의 신호 레벨들을 사용하여 입력/출력 회로들(120 및 130)과 인터페이싱하도록 적응될 수 있다.

도 1에 도시된 상이한 신호 레벨들을 갖는 주변 장치들을 수용하기 위한 기술들은 크기 및 비용에 대한 문제들을 표출한다. 특히, 도시된 실시예는 두 개의 별도 입력/출력 회로들을 제공하고, 따라서 회로를 하우징(house)하기 위해 추가적인 물리 영역을 필요로 한다. 게다가, 추가된 컴포넌트들과 연관된 비용들이 제시된 기술에서 발생된다.

상이한 신호 레벨들을 갖는 주변 장치들을 수용하기 위한 다른 기술은 더 높은 신호 레벨을 사용하여 인터페이싱된 주변 장치들 및 더 낮은 신호 레벨(예컨대, 1.8V)을 사용하여 인터페이싱된 주변 장치들 모두와 함께, 더 높은 신호 레벨(예컨대, 2.6V)을 수용하도록 설계되는 도 1의 입력/출력 회로(130)와 같은 입력/출력 회로를 활용하는 것이다. 장치가 설계된 것보다 더 낮은 전기장을 갖는 전자 장치들을 동작시키는 것은 통상적으로 앞서 설명한 신뢰성 문제들을 초래하지 않을 것이다. 그러나, 더 높은 신호 레벨들을 위해 설계된 회로의 사용은 일반적으로 에너지 효율적이지 않고 또한 성능을 떨어뜨린다. 특히, 더 낮은 신호 레벨들을 처리하는데 있어 더 높은 신호 레벨들을 수용하도록 설계된 전자 컴포넌트들을 활용하는 것은 적절히 설계된 전자 컴포넌트들을 활용하는 것보다 더 많은 에너지를 소모한다.

전자 장치들은 오늘날 더 소형화되고 있으며, 전력 관리가 상당히 중요해지고 있다. 예컨대, 휴대용 장치에서 배터리 수명을 최대화시키기 위해서는, 전력 소모에 있어 비록 비교적 작은 절감들이라도 중요할 수 있다. 따라서, 더 낮은 신호 레벨들을 처리할 때 더 높은 신호 레벨들을 수용하도록 설계된 입력/출력 회로를 활용하는 것이, 비록 통상적으로는 신뢰성 문제들을 제공하지 않지만, 원하지 않는 전력 소모를 초래한다.

본 출원은 특정 레벨을 검출하기 위해서 다수의 신호 레벨들의 신호들을 받아들이도록 적응되는 입력 회로를 구비한 레벨 검출기를 설명한다. 그 신호 레벨들은 제 1 신호 레벨 및 더 큰 제 2 신호 레벨을 포함한다. 입력 회로의 전자 컴포넌트들은 제 2 신호 레벨보다 작은 신뢰성 레벨들을 갖는다. 받아들여진 신호의 검출된 레벨에 부합하는 신호를 래칭(latching)하기 위해서 래치 회로가 입력 회로에 연결된다.

본 발명은 또한 특정 신호 레벨을 검출하기 위해서 다수의 신호 레벨들의 신호들을 받아들이도록 적응되는 입력 노드를 구비한 레벨 검출기를 설명한다. 그 신호 레벨들은 제 1 신호 레벨 및 더 큰 제 2 신호 레벨을 포함한다. 입력 트랜지스터 스택이 그 입력 노드에 연결된다. 트랜지스터들은 제 2 신호 레벨보다 작은 신뢰성 레벨들을 갖는다. 받아들여진 신호의 검출된 레벨에 부합하는 신호를 래칭하기 위해서 래치 회로가 입력 회로에 연결된다. 래치 회로의 전자 컴포넌트들은 제 2 신호 레벨보다 작은 신뢰성 레벨들을 갖는다. 패스 게이트(pass gate)가 트랜지스터 스택의 출력을 래치 회로의 입력에 연결한다. 그 패스 게이트는 래치 회로의 전자 컴포넌트들의 단자-대-단자 신호 레벨이 신뢰성 한계들을 초과하지 않게 한다.

본 출원은 또한 특정 레벨을 검출하기 위해 다수의 신호 레벨들의 신호들을 받아들이도록 적응되는 입력 트랜지스터 스택을 제공하는 단계를 구비하는 방법을 설명한다. 그 신호 레벨들은 제 1 신호 레벨 및 더 큰 제 2 신호 레벨을 포함한다. 트랜지스터들은 제 2 신호 레벨보다 작은 신뢰성 레벨들을 갖는다. 입력 트랜지스터들의 스택형 구성은 각 트랜지스터에서의 단자-대-단자 신호 레벨이 신뢰성 한계들을 초과하지 않게 하도록 적응된다. 그 방법은 또한 받아들여진 신호의 검출된 레벨에 부합하는 신호를 래치하기 위한 래치 회로를 제공하는 단계를 포함한다. 그 래치 회로는 제 2 신호 레벨보다 작은 신뢰성 레벨들을 갖는 전자 컴포넌트들을 갖는다. 그 방법은 또한 패스 게이트를 통해서 입력 트랜지스터 스택을 래치 회로에 연결한다. 그 패스 게이트는 래치 회로의 전자 컴포넌트들의 단자-대-단자 신호 레벨이 신뢰성 한계들을 초과하지 않게 한다.

앞선 설명은 후속하는 본 발명의 상세한 설명이 더 잘 이해될 수 있도록 하기 위해서 본 발명의 특징들 및 기술적인 장점들을 광범위하기보다는 요약적으로 제공하였다. 본 발명의 청구항들의 요지를 형성하는 본 발명의 추가적인 특징들 및 장점들이 이후로 설명될 것이다. 당업자들이라면 설명되는 개념 및 특정 실시예가 본 발명의 동일한 목적들을 실행하기 위해서 다른 구조들을 변경 또는 설계하기 위한 기초로서 쉽게 활용될 수 있다는 점을 알아야 한다. 또한, 당업자들이라면 첨부된 청구항들에 설명되어진 바와 같은 발명의 사상 및 범위로부터 벗어나지 않고 이러한 유사한 구성들이 이루어질 수 있다는 점을 인지될 수 있다. 본 발명의 특성인 것으로 믿어지는 신규한 특징들은, 그것의 조직 및 동작 방법 양쪽 모두에 대해, 다른 목적들 및 장점들과 함께, 첨부 도면들과 관련하여 설명되는 아래의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각은 도시 및 설명만을 위해 제공되는 것이며 본 발명의 한계들에 대한 정의로서 의도되지 않는다는 것을 명백히 알아야 한다.

본 발명에 대한 더욱 완전한 이해를 위해서, 첨부 도면들과 함께 이루어지는 아래의 설명들이 이제 참조된다.

도 1은 특정 신호 레벨을 수용하도록 각각 구성된 다수의 입력/출력 회로들을 구비하는 종래의 전자 장치를 나타낸다.
도 2는 하이 신호 레벨 순응 입력/출력 회로의 실시예에 대한 고 레벨 블록도를 나타낸다.
도 3은 도 2의 하이 신호 레벨 순응 입력/출력 회로에서 사용될 수 있는 것과 같은 사전구동기의 실시예에 대해 상세히 나타낸다.
도 4는 도 3의 사전구동기에서 사용될 수 있는 것과 같은 레벨 시프터의 실시예에 대해 상세히 나타낸다.
도 5는 도 3의 사전구동기에서 사용될 수 있는 것과 같은 테이퍼링된(tapered) 버퍼들의 실시예에 대해 상세히 나타낸다.
도 6은 도 2의 하이 신호 레벨 순응 입력/출력 회로에서 사용될 수 있는 것과 같은 구동기의 실시예에 대해 상세히 나타낸다.
도 7은 도 2의 하이 신호 레벨 순응 입력/출력 회로에서 사용될 수 있는 것과 같은 레벨 검출기의 실시예에 대해 상세히 나타낸다.
도 8은 도 2의 하이 신호 레벨 순응 입력/출력 회로에서 사용될 수 있는 것과 같은 모드 제어기의 실시예에 대해 상세히 나타낸다.
도 9는 도 8의 모드 제어기에서 사용될 수 있는 것과 같은 바이어스 생성기의 실시예에 대해 상세히 나타낸다.
도 10은 도 2의 하이 신호 레벨 순응 입력/출력 회로에서 사용될 수 있는 것과 같은 레벨 시프트 제어기의 실시예에 대해 상세히 나타낸다.

도 2는 여기서의 개념들에 따른 하이 신호 레벨 순응 입력/출력 회로의 실시예에 대한 고 레벨 블록도를 나타낸다. 도 2의 입력/출력 회로(200)는 개인용 컴퓨터 시스템, PDA(personal digital assistant), 셀룰러 전화기, 페이저, 디지털 사운드 레코더, 디지털 카메라, 디지털 비디오 카메라, 개인용 오락 플레이어, 게임 장치 등과 같은 호스트 전자 장치의 호스트 회로(미도시)와 메모리 장치, 디스플레이, 프린터, 전자 포인터, 트랜스듀서 등과 같은 주변 장치들 간에 인터페이싱을 제공하도록 적응된다. 특히, 입력/출력 회로(200)는 하이 레벨(예컨대, 2.6V 및/또는 3.0V) 및 로우 레벨(예컨대, 1.8V) 양쪽 모두의 주변 장치 인터페이스 신호들을 수용하도록 적응된다. 하이 신호 레벨들을 수용하는데 있어, 입력/출력 회로(200)는 로우 신호 레벨들에 대해 사용하기 위해 설계된 전자 컴포넌트들을 활용한다. 그로 인해서, 실시예들은 크기 및 전력 소모에 대해 효율성들을 제공한다. 아래의 설명으로부터 더 잘 이해될 바와 같이, 로우 신호 레벨들을 위해 설계된 전자 컴포넌트들을 사용하여 하이 신호 레벨들을 수용하는데 있어, 입력/출력 회로(200)는 전자 컴포넌트들의 단자들에 비교적 큰 전기장들을 인가하는 것과 연관된 신뢰성 문제들을 회피하도록 적응된다.

도 2에 도시된 입력/출력 회로(200)는 호스트 장치의 회로로부터 주변 장치의 회로로 신호들을 인터페이싱하기 위한 출력 경로(210), 및 주변 장치의 회로로부터 호스트 장치의 회로로 신호들을 인터페이싱하기 위한 입력 경로(220)를 포함한다. 비록 도시된 실시예의 입력/출력 회로(200)는 출력 경로(210) 및 입력 경로(220) 양쪽 모두를 포함하지만, 실시예들은 여기서 설명된 개념들을 입력 경로 회로에서만 혹은 출력 경로 회로에서만 구현할 수 있다. 게다가, 여기서 설명된 개념들은 입력 및 출력 회로 이외의 회로에 적용될 수 있고, 따라서 실시예들은 특정 전자 컴포넌트들이 동작하도록 설계되는 것보다 높은 신호 레벨들이 수용될 수많은 상황들에서 여기서의 설명에 부합하여 제공될 수 있다.

도시된 실시예의 출력 경로(210) 및 입력 경로(220)는 하이 레벨(예컨대, 2.6V 또는 3.0V) 및 로우 레벨(예컨대, 1.8V) 신호들 양쪽 모두를 수용하도록 각각 적응된다. 특히, 아래에서 상세히 설명되는 바와 같이, 입력 경로(220)는 레벨 시프트 제어(221)를 포함하는데, 그 레벨 시프트 제어(221)는 로우 신호 레벨을 위해 설계된 전자 컴포넌트들로 구성되고 또한 거기에 연결된 주변 장치들에 의해서 제공되는 로우 레벨 및 하이 레벨 신호들 양쪽 모두에 대해 신뢰적으로 동작하도록 적응된다. 마찬가지로, 아래에서 상세히 설명되는 바와 같이, 출력 경로(210)는 구동기(212)에 연결되는 사전구동기(211)를 포함하는데, 이들 각각은 로우 신호 레벨들을 위해 설계된 전자 컴포넌트들로 구성되고 또한 거기에 연결된 주변 장치들에 제공되는 로우 레벨 및 하이 레벨 신호들 양쪽 모두에 대해 신뢰적으로 동작하도록 적응된다. 도시된 실시예의 모드 제어(214)가 사전구동기(211)에 연결되고 일부 실시예들에서는 구동기(212)에 연결됨으로써, 로우 및 하이 신호 레벨 동작을 위해 거기에 있는 회로의 제어를 제공한다.

특정 실시예들에 따른 동작에 있어서, 입력/출력 회로(200)는 미리 결정된 로우 신호 레벨을 사용하여 호스트 장치의 회로와 상호작용하고 또한 현재 인터페이싱된 특정 주변 장치에 적합한 신호 레벨을 사용하여 주변 장치들이 회로와 상호작용하도록 적응된다. 많은 구성들에 있어서, 호스트 시스템의 회로는 이를테면 하나 이상의 전원 출력들(예컨대, 코어 전압)을 중단시키기 위해서 전력 절감 동작을 수행할 것이다. 입력/출력 회로 동작의 불명확한 상태를 초래하지 않으면서 이러한 전력 절감 동작을 수용하기 위해, 실시예들의 모드 제어(214)는 호스트 회로 전력 절감 동작의 기간들 동안에 활용되는 내부 제어 신호 생성을 포함한다. 즉, 호스트 회로의 하나 이상의 출력이 전력 절감 동작으로 인해 이용가능하지 않을 때, 실시예들의 모드 제어(214)는 사전구동기(211) 및/또는 구동기(212)의 적절한 제어를 내부적으로 생성하도록 동작함으로써, 선택된 로우 또는 하이 신호 레벨 상태에서 그 회로를 래치된(latched) 상태로 둔다. 따라서, 호스트 회로가 전력 절감 동작으로부터 동작 상태로 돌아갈 때, 입력/출력 회로(200)는 주변 장치와 계속해서 인터페이싱하도록 구성된다.

도 2에 도시된 입력/출력 회로(200)는 적절한 신호 레벨에 대해 동작하기 위해 자동적으로 그리고 독립적으로 스스로를 구성하도록 동작가능하다는 점에서 다재다능(versatile)하다. 즉, 도시된 실시예의 입력/출력 회로(200)는 적절할 때에 로우 신호 레벨 동작 또는 하이 신호 레벨 동작을 자동적으로 선택하도록 적응된다. 따라서, 출력 경로(210)의 레벨 검출(213)이 주변 장치에 연결되고, 그 주변 장치에 대해서는 그것의 신호 레벨을 검출하고 모드 선택 신호를 모드 제어(214)에 제공하도록 인터페이싱이 제공되고 있다. 따라서, 모드 제어(214)는 레벨 검출(213)에 의해 표시되는 모드(예컨대, 로우 신호 레벨 또는 하이 신호 레벨)에 따라 사전구동기(211) 및/또는 구동기(212)의 회로에 대해 제어를 제공할 수 있다. 도시된 실시예의 입력 경로(220)의 레벨 시프트 제어(221)는 모드 제어 신호가 없이도 하이 신호 레벨 동작을 보상하도록 동작가능하다.

도시된 실시예의 입력/출력 회로(200)의 동작을 고 레벨로 설명하자면, 실시예들에 따른 개별적인 기능 블록들이 아래에서 상세히 설명된다. 여기서 설명된 특정 실시예들은 예시적인 실시예라는 점 및 설명된 개념들은 도시된 것들에 추가적으로 혹은 그에 대안적으로 실시예들에서 구현될 수 있다는 점을 알아야 한다.

도 3을 설명하면, 사전구동기(211)의 실시예에 대한 세부사항이 도시되어 있다. 도시된 실시예의 사전구동기(211)는 인터페이싱된 주변 장치로 전달되는 호스트 회로로부터의 데이터 신호의 입력을 받고, 호스트 장치 내부의 신호 레벨로부터 인터페이싱된 특정 주변 장치에 적절한 신호 레벨로의 데이터 신호의 레벨 시프팅을 제공하며, 그 적절한 신호 레벨로 주변 장치에 데이터 출력을 제공하도록 구동기(212)를 구동시키기 위해서 출력들을 제공한다. 앞서 설명된 동작을 제공하기 위해서, 도시된 실시예의 사전구동기(211)는 레벨 시프터들(311-313) 및 버퍼들(331-335)을 포함한다. 레벨 시프터들(311-313)은, 예컨대 모드 제어(214)에 의해 제공되는 모드 선택 신호에 따라, 호스트 회로에 의해 제공되는 레벨로부터 인터페이싱된 주변 장치의 회로에 적절한 레벨로의 데이터 신호 레벨 시프팅을 제공하도록 동작한다. 버퍼들(331-335)은 구동기(212)를 적절히 구동시키기에 적합한 데이터 신호를 유도하기 위해서 데이터 신호 버퍼링을 제공하도록 동작한다. 사전구동기(211)의 출력에 대한 제어가능한 인에이블링 및 디스에이블링을 용이하게 하기 위해 로직 게이트들(321 및 322)이 도시된 실시예에서 제공된다. 특히, 로직 게이트(321)(여기서는, NAND 게이트) 및 로직 게이트(322)(여기서는 NOR 게이트)의 단자들에 적절한 인에이블 신호들을 인가하는 것은 사전구동기(211)의 출력을 선택적으로 인에이블/디스에이블시키도록 동작한다.

사전구동기(211)의 전자 컴포넌트들이 설계된 것들보다 높은 신호 레벨들을 수용하기 위해서, 사전구동기(211)는 더 높은 신호 레벨들(예컨대, 2.6V 및 3.0V의 패드 전압들)을 처리할 때 비-제로 신호 레벨(예컨대, 1.1V의 코어 전압)을 바이어스 공급 전압(예컨대, 가상 접지에 의해 제공됨)으로서 활용한다. 따라서, 도시된 실시예의 사전구동기(211)의 레벨 시프팅이 다수의 스테이지들로 제공된다. 특히, 레벨 시프터(311)는 호스트 장치 내부의 신호 레벨(예컨대, 1.1V와 같은 코어 전압)로 제공되는 호스트 장치로부터의 데이터 신호를 가장 수용되는 낮은 주변 장치 신호 레벨(예컨대, 1.8V 패드 전압으로서 여기서 도시됨)로 레벨 시프트하도록 동작한다. 사전구동기(211)의 데이터 경로에 배치된 레벨 시프터(312)는 레벨 시프터(311)에 출력될 때의 데이터 신호를 인터페이싱된 주변 장치에 적절한 레벨(예컨대, 2.6V 또는 3.0V의 패드 전압)로 레벨 시프트(필요하다면)하도록 동작한다. 인터페이싱된 주변 장치가 수용되는 가장 낮은 주변 장치 신호 레벨(여기서는 1.8V로 도시됨)에 대해 동작하는 경우, 도시된 실시예의 레벨 시프터(312)는 레벨 시프팅을 제공하지 않고, 지연 장치로서 효과적으로 동작한다.

2.6/3.0V의 동작 모드에서는(모드 제어(214)로부터 수신되는 모드 신호에 의해 선택될 수 있음), 도시된 실시예의 레벨 시프터(312)의 입력이 0V 및 1.8V 사이에서 토글(toggle)하는데 반해, 레벨-시프팅된 출력은 1.1V 및 2.6V 또는 3.0V 사이에서 토글한다. 1.8V의 동작 모드 동안에는(모드 제어(214)로부터 수신되는 모드 신호에 의해 선택될 수 있음), 도시된 실시예의 레벨 시프터(312)가 레벨 전환을 수행하지 않고, 출력 레벨들이 입력 레벨들과 동일하게 유지된다(0V 및 1.8V 사이에서). 따라서, 아래의 도 4에 제시된 레벨 시프터 회로의 실시예에 대한 설명으로부터 더 잘 이해될 바와 같이, 레벨 시프터는 정해진 동작 모드에 대한 신뢰성 관점으로부터 부합하는 레벨들로 자신의 입력 신호들을 전환한다.

데이터 경로에 있는 전자 컴포넌트들에 대한 양호한 신뢰성 레벨들을 유지하기 위해 동작하는 것 외에도, 데이터 경로에 대해 양호한 스위칭 성능을 제공하는 것이 바람직하다. 예컨대, 사전구동기(211)에 의해 제공되는 신호들은 데이터 하이 레벨(예컨대, 사전구동기(211) 출력 p데이터를 사용하여 1.8V, 2.6V 또는 3.0V)로 풀업(pull up)하도록 구동기(212)의 전자 컴포넌트들을 제어하고 또한 데이터 로우 레벨(예컨대, 사전구동기(211) 출력 n데이터를 사용하여 0V)로 풀다운(pull down)하도록 구동기(212)의 전자 컴포넌트들을 제어하도록 동작한다. 따라서, 실시예들은 사전구동기 출력들 중 다른 하나(n데이터 또는 p데이터)에서 하이 또는 구동 신호를 개시하기 이전에 사전구동기 출력들 중 하나(p데이터 또는 n데이터)에서 하이 또는 구동 신호를 종료시키도록 동작함으로써, 구동기(212)의 "break-before-make" 스위칭 제어를 설정한다. 이러한 스위칭 제어는 데이터 출력에 대한 불명확성을 방지할 뿐만 아니라 구동기(212) 내의 불필요한 대기 전류를 방지한다.

앞서 설명한 스위칭 성능은 사전구동기(211)에서 p데이터 및 n데이터 경로들과 연관된 신호 전파 지연을 매칭시킴으로써 도시된 실시예에 따라 달성된다. 예컨대, 비록 레벨 시프터(311)에 의해 제공되는 것을 넘는 레벨 시프팅이 사전구동기(211)의 n데이터 경로에서 불필요하더라도, 레벨 시프터(313)는 사전구동기(211)의 p데이터 경로 및 n데이터 경로 간의 지연 매칭을 제공하기 위해서 n데이터 경로에서 제공된다. 즉, 레벨 시프터(313)의 도시된 실시예는 신호를 레벨 시프팅하지 않고도 수용되는 가장 낮은 주변 장치 신호 레벨(여기서는 1.8V 패드 전압)의 신호 레벨들을 받고 출력하지만 p데이터 및 n데이터 경로들의 총 지연들을 매칭하기 위해 유용한 전파 지연을 제공하도록 동작한다. n데이터 경로의 출력 체인에서 추가적인 인버터(예컨대, p데이터 경로에서의 인버터들(331 및 332)과 대조적으로 n데이터 경로에서의 인버터들(333-335))과 같은 추가적인 엘리먼트들의 사용이 앞서 설명한 지연 매칭을 위해 추가적으로 혹은 대안적으로 사용될 수 있다. 지연 매칭은 최종 출력 신호에 대한 양호한 듀티 사이클을 보장한다. 지연은 모드 제어(214)로부터 수신되는 모드 신호에 기초하여 n데이터 경로의 각 컴포넌트에서 수행될 수 있다. 로우 신호 레벨들(예컨대, 1.8V)이 구동기(212)에 대해 스위칭 오프를 제공하기에 충분하고, 따라서 도시된 실시예의 n데이터 경로는 특정 모드 출력 경로(210)가 동작하고 있는 것에 상관없이 더 높은 신호 레벨(예컨대, 2.6V 또는 3.0V)에서 동작하지 않는다는 점을 위로부터 알아야 한다.

사전구동기(211)의 p데이터 경로에 제공되는 가상 접지 신호는 모드 제어(214)에 의해서 제어되는데, 즉, 시스템이 실시예들에 따라 1.8V, 2.6V 또는 3.0V 동작 모드에 있는지 여부에 기초하여 제어된다. 일실시예에서는, 시스템이 1.8V의 주변 장치에 접속될 때는 0V의 접지가 제공되고, 시스템이 2.6V 또는 3.0V의 주변 장치들과 동작하고 있을 때는 1.1V의 접지가 제공된다.

도 4를 설명하면, 레벨 시프터(312)를 제공하는데 있어 활용될 수 있는 레벨 시프터의 실시예에 대한 세부사항들이 도시되어 있다. 도 4에 도시된 레벨 시프터(410)는 그것의 전자 컴포넌트들이 신뢰적으로 동작하도록 설계되는 것보다 더 높은 신호 레벨들을 수용하도록 타이밍 기반 레벨 시프터 구성을 제공한다. 그 구성은 레벨 시프터(410)의 전자 컴포넌트들의 신뢰성을 손상시키지 않는다.

동작 중에, 레벨 시프터(410)와 같은 디지털 레벨 시프터는 접지 및 전원 레벨 간의 풀-스윙 디지털 입력을 접지 및 상이한 전원 레벨 사이에서 스윙하는 풀-스윙 디지털 출력으로 변환한다. 이상적으로는, 레벨 시프터 회로는 입력 신호로부터 출력 신호까지 위상 정보를 존속시킨다. 입력/출력 회로들에 의해서 활용되는 전압 레벨 시프터들은 통상적으로 신호들을 코어 전압(예컨대, 1.1V)으로부터 단일 패드 전압(예컨대, 1.8V, 2.6V, 또는 3.0V 중 어느 하나)으로 시프트시킨다. 따라서, 1.1V의 코어 전압 및 2.6V 또는 3.0V의 패드 전압의 경우, 제공되는 전압 레벨 시프팅은 1.1V로부터 2.6V 또는 3.0V까지 이다. 그러나, 1.8V에 대해 동작하도록 설계된 전자 컴포넌트들(예컨대, 45nm 1.8V 트랜지스터들)의 신뢰성 한계들을 충족시키기 위해서, 이러한 전자 컴포넌트들의 단자들(예컨대, 트랜지스터의 게이트)은 0V와 2.6V 또는 3.0V 사이에서 토글하도록 허용되지 않아야 한다. 따라서, 도시된 실시예에 따른 동작에 있어서, 도 3의 두 스테이지 레벨 시프팅 구성은 레벨 시프터들(311 및 313)이 자신들의 출력을 0V 및 1.8V 사이에서 토글하도록 동작하게 하고 또한 레벨 시프터(312)가 자신의 출력을 0V 및 1.8V(1.8V 모드에서) 사이에서 또한 1.1V와 2.6V 또는 3.0V(2.6V 또는 3.0V 모드에서) 사이에서 토글하도록 동작하게 한다. 2.6V 모드에서는, 예컨대, 레벨 시프터(410)가 1.8V(vdd_18로서 도시되었음)로부터 2.6V(vddp로 도시되었음)로 그리고 0V(vssx로 도시되었음)로부터 1.1V(vddc로 도시되었음)로 신호들을 레벨 시프트한다.

이러한 도시된 실시예의 레벨 시프터(410)가 동작하는 모드는 모드 제어(214)에 의해 제공되는 가상 접지 신호를 사용하여 제어된다. 2.6V 모드에서는, 예컨대, 가상 접지가 1.1V로 설정되는 반해, 1.8V 모드에서는 가상 접지가 0V로 설정된다. 레벨 시프터(312)의 컴포넌트들뿐만 아니라 입력/출력 회로(200)의 다른 컴포넌트들에 의해 사용되는 하이 레벨 전압(vddp로 도시되었음)은 패드 전압이 인터페이싱된 주변 장치에 의해 사용되고 있음으로써 각각의 모드에서 변한다(1.8V 모드에서는 1.8V 또는 2.6V 모드에서는 2.6V)는 것을 알아야 한다. 예컨대, 인터페이싱된 주변 장치들이 패드 전압을 제공하는 경우, 이러한 전압은 주변 장치가 인터페이싱되어 있음으로써 변한다. 호스트 회로가 패드 전압을 제공하는 경우, 이러한 전압은 호스트 회로가 주변 장치와 인터페이싱하도록 구성됨으로써 변한다. 예컨대, 레벨 검출(213)과 같은 다재다능한 회로가 호스트 회로에 의한 적절한 패드 전압의 선택을 자동적으로 및 독립적으로 제공하기 위해서 그 호스트 회로와 협력하여 활용될 수 있다. 대안적으로, 호스트 회로는 특정 인터페이싱된 주변 장치에 적합한 패드 전압을 제공하기 위해 수동적으로 스위칭될 수 있다.

2.6V 모드에서는, 레벨 시프터(410)로의 입력이 1.8V일 때, 트랜지스터들(M2 및 M1)(여기서는 FET들(field effect transistors), 더 상세하게는 NFETS로 제시되어 있음)이 턴 온되고 트랜지스터들(M4 및 M3)(NFET들로서 또한 제시되어 있음)이 턴 오프된다. 동작 중에, 트랜지스터(M1)로의 게이트 전압은 특정 시간 "d" 동안에 하이(레벨 시프터(410)로의 1.8V 입력)이고, 이어서 그 트랜지스터를 턴 오프시키기 위해 로우가 된다. 지연 "d"은 선택된 지연을 제공하는 프로그램가능 지연 로직(411)에 의해 제공되는데, 그 선택된 지연은 노드 출력_n에서의 전압을 vddc(1.1V의 코어 전압) 아래로 풀다운시키기에 충분히 길고, 노드 출력_n에서의 전압을 0V 아래로 내내 풀다운시키는 것을 방지하기에 충분히 짧다. 따라서, 노드 출력에서의 전압은 2.6V(패드 전압 vddp)가 되고, 노드 출력_n에서의 전압은 1.8V가 된다.

앞서 설명된 동작과는 반대로, 레벨 시프터(410)로의 입력이 0V일 때는, 트랜지스터들(M4 및 M3)이 턴 온되고(레벨 시프터(410)로의 입력 및 트랜지스터들(M3 및 M4) 사이에 배치되는 인버터(430)를 주시), 트랜지스터들(M2 및 M1)은 턴 오프된다. 트랜지스터(M3)에 대한 게이트 전압은 시간 'd' 동안에 하이이고(레벨 시프터(410)로의 OV 입력), 이어서 트랜지스터를 턴 오프시킨다. 지연 'd'는 프로그램가능 지연 로직(411)의 회로에 상응하는 회로와 같은 프로그램가능 지연 로직(421)에 의해 제공됨으로써, 노드 출력에서의 전압을 vddc(1.1V의 코어 전압) 아래로 풀다운시키기에 충분히 길지만 노드 출력에서의 전압을 내내 풀다운(0V)시키는 것을 방지하기에 충분히 짧은 선택된 지연을 제공한다. 따라서, 노드 출력_n에서의 전압은 2.6V(패드 전압 vddp)가 되고, 노드 출력에서의 전압은 1.8V가 된다.

인버터들 및 풀다운 스택들의 컴포넌트들의 상대적인 크기지정은 전압 노드들 출력 및 출력_n이 어느 레벨까지 풀다운되는지를 제어한다. 예컨대, 노드들 출력 및 출력_n이 풀다운되는 전압은 인버터들(412 및 422)의 전자 컴포넌트들 및 상응하는 풀다운 스택의 트랜지스터들(인버터를 위한 트랜지스터들(M1 및 M2) 및 인버터(422)를 위한 트랜지스터들(M3 및 M4))의 크기를 적절히 정함으로써 제어될 수 있다. 트랜지스터들(M1 및 M2)의 주 기능은 래치(412, 422)에 기록하기 위해서 충분히 풀다운하는 것이다. 마찬가지로, 트랜지스터들(M3 및 M4)도 동일한 기능을 갖는다.

앞서 설명한 타이밍에 기초하는 레벨 시프터(410)의 동작은 M1 및 인버터(412)의 단자들(예컨대, P-타입 FET(PFET))을 출력_n이 0V로 풀다운된 경우에 발생할 풀 패드 전압(예컨대, vddp=2.6V)에 노출하는 것을 방지한다. 이러한 타이밍 기반 동작은 신뢰성 문제들을 회피하는데, 그 이유는 전자 컴포넌트들이 신뢰적으로 견딜 수 있는 것보다 더 큰 풀 패드 전압이 그 전자 컴포넌트들의 단자들에는 결코 존재하지 않기 때문이다.

1.8V 모드에서는, 도시된 실시예의 레벨 시프터(410)가 전압 레벨들의 레벨 시프팅을 수행하지 않고 대신에 버퍼처럼 동작한다. 이러한 모드에서는, 가상 접지가 0V인 경우, 프로그램가능 지연 로직(411 및 412)의 지연 로직이 시간-시프트된 펄스를 생성하지 않고 대신에 입력을 따른다. 그러므로, 레벨 시프터(410)로의 입력이 1.8V일 때, 트랜지스터들(M1 및 M2) 모두는 턴 온되고(트랜지스터들(M3 및 M4) 모두는 턴 오프됨), 입력이 하이가 되는 한은 온 상태로 유지된다. 마찬가지로, 레벨 시프터(410)로의 입력이 0V일 때, 트랜지스터들(M3 및 M4) 모두는 턴 온되고(트랜지스터들(M1 및 M2) 모두는 턴 오프됨), 입력이 로우가 되는 한은 온 상태로 유지된다. 이러한 연속적인 동작은 입력들 및 출력들 양쪽 모두가 단지 1.8V 및 0V 사이에서 토글할 때는 어떠한 신뢰성 제약들도 존재하지 않기 때문에 허용된다.

사전구동기(211)의 실시예에서 활용될 수 있는 것과 같은 레벨 시프터들의 동작을 설명하자면, 도 3이 설명된다. 앞서 언급된 바와 같이, 도시된 실시예의 사전구동기(211)는 구동기(212)를 적절히 구동시키기에 적합한 데이터 신호를 유도할 목적으로 데이터 신호 버퍼링을 제공하기 위해서 버퍼들(331-335)을 포함한다. 실시예들에 따른 버퍼링은 도 5에 도시된 바와 같이 가상 접지(예컨대, 1.1V의 코더 전압 vddc) 및 패드 전압(2.6V의 vddp) 사이에서 토글하는 테이퍼링된 버퍼들에 의해서 수행된다. 1.8V 모드 동안에, 그 테이퍼링된 버퍼들은 0V 및 1.8V 사이에서 토글한다. 체인의 각 버퍼(예컨대, 버퍼들(331-332) 및 버퍼들(333-335))는 상당히 더 큰 구동기(212)의 전자 컴포넌트들을 충분히 구동시킬 목적으로 레벨 시프트된 신호의 구동을 셋업하기 위해서 충분한 버퍼링을 제공한다(예컨대, 더 큰 트랜지스터로 구성됨).

도 2를 다시 참조하면, 사전구동기(211)의 출력은 도시된 실시예에 따라 구동기(212)의 입력에 연결된다는 것을 알 수 있다. 위에서 설명된 바와 같이, 사전구동기(211)에 의해서 출력되는 버퍼링되어진 레벨 시프트된 신호들은 인터페이싱된 주변 장치에 대한 신호를 적절한 신호 레벨로 구동시키기 위해 구동기(212)에 제공된다.

도 6은 구동기(212)의 실시예에 대한 세부사항을 나타낸다. 구동기(212)의 도시된 실시에는 스택형 장치 구동기 전략을 이용한다. 이러한 스택형 구동기 구성은 이를테면 아래에서 설명되는 바와 같은 HCI 중단 현상을 방지하기 위해서 신뢰성 문제들이 존재하지 않고도 더 낮은 신호 레벨을 위해 설계된 전자 컴포넌트들이 더 높은 신호 레벨로 동작되게 하는 사용을 용이하게 한다. 게다가, 스택형 구동기 구성은 예컨대 구동기 FET들에 스냅백(snapback)을 제공함으로써 ESD(electrostatic discharge) 방지를 용이하게 한다.

도 6에 도시된 스택형 구동기 구조는 사전구동기(211)로부터 트랜지스터(M17)(여기서는 PFET)로 p데이터 신호를 제공하는데, 그 트랜지스터(M17)의 소스는 Vddp에 연결되고, 반면에 드레인이 출력에 더 근접하는 트랜지스터(M18)(여기서도 또한 PFET)는 바이어스 전압(pbias)에 의해 제어된다. 풀업 동안에는, 트랜지스터(M17)가 완전히 턴 온되지 않고 있는 작은 지속시간이 존재하고, 따라서 트랜지스터(M18)는 자신의 드레인 및 소스 단자들에서 더 높은 전압이 발생할 것이고, 잠재적으로는 일시적인 HCI 문제들을 야기할 것이다. 그러나, 앞서 설명한 HCI 문제를 회피하는데 있어, 트랜지스터(M18)의 드레인은 저항(Rp)을 통해 출력 노드에 연결된다. 저항(Rp)의 사용은 트랜지스터(M18)의 일시적인 Vds 오버슛을 감소시키고, 그로 인해서 자신의 단자들에 걸리는 전압을 신뢰성 한계들 내로 유지한다.

비록 신호 출력의 데이터 하이 부분을 제공하기 위해 사용되는 구동기(212)의 예시적인 회로의 상부 절반이 위에서 설명되었지만, 신호 출력의 데이터 로우 부분을 제공하기 위해 사용되는 구동기(212)의 하부 절반도 유사하게 동작한다는 것을 알아야 한다. 특히, 사전구동기(211)로부터의 n데이터 신호는 트랜지스터(M20)(여기서는 NFET)에 제공되는데, 그 트랜지스터(M20)의 소스는 접지에 연결되고, 반면에 드레인이 출력에 더 근접하는 트랜지스터(M19)(여기서도 또한 NFET)는 바이어스 전압(nbias)에 의해 제어된다. 풀다운 동안에는, 트랜지스터(M20)가 완전히 턴 온되지 않고 있는 작은 지속시간이 존재하고, 따라서 트랜지스터(M19)는 자신의 드레인 및 소스 단자들에서 더 높은 전압이 발생할 것이다. 구동기(212)의 상부 절반의 스택형 구성과 마찬가지로, 트랜지스터(M19)의 드레인은 저항(Rn)을 통해 출력 노드에 연결된다. 저항(Rn)의 사용은 트랜지스터(M19)의 일시적인 Vds 오버슛을 감소시키고, 그럼으로써 자신의 단자들에 걸리는 전압을 신뢰성 한계들 내로 유지한다. 일실시예에서, 저항들은 대략 100Ω이다. 선택되는 저항 타입은 높은 전류 전달 용량을 가져야 한다.

위에서 설명된 바와 같이, 사전구동기(211) 및 구동기(212)는 호스트 회로로부터 인터페이싱된 주변 장치 회로로 제공되는 데이터 신호들의 레벨 시프팅 및 출력을 제공한다. 도 2에 도시된 바와 같이, 도시된 실시예의 모드 제어(214) 및 레벨 검출(213)이 여기서 설명된 바와 같이 사전구동기(211) 및 구동기(212)의 동작을 용이하게 하기 위해서 출력 경로(210) 동작에서 활용된다. 레벨 검출(213)의 실시예에 대한 세부사항이 도 7에 도시되어 있고, 모드 제어(214)의 실시예에 대한 세부사항이 도 8에 도시되어 있다.

도 7을 설명하면, 레벨 검출(213)의 실시예에 대한 세부사항이 도시되어 있다. 레벨 검출(213)은 입력/출력 회로(200)가 레벨 검출(213)을 사용하여 적절한 신호 레벨에 대한 동작을 위해 자동적으로 및 독립적으로 스스로를 구성하도록 동작가능하다는 점에서 입력/출력 회로(200)에 대해 다재다능한 동작을 제공한다. 도 7에 도시된 바와 같이, 레벨 검출(213)은 그 신호 레벨을 검출하기 위해서 인터페이싱이 제공되고 있는 주변 장치에 연결되며, 입력/출력 회로(200)의 동작 모드(예컨대, 1.8V 모드, 2.6V 모드, 또는 3.0V 모드)를 제어하기 위한 신호 또는 신호들을 제공한다. 예컨대, 실시예들의 레벨 검출(213)은 인터페이싱된 주변 장치의 전원 전압을 자동적으로 검출하고, 입력/출력 회로(200)의 회로로 하여금 적절히 패드 전압들을 바이어스하게 한다. 따라서, 레벨 검출(213)은 인터페이싱된 주변 장치의 전원의 전압을 자동적으로 검출할 수 있다. 이러한 레벨 검출 회로를 사용함으로써, 모드 선택을 위한 외부 입력 또는 제어의 사용, 또는 모드 선택이 없는 경우에는, 상이한 신호 레벨들을 수용하는 별도의 입력/출력 회로의 사용이 회피될 수 있다.

신호 레벨들의 자동적인 검출을 용이하게 하는데 있어, 레벨 검출의 회로(213)는 하이 신호 레벨 순응적이다(예컨대, 하이 전압 순응적이다). 그러나, 아래에서 더 상세히 설명되는 바와 같이, 이러한 하이 신호 레벨 순응은 예시된 실시예에 따라 더 낮은 신호 레벨들을 사용하도록 설계되는 전자 장치들을 사용하여 제공된다. 따라서, 비록 잠재적으로는 1.8V 내지 3.0V 범위의 전압 레벨들이 인가되더라도, 트랜지스터들(M5-M7)(여기서는 FET들로 도시되었음)의 실시예들은 1.8V 트랜지스터들을 포함한다.

동작시에, 예시된 실시예의 레벨 검출(213)은 적절한 모드를 나타내는 입력/출력 회로(200)의 여러 부분들에 디지털 신호 레벨(모드)을 제공하고, 그로인해서 거기에 인터페이싱된 특정 주변 장치에 의해 사용되는 신호 레벨에 상관없이 끊김없이 기능하는 입력/출력 회로(200)를 용이하게 한다.

예시된 실시예의 레벨 검출(213)의 동작을 더 잘 이해하기 위해서, 인터페이싱된 주변 장치가 동작하는 전압 레벨은 2.6V라고 가정하자. 따라서, 트랜지스터(M5)에 제공되는 vddp는 2.6V이다. vdd_18이 1.8V라고 가정하면, 트랜지스터 M5는 1.8V의 게이트 전압으로 바이어싱되고, 이는 심지어 트랜지스터(M5)가 1.8V에서 동작하도록 설계되더라도 이 장치의 게이트-소스 전압(Vgs)이 신뢰적인 전압 레벨들 아래에 있도록 보장하는데, 그 이유는 Vgs와 트랜지스터 M5의 임계 전압(Vth)의 차가 Vth보다 크기 때문이다. 이는 트랜지스터(M5)의 두 단자들 중 어느 것도 신뢰성을 위해 용인가능한 최대 전압 레벨을 초과하지 않도록 보장한다. 앞서 설명한 예(vddp가 2.6V임)에서, 트랜지스터(M5)는 턴 온되고, 노드 1을 vddp(2.6V)까지 충전시킨다. 트랜지스터(M5)는 M5가 온되고 M6 및 M7 역시 온될 때 노드 1에서의 전압이 vddp이도록 하기 위해서 충분히 크도록 크기가 정해진다. 인터페이싱된 주변 장치의 전압 레벨이 1.8V(또는 호스트 회로와 호환적인 전압)인 경우, M5는 vddp가 1.8이기 때문에 오프되고, M5에 대한 바이어스 전압은 1.8이다. 따라서, 노드 1은 M6 및 M6에 의해서 0으로 풀다운된다. 어느 한 경우에, 래치(710)는 아래에서 설명되는 바와 같이 노드 1에서의 값에 관련된 값(노드 3)을 래치한다.

vddp가 2.6인 예에서, 트랜지스터 M6는 노드 1에서 vddp의 드레인 전압(2.6V)을 확인한다. 그러나, 트랜지스터(M5)처럼, 트랜지스터(M6)의 게이트는 자신의 단자들에 걸리는 신뢰적인 전압들을 보장하기 위해서 적절히 바이어싱된다(여기서는 vdd_18로 바이어싱됨). 트랜지스터(M7)가 온 또는 오프되는지 여부는(아래에서 설명되는 리셋 상태에 따라), 트랜지스터(M6)가 항상 온되고 그것의 게이트가 1.8V에서 바이어싱되기 때문에 트랜지스터(M6)는 노드 2에서 용인가능한 전압을 보장받는다. 따라서, 예시된 실시예의 레벨 검출(213)의 입력 스택은 그것의 트랜지스터들 중 어느 것도 신뢰성 문제들을 유발하는 전압들이 자신들의 단자들에 발생하지 않게 보장한다.

도 7에서 확인될 수 있는 바와 같이, 트랜지스터(M8)는 또한 앞서 설명한 예에서 2.6V까지 충전되는 노드 1에 연결된 자신의 드레인을 갖는다. 예시된 실시예의 트랜지스터(M8)는 NFET이기 때문에, 트랜지스터(M8)는 노드 3이 Vdd_18(1.8V)와 M8의 임계 전압(Vth) 간의 차이보다 크게 충전되지 않게 한다. 이는 트랜지스터(M8)의 단자들에 용인가능한 전압을 보장한다. 게다가, 트랜지스터(M8)와 연관된 노드 3에서의 전압 강하의 결과로서, 레벨 검출(213)의 다른 전자 컴포넌트들 중 어느 것도 Vdd_18(1.8V)보다 큰 전압을 확인하지 못한다. 위로부터, 예시된 실시예의 레벨 검출(213)의 회로가 컴포넌트 레이아웃에 의해서 그리고 그 컴포넌트를 적절히 바이어싱시킴으로써 높은 전압에 관대해진다는 것을 알 수 있다.

하이/로우 스택(710)은 트랜지스터(M8)의 소스 전압에 따라 모드 레벨들의 래칭을 제공한다. 예컨대, vddp가 2.6V 또는 3.0V인 것으로 검출될 때는 하이 전압(예시된 실시예에서 1.8V)이 래치되고, vddp가 1.8V인 것으로 검출될 때는 로우 전압(예시된 실시예에서 0V)이 래치된다. 트랜지스터(M8)가 Vdd_18(18V)와 임계 전압(Vth)의 차가 되도록 노드 3을 제어하기 때문에, 이러한 값들이 발생한다. 예시된 실시예의 버퍼들(721-723)은 입력/출력 회로(200)의 여러 컴포넌트들을 적절히 구동시키기에 적합한 모드 제어 신호를 유도하기 위해서 모드 신호 버퍼링을 제공하도록 동작한다.

예시된 실시예의 레벨 시프터(731), 인버터 지연(732) 및 NOR 게이트(733)는 레벨 검출(213)의 실시예에 따라 모드 리셋 제어를 제공한다. 레벨 시프터(731)는 레벨 시프터들(311-313)에 대해 위에서 설명된 바와 같은 레벨 시프터 회로로 구성될 수 있다. 인버터 지연(732)은 프로그램가능 지연 로직(411 및 421)에 대해 위에서 설명된 바와 같은 지연 로직으로 구성될 수 있다.

실시예들에 따른 동작시에, 호스트 회로에 의해 제공되는 리셋 신호는 레벨 검출(213)의 회로에 의해 사용하기 위해서 입력/출력 회로(200)에 의해 사용되는 신호 전압(앞서 설명한 예에서 vdd_1p8(1.8V))으로 레벨 시프터(731)에 의해 레벨 변환된다. 도 7에 도시된 구성은, 비록 다른 구성들이 여기서의 개념들에 따라 사용될 수 있을지라도, 모든 호스트 회로 전원들이 완전히 전력업되고 안정적인 이후에 하이(1.1V)로부터 로우(0V)로 되는 리셋 신호를 수용한다. 인버터 지연(732)은 적절한 모드의 검출을 용이하게 하기 위해서 그리고 이어서 레벨 검출(213)의 회로로 하여금 전력을 보존하기 위해 스위칭 오프하도록 하기 위해서 지연 양을 부가한다. 또한, 인버터 지연(732)에 의해 제공되는 지연된 리셋 신호는 리셋 신호가 로우로 될 때까지 모드 제어 신호 출력이 0V(2.6V 모드)가 되도록 보장하기 위해서 NOR 게이트(733)를 통해 모드 제어 신호 출력을 게이팅하도록 예시된 실시예에 따라 사용된다. 앞서 설명한 게이팅은 입력/출력 회로(200)의 전자 장치들에 대한 신뢰성 한계들 내에 있는 그 전자 장치 단자들에 걸리는 전압을 보장하기 위해서 실시예들에 따라 제공된다. 모드 제어 신호는 일단 호스트 회로에 의해 제공되는 리셋 신호가 로우가 되면 래치(710)에 의해서 래치된다.

도 8을 설명하면, 모드 제어(214)의 실시예에 대한 세부사항이 도시되어 있다. 실시예에 따르면, 모드 제어(214)는 신뢰성 한계들을 충족시키기 위해 입력/출력 회로(200)의 전자 장치들에 대한 신뢰성 한계들 내에 있는 그 전자 장치 단자들에 걸리는 전압들을 용이하게 하기 위해서 입력/출력 회로(200)의 회로(예컨대, 버퍼들(331-335), 레벨 시프터(312 및 313), 인버터들(412 및 422) 등)에 "접지"의 정확한 값을 제공한다.

1.8V 모드 동안에(레벨 검출(213)에 의해 제공되는 모드 제어 신호에 의해 표시되는 바와 같은), 가상 접지의 값은 신뢰성이 중요하지 않은 정도로 신호 전압들이 충분히 낮기 때문에 예시된 실시예의 스위칭 회로(810)에 의해 0V(여기서는 vss)로 스위칭된다. 그러나, 2.6V 또는 3.0V 모드 동안에(모드 제어 신호에 의해 또한 표시되는 바와 같은), 예시된 실시예의 가상 접지는 코어 전압이 신뢰성 한계들을 초과하는 전자 컴포넌트들의 단자에 걸리는 전압을 방지하기에 충분히 높기 때문에 스위칭 회로(810)에 의해서 코어 전압(여기서는, 1.1V)으로 스위칭된다.

실시예들의 스위칭 회로(810)는 여러 구성들로 제공될 수 있다. 예컨대, FET 등과 같은 고체 상태 스위칭 장치들이 사용될 수 있다. 추가적으로 혹은 대안적으로, 기계적 스위칭 메커니즘이 필요한 경우 활용될 수 있다.

예시된 실시예의 모드 제어(214)는 선택된 동작 모드에 부합하는 신호 출력을 제공하도록 적응될 뿐만 아니라 호스트 회로 전력 절감 모드(예컨대, 슬립 또는 프리즈(freeze) I/O 모드)를 통해 특정 모드의 선택을 유지하도록 적응되는데, 여기서 호스트 회로의 하나 이상의 출력들(예컨대, 전원 전압들)은 입력/출력 회로(200)에 이용가능하지 않다. 입력/출력 회로 동작의 불명확한 상태를 초래하지 않으면서 이러한 전력 절감 동작을 수용하기 위해, 예시된 실시예의 모드 제어(214)가 바이어스 생성(820)을 포함한다. 실시예들의 바이어스 생성(820)은 호스트 회로 전력 절감 동작의 기간들 동안에 적절한 "가상 접지" 레벨을 생성하도록 동작한다. 즉, 호스트 회로의 하나 이상의 출력이 전력 절감 동작으로 인해 이용가능하지 않을 때, 바이어스 생성(820)은 그 래치된 회로를 선택된 로우 또는 하이 신호 레벨 상태로 유지하기 위해서 사전구동기(211) 및/또는 구동기(212)의 적절한 제어를 내부적으로 생성하도록 동작한다. 따라서, 호스트 회로가 전력 절감 동작으로부터 동작 상태로 돌아올 때, 입력/출력 회로(200)는 주변 장치와 계속 인터페이싱하도록 구성된다.

도 9를 설명하면, 바이어스 생성(820)의 실시예에 대한 세부사항이 도시되어 있다. 동작시에, 코어 전압과 같이 호스트 회로에 의해 제공되는 전원 전압들은 전력 절감 모드(프리지오 모드 신호에 의해 표시됨) 동안에 떨어진다. 인버터들(911 및 912) 및 NOR 게이트(912)가 프리즈 I/O 모드 동안에 바이어스를 제공하도록 바이어스 생성(820)의 회로를 제어하기 위해서 협력한다.

예시된 실시예에 따른 바이어스 생성이 노드들에서의 전압들(vir_grnd_nfet_gate 및 vir_pfet_gate)을 vddp(예컨대, 2.6V) 및 vdd_18(예컨대, 1.8V)로 풀(pull)하도록 동작가능한 OFF 장치들(OFF 상태에서 래치된 트랜지스터들(M9-M12)로서 여기서 도시되었음)을 포함하는 전압 분배기(930)에 의해 제공된다. 트랜지스터들(M13 및 M14)은 인버터들(911 및 912) 및 NOR 게이트의 출력에 의해서 스위칭 온되고, 그럼으로써 노드들의 전압들(vir_gnd_nfet_gate 및 vir_gnd_pfet_gate) 간의 차이인 가상 접지에서의 출력을 제공한다. 실시예들에 따르면, 가상 접지 노드는 비교적 높은 임피던스 노드이고, 따라서 전하 싱크로서 기능하도록 의도되지 않는다. 따라서, 프리즈 I/O 모드 동안에 특정 상태로 유지될 모든 노드들은 바이어스 생성(820)의 가상 접지 바이어스가 그들에 제공되기 이전에 그들의 대기 상태 값들로 놓일 것으로 예상된다.

하이 신호 레벨 모드(예컨대, 2.6V 또는 3.0V 모드) 동안에 전압 분배기(930)에 의해 제공되는 바이어스(여기서, 예시된 실시예에서 호스트 회로에 의해 제공되는 프리즈 I/O 신호는 1.1V임)는 대략 코어 전압(예컨대, 1.1V)이다. 예시된 실시예에 따르면, 트랜지스터들(M9 및 M10)은 스택형 구성에 배치되는 PFET들이다. 마찬가지로, 트랜지스터들(M11 및 M12)은 스택형 구성에 배치되는 PFET들이다. 그러나, 앞서 설명한 스택들 각각에 제공되는 전압은 상이하다. 특히, vddp(예컨대, 2.6V)가 트랜지스터(M9)의 게이트에 제공되는데 반해, vdd_18(예컨대, 1.8V)이 트랜지스터(M11)의 게이트에 제공된다. 예시된 실시예에서 이러한 트랜지스터들(그리고, 그들의 OFF 상태와 연관된 누설(leakage))을 사용함으로써, 트랜지스터들(M15 및 M16)의 게이트에서의 전압의 차이는 1.1V에 매우 근접하는 전압으로 놓인다. 가상 접지 노드로부터 또는 가상 접지 노드로 전류를 유도하는 잡음 경우가 존재하는 경우에는, 일단 가상 접지 노드의 전압이 대기 상태 조건으로부터 특정 범위 밖에 있다면, FET들 중 하나가 턴 온한다. 이 점에서, 바이어스는 낮은 임피던스 바이어스가 되고, 대기 상태 조건으로 노드 리턴들을 확신한다. 따라서, 이러한 전압은 입력/출력 회로(200)가 하이 신호 레벨 모드에서 동작하고 있는 호스트 회로 프리즈 I/O 모드 동안 입력/출력 회로(200)의 다른 회로들을 바이어스시키기 위해 가상 접지 출력에 제공된다.

모드 제어(214)의 실시예들에 따른 동작시에는, 입력/출력 회로(200)가 하이 신호 레벨 모드(예컨대, 2.6V 또는 3.0V)에 있을 때에만 바이어스 생성이 활성된다. 레벨 검출(213)로부터의 모드 제어 신호 레벨에 의해 표시될 수 있는 바와 같이, 입력/출력 회로(200)가 로우 신호 레벨 모드(예컨대, 1.8V)에 있는 경우에는, 호스트 회로가 프리즈 I/O 모드에 있는지 또는 동작 모드에 있는 여부에 상관없이 실시예들의 모드 제어(214)가 가상 접지를 vss(여기서는, 0V)에 연결하도록 동작한다.

비록 레벨 검출(213) 및 모드 제어(214)의 실시예들이 출력 경로(210)의 다재다능한 동작을 제공하는 것으로 위에서 설명되었지만(여기서, 그것들의 동작은 하이 또는 로우 신호 레벨 처리를 위해 자동적으로 및 독립적으로 조정됨), 입력/출력 회로(200)의 실시예들은 모드들의 수동적인 선택을 활용할 수 있다. 예컨대, 실시예들의 스위칭 회로(810)는 필요한 경우 인터페이싱된 주변 장치의 신호 레벨에 따라 수동적으로 제어될 수 있다.

실시예들의 출력 경로(210)의 기능 블록들에 대해 상세히 설명하자면, 도 10이 설명되는데, 여기서는 입력 경로(221)에 대한 세부사항이 도시되어 있다. 호스트 회로에 적절한 신호 레벨들을 제공하기 위해서, 예시된 실시예의 입력 경로(220)는 레벨 시프트 제어(221)를 포함한다. 레벨 검출(213)의 동작과 마찬가지로, 레벨 시프트 제어는 그것의 전자 컴포넌트들의 단자들에 걸리는 전압들이 신뢰성 한계들을 초과하지 않도록 하면서 하이 및 로우 레벨 신호들의 입력을 수용하도록 바람직하게 동작한다. 특히, 비록 하이 신호 레벨들(예컨대, 2.6V 및/또는 3.0V) 및 로우 레벨 신호들(예컨대, 1.8V)이 "padloc"으로 표기된 레벨 시프트 제어(221)의 데이터 입력 노드에 제공될 수 있더라도, 레벨 시프트 제어(221)는 이러한 신호들을 자동적으로 수용하고 또한 "schm_out"로 표기된 데이터 출력 노드에서 원하는 신호 레벨(예컨대, 1.8V)을 제공하도록 구성된다.

도 10의 하이 전압 순응 구성에 있어서는, 패스게이트 구성에 배치되는 항상 온 상태인 NFET 트랜지스터(M21)가 레벨 시프트 제어(221)의 전자 컴포넌트들이 하이 전압 레벨들을 확인하지 않도록 보장한다. 더 상세히는, 트랜지스터(M21)는 lvl_dn_int로 표기된 노드를 1.8-Vt로 떨어뜨리도록 동작한다. 제 1 스테이지 수신기, 예컨대 Schmitt 트리거(1020)는 1.8-Vt 신호를 수신하고, 0 또는 1이 주변 장치에 의해 전송되었는지 여부를 결정한다. 제 1 스테이지 수신기(1020)는 입력 신호와는 상이한 전압으로 참조될 수 있기 때문에, 정확한 트립 포인트들(trip points)을 갖는 것이 중요하다. 스택형 구성에서 트랜지스터들(M22 및 M23)(여기서는 PFET들로 도시되어 있음)로 구성되는 풀업 키퍼 회로(pull up keeper circuitry)(1011), 및 스택형 구성에서 트랜지스터들(M24 및 M25)(여기서는 NFET들로 도시되어 있음)로 구성되는 풀다운 키퍼 회로(1012)는 입력 트립 포인트들(Vih, Vil)이 충족되는 것 및 신호 레벨이 입력 경로 공급으로 참조되는 것을 보장한다. 예시된 실시예의 풀업 키퍼 회로(1011)의 약한 PFET 키퍼 구성은 Schmitt 트리거(1020)로의 입력이 항상 vdd_18(1.8V)까지 상승하여 임의의 누설을 차단하는 것을 보장한다. 이는 이러한 노드가 트랜지스터(M21)의 NFET 패스게이트에 의해 구동되고 있음에도 불구하고 빠르게 상승한다. NFET 풀다운 키퍼 회로(1012) 전압은 상승 에지를 분할하고, 신호의 상승 에지 상에 더 나은 트립 포인트들(Vil)을 제공한다. 이러한 구성은 특히 하이 신호 레벨 모드들(예컨대, 2.6V 및/또는 3.0V)에서 양호한 트립 포인트를 달성하는데 유용한데, 그 이유는 레벨 시프트 제어(221)로의 입력에 더 높은 전압이 걸리고 레벨 시프트 제어(221)의 제 1 스테이지가 더 낮은 전압(예컨대, 1.8V)으로 참조되기 때문이다. 따라서, 레벨 시프트 제어(221)의 앞서 설명한 실시예는 하이 신호 레벨들 또는 로우 신호 레벨들에서 동작하는지 여부에 상관없이 원하는 트립 포인트들을 유지한다. 일실시예에 있어서는, core_ie_h 신호가 하이 전압 신호를 수신할 때 NFET 키퍼를 인에이블시키기 위해 인에이블 신호와 함께 제공된다. 그 인에이블 신호는 또한 하이 전압 신호(예컨대, 2.6V 또는 3.0V)를 수신할 때 PFET 키퍼를 인에이블시키기 위해서 제공된다.

예시된 실시예의 트랜지스터(M26)는 주변 장치 입력 경로를 디스에이블시키는 것을 용이하게 하기 위해서 제공된다. 특히, "core_ie_h"(예컨대, 1.8V)로 표기된 노드에 적절한 신호 레벨을 제공하는 것이 레벨 시프트 제어(221)의 출력을 디스에이블시키고 따라서 입력 경로(220)를 디스에이블시키기 위해서 사용될 수 있다.

비록 여러 기능 블록들이 설명된 실시예를 참조하여 여기서 설명되었지만, 그 설명된 실시예에 대한 추가적인 혹은 대안적인 다양한 회로가 여기서 설명된 개념들과 조화하여 사용될 수 있다. 예컨대, 이를테면 출력 경로(210)의 데이터 출력에서 HBM(human body mode) ESD 보호를 제공하고 입력 경로(220)의 데이터 입력에서 CDM(charged device mode) ESD 보호를 제공하기 위해서, 입력/출력 회로(200)에 대해 ESD가 제공될 수 있다.

또한, 예시된 실시예의 회로 구성들과 상이한 회로 구성들이 여기서의 개념들에 따라 사용될 수 있다. 예컨대, 비록 여러 예시된 실시예들이 설명된 예시적인 전압 레벨들을 수용하기 위해서 스택형 구성에 배치되는 특정 수의 전자 컴포넌트들(예컨대, FET들)을 나타내지만, 상이한 수의 이러한 전자 컴포넌트들이 이러한 스택형 구성들에서 사용될 수 있다. 예컨대, 도 6에 도시된 스택형 구동기 구조는 위에 설명된 더 높은 신호 레벨(예컨대, 4.0V)이 수용되는 경우와 같은 p데이터(풀업) 및/또는 n데이터(풀다운) 구동기 스택들에서 3개의 FET들로 이루어진 스택을 활용할 수 있다.

앞선 설명으로부터, 입력/출력 회로(200)가 1.8V와 같은 더 낮은 신호 레벨을 위해 설계되어 2.6V 또는 3.0V와 같은 더 높은 신호 레벨로 동작하는 전자 컴포넌트들의 사용을 용이하게 한다는 것을 알 수 있다. 따라서, 단일 입력/출력 인터페이스가 상이한 신호 레벨들을 사용하여 주변 장치들에 대해 사용될 수 있을 뿐만아니라, 입력/출력 인터페이스는 물리적으로 더 작고 더 빠른 스위칭 전자 컴포넌트들(예컨대, 45nm MOS, 1.8V 전자 컴포넌트들)을 사용할 수 있다. 또한, 여기서 설명된 실시예들은 적절한 신호 레벨에 대한 동작을 위해 자동적으로 그리고 독립적으로 스스로를 구성하도록 동작가능한 다재다능함(versatile)을 사용하여 이러한 상이한 신호 레벨들을 수용한다.

비록 본 발명 및 그것의 장점들이 상세히 설명되었지만, 여러 변경들, 대체들 및 변형들이 첨부된 청구항들에 의해 정의되는 본 발명의 사상 및 범위로부터 벗어나지 않고 여기서 이루어질 수 있다는 것을 알아야 한다. 또한, 본 출원의 범위는 명세서에서 설명된 처리, 기계, 제조, 물질의 혼합, 수단, 방법들 및 단계들로 제한되도록 의도되지 않는다. 당업자가 본 발명의 설명으로부터 쉽게 인지할 바와 같이, 여기서 설명된 상응하는 실시예들과 동일한 기능을 실질적으로 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 혹은 나중에 개발될 처리들, 기계들, 제조, 물질의 혼합, 수단들, 방법들 또는 단계들이 본 발명에 따라 활용될 수 있다. 따라서, 첨부된 청구항들이 이러한 처리들, 기계들, 제조, 물질의 혼합, 수단들, 방법들 또는 단계들을 그 범위 내에 포함하도록 의도된다.

Claims

레벨 검출기(level detector)로서,
신호 레벨을 검출하기 위해서 다수의 신호 레벨들의 신호들을 받아들이도록(accept) 적응되는 입력 회로 ― 상기 다수의 신호 레벨들은 제 1 신호 레벨 및 제 2 신호 레벨을 포함하고, 상기 제 2 신호 레벨은 상기 제 1 신호 레벨보다 크며, 상기 입력 회로는 상기 제 2 신호 레벨보다 작은 신뢰성 레벨들(reliability levels)을 갖는 전자 컴포넌트들을 포함함 ―; 및
상기 받아들여진 신호의 검출된 레벨에 부합하는 신호를 래칭(latch)하기 위해서 상기 입력 회로에 연결되는 래치 회로를 포함하는,
레벨 검출기.
제 1항에 있어서,
상기 입력 회로는 스택형 구성(stacked configuration)으로 배치되는 다수의 트랜지스터들을 포함하고,
상기 스택형 구성은 상기 다수의 트랜지스터들의 각 트랜지스터에서의 단자-대-단자 신호 레벨이 신뢰성 한계들을 초과하지 않게 하도록 적응되는,
레벨 검출기.
제 2항에 있어서, 상기 입력 회로는 패스 게이트(pass gate)를 통해서 상기 래치 회로에 연결되는,
레벨 검출기.
제 3항에 있어서, 상기 패스 게이트는 상기 래치 회로의 전자 컴포넌트들의 단자-대-단자 신호 레벨이 상기 신뢰성 한계들을 초과하지 않게 하는,
레벨 검출기.
제 1항에 있어서,
상기 입력 회로에 연결되는 지연 회로를 더 포함하고,
상기 지연 회로는 상기 신호 레벨의 검출을 위한 충분한 시간 이후에 상기 입력 회로의 동작을 디스에이블(disable)시키기 위해서 리셋 신호에 대해 동작가능한,
레벨 검출기.
제 1항에 있어서,
상기 래칭된 신호로부터의 모드 제어 신호를 제공하는 출력 노드; 및
상기 래치 회로 및 상기 출력 노드 사이에 연결되고, 상기 모드 제어 신호를 제공하기 위해서 상기 래칭된 신호의 버퍼링을 제공하는 하나 이상의 버퍼들을 더 포함하는,
레벨 검출기.
제 7항에 있어서, 상기 모드 제어 신호는 수신된 모드 제어 신호에 기초하여 회로를 구성하는 제어 회로에 제공되는,
레벨 검출기.
제 7항에 있어서, 상기 제어 회로 및 상기 구성된 회로는 입력/출력(I/O) 회로를 포함하는,
레벨 검출기.
제 1항에 있어서, 상기 래치 회로는,
상기 받아들여진 신호가 상기 제 2 신호 레벨일 때 하이(high) 모드 레벨의 래칭을 제공하는 하이 트랜지스터 스택; 및
상기 받아들여진 신호가 상기 제 1 신호 레벨일 때 로우(low) 모드 레벨의 래칭을 제공하는 로우 트랜지스터 스택을 포함하는,
레벨 검출기.
제 1항에 있어서, 상기 제 1 신호 레벨은 1.8V이거나 그보다 작고, 상기 제 2 신호 레벨은 2.6V이거나 그보다 큰,
레벨 검출기.
레벨 검출기로서,
신호 레벨을 검출하기 위해서 다수의 신호 레벨들의 신호들을 받아들이도록 적응되는 입력 노드 ― 상기 다수의 신호 레벨들은 제 1 신호 레벨 및 제 2 신호 레벨을 포함하고, 상기 제 2 신호 레벨은 상기 제 1 신호 레벨보다 더 큼 ―;
상기 입력 노드에 연결되는 입력 트랜지스터 스택(stack) ― 상기 입력 트랜지스터 스택의 트랜지스터들은 상기 제 2 신호 레벨보다 작은 신뢰성 레벨들을 가짐 ―;
상기 받아들여진 신호의 검출된 레벨에 부합하는 신호를 래칭하기 위해서 상기 입력 회로에 연결되는 래치 회로 ― 상기 래치 회로는 상기 제 2 신호 레벨보다 작은 신뢰성 레벨들을 갖는 전자 컴포넌트들을 포함함 ―; 및
상기 트랜지스터 스택의 출력을 상기 래치 회로의 입력에 연결하는 패스 게이트 ― 상기 패스 게이트는 상기 래치 회로의 전자 컴포넌트들의 단자-대-단자 신호 레벨이 신뢰성 한계들을 초과하지 않게 함 ―를 포함하는,
레벨 검출기.
제 11항에 있어서, 상기 래치 회로는,
상기 받아들여진 신호가 상기 제 2 신호 레벨일 때 하이 모드 레벨의 래칭을 제공하는 하이 트랜지스터 스택; 및
상기 받아들여진 신호가 상기 제 1 신호 레벨일 때 로우 모드 레벨의 래칭을 제공하는 로우 트랜지스터 스택을 포함하는,
레벨 검출기.
제 11항에 있어서,
상기 입력 트랜지스터 스택에 연결되는 지연 회로를 더 포함하고,
상기 지연 회로는 상기 신호 레벨의 검출을 위한 충분한 시간 이후에 상기 입력 트랜지스터 스택의 일부의 동작을 디스에이블시키기 위해서 리셋 신호에 대해 동작가능한,
레벨 검출기.
제 11항에 있어서,
상기 래칭된 신호로부터의 모드 제어 신호를 제공하는 출력 모드; 및
상기 래치 회로 및 상기 출력 노드 사이에 연결되고, 상기 모드 제어 신호를 제공하기 위해서 상기 래칭된 신호의 버퍼링을 제공하는 하나 이상의 버퍼들을 더 포함하는,
레벨 검출기.
신호 레벨을 검출하기 위해 다수의 신호 레벨들의 신호들을 받아들이도록 적응되는 입력 트랜지스터 스택을 제공하는 단계 ― 상기 다수의 신호 레벨들은 제 1 신호 레벨 및 제 2 신호 레벨을 포함하고, 상기 제 2 신호 레벨은 상기 제 1 신호 레벨보다 크고, 상기 입력 트랜지스터 스택의 트랜지스터들은 상기 제 2 신호 레벨보다 작은 신뢰성 레벨들을 갖고, 상기 입력 트랜지스터 스택의 스택형 구성은 상기 입력 트랜지스터 스택의 각 트랜지스터에서의 단자-대-단자 신호 레벨이 신뢰성 한계들을 초과하지 않게 하도록 적응됨 ―;
상기 받아들여진 신호의 검출된 레벨에 부합하는 신호를 래치하기 위한 래치 회로를 제공하는 단계 ― 상기 래치 회로는 제 2 신호 레벨보다 작은 신뢰성 레벨들을 갖는 전자 컴포넌트들을 포함함 ―; 및
패스 게이트를 통해서 상기 입력 트랜지스터 스택을 상기 래치 회로에 연결하는 단계 ― 상기 패스 게이트는 상기 래치 회로의 전자 컴포넌트들의 단자-대-단자 신호 레벨이 신뢰성 한계들을 초과하지 않게 함 ―를 포함하는,
방법.
제 15항에 있어서, 상기 래치 회로를 제공하는 단계는,
상기 받아들여진 신호가 상기 제 2 신호 레벨일 때 하이 모드 레벨의 래칭을 위해 하이 트랜지스터 스택을 제공하는 단계; 및
상기 받아들여진 신호가 상기 제 1 신호 레벨일 때 로우 모드 레벨의 래칭을 위해 로우 트랜지스터 스택을 제공하는 단계를 포함하는,
방법.
제 15항에 있어서,
상기 입력 트랜지스터 스택에 지연 회로를 연결하는 단계를 더 포함하고,
상기 지연 회로는 상기 신호 레벨의 검출을 위한 충분한 시간 이후에 상기 입력 트랜지스터 스택의 일부의 동작을 디스에이블시키도록 구성되는,
방법.