JP4973036B2 - ホストコントローラ - Google Patents

Description

本発明は、ホストコントローラに関する。

近年、パーソナルコンピュータと周辺機器（広義には、電子機器）とを接続するためのインタフェース規格として、ＵＳＢ（Universal Serial Bus）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。

一方、このＵＳＢには、同じくシリアルバスインタフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。

そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳ（High Speed）モード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や論理層回路のインタフェース仕様を定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）も策定されている。

このＵＳＢ２．０では、従来のＵＳＢ１．１で定義されていたＦＳ（Full Speed）モードに加えて、上述したＨＳモードと呼ばれる転送モードが用意されている。このＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて格段に高速なデータ転送を実現できる。従って、ＵＳＢ２．０によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器に最適なインタフェースを提供できるようになる。

ただし、ＵＳＢ２．０では、ＵＳＢ１．１よりも高速に小振幅の信号が転送される。周波数の高い小振幅の信号は、伝送路の品質やホスト及びデバイスの終端抵抗によって大きく影響を受ける。従って、ＵＳＢ２．０においてホストコントローラは、このような影響を受けやすい小振幅の信号に対してもホスト−デバイス間の切断検出を高精度に行える切断検出回路が必要となる。

なお、特許文献１には、差動信号線の２つの電圧の差が設定値よりも大きいか小さいかを判定するためのウインドウ電圧コンパレータが開示されている。また、特許文献２には、差動対の受信信号の有無を検出するスケルチ回路を設け、差動対の切断検出を、一方の電圧レベルを用いて検出することが開示されている。
特開２００２−２３２２７３号公報 特開２００２−３４４５４０号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低消費電力でホスト−デバイス間の切断検出を高精度に行える切断検出回路を含むホストコントローラを提供することにある。

本発明は、バスを介して差動信号対によるデータ転送を行い、所与の規格で規定された
フレームパケットを前記所与の規格で規定された間隔でデバイス側に送信するホストコントローラであって、前記差動信号対を構成する第１及び第２の差動信号のうち、前記第１の差動信号の前記フレームパケット中の所与の範囲に対応する電圧レベルと比較電圧を比較し、前記第２の差動信号の前記フレームパケット中の前記所与の範囲に対応する電圧レベルと前記比較電圧を比較し、前記第１及び第２の差動信号の少なくとも一方の前記所与の範囲に対応する電圧レベルが前記比較電圧よりも高い場合には、ホスト−デバイス間の切断状態を検出する切断検出回路を含むホストコントローラに関する。

このようにすることで、第１、第２の差動信号の少なくとも一方の電圧レベルが比較電圧よりも高い場合に切断検出を行うことができるため、第１又は第２の差動信号のどちらか片方しか監視しない場合に比べて精度の高い切断検出が可能となる。

また、本発明では、前記切断検出回路は、前記切断検出回路のイネーブル制御を行うためのイネーブル信号を受け、前記イネーブル信号は、ホストコントローラ側の送信回路の定電流源がオンに設定され、且つ、前記フレームパケットがホストからデバイスに送信される場合に、アクティブに設定され、前記フレームパケットが送信されない場合にはノンアクティブに設定され、前記切断検出回路は、前記イネーブル信号がアクティブに設定される場合には、ホスト−デバイス間の切断状態を監視し、前記イネーブル信号がノンアクティブに設定される場合には、その動作がオフ状態に設定されるようにしてもよい。

このようにすることで、効率よく切断検出回路の動作を制御できる。例えば切断状態を監視する必要の無い場合などに切断検出回路に無駄な電流を流さずにすむため、消費電力の低減が可能となる。また、フレームパケット中の所与の範囲に対応する差動信号の電圧レベルを比較電圧と比較するため、フレームパケットが送信されない場合には切断検出回路の動作をオフにすることができる。従って、切断検出回路に無駄な電流が流れることを抑えることができ、消費電力の低減が可能となる。

また、本発明では、前記切断検出回路は、前記第１の差動信号を受け、前記第１の差動信号の前記フレームパケット中の前記所与の範囲に対応する電圧レベルと前記比較電圧とを比較し、前記所与の範囲に対応する前記第１の差動信号の電圧レベルが前記比較電圧よりも高い場合には、ホスト−デバイス間の切断状態を検出する第１の比較器と、前記第２の差動信号を受け、前記第２の差動信号の前記フレームパケット中の前記所与の範囲に対応する電圧レベルと前記比較電圧とを比較し、前記所与の範囲に対応する前記第２の差動信号の電圧レベルが前記比較電圧よりも高い場合には、ホスト−デバイス間の切断状態を検出する第２の比較器と、を含み、前記切断検出回路は、前記第１及び第２の比較器の少なくとも一方がホスト−デバイス間の切断を検出した場合にホスト−デバイス間の切断を検出するようにしてもよい。

このようにすることで、切断検出回路は第１、第２の差動信号のいずれかの電圧レベルが比較電圧より高い場合にも確実に切断状態を検出することができる。また、第１、第２の差動信号が供給される側に第１、第２の比較器を接続することで、第１、第２の差動信号に影響する寄生容量のバランスを整えることができ、第１、第２の差動信号のいずれか一方側に比較器を設ける場合よりも差動信号の信号品質を良好にすることができる。

また、本発明では、前記第１及び第２の比較器の出力段には、その出力をグランドレベルに固定する出力固定スイッチを含み、前記出力固定スイッチは、前記イネーブル信号がアクティブの場合にはオフに設定され、前記イネーブル信号がノンアクティブの場合にはオンに設定されるようにしてもよい。

これにより、第１、第２の比較器の動作状態がオフ状態の場合であっても、各比較器の
出力レベルをグランドレベルに設定することができるため、オフ状態のときに各比較器の出力レベルが不安定になることを防ぐことができる。従って、切断検出回路の誤検出を防ぐことができる。

また、本発明では、前記第１及び第２の比較器の電流源を調整するバイアス信号を発生するバイアス信号発生回路を含み、前記バイアス信号発生回路は、前記イネーブル信号がアクティブの場合に前記バイアス信号を発生し、前記イネーブル信号がノンアクティブの場合には前記バイアス信号を発生しないようにしてもよい。

これにより、イネーブル信号に基づいて第１、第２の比較器の電流源を制御することができ、消費電流の低減が可能となる。

また、本発明では、前記第１及び第２の比較器は、第１及び第２の差動増幅器を含み、
前記第１の差動増幅器は、第１の電源と前記第１の電源より電源電圧の高い第２の電源の間に並列に設けられた第１及び第２の入力トランジスタを含み、前記第１の入力トランジスタのゲートには前記比較電圧が入力され、前記第２の入力トランジスタのゲートには前記第１及び第２の差動信号のいずれか一方が入力され、前記第２の差動増幅器は、前記第１の電源と前記第２の電源の間に並列に設けられた第３及び第４の入力トランジスタを含み、前記第４の入力トランジスタのゲートは、前記第１の入力トランジスタと前記第２の電源との間の第１の出力ノードと接続され、前記第３の入力トランジスタのゲートは、前記第２の入力トランジスタと前記第２の電源との間の第２の出力ノードと接続されてもよい。

これにより、比較電圧と、第１、第２の差動信号のいずれかの電圧レベルとの差が小さい場合にも、比較電圧と差動信号の電圧レベルを比較することができる。

また、本発明では、前記第１、第２、第３及び第４の入力トランジスタはＰ型トランジスタで構成されてもよい。

また、本発明では、前記第１及び第２の比較器の検出結果は、前記第４の入力トランジスタと前記第２の電源との間の第３の出力ノードの電圧レベルに基づいて出力されてもよい。

これにより、比較電圧と第１又は第２の差動信号の電圧レベルとの比較結果を第１又は第２の比較器の検出結果として出力することができる。

また、本発明では、前記第１及び第２の入力トランジスタはＰ型トランジスタで構成され、第３及び第４の入力トランジスタはＮ型トランジスタで構成されてもよい。

これにより、第２の差動増幅器の第３及び第４の入力トランジスタは、第１、第２の出力ノードの電圧レベルが高い周波数で振幅する場合にも対応することができる。従って、切断検出回路は高速に切断検出を行うことができる。

また、本発明では、前記第１及び第２の比較器は、前記第２の差動増幅器の電流源を調整するための第２の差動増幅器用バイアス信号を発生する第２の差動増幅器用バイアス信号発生回路を含み、前記第２の差動増幅器用バイアス信号発生回路は、前記イネーブル信号がアクティブの場合に前記第２の差動増幅器用バイアス信号を発生し、前記イネーブル信号がノンアクティブの場合には前記第２の差動増幅器用バイアス信号を発生しないようにしてもよい。

これにより、第２の差動増幅器の電流源を効率よく制御することができ、切断検出回路
の消費電力の低減が可能となる。

また、本発明では、前記第１及び第２の比較器の検出結果は、前記第４の入力トランジスタと前記第２の電源との間の第３の出力ノードの電圧レベルに基づいて出力されることを特徴とするホストコントローラ。

これにより、比較電圧と第１又は第２の差動信号の電圧レベルとの比較結果を第１又は第２の比較器の検出結果として出力することができる。

また、本発明では、前記所与の規格は、ＵＳＢ２．０規格であってもよい。

これにより、切断検出回路をＵＳＢ２．０規格に準拠した製品に適用することができる。

また、本発明では、前記フレームパケットは、前記ＵＳＢ２.０規格で規定されるＳＯ
Ｆ（Ｓｔａｒｔ Ｏｆ Ｆｒａｍｅ）パケットであってもよい。

これにより、切断検出回路はＵＳＢ２．０規格において切断検出を正確に行うことができる。

また、本発明では、前記所与の範囲は、前記ＵＳＢ２.０規格で規定されるＥＯＰ（Ｅ
ｎｄ Ｏｆ Ｐａｃｋｅｔ）に対応するようにしてもよい。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。

１．ＵＳＢ２．０
ＵＳＢ２．０（広義には所与の規格）によれば、ＵＳＢ１．１又はＵＳＢ２．０対応の複数の周辺機器（デバイス）は、例えばハブ装置を介在させて、ホストに接続することができる。

このようなホストには、ＵＳＢ２．０に対応したホストコントローラが搭載される。ホストコントローラは、接続されているデバイスがＵＳＢ１．１対応かＵＢＳ２．０対応かを判断して、バスを介したデータ転送を制御する。

またハブ装置には、例えばＵＳＢ２．０に対応したハブコントローラが搭載される。ハブコントローラは、接続される周辺機器がＵＳＢ１．１対応かＵＳＢ２．０対応かを判断して、バス転送方式を制御する。

また、周辺機器（デバイス）にも、ＵＳＢ１．１又はＵＳＢ２．０に対応したデバイスコントローラが搭載される。例えば、デバイスコントローラがＵＳＢ２．０に対応する場合、このデバイスコントローラは、ＵＳＢ１．１及びＵＳＢ２．０のインタフェース規格に対応した物理層回路と、搭載される周辺機器に応じたデータ転送制御を行う論理層回路とを含む。

本実施形態におけるホストコントローラは、バスを介して例えばＵＳＢ２．０で規定されたデータ転送を行うことができる。

２．ホストコントローラ
図１に、本実施形態におけるホストコントローラ４００の構成の一例を示す。

このホストコントローラ４００は、論理層回路と物理層回路を含むが、これに限定されない。

論理層回路は、データハンドラ回路１０、ＨＳ（High Speed）回路２０、ＦＳ（Full Speed）回路３０を含む。物理層回路は、アナログフロントエンド回路４０を含む。なお、このホストコントローラ４００は、回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としても良い。

データハンドラ回路１０は、ＵＳＢ２．０に準拠したデータ転送のための種々の送信処理及び受信処理を行う。より具体的には、データハンドラ回路は、送信時には、送信データにＳＹＮＣ（SYNChronization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End Of Packet）を付加する処理や、ビットスタッフィング処理等を行う。一方、データハンドラ回路
１０は、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビットアンスタッフィング処理などを行う。更に、データハンドラ回路１０は、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。このようなデータハンドラ回路１０は、ＳＩＥ（Serial Interface Engine）に接続される。

ＳＩＥは、ＵＳＢパケットＩＤやアドレスを識別するためのＳＩＥ制御ロジックと、エンドポイント番号の識別やＦＩＦＯ制御などのエンドポイント処理を行うためのエンドポイントロジックとを含む。

ＨＳ回路２０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（High Speed）でのデータの送受信を行うためのロジック回路である。

ＦＳ回路３０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Full Speed）でのデータの送受信を行うためのロジック回路である。

アナログフロントエンド回路４０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢでは、ＤＰ（Ｄａｔａ＋、広義には第１の差動信号）とＤＭ（Ｄａｔａ−、広義には第２の差動信号）を用いた差動対の信号によりデータが送受信される。

本実施形態におけるホストコントローラ４００は、その他にＨＳ回路２０で用いる４８０ＭＨｚのクロックや、装置内部及びＳＩＥで用いる６０ＭＨｚのクロックを生成するクロック回路（図示せず）、アナログフロントエンド回路４０の各種制御信号を生成する制御回路（図示せず）をさらに含む。

ＨＳ回路２０は、ＤＬＬ（Delay Line PLL）回路２２、エラスティシティバッファ（elasticity buffer）２４を含む。

ＤＬＬ回路２２は、図示しないクロック回路によって生成されたクロックと、受信信号とに基づいて、データのサンプリングクロックを生成する。

エラスティシティバッファ２４は、装置内部と、外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。

ＵＳＢ２．０では、ＨＳモードとＦＳモードが、転送モードとして定義されている。ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。

ＨＳモードでは、ＨＳ回路２０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。

ＦＳモードでは、ＦＳ回路３０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。

このため、アナログフロントエンド回路４０では、差動対の送受信信号であるＤＰ、ＤＭをＨＳモードで送受信を行うためのＨＳモード用ドライバ及びレシーバ、ＦＳモードで送受信を行うためのＦＳモード用ドライバ及びレシーバが別個に設けられている。

より具体的には、アナログフロントエンド回路４０は、ＦＳドライバ４２、ＦＳ差動データレシーバ４４、ＳＥ（Single Ended）＿ＤＰレシーバ４６、ＳＥ＿ＤＭレシーバ４８、ＨＳカレントドライバ５０、切断検出回路５２、ＨＳ＿ＳＱ回路５４、ＨＳ差動データレシーバ５６を含む。

ＦＳドライバ４２は、ＦＳモードにおいて、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿ＤＭｏｕｔからなる差動対の送信信号を、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＦＳドライバ４２は、ＦＳ回路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御される。

ＦＳ差動レシーバ４４は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出力する。このＦＳ差動レシーバ４４は、ＦＳ＿ＣｏｍｐＥｎｂにより増幅制御される。

ＳＥ＿ＤＰレシーバ４６は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＰを増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０に対して出力する。

ＳＥ＿ＤＭレシーバ４８は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＭを増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０に対して出力する。

ＨＳカレントドライバ５０は、ＨＳモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅し、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＨＳカレントドライバ５０は、ＨＳ回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御されると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂにより駆動電流の制御が行われる。

切断検出回路５２は、ＨＳモードにおいて、ホスト−デバイス間の接続状態を監視し、ホスト−デバイス間が切断されている場合に、切断検出結果としてＨＳ＿Ｄｉｓｃｏを出力する。切断検出回路５２については、詳細を後述する。

ＨＳ＿ＳＱ回路５４は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱをＨＳ回路２０に対して出力する。このＨＳ＿ＳＱ回路５４は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御されるようにしてもよい。

ＨＳ差動データレシーバ５６は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信
号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。このＨＳ差動レシーバ５６は、ＨＳ＿ＲｘＥｎｂにより増幅制御される。

差動対の送受信信号ＤＰ、ＤＭのうちＤＰは、ＳＷ１及びプルアップ抵抗Ｒｐｕを介して、電源電圧３．３Ｖに（電気的に）接続される。また、差動対の送受信信号のうちＤＭは、ＳＷ２に接続される。ＳＷ１及びＳＷ２は、ＲｐｕＥｎｂにより制御される。負荷バランスを考慮すると、ＤＭについても、ＳＷ２を介してプルアップ抵抗Ｒｐｕと同等の抵抗を介してプルアップしてもよい。ＲｐｕＥｎｂは、ＦＳモードのとき、少なくともＳＷ１によりＤＰをプルアップ抵抗Ｒｐｕに接続させる。

このようにデータ転送制御装置は、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバを含んで構成されている。

３．切断検出
３．１．ＳＯＦ
ＵＳＢ２．０規格では、所与の間隔でＳＯＦ（Start Of Frame）パケットがホストコントローラからデバイスに送信される。この所与の間隔はＵＳＢ２．０規格で規定されている。

ホストから送信されるＳＯＦパケットは、ＳＹＮＣ、ＰＩＤ（Packet Identifier）、
フレームナンバー、ＣＲＣ５、ＥＯＰ（End Of Packet）で構成され、トータル９６ビット長である。ＳＹＮＣは、３２ビット長で規定されている。ＰＩＤは送信されるパケットを示し、ＳＯＦの場合、ＰＩＤはＡ５ｈに規定されている。フレームナンバーはＳＯＦパケットのフレームナンバーを示し、ＵＳＢ２．０規格のＨＳモードでは８マイクロフレーム毎にフレームナンバーが１つインクリメントされる。ＣＲＣ５はCyclic Redundancy Checkというビットエラーを検出するために付加される５ビットのデータである。これは、フ
レームナンバーのデータを保護するために使われる。これにより、パリティチェックより高い効率でビットエラーの検出が行える。

ＥＯＰは、ＨＳモードでは４０ビットに設定される。ＥＯＰのデータは、４０ビット連続してＫ又はＪ状態のデータに設定される。ＵＳＢ２．０規格において、Ｋ状態はＤＭがハイレベルであり、ＤＰがローレベルである状態を示す。反対にＪ状態はＤＰがハイレベルであり、ＤＭがローレベルである状態を示す。ＥＯＰのデータは、フレームナンバー及びＣＲＣ５のデータによって、Ｋ又はＪ状態のいずれかに設定される。これは、ＵＳＢ２．０規格において、ＥＯＰ以外のデータでは、８ビット以上連続して同じ状態（Ｋ又はＪ状態）に設定されることが禁止されているためである。

図２はＵＳＢ２．０規格で規定されているＳＯＦパケットを説明するための図である。図２は、実測された信号波形ではなく、説明の簡略化のため、ＤＭの波形振幅が模式的に図示され、データ（ＰＩＤ、フレームナンバー、ＣＲＣ５）が省略されている。なお、図２は、ホスト−デバイス間が切断状態にある場合のＤＭの波形振幅を示す。

ＵＳＢ２．０規格では、ホスト−デバイス間が接続状態にある場合、理想的にはホストコントローラ４００のＤＰ、ＤＭで４００ｍＶの振幅がみられる。図３（Ａ）に示すようにＥＯＰでは４００ｍＶの振幅が確認できる。また、ホスト−デバイス間において切断状態にある場合には、理想的にはホストコントローラ４００のＤＰ、ＤＭで８００ｍＶの振幅がみられる。図３（Ｂ）に示すようにＥＯＰでは８００ｍＶの振幅が確認できる。これは、切断状態の場合にデバイス側の終端抵抗がホストから切断されるためである。

即ち、図２に示すように例えば比較電圧を７００ｍＶに設定し、ＳＯＦパケットの波形
振幅レベルと比較電圧を比較することで、切断状態を検出することができる。

なお、ＵＳＢ２．０規格では、このＳＯＦパケットのＥＯＰでの振幅レベルが５２５ｍＶ〜６２５ｍＶを超える場合にホスト−デバイス間の切断検出を行うことが規定されているが、具体的な検出方法は規定されていない。

３．２．比較例の切断検出回路
比較例の切断検出回路５００を図４に示す。図４の切断検出回路５００は、ＤＭ又はＤＰのいずれか（例えばＤＭ）の振幅レベルと比較電圧とを比較し、その検出結果を出力する。こうすることで、図３（Ａ）又は図３（Ｂ）に示す波形がＳＯＦパケットとして送信された場合、ホスト−デバイス間の接続状態又は切断状態のいずれかの状態を検出することができる。

しかしながら、ＳＯＦパケットのＥＯＰの振幅は、ＤＰ及びＤＭが差動信号であるため、ＤＰがハイレベルの場合にはＤＭがローレベルとなる。逆に、ＤＭがハイレベルの場合にはＤＰがローレベルとなる。即ち、ＤＭ側の振幅しか見ない比較例の切断検出回路５００では、ＳＯＦパケットのＥＯＰにおいてＤＭの振幅レベルがローレベルである場合には、ホスト−デバイス間の切断状態を正しく検出することができない。この場合、ＥＯＰでのＤＭの振幅レベルがハイレベルであるＳＯＦパケットが送信されるまで、正しい切断検出ができないことになる。

また、比較例の切断検出回路５００の場合、ホスト側のＤＭにのみ切断検出回路５００が接続され、ホスト側のＤＰには切断検出回路５００が接続されない。ＵＳＢ２．０規格のＨＳモードは高速なデータ転送を行うモードであるため、差動信号が出力されるＤＰ、ＤＭに要求される精度はシビアである。例えば、差動信号から正しくデータを読み取るためにはＤＰ、ＤＭに付加される容量や抵抗はＤＰ、ＤＭともに等しくすることが重要である。

この点において、比較例では上述のとおり、ホストのＤＭ側に切断検出回路５００が接続され、例えば切断検出回路５００の入力トランジスタのゲート容量がＤＭに対する付加容量となる。一方、比較例ではホストのＤＰ側には切断検出回路５００が接続されないため、結果としてホスト側では、ＤＰとＤＭの容量（例えば配線容量等）が大きく異なってしまう。ＤＰとＤＭの容量が異なると、差動信号のアイパターンが乱れ、信号品質が低下する。また、ホスト側のＤＰ、ＤＭの容量が異なると、ホストからデバイスに送信される差動信号の品質が劣化するだけでなく、デバイス側から送信される差動信号をホスト側が受信する際にも、その受信信号の品質を低下させる。このように、比較例の切断検出回路５００は、ホスト−デバイス間で転送される差動信号の信号品質を低下させる原因となる。

また、図３（Ａ）、図３（Ｂ）の波形は、理想状態に近く、ホスト側及びデバイス側の終端抵抗や、ホスト−デバイス間を接続する接続部分（例えば接続ケーブル）がＵＳＢ２．０規格に準拠されている場合におけるＳＯＦパケットの波形である。

市場にはＵＳＢ２．０規格を満たさない製品が出回っている場合がある。例えば、デバイスのＤＰ側の終端抵抗及びＤＭ側の終端抵抗の少なくとも一方がＵＳＢ２．０規格を満たしていない場合、ＳＯＦパケットの波形の乱れを生じる。例えばデバイスのＤＰ側の終端抵抗は規格をみたし、デバイスのＤＭ側の終端抵抗は規格を満たさない場合、デバイスのＤＭ側で信号の反射を生じ、ＤＭ側のＳＯＦパケットに波形の乱れを生じる。これにより、ＤＭ側のＳＯＦパケットのＥＯＰの振幅が理想状態からかけ離れた状態となり、ＤＭしかみない比較例の切断検出回路５００では、切断状態を正しく検出できないおそれがあ
る。

３．３．切断検出回路
本発明の切断検出回路５２を図５に示す。切断検出回路５２は第１及び第２の比較器ＣＭＰ１、ＣＭＰ２を含む。第１の比較器ＣＭＰ１はＤＰの信号レベルと比較電圧ＣＶとを比較し、その比較結果として検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＰを出力する。また、第２の比較器ＣＭＰ２はＤＭの信号レベルと比較電圧ＣＶとを比較し、その比較結果として検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＭを出力する。

検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＰ、ＣＯＭＰ＿ＯＵＴ＿ＤＭは、ＮＯＲ回路に入力され、ＮＯＲ回路からの出力信号はインバータを介して切断検出信号ＨＳ＿Ｄｉｓｃｏとして出力される。なお、切断検出回路５２のＮＯＲ回路及びインバータは一例であり、例えばＮＯＲ回路及びインバータをＯＲ回路に置き換えて切断検出回路５２を構成してもよい。

このように、本発明の切断検出回路５２は、ＤＰ及びＤＭの双方の信号レベルに対して個別の比較器を用いて比較電圧ＣＶと比較し、それぞれの比較器ＣＭＰ１、ＣＭＰ２のうち、少なくとも一方が切断状態を検出した場合、例えばアクティブに設定された切断検出信号ＨＳ＿Ｄｉｓｃｏを出力する。

こうすることで、ＤＰ及びＤＭの信号波形を監視することが可能となり、ＥＯＰがＫ又はＪ状態のどちらの場合であっても、ホスト−デバイス間の切断検出を正確に行うことができる。

また、第１及び第２の比較器ＣＭＰ１、ＣＭＰ２は同様の回路で構成することができる。これにより、ＤＰ及びＤＭの配線容量等の寄生容量を等しくすることが可能となり、図４の比較例に比べて、信号品質の低下を緩和することができる。

３．３．１．第１実施形態
（切断検出回路の具体例）
図６に切断検出回路５２の具体的な構成例を示す。図６の切断検出回路５２−１は第１実施形態にかかる切断検出回路である。切断検出回路５２−１は、第１及び第２の比較器ＣＭＰ１、ＣＭＰ２、制御回路１００、バイアス回路１１０（広義にはバイアス信号発生回路）を含むが、これに限定されない。例えば、切断検出回路５２−１は制御回路１００を含まない構成でもよい。

制御回路１００は、上位層の回路（例えば図１のデータハンドラ回路１０）からイネーブル信号ＥＮを受け、イネーブル信号ＥＮに基づいて制御信号ＸＥＮＨを第１、第２の比較器ＣＭＰ１、ＣＭＰ２及びバイアス回路１１０に供給する。制御回路１００は、アクティブに設定されたイネーブル信号ＥＮを受けると、制御信号ＸＥＮＨをアクティブに設定する。反対にノンアクティブに設定されたイネーブル信号ＥＮを受けると、制御回路１００は制御信号ＸＥＮＨをノンアクティブに設定する。

バイアス回路１１０は、制御回路１００からの制御信号ＸＥＮＨに基づいてバイアス信号ＢＰを発生し、第１、第２の比較器ＣＭＰ１、ＣＭＰ２に出力する。具体的には、制御信号ＸＥＮＨがアクティブに設定されている場合、バイアス回路１１０はバイアス信号ＢＰをハイレベルからローレベルに設定する。反対に、制御信号ＸＥＮＨがノンアクティブに設定されている場合には、バイアス回路１１０はバイアス信号ＢＰをハイレベルのままに設定する。

第１、第２の比較器ＣＭＰ１、ＣＭＰ２の電流源は、バイアス信号ＢＰの信号レベルに
基づいて調整される。具体的には、バイアス信号ＢＰがローレベルに設定されている場合に各比較器ＣＭＰ１、ＣＭＰ２の電流源がオンに設定され、バイアス信号ＢＰがハイレベルに設定されている場合に各比較器ＣＭＰ１、ＣＭＰ２の電流源がオフに設定される。

また、第１、第２の比較器ＣＭＰ１、ＣＭＰ２は、制御回路１００からの制御信号ＸＥＮＨがアクティブに設定されている場合に、ＤＰ（又はＤＭ）と比較電圧ＣＶとの比較結果を検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＰ（又はＣＯＭＰ＿ＯＵＴ＿ＤＭ）として出力する。反対に、制御信号ＸＥＮＨがノンアクティブに設定されている場合には、第１、第２の比較器ＣＭＰ１、ＣＭＰ２は検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＰ、ＣＯＭＰ＿ＯＵＴ＿ＤＭの信号レベルをローレベルに設定する。

即ち、各比較器ＣＭＰ１、ＣＭＰ２の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＰ、ＣＯＭＰ＿ＯＵＴ＿ＤＭは、イネーブル信号ＥＮに基づいて、ＤＰ（又はＤＭ）と比較電圧ＣＶとの比較結果又は、ローレベルの信号のいずれかに設定される。例えばイネーブル信号ＥＮは、切断検出回路５２−１の動作をオフ状態に設定する場合にノンアクティブに設定される。

切断検出回路５２−１は低消費電力で動作が可能であり、切断検出回路５２−１がオフ状態に設定された場合であっても、各比較器ＣＭＰ１、ＣＭＰ２の出力レベルが不安定になるおそれがある。これに対して本実施形態では、イネーブル信号ＥＮがノンアクティブに設定されている場合には、各比較器ＣＭＰ１、ＣＭＰ２の出力がローレベルの信号に設定されるため、切断検出回路５２−１がオフ状態の場合に各比較器ＣＭＰ１、ＣＭＰ２が誤検出を行うことを防止することができる。

なお、イネーブル信号ＥＮは、ホストからデバイスにパケットが送信される場合であって、且つ、送信されるパケットがＳＯＦパケットである場合にアクティブに設定される。こうすることにより、ホストからＳＯＦパケットが送信されない場合や、ホストから何もパケットが送信されない場合において、切断検出回路５２−１で消費される電力を極限まで抑えることができる。例えば、イネーブル信号ＥＮがノンアクティブに設定されると、バイアス回路１１０から出力されるバイアス信号ＢＰがハイレベルに設定される。このため、第１、第２の比較器ＣＭＰ１、ＣＭＰ２の電流源がオフに設定され、切断検出回路５２−１の動作が不要な際の無駄な消費電流をカットすることができる。

（比較器）
図７に第１の比較器ＣＭＰ１の構成例を示す。なお、第２の比較器ＣＭＰ２は第１の比較器ＣＭＰ１と同様の回路構成である。比較器ＣＭＰ１は、ｐ型ＭＯＳトランジスタＰＴＲ１〜ＰＴＲ３（広義には電流源）、ｎ型ＭＯＳトランジスタＦＮＴ（広義には出力固定スイッチ）、ＮＴＲ１を含む。また、比較器ＣＭＰ１は第１の差動増幅器２００、第２の差動増幅器２１０を含む。各トランジスタＰＴＲ１〜ＰＴＲ３のゲートには図６のバイアス回路１１０から供給されるバイアス信号ＢＰが入力される。バイアス信号ＢＰの電圧レベルに基づいて各差動増幅器２００、２１０に供給される電流やノードＮＤ５に供給される電流が調整される。

ｎ型ＭＯＳトランジスタＦＮＴのゲートには図６の制御回路１００から供給される制御信号ＸＥＮＨが入力される。制御回路１００は上記のようにアクティブなイネーブル信号ＥＮを受けると制御信号ＸＥＮＨをアクティブに設定する。このとき制御信号ＸＥＮＨは例えばローレベルに設定される。これにより、バイアス回路１１０から例えばローレベルに設定されたバイアス信号ＢＰが各比較器ＣＭＰ１、ＣＭＰ２に供給される。また、ローレベルに設定された制御信号ＸＥＮＨを受け、図７のｎ型トランジスタＦＮＴはオフ状態となり、比較電圧ＣＶと差動信号ＤＭ（又はＤＰ）の電圧レベルの比較結果が検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＭ（ＣＯＭＰ＿ＯＵＴ＿ＤＰとして出力される。

第１の差動増幅器２００は第１の入力トランジスタＩＰＴ１、第２の入力トランジスタＩＰＴ２を含む。第１及び第２の入力トランジスタＩＰＴ１、ＩＰＴ２はｐ型ＭＯＳトランジスタで構成され、第１の入力トランジスタＩＰＴ１のゲートには比較電圧ＣＶが入力される。第２の入浴トランジスタＩＰＴ２のゲートには差動信号ＤＭ（又はＤＰ）が入力される。

第２の差動増幅器２１０は第３の入力トランジスタＩＰＴ３、第４の入力トランジスタＩＰＴ４を含む。第３及び第４の入力トランジスタＩＰＴ３、ＩＰＴ４はｐ型ＭＯＳトランジスタで構成され、第３の入力トランジスタＩＰＴ３のゲートは第１の差動増幅器２００のノードＮＤ２（広義には第２の出力ノード）と接続される。また、第４の入力トランジスタＩＰＴ４のゲートは第１の差動増幅器２００のノードＮＤ１（広義には第１の出力ノード）と接続される。

また、ｎ型トランジスタＮＴＲ１のゲートは第２の差動増幅器２１０のノードＮＤ４と接続される。

以上のように図６の制御回路１００に供給されるイネーブル信号ＥＮがアクティブに設定されると、バイアス回路１１０のバイアス信号ＢＰがアクティブにされる。これにより、各比較器ＣＭＰ１、ＣＭＰ２のｐ型トランジスタＰＴＲ１〜ＰＴＲ３がオンとなり、各比較器ＣＭＰ１、ＣＭＰ２の差動増幅器２００，２１０が動作状態となり、比較電圧ＣＶと差動信号ＤＭ（又はＤＰ）との信号レベルの差に応じて第２の差動増幅器２１０のノードＮＤ４（広義には第３の出力ノード）の電位が変化する。このノードＮＤ４の電位に応じてｎ型トランジスタＮＴＲ１が制御され、比較電圧ＣＶと差動信号ＤＭ（又はＤＰ）との比較結果が検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＭ（ＣＯＭＰ＿ＯＵＴ＿ＤＰとして出力される。

次に、図８（Ａ）〜図８（Ｄ）、図９（Ａ）〜図９（Ｄ）の波形図を用いて、比較器ＣＭＰ１、ＣＭＰ２の動作を説明する。なお、図８（Ａ）〜図８（Ｄ）は、ホスト−デバイス間が接続状態にある場合の波形図であり、図９（Ａ）〜図９（Ｄ）は、ホスト−デバイス間が切断状態にある場合の波形図である。また、図８（Ａ）〜図８（Ｄ）、図９（Ａ）〜図９（Ｄ）では、比較電圧ＣＶが図８（Ａ）に示すように例えば６００ｍＶに設定されている。

図８（Ａ）のＡ１は例えば差動信号ＤＰのＥＯＰを示し、Ａ２は例えば差動信号ＤＭのＥＯＰを示す。また、図８（Ａ）のＡ３は例えば差動信号ＤＭのＥＯＰを示し、Ａ４は例えば差動信号ＤＰのＥＯＰを示す。

まず、ホスト−デバイス間が切断されていない場合の切断検出回路５２−１の動作を説明する。ホスト−デバイス間が接続状態の場合には、図８（Ａ）のＡ１やＡ３に示すように、ＳＯＦパケットが送信されたときの差動信号ＤＰ及びＤＭのＥＯＰの電圧レベルは比較電圧ＣＶの電圧レベルよりも低い。この場合、切断検出回路５２はホスト−デバイス間が接続状態にあることを示す信号を出力しなくてはならない。

このとき、図７の比較器ＣＭＰ１、ＣＭＰ２のノードＮＤ１の電圧レベルは、図８（Ｂ）のＡ６、Ａ８に示すようにローレベルであり、ノードＮＤ２の電圧レベルはＡ５、Ａ７に示すようにハイレベルとなる。これは、入力トランジスタＩＰＴ１のゲートに入力される電圧レベルが入力トランジスタＩＰＴ２のゲートに入力される電圧レベルよりも高いためである。なお、図８（Ｂ）は図７のノードＮＤ１、ＮＤ２の電圧レベルを示す波形図であり、Ａ５〜Ａ８は差動信号ＤＰ、ＤＭのＥＯＰに対応する期間でのノードＮＤ１、ＮＤ
２の電圧レベルである。

これにより、図７の差動増幅器２１０の入力トランジスタＩＰＴ３のゲートにはハイレベルの電圧が入力され、入力トランジスタＩＰＴ４のゲートにはローレベルの電圧が入力される。従って、このときのノードＮＤ４の電圧レベルは図８（Ｃ）のＡ９、Ａ１１に示すようにハイレベルとなる。なお、ノードＮＤ３の電圧レベルは図８（Ｃ）のＡ１０、Ａ１２に示すようにローレベルとなる。

ノードＮＤ４の電圧レベルがハイレベルに設定されるため、ｎ型トランジスタＮＴＲ１がオン状態となり、ノードＮＤ５の電圧レベルがグランドレベル側に変化する。従って、図８（Ｄ）のＡ１３に示すように各比較器ＣＭＰ１、ＣＭＰ２の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＭ、ＣＯＭＰ＿ＯＵＴ＿ＤＰの電圧レベルがローレベルに設定される。即ち、図６の切断検出回路５２−１は、ホスト−デバイス間が接続状態の場合に、誤った切断検出をすることなく、切断されていないことを示す検出信号を出力することができる。

なお、Ａ１４は図６のイネーブル信号ＥＮの電圧レベルを示す。切断検出の際にイネーブル信号ＥＮはハイレベル（アクティブ）に設定され、それに伴い、バイアス信号ＢＰは図８（Ｄ）のＡ１５に示すようにハイレベルからローレベルに設定される。これにより、図７の各トランジスタＰＴＲ１〜ＰＴＲ３のソース・ドレイン間に電流が流れる。

次に、ホスト−デバイス間が切断されている状態の場合の切断検出回路５２−１の動作を説明する。ホスト−デバイス間が切断されている状態の場合には、図９（Ａ）のＢ１やＢ３に示すように、ＳＯＦパケットが送信されたときの差動信号ＤＰやＤＭのＥＯＰの電圧レベルは比較電圧ＣＶの電圧レベルよりも高い。この場合、切断検出回路５２はホスト−デバイス間が切断状態にあることを示す信号を出力しなくてはならない。

例えばＳＯＦパケットのＥＯＰにおいて、差動信号ＤＰ、ＤＭが図９（Ａ）のＢ１、Ｂ２に示すような場合、図７の比較器ＣＭＰ１の入力トランジスタＩＰＴ１のゲートには比較電圧ＣＶが入力され、比較器ＣＭＰ１の入力トランジスタＩＰＴ２のゲートには、図９（Ａ）に示すように比較電圧ＣＶよりも電圧レベルの高い差動信号ＤＰが入力される。

これにより、図７の比較器ＣＭＰ１のノードＮＤ１の電圧レベルは図９（Ｂ）のＢ５に示すようにハイレベルとなり、比較器ＣＭＰ１のノードＮＤ２の電圧レベルはＢ６に示すようにローレベルとなる。従って、比較器ＣＭＰ１の差動増幅器２１０の入力トランジスタＩＰＴ３のゲートにはローレベルの電圧が入力され、入力トランジスタＩＰＴ４のゲートにはハイレベルの電圧が入力されることになる。即ち、差動増幅器２１０のノードＮＤ３の電圧レベルは図９（Ｃ）のＢ７に示すように、Ｂ８のノードＮＤ４の電圧レベルより高くなり、ノードＮＤ４の電圧レベルは図９（Ｃ）のＢ８に示すようにローレベルとなる。

これにより、図７の比較器ＣＭＰ１のｎ型トランジスタＮＴＲ１のゲートにはローレベルの電圧が入力されるため、図７のノードＮＤ５の電圧レベルはｐ型トランジスタＰＴＲ３によって調整されたレベルとなり、比較器ＣＭＰ１の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＰはハイレベルとなる。

一方、差動信号ＤＭが入力される比較器ＣＭＰ２側では、図７の比較器ＣＭＰ２の入力トランジスタＩＰＴ１のゲートには比較電圧ＣＶが入力され、比較器ＣＭＰ２の入力トランジスタＩＰＴ２のゲートには、図９（Ａ）のＢ２に示すように比較電圧ＣＶよりも電圧レベルの低い差動信号ＤＭが入力される。

これにより、図７の比較器ＣＭＰ２のノードＮＤ１の電圧レベルは図９（Ｂ）のＢ９に示すようにローレベルとなり、比較器ＣＭＰ２のノードＮＤ２の電圧レベルはＢ１０に示すようにハイレベルとなる。従って、比較器ＣＭＰ２の差動増幅器２１０の入力トランジスタＩＰＴ３のゲートにはハイレベルの電圧が入力され、入力トランジスタＩＰＴ４のゲートにはローレベルの電圧が入力されることになる。即ち、差動増幅器２１０のノードＮＤ３の電圧レベルは図９（Ｃ）のＢ１１に示すように、Ｂ１２のノードＮＤ４の電圧レベルより低くなり、ノードＮＤ４の電圧レベルは図９（Ｃ）のＢ１２に示すようにハイレベルとなる。

これにより、図７の比較器ＣＭＰ２のｎ型トランジスタＮＴＲ１のゲートにはハイレベルの電圧が入力されるため、図７のノードＮＤ５の電圧レベルは、前述のホスト−デバイス間が接続状態にあるときと同様にグランドレベル側に変化する。

以上のようにして、比較器ＣＭＰ１の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＰはハイレベルに設定され、比較器ＣＭＰ２の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＭはローレベルに設定される。即ち、切断検出回路５２−１は図９（Ｄ）のＢ１３に示すようにハイレベルの信号を出力し、ホスト−デバイス間の切断状態を検出する。これは、図９（Ａ）のＢ１のように差動信号ＤＰの電圧レベルが比較電圧ＣＶの電圧レベルを上回った場合における切断検出であり、図９（Ｄ）のＢ１３に示すように切断検出回路５２−１は、図９（Ａ）のＢ１の差動信号ＤＰと比較電圧ＣＶとを比較して直ちに切断検出することが可能である。

なお、図９（Ｄ）のＢ１４は図８（Ｄ）と同様に図６のイネーブル信号ＥＮの電圧レベルを示し、Ｂ１５はバイアス信号ＢＰを示す。

また、図９（Ａ）のＢ３、Ｂ４に示すように、ＳＯＦパケットのＥＯＰにおいて、差動信号ＤＭの電圧レベルが比較電圧ＣＶの電圧レベルより高く、差動信号ＤＰの電圧レベルが比較電圧ＣＶの電圧レベルより低い場合には、図７の比較器ＣＭＰ１の入力トランジスタＩＰＴ１のゲートには比較電圧ＣＶが入力され、比較器ＣＭＰ１の入力トランジスタＩＰＴ２のゲートには、図９（Ａ）に示すように比較電圧ＣＶよりも電圧レベルの高い差動信号ＤＭが入力される。

この場合の切断検出回路５２−１の動作は、前述の差動信号ＤＰの電圧レベルが比較電圧ＣＶの電圧レベルより高い場合とほとんど同様であり、各ノードＮＤ１〜ＮＤ４の電圧レベルを示す波形が比較器ＣＭＰ１とＣＭＰ２とで入れ替わるだけである。

例えば、図９（Ｂ）のＢ１６は比較器ＣＭＰ２のノードＮＤ１の電圧レベルを示し、Ｂ１７は比較器ＣＭＰ２のノードＮＤ２の電圧レベルを示す。また、Ｂ１８は比較器ＣＭＰ１のノードＮＤ１の電圧レベルを示し、Ｂ１９は比較器ＣＭＰ１のノードＮＤ２の電圧レベルを示す。

同様に図９（Ｃ）のＢ２０は比較器ＣＭＰ２のノードＮＤ３の電圧レベルを示し、Ｂ２１は比較器ＣＭＰ２のノードＮＤ４の電圧レベルを示す。また、Ｂ２２は比較器ＣＭＰ１のノードＮＤ３の電圧レベルを示し、Ｂ２３は比較器ＣＭＰ１のノードＮＤ４の電圧レベルを示す。

結果として、図７の比較器ＣＭＰ１のｎ型トランジスタＮＴＲ１のゲートにはハイレベルの電圧が入力されるため、比較器ＣＭＰ１の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＰはローレベルとなる。また、比較器ＣＭＰ２のｎ型トランジスタＮＴＲ１のゲートにはローレベルの電圧が入力されるため、比較器ＣＭＰ２の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＭはハイレベルとなる。即ち、切断検出回路５２−１は、図９（Ｄ）のＢ２４に示すようにハイレベル
の信号を出力して切断検出する。

このように、切断検出回路５２−１は、差動信号ＤＭの電圧レベルが比較電圧ＣＶの電圧レベルを上回った場合でも直ちに切断検出が可能である。

以上のように、切断検出回路５２−１は、差動信号ＤＰ、ＤＭのいずれか一方の電圧レベルが比較電圧ＣＶを上回った場合に直ちにホスト−デバイス間の切断検出を行うことができる。

３．３．２．第２実施形態
（切断検出回路の具体例）
図１０に切断検出回路５２の第２実施形態の具体的な構成例を示す。図１０の切断検出回路５２−２は、第１及び第２の比較器ＣＭＰ１、ＣＭＰ２、制御回路１００、バイアス回路１１２（広義にはバイアス信号発生回路、第２の差動増幅器用バイアス信号発生回路）を含むが、これに限定されない。例えば、切断検出回路５２−２は制御回路１００を含まない構成でもよい。

制御回路１００は、第１実施形態と同様の構成でよく、イネーブル信号ＥＮに基づいて制御信号ＸＥＮＨを第１、第２の比較器ＣＭＰ１、ＣＭＰ２及びバイアス回路１１２に供給する。

バイアス回路１１２は、制御回路１００からの制御信号ＸＥＮＨに基づいてバイアス信号ＢＰ及びＢＮ（広義には第２の差動増幅器用バイアス信号）を発生し、第１、第２の比較器ＣＭＰ１、ＣＭＰ２に出力する。具体的には、制御信号ＸＥＮＨがアクティブに設定されている場合、バイアス回路１１０はバイアス信号ＢＰをハイレベルからローレベルに設定し、バイアス信号ＢＮをローレベルからハイレベルに設定する。反対に、制御信号ＸＥＮＨがノンアクティブに設定されている場合には、バイアス回路１１０はバイアス信号ＢＰをハイレベルのままに設定し、バイアス信号ＢＮをローレベルのままにする。

第１、第２の比較器ＣＭＰ１、ＣＭＰ２の電流源は、バイアス信号ＢＰ、ＢＮの信号レベルに基づいて調整される。具体的には、図１１にも示されているが、バイアス信号ＢＰがローレベルに設定されている場合に各比較器ＣＭＰ１、ＣＭＰ２の第１の差動増幅器２００の電流源がオンに設定され、バイアス信号ＢＰがハイレベルに設定されている場合に各比較器ＣＭＰ１、ＣＭＰ２の第１の差動増幅器２００の電流源がオフに設定される。同様に、バイアス信号ＢＮがハイレベルに設定されている場合に各比較器ＣＭＰ１、ＣＭＰ２の第２の差動増幅器２１０の電流源がオンに設定され、バイアス信号ＢＮがローレベルに設定されている場合に各比較器ＣＭＰ１、ＣＭＰ２の第２の差動増幅器２１０の電流源がオフに設定される。

本実施形態にかかる切断検出回路５２−２と第１実施形態にかかる切断検出回路５２−１の相違点は、バイアス回路１１２と、各比較器ＣＭＰ１、ＣＭＰ２の構成である。その他に関しては本実施形態は第１実施形態と同様である。

（比較器）
図１１に第２実施形態にかかる切断検出回路５２−２の第１の比較器ＣＭＰ１の構成例を示す。なお、第２の比較器ＣＭＰ２は第１の比較器ＣＭＰ１と同様の回路構成である。図１１の比較器ＣＭＰ１は、第１の差動増幅器２００と、第２の差動増幅器２２０を含む。なお、第１実施形態の比較器ＣＭＰ１と第２実施形態の比較器ＣＭＰ１の相違点は第２の差動増幅器２１０、２２０である。その他の構成は第１、第２実施形態とも同様である。

第２の差動増幅器２２０は第３の入力トランジスタＩＮＴ１、第４の入力トランジスタＩＮＴ２を含む。第３及び第４の入力トランジスタＩＮＴ１、ＩＮＴ２はｎ型ＭＯＳトランジスタで構成され、第３の入力トランジスタＩＮＴ１のゲートは第１の差動増幅器２００のノードＮＤ２と接続される。また、第４の入力トランジスタＩＮＴ２のゲートは第１の差動増幅器２００のノードＮＤ１と接続される。

また、第２の差動増幅器２２０は、ｎ型トランジスタＮＴＲ２を含み、ｎ型トランジスタＮＴＲ２のゲートには図１０のバイアス回路１１２からのバイアス信号ＢＮが入力される。バイアス信号ＢＮの電圧レベルに基づいて差動増幅器２２０に供給される電流が調整される。

また、ｎ型トランジスタＮＴＲ１のゲートは第２の差動増幅器２２０のノードＮＤ１４と接続される。

制御回路１００は上記のようにアクティブなイネーブル信号ＥＮを受けると制御信号ＸＥＮＨをアクティブに設定する。このとき制御信号ＸＥＮＨは例えばローレベルに設定される。これにより、バイアス回路１１２から例えばハイレベルからローレベルに設定されたバイアス信号ＢＰ及び例えばローレベルからハイレベルに設定されたバイアス信号ＢＮが各比較器ＣＭＰ１、ＣＭＰ２に供給される。これにより、各差動増幅器２００、２２０の電流源であるトランジスタＰＴＲ１、ＮＴＲ２がオン状態となる。

以上のように図１０の制御回路１００に供給されるイネーブル信号ＥＮがアクティブに設定されると、バイアス回路１１２のバイアス信号ＢＰ、ＢＮがアクティブにされる。これにより、各比較器ＣＭＰ１、ＣＭＰ２の電流源がオンとなり、各比較器ＣＭＰ１、ＣＭＰ２の差動増幅器２００，２２０が動作状態となり、比較電圧ＣＶと差動信号ＤＭ（又はＤＰ）との信号レベルの差に応じて第２の差動増幅器２２０のノードＮＤ１４の電位が変化する。このノードＮＤ１４の電位に応じてｎ型トランジスタＮＴＲ１が制御され、比較電圧ＣＶと差動信号ＤＭ（又はＤＰ）との比較結果が検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＭ（ＣＯＭＰ＿ＯＵＴ＿ＤＰとして出力される。

次に、図１２（Ａ）〜図１２（Ｄ）、図１３（Ａ）〜図１３（Ｄ）の波形図を用いて、第２実施形態における比較器ＣＭＰ１、ＣＭＰ２の動作を説明する。なお、図１２（Ａ）〜図１２（Ｄ）は、ホスト−デバイス間が接続状態にある場合の波形図であり、図１３（Ａ）〜図１３（Ｄ）は、ホスト−デバイス間が切断状態にある場合の波形図である。また、図１２（Ａ）〜図１２（Ｄ）、図１３（Ａ）〜図１３（Ｄ）では、比較電圧ＣＶが図８（Ａ）に示すように例えば６００ｍＶに設定されている。

図１２（Ａ）のＡ１は例えば差動信号ＤＰのＥＯＰを示し、Ａ２は例えば差動信号ＤＭのＥＯＰを示す。また、図１２（Ａ）のＡ３は例えば差動信号ＤＭのＥＯＰを示し、Ａ４は例えば差動信号ＤＰのＥＯＰを示す。なお、図１２（Ａ）、図１２（Ｂ）の波形は図８（Ａ）、図８（Ｂ）と同様である。第１、第２実施形態では第１の差動増幅器２００が同様の動作をするため、入力される差動信号ＤＰ、ＤＭが同じなら、各ノードＮＤ１、ＮＤ２の波形も大体同じになる。

まず、ホスト−デバイス間が切断されていない場合の切断検出回路５２−２の動作を説明する。ホスト−デバイス間が接続状態の場合には、図１２（Ａ）のＡ１やＡ３に示すように、ＳＯＦパケットが送信されたときの差動信号ＤＰ及びＤＭのＥＯＰの電圧レベルは比較電圧ＣＶの電圧レベルよりも低い。この場合、切断検出回路５２−２はホスト−デバイス間が接続状態にあることを示す信号を出力しなくてはならない。

このとき、図１１の比較器ＣＭＰ１、ＣＭＰ２のノードＮＤ１の電圧レベルは、図１２（Ｂ）のＡ６、Ａ８に示すようにローレベルであり、ノードＮＤ２の電圧レベルはＡ５、Ａ７に示すようにハイレベルとなる。なお、図１２（Ｂ）は図１１のノードＮＤ１、ＮＤ２の電圧レベルを示す波形図である。

これにより、図１１の差動増幅器２２０の入力トランジスタＩＮＴ１のゲートにはハイレベルの電圧が入力され、入力トランジスタＩＮＴ２のゲートにはローレベルの電圧が入力される。従って、このときのノードＮＤ４の電圧レベルは図１２（Ｃ）のＣ１、Ｃ３に示すようにハイレベルとなる。なお、ノードＮＤ３の電圧レベルは図１２（Ｃ）のＣ２、Ｃ４に示すようにローレベルとなる。

ノードＮＤ４の電圧レベルがハイレベルに設定されるため、ｎ型トランジスタＮＴＲ１がオン状態となり、ノードＮＤ５の電圧レベルがグランドレベル側に変化する。従って、図１２（Ｄ）のＣ５に示すように各比較器ＣＭＰ１、ＣＭＰ２の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＭ、ＣＯＭＰ＿ＯＵＴ＿ＤＰの電圧レベルがローレベルに設定される。即ち、図１０の切断検出回路５２−２は、ホスト−デバイス間が接続状態の場合に、誤った切断検出をすることなく、切断されていないことを示す検出信号を出力することができる。

なお、図１２（Ｄ）のＣ７は図１０のイネーブル信号ＥＮの電圧レベルを示す。切断検出の際にイネーブル信号ＥＮはハイレベル（アクティブ）に設定され、それに伴い、バイアス信号ＢＰは図１２（Ｄ）のＣ８に示すようにハイレベルからローレベルに設定される。また、バイアス信号ＢＮがＣ６に示すようにローレベルからハイレベルに設定される。これにより、図１１の各トランジスタＰＴＲ１、ＰＴＲ３、ＮＴＲ２のソース・ドレイン間に電流が流れる。

次に、ホスト−デバイス間が切断されている状態の場合の切断検出回路５２−２の動作を説明する。ホスト−デバイス間が切断されている状態の場合には、図１３（Ａ）のＤ１やＤ３に示すように、ＳＯＦパケットが送信されたときの差動信号ＤＰやＤＭのＥＯＰの電圧レベルは比較電圧ＣＶの電圧レベルよりも高い。この場合、切断検出回路５２−２はホスト−デバイス間が切断状態にあることを示す信号を出力しなくてはならない。

例えばＳＯＦパケットのＥＯＰにおいて、差動信号ＤＰ、ＤＭが図１３（Ａ）のＤ１、Ｄ２に示すような場合、図１１の比較器ＣＭＰ１の入力トランジスタＩＰＴ１のゲートには比較電圧ＣＶが入力され、比較器ＣＭＰ１の入力トランジスタＩＰＴ２のゲートには、図１３（Ａ）に示すように比較電圧ＣＶよりも電圧レベルの高い差動信号ＤＰが入力される。

これにより、図１１の比較器ＣＭＰ１のノードＮＤ１の電圧レベルは図１３（Ｂ）のＤ５に示すようにハイレベルとなり、比較器ＣＭＰ１のノードＮＤ２の電圧レベルはＤ６に示すようにローレベルとなる。従って、比較器ＣＭＰ１の差動増幅器２２０の入力トランジスタＩＮＴ１のゲートにはローレベルの電圧が入力され、入力トランジスタＩＮＴ２のゲートにはハイレベルの電圧が入力されることになる。即ち、差動増幅器２２０のノードＮＤ３の電圧レベルは図１３（Ｃ）のＤ７に示すように、Ｄ８のノードＮＤ４の電圧レベルより高くなり、ノードＮＤ４の電圧レベルは図１３（Ｃ）のＤ８に示すようにローレベルとなる。

これにより、図１１の比較器ＣＭＰ１のｎ型トランジスタＮＴＲ１のゲートにはローレベルの電圧が入力されるため、図１１のノードＮＤ５の電圧レベルはｐ型トランジスタＰＴＲ３によって調整されたレベルとなり、比較器ＣＭＰ１の検出信号ＣＯＭＰ＿ＯＵＴ＿
ＤＰはハイレベルとなる。

一方、差動信号ＤＭが入力される比較器ＣＭＰ２側では、図１１の比較器ＣＭＰ２の入力トランジスタＩＰＴ１のゲートには比較電圧ＣＶが入力され、比較器ＣＭＰ２の入力トランジスタＩＰＴ２のゲートには、図１３（Ａ）のＤ２に示すように比較電圧ＣＶよりも電圧レベルの低い差動信号ＤＭが入力される。

これにより、図１１の比較器ＣＭＰ２のノードＮＤ１の電圧レベルは図１３（Ｂ）のＤ９に示すようにローレベルとなり、比較器ＣＭＰ２のノードＮＤ２の電圧レベルはＤ１０に示すようにハイレベルとなる。従って、比較器ＣＭＰ２の差動増幅器２２０の入力トランジスタＩＮＴ１のゲートにはハイレベルの電圧が入力され、入力トランジスタＩＮＴ２のゲートにはローレベルの電圧が入力されることになる。即ち、差動増幅器２２０のノードＮＤ３の電圧レベルは図１３（Ｃ）のＤ１１に示すように、Ｄ１２のノードＮＤ４の電圧レベルより低くなり、ノードＮＤ４の電圧レベルは図１３（Ｃ）のＤ１２に示すようにハイレベルとなる。

これにより、図１１の比較器ＣＭＰ２のｎ型トランジスタＮＴＲ１のゲートにはハイレベルの電圧が入力されるため、図１１のノードＮＤ５の電圧レベルは、前述のホスト−デバイス間が接続状態にあるときと同様にグランドレベル側に変化する。

以上のようにして、比較器ＣＭＰ１の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＰはハイレベルに設定され、比較器ＣＭＰ２の検出信号ＣＯＭＰ＿ＯＵＴ＿ＤＭはローレベルに設定される。即ち、切断検出回路５２−２は図１３（Ｄ）のＤ１３に示すようにハイレベルの信号を出力し、ホスト−デバイス間の切断状態を検出する。これは、図１３（Ａ）のＤ１のように差動信号ＤＰの電圧レベルが比較電圧ＣＶの電圧レベルを上回った場合における切断検出であり、図１３（Ｄ）のＤ１３に示すように切断検出回路５２−２は、図１３（Ａ）のＤ１の差動信号ＤＰと比較電圧ＣＶとを比較して直ちに切断検出することが可能である。

なお、図１３（Ｄ）のＣ７は図１２（Ｄ）と同様に図１０のイネーブル信号ＥＮの電圧レベルを示し、Ｃ６はバイアス信号ＢＮ、Ｃ８はバイアス信号ＢＰを示す。

また、図１３（Ａ）のＢ３、Ｂ４に示すように、ＳＯＦパケットのＥＯＰにおいて、差動信号ＤＭの電圧レベルが比較電圧ＣＶの電圧レベルより高く、差動信号ＤＰの電圧レベルが比較電圧ＣＶの電圧レベルより低い場合には、図１１の比較器ＣＭＰ１の入力トランジスタＩＰＴ１のゲートには比較電圧ＣＶが入力され、比較器ＣＭＰ１の入力トランジスタＩＰＴ２のゲートには、図１１（Ａ）に示すように比較電圧ＣＶよりも電圧レベルの高い差動信号ＤＭが入力される。

この場合の切断検出回路５２−２の動作は、前述の差動信号ＤＰの電圧レベルが比較電圧ＣＶの電圧レベルより高い場合とほとんど同様であり、各ノードＮＤ１〜ＮＤ４の電圧レベルを示す波形が比較器ＣＭＰ１とＣＭＰ２とで入れ替わるだけである。従って、切断検出回路５２−２は、図１３（Ｄ）のＤ１４に示すようにハイレベルの信号を出力し、ホスト−デバイス間の切断状態を検出する。この場合も、図１３（Ｄ）のＤ１４に示すように切断検出回路５２−２は、図１３（Ａ）のＤ１の差動信号ＤＰと比較電圧ＣＶとを比較して直ちに切断検出することが可能である。

ここで第１実施形態の切断検出回路５２−１と、第２実施形態の切断検出回路５２−２を比較すると、切断検出を行った場合における検出信号のハイレベルである期間が異なる。切断検出回路５２−１の場合は、例えば図９（Ｄ）のＢ２５に示すように差動信号ＤＰ、ＤＭのＥＯＰに相当する期間に切断検出を示す信号がハイレベルに設定される。
これに対して、第２実施形態の切断検出回路５２−２では、図１３（Ｄ）のＤ１５に示すように、差動信号ＤＰ、ＤＭのＥＯＰに相当する期間と、Ｄ１６に示すようにＥＯＰ以外の期間に切断検出を示す信号がハイレベルに設定される。即ち、切断検出回路５２−２の比較器ＣＭＰ１、ＣＭＰ２は、ＥＯＰよりも前の期間での差動信号ＤＰ、ＤＭの電圧レベルを比較電圧ＣＶと比較することができる。ＥＯＰよりも前の期間では、図９（Ａ）や図１３（Ａ）に示すように差動信号ＤＰ、ＤＭは高い周波数で振幅している。そのため、第１実施形態の比較器ＣＭＰ１、ＣＭＰ２では高い周波数で振幅する差動信号ＤＰ、ＤＭに追従することができないため、切断の検出はＥＯＰの期間で行われる。

これに対して、第２実施形態の切断検出回路５２−２に用いられている比較器ＣＭＰ１、ＣＭＰ２は図１１に示すように第２の差動増幅器２２０の第３、第４の入力トランジスタＩＮＴ１、ＩＮＴ２がｎ型トランジスタで構成されている。ｎ型トランジスタはｐ型トランジスタよりも高速にスイッチングが可能なため、図１１の比較器ＣＭＰ１、ＣＭＰ２は図７の比較器ＣＭＰ１、ＣＭＰ２に比べて高速に動作することが可能であり、高い周波数で振幅する差動信号ＤＰ、ＤＭに対しても比較電圧ＣＶと、その電圧レベルを比較することができる。

また図１１の比較器ＣＭＰ１、ＣＭＰ２は、図７の比較器ＣＭＰ１、ＣＭＰ２の差動増幅器２１０を差動増幅器２２０に置き換えたものと見ることができる。差動増幅器２１０，２２０の消費電力は、ほぼ同じにすることができる。従って、第２実施形態では、低消費電力を維持しながら高速動作を実現することができる。

以上のように、第２実施形態の切断検出回路５２−２は、ＥＯＰの前の期間においても切断検出が可能であり、ホスト−デバイス間が切断された際に第１実施形態よりも素早く切断検出を行うことができる。

４．変形例
ホストとデバイスは例えば所定の長さのケーブルを介して接続される場合がある。このとき、ホスト側のレセプタクルをＡレセプタクルとし、デバイス側のレセプタクルをＢレセプタクルとする。Ｂレセプタクルでデバイスからケーブルがはずされると、ホスト−デバイス間が切断状態となり、この場合、ケーブルの両端のうちのＢレセプタクル側でＳＯＦパケットの反射が起こり、Ａレセプタクル側では反射波が観測される。Ａレセプタクル側でホストからケーブルが切断される場合にはこの反射波をほとんど見られない。

この反射波による影響は、ケーブルの長さが長いほど大きくなり、図１４（Ａ）、図１４（Ｂ）はそれぞれ、例えば５ｍ、１０ｍのケーブルを用いたときのＢレセプタクル側での切断を行った場合の、Ａレセプタクル側で観測されるＳＯＦパケットの波形図を示す。

図１４（Ａ）のＥ１や図１４（Ｂ）のＥ２に示すように、差動信号ＤＰ、ＤＭは反射波の影響を受け、そのＥＯＰ部分の波形が乱れてしまう。この結果、ホスト−デバイス間は切断状態にあるのに、ホスト側が接続状態と誤認識してしまう事態を生じる。

例えば、図１４（Ａ）では、反射の影響により、ＥＯＰ部分において、差動信号ＤＰ、ＤＭが比較電圧よりも電圧レベルの高い状態が継続する期間がＥ１に示すようにかなり短くなってしまう。このような場合、切断検出回路５２−１、５２−２は正確に切断検出を行えないおそれがある。

また、図１４（Ｂ）では、反射波の影響により、ＥＯＰ期間での差動信号ＤＰ、ＤＭが非常に乱れ、切断検出回路５２−１、５２−２は切断検出が行えない。

そこで、第１、第２実施形態に係る変形例として、図１５に切断検出回路５２−３の構成例を示す。切断検出回路５２−３は、切断検出回路５２−１又は５２−２の構成に対して、第１、第２の反射波比較器ＲＣＭＰ１、ＲＣＭＰ２とラッチ回路１２０が追加されている。第１、第２の反射波比較器ＲＣＭＰ１、ＲＣＭＰ２の具体的な構成は、図７又は図１１に示される比較器ＣＭＰ１、ＣＭＰ２の構成と同様であり、図１４（Ａ）のＥ３や図１４（Ｂ）のＥ４に示す反射波の電圧レベルと反射波比較電圧ＲＣＶとを比較する。

反射波の電圧レベルと反射波比較電圧ＲＣＶとの比較結果はラッチ回路１２０に供給される。ラッチ回路１２０は反射波検出用信号ＳＴＢに基づいて該比較結果をラッチする。具体的には、反射波検出用信号ＳＴＢが例えばアクティブに設定されると、ラッチ回路１２０は比較結果をラッチする。

反射波検出用信号ＳＴＢは、例えば上位層の回路ブロックによって設定され、例えばＳＯＦパケットが送信された後の所定のタイミングでアクティブに設定される。これにより、反射波が発生した場合に反射波の電圧レベルと反射波比較電圧ＲＣＶとの比較結果をラッチ回路１２０にラッチさせることができる。なお、上位層の回路ブロックにてＳＯＦパケットを送る指示をすることも可能なため、ＳＯＦパケットの送信されるタイミングはホストコントローラ側で把握できる。また、ＳＯＦパケットのビット数はＵＳＢ２．０規格により定義されている。このため、反射波検出用信号ＳＴＢをＳＯＦパケットのＥＯＰの後の所定のタイミングにアクティブに設定することが可能である。

次に図１６（Ａ）〜図１６（Ｃ）、図１７（Ａ）〜図１７（Ｃ）を用いて切断検出回路５２−３の動作を説明する。

なお、図１６（Ａ）〜図１６（Ｃ）は、ホスト−デバイス間が接続状態にある場合の波形図であり、図１７（Ａ）〜図１７（Ｃ）は、ホスト−デバイス間が切断状態にある場合の波形図である。また、図１６（Ａ）〜図１６（Ｃ）、図１７（Ａ）〜図１７（Ｃ）では、比較電圧ＣＶが図１６（Ａ）に示すように例えば６００ｍＶに設定され、反射波比較電圧ＲＣＶが例えば２００ｍＶに設定されている。

図１６（Ａ）のＦ１、Ｆ６は例えば差動信号ＤＰのＥＯＰを示し、Ｆ２、Ｆ５は例えば差動信号ＤＭのＥＯＰを示す。また、図１６（Ａ）のＦ３、Ｆ８は例えば差動信号ＤＰの反射波を示し、Ｆ４、Ｆ７は例えば差動信号ＤＭの反射波を示す。

まず、ホスト−デバイス間が切断されていない場合の切断検出回路５２−３の動作を説明する。ホスト−デバイス間が接続状態の場合には、図１６（Ａ）のＦ１やＦ２に示すように、ＳＯＦパケットが送信されたときの差動信号ＤＰ及びＤＭのＥＯＰの電圧レベルは比較電圧ＣＶの電圧レベルよりも低い。この場合、切断検出回路５２はホスト−デバイス間が接続状態にあることを示す信号を出力しなくてはならない。

このとき、図１６（Ａ）のＦ１に示すように差動信号ＤＰの電圧レベルは反射波比較電圧ＲＣＶよりも高い。したがって、図１５の第１の反射波比較器ＲＣＭＰ１の検出信号ＯＵＴＤＰ２は図１６（Ｂ）のＦ９に示すようにハイレベルとなる。

しかしながら、図１６（Ｃ）のＦ１６に示すように反射波検出用信号ＳＴＢはＳＯＦパケットのＥＯＰの後の所定のタイミングでアクティブに設定される。このため、図１６（Ｃ）のＦ１０に示すタイミングでは反射波検出用信号ＳＴＢがノンアクティブ（例えばローレベル）に設定されているため、図１６（Ｂ）のＦ９に示すハイレベルの検出信号ＯＵＴＤＰ２はラッチ回路１２０にラッチされない。

また、差動信号ＤＭの電圧レベルは図１６（Ａ）のＦ２に示すように反射波比較電圧ＲＣＶより低いため、図１５の第２の反射波比較器ＲＣＭＰ２の検出信号ＯＵＴＤＭ２は図１６（Ｂ）のＦ１１に示すようにローレベルとなる。

また、図１６（Ａ）のＦ１やＦ２に示すように差動信号ＤＰ、ＤＭの電圧レベルは比較電圧ＣＶよりも低いため、図１５の比較器ＣＭＰ１、ＣＭＰ２の検出信号ＯＵＴＤＰ１、ＯＵＴＤＭ１は、図１６（Ｂ）のＦ１１に示すようにローレベルとなる。

以上のようにして、切断検出回路５２−３は図１６（Ｃ）のＦ１５に示すようにローレベルの検出信号を出力し、ホスト−デバイス間が接続状態であることを検出する。

なお、図１６（Ｃ）のＦ１４はイネーブル信号ＥＮを示す。また、図１６（Ａ）のＦ５に示すように差動信号ＤＭのＥＯＰでの電圧レベルが反射波比較電圧ＲＣＶよりも高い場合には、図１６（Ｂ）のＦ１２に示すように図１５の第２の反射波比較器ＲＣＭＰ２の検出信号ＯＵＴＤＭ２がハイレベルとなる。これについても、前述と同様であり、反射波検出用信号ＳＴＢは図１６（Ｃ）のＦ１３に示すタイミングでノンアクティブ（例えばローレベル）に設定されているため、検出信号ＯＵＴＤＭ２はラッチ回路１２０にラッチされない。従って、この場合でも図１６（Ｃ）のＦ１７に示すように切断検出回路５２−３の検出信号はローレベルに設定されるため、正確にホスト−デバイス間の接続状態を検出することができる。

次に、ホスト−デバイス間が切断されている状態の場合の切断検出回路５２−３の動作を説明する。ホスト−デバイス間が切断されている状態の場合には、切断検出回路５２はホスト−デバイス間が切断状態にあることを示す信号を出力しなくてはならない。このとき、図１７（Ａ）のＧ１やＧ５に示すように差動信号ＤＰ、ＤＭの電圧レベルが反射波の影響により、比較電圧ＣＶを上回らない場合には、切断検出回路５２−３はＧ３やＧ６に示すように反射波の電圧レベルを反射波比較電圧ＲＣＶと比較することができる。

図１７（Ａ）のＧ１に示すように差動信号ＤＰの電圧レベルが反射波比較電圧ＲＣＶより高いため、図１７（Ｂ）のＧ９に示すように反射波比較器ＲＣＭＰ１の検出信号ＯＵＴＯＤＰ２がハイレベルとなる。ただし、前述したように、ラッチ回路１２０は反射波検出用信号ＳＴＢに基づいてラッチ動作するためＧ９に示すハイレベルの検出信号ＯＵＴＤＰ２はラッチ回路１２０にラッチされない。

また、図１７（Ａ）のＧ１、Ｇ２に示すように、差動信号ＤＰ、ＤＭの電圧レベルが比較電圧ＣＶよりも低いため、図１５の比較器ＣＭＰ１、ＣＭＰ２の検出信号ＯＵＴＤＰ１、ＯＵＴＤＭ１は図１７（Ｂ）のＧ１０に示すようにローレベルに設定される。

また、図１７（Ａ）のＧ３に示すように差動信号ＤＰの電圧レベルが反射波比較電圧ＲＣＶより高くなるため、図１７（Ｂ）のＧ１１に示すように反射波比較器ＲＣＭＰ１の検出信号ＯＵＴＤＰ２がハイレベルに設定される。このとき、図１７（Ｃ）のＦ１６に示すように反射波検出用信号ＳＴＢがアクティブに設定されるため、ラッチ回路１２０に図１７（Ｂ）のＧ１１に示すハイレベルの検出信号ＯＵＴＤＰ２がラッチされる。従って、図１７（Ｃ）のＧ１２に示すように切断検出回路５２−３はハイレベルの検出信号を出力し、ＳＯＦパケットが反射波の影響を受ける場合であってもホスト−デバイス間の切断状態を検出することができる。

図１７（Ａ）のＧ６に示すように差動信号ＤＭの電圧レベルが反射波比較電圧ＲＣＶを上回った場合にも、上記と同様の動作により、第２の反射波比較器ＲＣＭＰ２の検出信号ＯＵＴＤＭ２が図１７（Ｂ）のＧ１３に示すようにハイレベルに設定される。これにより
、切断検出回路５２−３はホスト−デバイス間の切断状態を正確に検出することができる。

以上のようにして、切断検出回路５２−３は、差動信号ＤＰ、ＤＭのＥＯＰでの電圧レベルが反射波の影響を受ける場合であっても、反射波の電圧レベルを反射波比較電圧ＲＣＶと比較することができるので、正確な切断検出が可能となる。

上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

本発明に係るホストコントローラの構成例を示す図である。 ＳＯＦパケットを説明ためのする図である。 図３（Ａ）は接続状態におけるＳＯＦパケットの波形図であり、図３（Ｂ）は、切断状態におけるＳＯＦパケットの波形図である。 本発明に係る比較例の検出回路の構成例を示す図である。 本発明に係る切断検出回路の構成例を示す図である。 本発明の第１実施形態に係る切断検出回路の構成例を示す図である。 第１実施形態に係る比較器の回路構成を示す図である。 図８（Ａ）〜図８（Ｄ）は接続状態における第１実施形態に係る切断検出回路の動作を説明するための波形図である。 図９（Ａ）〜図９（Ｄ）は切断状態における第１実施形態に係る切断検出回路の動作を説明するための波形図である。 第２実施形態に係る切断検出回路の構成例を示す図である。 第２実施形態に係る比較器の回路構成を示す図である。 図１２（Ａ）〜図１２（Ｄ）は接続状態における第２実施形態に係る切断検出回路の動作を説明するための波形図である。 図１３（Ａ）〜図１３（Ｄ）は切断状態における第２実施形態に係る切断検出回路の動作を説明するための波形図である。 図１４（Ａ）及び図１４（Ｂ）は、ＳＯＦパケットが受ける反射波の影響を示す波形図。 本発明に係る変形例を示す図である。 図１６（Ａ）〜図１６（Ｃ）は接続状態における変形例の切断検出回路の動作を説明するための波形図である。 図１７（Ａ）〜図１７（Ｃ）は切断状態における変形例の切断検出回路の動作を説明するための波形図である。

符号の説明

５２，５２−１、５２−２、５２−３ 切断検出回路、１００ 制御回路、
１１０ バイアス回路、１１２ バイアス回路、１２０ ラッチ回路、
２００ 第１の差動増幅器、２１０ 第２の差動増幅器、２２０ 第２の差動増幅器、
ＢＮ バイアス信号、ＢＰ バイアス信号、ＣＭＰ１ 第１の比較器、
ＣＭＰ２ 第２の比較器、ＣＶ 比較電圧、ＤＭ 第２の差動信号、
ＤＰ 第１の差動信号、ＥＮ イネーブル信号、ＦＮＴ ｎ型トランジスタ、
ＩＰＴ１ 第１の入力トランジスタ、ＩＰＴ２ 第２の入力トランジスタ、
ＩＰＴ３ 第３の入力トランジスタ、ＩＰＴ４ 第４の入力トランジスタ、
ＩＮＴ１ 第３の入力トランジスタ、ＩＮＴ２ 第４の入力トランジスタ、
ＮＤ１ 第１の出力ノード、ＮＤ２ 第２の出力ノード、ＮＤ４ 第３の出力ノード、
ＲＣＭＰ１ 第１の反射波比較器、ＲＣＭＰ２ 第２の反射波比較器、
ＲＣＶ 反射波比較電圧、ＸＥＮＨ 制御信号

Claims (12)

1. バスを介して差動信号対によるデータ転送を行い、所与の規格で規定されたフレームパケットを前記所与の規格で規定された間隔でデバイス側に送信するホストコントローラであって、
   前記差動信号対を構成する第１及び第２の差動信号のうち、前記第１の差動信号の前記フレームパケット中の所与の範囲に対応する電圧レベルと比較電圧を比較し、
   前記第２の差動信号の前記フレームパケット中の前記所与の範囲に対応する電圧レベルと前記比較電圧を比較し、
   前記第１及び第２の差動信号の少なくとも一方の前記所与の範囲に対応する電圧レベルが前記比較電圧よりも高い場合には、ホスト−デバイス間の切断状態を検出する切断検出回路を含み、
   前記切断検出回路は、
   前記第１の差動信号を受け、前記第１の差動信号の前記フレームパケット中の前記所与の範囲に対応する電圧レベルと前記比較電圧とを比較し、前記所与の範囲に対応する前記第１の差動信号の電圧レベルが前記比較電圧よりも高い場合には、ホスト−デバイス間の切断状態を検出する第１の比較器と、
   前記第２の差動信号を受け、前記第２の差動信号の前記フレームパケット中の前記所与の範囲に対応する電圧レベルと前記比較電圧とを比較し、前記所与の範囲に対応する前記第２の差動信号の電圧レベルが前記比較電圧よりも高い場合には、ホスト−デバイス間の切断状態を検出する第２の比較器と、
   を含み、
   前記第１及び第２の比較器の各々は、第１及び第２の差動増幅器を含み、
   前記第１の差動増幅器は、第１の電源と前記第１の電源より電源電圧の低い第２の電源の間に並列に設けられた第１及び第２の入力トランジスタを含み、
   前記第１の入力トランジスタのゲートには前記比較電圧が入力され、
   前記第２の入力トランジスタのゲートには前記第１及び第２の差動信号のいずれか一方が入力され、
   前記第２の差動増幅器は、前記第１の電源と前記第２の電源の間に並列に設けられた第３及び第４の入力トランジスタを含み、
   前記第４の入力トランジスタのゲートは、前記第１の入力トランジスタと前記第２の電源との間の第１の出力ノードと接続され、
   前記第３の入力トランジスタのゲートは、前記第２の入力トランジスタと前記第２の電源との間の第２の出力ノードと接続され、
   前記切断検出回路は、前記第１及び第２の比較器の一方がホスト−デバイス間の切断を検出した場合にホスト−デバイス間の切断を検出することを特徴とするホストコントローラ。
2. 請求項１において、
   前記切断検出回路は、前記切断検出回路のイネーブル制御を行うためのイネーブル信号を受け、
   前記イネーブル信号は、
   ホストコントローラ側の送信回路の定電流源がオンに設定され、且つ、前記フレームパケットがホストからデバイスに送信される場合に、アクティブに設定され、
   前記フレームパケットが送信されない場合にはノンアクティブに設定され、
   前記切断検出回路は、
   前記イネーブル信号がアクティブに設定される場合には、ホスト−デバイス間の切断状態を監視し、
   前記イネーブル信号がノンアクティブに設定される場合には、その動作がオフ状態に設定されることを特徴とするホストコントローラ。
3. 請求項２において、
   前記第１及び第２の比較器の出力段には、その出力をグランドレベルに固定する出力固定スイッチを含み、
   前記出力固定スイッチは、前記イネーブル信号がアクティブの場合にはオフに設定され、前記イネーブル信号がノンアクティブの場合にはオンに設定されることを特徴とするホストコントローラ。
4. 請求項３において、
   前記第１及び第２の比較器の電流源を調整するバイアス信号を発生するバイアス信号発生回路を含み、
   前記バイアス信号発生回路は、前記イネーブル信号がアクティブの場合に前記バイアス信号を発生し、前記イネーブル信号がノンアクティブの場合には前記バイアス信号を発生しないことを特徴とするホストコントローラ。
5. 請求項１乃至４のいずれかにおいて、
   前記第１、第２、第３及び第４の入力トランジスタはＰ型トランジスタで構成されていることを特徴とするホストコントローラ。
6. 請求項１乃至５のいずれかにおいて、
   前記第１及び第２の比較器の検出結果は、前記第４の入力トランジスタと前記第２の電源との間の第３の出力ノードの電圧レベルに基づいて出力されることを特徴とするホストコントローラ。
7. 請求項２において、
   前記第１及び第２の入力トランジスタはＰ型トランジスタで構成され、第３及び第４の入力トランジスタはＮ型トランジスタで構成されていることを特徴とするホストコントローラ。
8. 請求項７において、
   前記第１及び第２の比較器は、前記第２の差動増幅器の電流源を調整するための第２の差動増幅器用バイアス信号を発生する第２の差動増幅器用バイアス信号発生回路を含み、
   前記第２の差動増幅器用バイアス信号発生回路は、前記イネーブル信号がアクティブの場合に前記第２の差動増幅器用バイアス信号を発生し、前記イネーブル信号がノンアクティブの場合には前記第２の差動増幅器用バイアス信号を発生しないことを特徴とするホストコントローラ。
9. 請求項７又は８において、
   前記第１及び第２の比較器の検出結果は、前記第４の入力トランジスタと前記第２の電源との間の第３の出力ノードの電圧レベルに基づいて出力されることを特徴とするホストコントローラ。
10. 請求項１乃至９のいずれかにおいて、
    前記所与の規格は、ＵＳＢ２．０規格であることを特徴とするホストコントローラ。
11. 請求項１０において、
    前記フレームパケットは、前記ＵＳＢ２.０規格で規定されるＳＯＦ（Ｓｔａｒｔ Ｏ
    ｆ Ｆｒａｍｅ）パケットであることを特徴とするホストコントローラ。
12. 請求項１１において、
    前記所与の範囲は、前記ＵＳＢ２.０規格で規定されるＥＯＰ（Ｅｎｄ Ｏｆ Ｐａｃ
    ｋｅｔ）に対応することを特徴とするホストコントローラ。

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