JP3687545B2 - コンパレータ回路 - Google Patents
コンパレータ回路 Download PDFInfo
- Publication number
- JP3687545B2 JP3687545B2 JP2001028648A JP2001028648A JP3687545B2 JP 3687545 B2 JP3687545 B2 JP 3687545B2 JP 2001028648 A JP2001028648 A JP 2001028648A JP 2001028648 A JP2001028648 A JP 2001028648A JP 3687545 B2 JP3687545 B2 JP 3687545B2
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- gate
- differential pair
- input voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、２つの電圧の差が設定値よりも大きいか小さいかを判定するためのコンパレータ回路（いわゆるウィンドウ電圧コンパレータ）に関し、特に、ＩＣ化に適したウィンドウ電圧コンパレータに関する。
【０００２】
【従来の技術】
従来のウィンドウ電圧コンパレータの一般的な構成を図３に示す。このウィンドウ電圧コンパレータは、第１の入力電圧ＶＡ及び第２の入力電圧ＶＢを入力してそれらの差に比例する電圧を出力する第１のインスツルメンテーションアンプ（計装増幅器）３１と、第１のウィンドウ電圧ＶＷ１及び第２のウィンドウ電圧ＶＷ２を入力してそれらの差に比例する電圧を出力する第２のインスツルメンテーションアンプ３２と、第１のインスツルメンテーションアンプ３１の出力電圧と第２のインスツルメンテーションアンプ３２の出力電圧とを比較して比較結果に応じた出力ＶＯＵＴを発生するコンパレータ３３とを含んでいる。
【０００３】
各インスツルメンテーションアンプのゲインＧは、例えば１倍とすることができる。しかしながら、広い入力電圧に対応して正確なゲインで演算を行うインスツルメンテーションアンプをＩＣ内で実現することは困難である。また、ウィンドウ電圧コンパレータの動作速度は、インスツルメンテーションアンプの応答速度によって決まってしまう。通常のインスツルメンテーションアンプの応答周波数はｋＨｚオーダー止まりであり、ＭＨｚオーダーの周波数で動作させたい場合には、性能が不足してしまう。
【０００４】
ところで、日本国特許出願公開（特開）昭６２−２６９５１２号公報には、電圧依存性の無い容量素子を用いずに、ＭＯＳトランジスタのゲート容量とスイッチを用いることで、差動増幅器のオフセット電圧の影響を低減した高精度にして高速な電圧比較器が掲載されている。しかしながら、この電圧比較器は、１つの入力電圧が１つの参照電圧に対して大きいか小さいかを判定するものであり、４種の電圧に基づいて２つの入力電圧の差が２つの基準電圧の差で規定される設定値よりも大きいか小さいかを判定することはできない。
【０００５】
また、特開平１−９１３７３号公報には、ウィンドウコンパレータに対する上限と下限の２個の参照電圧を一定にした状態でウィンドウコンパレータの電圧軸に対する相対位置のみをシフト可能として、回路部分の偏位位置を調節する可変型ウィンドウコンパレータが掲載されている。しかしながら、この可変型ウィンドウコンパレータは、１つの入力電圧が２つの参照電圧に対して大きいか小さいかを判定するものであり、４種の電圧に基づいて２つの入力電圧の差が２つの基準電圧の差で規定される設定値よりも大きいか小さいかを判定することはできない。
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、２つの電圧の差が設定値よりも大きいか小さいかを判定するためのウィンドウ電圧コンパレータにおいて、高速動作を実現し、かつ、ＩＣ化に適した回路構成を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明のコンパレータ回路は、ゲートに第１の入力電圧が印加される第１のＮチャネルトランジスタとゲートに第２の入力電圧が印加される第２のＮチャネルトランジスタとを含む第１のＮチャネルトランジスタ差動対と、ゲートに第２の入力電圧が印加される第１のＰチャネルトランジスタとゲートに第１の入力電圧が印加される第２のＰチャネルトランジスタとを含む第１のＰチャネルトランジスタ差動対と、 前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和を求める第１の電流合成手段と、前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和を求める第２の電流合成手段と、ゲートに第１の基準電圧が印加される第３のＮチャネルトランジスタとゲートに第２の基準電圧が印加される第４のＮチャネルトランジスタとを含む第２のＮチャネルトランジスタ差動対と、ゲートに第２の基準電圧が印加される第３のＰチャネルトランジスタとゲートに第１の基準電圧が印加される第４のＰチャネルトランジスタとを含む第２のＰチャネルトランジスタ差動対と、前記第３のＮチャネルトランジスタ及び前記第３のＰチャネルトランジスタのドレイン電流の和を求める第３の電流合成手段と、前記第４のＮチャネルトランジスタ及び前記第４のＰチャネルトランジスタのドレイン電流の和を求める第４の電流合成手段と、前記第１及び第４の電流合成手段の出力電流の和と前記第２及び第３の電流合成手段の出力電流の和とを比較することにより、第１の入力電圧と第２の入力電圧との差が第１の基準電圧と第２の基準電圧との差よりも大きいか小さいかを判定する比較手段と、を具備する。
【０００８】
ここで、第１及び第２のＰチャネルトランジスタのソース電位と第１及び第２のＮチャネルトランジスタのソース電位との間の電位差を第１及び第２の入力信号の電圧に従って制御することにより、差動対のトータルゲインを制御する制御手段をさらに具備しても良い。
【０００９】
以上において、比較手段が、ゲート電位を共通にし、各々のソースに差動対の出力が接続される２つの入力トランジスタを含む折り返しカスコード増幅回路で構成されるようにしても良い。
【００１０】
上記構成によれば、２つの入力電圧の差を２つの基準電圧の差と比較することにより、２つの入力電圧の差が設定値よりも大きいか小さいかを判定することができる。また、トランジスタの差動対は応答速度が速く、ＩＣ化にも適しているため、半導体集積回路において高速なウィンドウ電圧コンパレータを実現することができる。
【００１１】
また、本発明のコンパレータ回路は、ゲートに第１の入力電圧が印加される第１のＮチャネルトランジスタとゲートに第２の入力電圧が印加される第２のＮチャネルトランジスタとを含むＮチャネルトランジスタ差動対と、ゲートに第２の入力電圧が印加される第１のＰチャネルトランジスタとゲートに第１の入力電圧が印加される第２のＰチャネルトランジスタとを含むＰチャネルトランジスタ差動対と、前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和を求める第１の電流合成手段と、前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和を求める第２の電流合成手段と、前記第１の電流合成手段の出力ノード及び前記第２の電流合成手段の出力ノードとがそれぞれ接続され、前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和と、前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和との大小を比較する比較手段と、を具備する。上記構成によれば、第１の入力電圧と第２の入力電圧との大小を判定できる。
【００１２】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るコンパレータ回路の構成を示す図である。
【００１３】
図１に示すように、このコンパレータ回路は、入力電圧ＶＡ及びＶＢが印加されるトランジスタの差動対１と、基準電圧ＶＷ１及びＶＷ２が印加されるトランジスタの差動対２と、これらの差動対の出力電流を比較するための増幅回路３とを含んでいる。ここで、基準電圧ＶＷ１とＶＷ２との差が設定値を表している。
【００１４】
差動対１において、第１のトランジスタは電流Ｉ１１を出力し、第２のトランジスタは電流Ｉ１２を出力する。また、差動対２において、第３のトランジスタは電流Ｉ２１を出力し、第４のトランジスタは電流Ｉ２２を出力する。増幅回路３は、電流Ｉ１１と電流Ｉ２２との和（Ｉ１１＋Ｉ２２）と、電流Ｉ１２と電流Ｉ２１との和（Ｉ１２＋Ｉ２１）とを比較することにより、入力電圧ＶＡとＶＢとの差が基準電圧ＶＷ１とＶＷ２との差よりも大きいか小さいかを判定し、その結果を出力電圧ＶＯＵＴとして出力する。
【００１５】
増幅回路３は、折り返しカスコード接続された増幅回路である。増幅回路３において、ＰチャネルトランジスタＱＰ１３とＱＰ１４のゲートには、バイアス電圧ＶＢ１が印加されており、これらのトランジスタは所定のドレイン電流を供給する。トランジスタＱＰ１３とＱＰ１４には、ＰチャネルトランジスタＱＰ１１とＱＰ１２がそれぞれカスコード接続されている。また、ＰチャネルトランジスタＱＰ１１とＱＰ１２のゲートには、バイアス電圧ＶＢ２が印加されている。さらに、トランジスタＱＰ１１のソースには、差動対１に含まれる第１のトランジスタ及び差動対２に含まれる第４のトランジスタのドレインが接続されている。また、トランジスタＱＰ１２のソースには、差動対１に含まれる第２のトランジスタ及び差動対２に含まれる第３のトランジスタのドレインが接続されている。
【００１６】
トランジスタＱＰ１１とＱＰ１２は、差動対１と２の出力電流の和を増幅して、ドレインから出力する。トランジスタＱＰ１１とＱＰ１２にそれぞれ接続されているＮチャネルトランジスタＱＮ１１とＱＮ１２は、カレントミラーを構成しており、ＱＮ１２のドレイン電流はトランジスタＱＰ１１のドレイン電流と等しくなる。これにより、トランジスタＱＰ１１の出力が折り返えされてトランジスタＱＰ１２の出力と合成され、トランジスタＱＰ１２とＱＮ１２のドレインにおいて、電流（Ｉ１１＋Ｉ２２）と電流（Ｉ１２＋Ｉ２１）との差に対応する出力電圧ＶＯＵＴが得られる。この増幅回路は、電流入力タイプとなっているので、電圧飽和が起こり難いという特徴を有している。
【００１７】
次に、本実施形態に係るコンパレータ回路において用いる差動対の回路構成について詳しく説明する。
図２は、図１に示す差動対１の具体的な回路構成例を示す図である。差動対２についても、同様の回路構成を使用できる。
【００１８】
図２に示すように、差動対１には、入力電圧が高いときに動作するＮチャネルトランジスタ差動対を構成するＮチャネルトランジスタＱＮ１及びＱＮ２と、入力電圧が低いときに動作するＰチャネルトランジスタ差動対を構成するＰチャネルトランジスタＱＰ１及びＱＰ２とが含まれている。
【００１９】
入力電圧が高いときに動作するＮチャネルトランジスタ差動対においては、トランジスタＱＮ１のゲートに入力電圧ＶＡが印加され、トランジスタＱＮ２のゲートに入力電圧ＶＢが印加される。また、トランジスタＱＮ１とＱＮ２のソースには、ゲートにバイアス電圧ＶＢ４が印加されたＮチャネルトランジスタＱＮ５が接続されている。トランジスタＱＮ１のドレイン電流は出力電流Ｉ１１の一部となり、トランジスタＱＮ２のドレイン電流は出力電流Ｉ１２の一部となる。
【００２０】
入力電圧が低いときに動作するＰチャネルトランジスタ差動対においては、トランジスタＱＰ１のゲートに入力電圧ＶＢが印加され、トランジスタＱＰ２のゲートに入力電圧ＶＡが印加される。また、トランジスタＱＰ１とＱＰ２のソースには、ゲートにバイアス電圧ＶＢ３が印加されたＰチャネルトランジスタＱＰ５から電流が供給される。トランジスタＱＰ１のドレイン電流は、カレントミラーを構成するＮチャネルトランジスタＱＮ６とＱＮ７によって、出力電流Ｉ１１の一部となる。また、トランジスタＱＰ２のドレイン電流は、カレントミラーを構成するＮチャネルトランジスタＱＮ８とＱＮ９によって、出力電流Ｉ１２の一部となる。
【００２１】
なお、入力電圧が高くもなく低くもないときには、Ｎチャネルトランジスタ差動対とＰチャネルトランジスタ差動対との両方が動作して、差動対のトータルゲインが増加してしまう。これを防止するために、ＰチャネルトランジスタＱＰ３及びＱＰ４とＮチャネルトランジスタＱＮ３及びＱＮ４とによって構成される回路を設けて、Ｎチャネルトランジスタ差動対のソース電位とＰチャネルトランジスタ差動対のソース電位との間の電位差を制御することにより、差動対のトータルゲインを低下させている。このようにすれば、広い入力電圧範囲に対して、一定のゲインで差動増幅を行い、正確に入力電圧を出力電流に変換することができる。
【００２２】
【発明の効果】
以上述べた様に、本発明によれば、２つの入力電圧の差を２つの基準電圧の差と比較することにより、２つの入力電圧の差が設定値よりも大きいか小さいかを判定することができる。また、トランジスタの差動対は応答速度が速く、ＩＣ化にも適しているため、半導体集積回路において高速なウィンドウ電圧コンパレータを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るコンパレータ回路の構成を示す図である。
【図２】図１に示す差動対１の具体的な回路構成例を示す図である。
【図３】従来のウィンドウ電圧コンパレータの一般的な構成を示す図である。
【符号の説明】
１、２ 差動対
３ 増幅回路
ＱＰ１〜ＱＰ１４ Ｐチャネルトランジスタ
ＱＮ１〜ＱＮ１２ Ｎチャネルトランジスタ
【発明の属する技術分野】
本発明は、２つの電圧の差が設定値よりも大きいか小さいかを判定するためのコンパレータ回路（いわゆるウィンドウ電圧コンパレータ）に関し、特に、ＩＣ化に適したウィンドウ電圧コンパレータに関する。
【０００２】
【従来の技術】
従来のウィンドウ電圧コンパレータの一般的な構成を図３に示す。このウィンドウ電圧コンパレータは、第１の入力電圧ＶＡ及び第２の入力電圧ＶＢを入力してそれらの差に比例する電圧を出力する第１のインスツルメンテーションアンプ（計装増幅器）３１と、第１のウィンドウ電圧ＶＷ１及び第２のウィンドウ電圧ＶＷ２を入力してそれらの差に比例する電圧を出力する第２のインスツルメンテーションアンプ３２と、第１のインスツルメンテーションアンプ３１の出力電圧と第２のインスツルメンテーションアンプ３２の出力電圧とを比較して比較結果に応じた出力ＶＯＵＴを発生するコンパレータ３３とを含んでいる。
【０００３】
各インスツルメンテーションアンプのゲインＧは、例えば１倍とすることができる。しかしながら、広い入力電圧に対応して正確なゲインで演算を行うインスツルメンテーションアンプをＩＣ内で実現することは困難である。また、ウィンドウ電圧コンパレータの動作速度は、インスツルメンテーションアンプの応答速度によって決まってしまう。通常のインスツルメンテーションアンプの応答周波数はｋＨｚオーダー止まりであり、ＭＨｚオーダーの周波数で動作させたい場合には、性能が不足してしまう。
【０００４】
ところで、日本国特許出願公開（特開）昭６２−２６９５１２号公報には、電圧依存性の無い容量素子を用いずに、ＭＯＳトランジスタのゲート容量とスイッチを用いることで、差動増幅器のオフセット電圧の影響を低減した高精度にして高速な電圧比較器が掲載されている。しかしながら、この電圧比較器は、１つの入力電圧が１つの参照電圧に対して大きいか小さいかを判定するものであり、４種の電圧に基づいて２つの入力電圧の差が２つの基準電圧の差で規定される設定値よりも大きいか小さいかを判定することはできない。
【０００５】
また、特開平１−９１３７３号公報には、ウィンドウコンパレータに対する上限と下限の２個の参照電圧を一定にした状態でウィンドウコンパレータの電圧軸に対する相対位置のみをシフト可能として、回路部分の偏位位置を調節する可変型ウィンドウコンパレータが掲載されている。しかしながら、この可変型ウィンドウコンパレータは、１つの入力電圧が２つの参照電圧に対して大きいか小さいかを判定するものであり、４種の電圧に基づいて２つの入力電圧の差が２つの基準電圧の差で規定される設定値よりも大きいか小さいかを判定することはできない。
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、２つの電圧の差が設定値よりも大きいか小さいかを判定するためのウィンドウ電圧コンパレータにおいて、高速動作を実現し、かつ、ＩＣ化に適した回路構成を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明のコンパレータ回路は、ゲートに第１の入力電圧が印加される第１のＮチャネルトランジスタとゲートに第２の入力電圧が印加される第２のＮチャネルトランジスタとを含む第１のＮチャネルトランジスタ差動対と、ゲートに第２の入力電圧が印加される第１のＰチャネルトランジスタとゲートに第１の入力電圧が印加される第２のＰチャネルトランジスタとを含む第１のＰチャネルトランジスタ差動対と、 前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和を求める第１の電流合成手段と、前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和を求める第２の電流合成手段と、ゲートに第１の基準電圧が印加される第３のＮチャネルトランジスタとゲートに第２の基準電圧が印加される第４のＮチャネルトランジスタとを含む第２のＮチャネルトランジスタ差動対と、ゲートに第２の基準電圧が印加される第３のＰチャネルトランジスタとゲートに第１の基準電圧が印加される第４のＰチャネルトランジスタとを含む第２のＰチャネルトランジスタ差動対と、前記第３のＮチャネルトランジスタ及び前記第３のＰチャネルトランジスタのドレイン電流の和を求める第３の電流合成手段と、前記第４のＮチャネルトランジスタ及び前記第４のＰチャネルトランジスタのドレイン電流の和を求める第４の電流合成手段と、前記第１及び第４の電流合成手段の出力電流の和と前記第２及び第３の電流合成手段の出力電流の和とを比較することにより、第１の入力電圧と第２の入力電圧との差が第１の基準電圧と第２の基準電圧との差よりも大きいか小さいかを判定する比較手段と、を具備する。
【０００８】
ここで、第１及び第２のＰチャネルトランジスタのソース電位と第１及び第２のＮチャネルトランジスタのソース電位との間の電位差を第１及び第２の入力信号の電圧に従って制御することにより、差動対のトータルゲインを制御する制御手段をさらに具備しても良い。
【０００９】
以上において、比較手段が、ゲート電位を共通にし、各々のソースに差動対の出力が接続される２つの入力トランジスタを含む折り返しカスコード増幅回路で構成されるようにしても良い。
【００１０】
上記構成によれば、２つの入力電圧の差を２つの基準電圧の差と比較することにより、２つの入力電圧の差が設定値よりも大きいか小さいかを判定することができる。また、トランジスタの差動対は応答速度が速く、ＩＣ化にも適しているため、半導体集積回路において高速なウィンドウ電圧コンパレータを実現することができる。
【００１１】
また、本発明のコンパレータ回路は、ゲートに第１の入力電圧が印加される第１のＮチャネルトランジスタとゲートに第２の入力電圧が印加される第２のＮチャネルトランジスタとを含むＮチャネルトランジスタ差動対と、ゲートに第２の入力電圧が印加される第１のＰチャネルトランジスタとゲートに第１の入力電圧が印加される第２のＰチャネルトランジスタとを含むＰチャネルトランジスタ差動対と、前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和を求める第１の電流合成手段と、前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和を求める第２の電流合成手段と、前記第１の電流合成手段の出力ノード及び前記第２の電流合成手段の出力ノードとがそれぞれ接続され、前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和と、前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和との大小を比較する比較手段と、を具備する。上記構成によれば、第１の入力電圧と第２の入力電圧との大小を判定できる。
【００１２】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るコンパレータ回路の構成を示す図である。
【００１３】
図１に示すように、このコンパレータ回路は、入力電圧ＶＡ及びＶＢが印加されるトランジスタの差動対１と、基準電圧ＶＷ１及びＶＷ２が印加されるトランジスタの差動対２と、これらの差動対の出力電流を比較するための増幅回路３とを含んでいる。ここで、基準電圧ＶＷ１とＶＷ２との差が設定値を表している。
【００１４】
差動対１において、第１のトランジスタは電流Ｉ１１を出力し、第２のトランジスタは電流Ｉ１２を出力する。また、差動対２において、第３のトランジスタは電流Ｉ２１を出力し、第４のトランジスタは電流Ｉ２２を出力する。増幅回路３は、電流Ｉ１１と電流Ｉ２２との和（Ｉ１１＋Ｉ２２）と、電流Ｉ１２と電流Ｉ２１との和（Ｉ１２＋Ｉ２１）とを比較することにより、入力電圧ＶＡとＶＢとの差が基準電圧ＶＷ１とＶＷ２との差よりも大きいか小さいかを判定し、その結果を出力電圧ＶＯＵＴとして出力する。
【００１５】
増幅回路３は、折り返しカスコード接続された増幅回路である。増幅回路３において、ＰチャネルトランジスタＱＰ１３とＱＰ１４のゲートには、バイアス電圧ＶＢ１が印加されており、これらのトランジスタは所定のドレイン電流を供給する。トランジスタＱＰ１３とＱＰ１４には、ＰチャネルトランジスタＱＰ１１とＱＰ１２がそれぞれカスコード接続されている。また、ＰチャネルトランジスタＱＰ１１とＱＰ１２のゲートには、バイアス電圧ＶＢ２が印加されている。さらに、トランジスタＱＰ１１のソースには、差動対１に含まれる第１のトランジスタ及び差動対２に含まれる第４のトランジスタのドレインが接続されている。また、トランジスタＱＰ１２のソースには、差動対１に含まれる第２のトランジスタ及び差動対２に含まれる第３のトランジスタのドレインが接続されている。
【００１６】
トランジスタＱＰ１１とＱＰ１２は、差動対１と２の出力電流の和を増幅して、ドレインから出力する。トランジスタＱＰ１１とＱＰ１２にそれぞれ接続されているＮチャネルトランジスタＱＮ１１とＱＮ１２は、カレントミラーを構成しており、ＱＮ１２のドレイン電流はトランジスタＱＰ１１のドレイン電流と等しくなる。これにより、トランジスタＱＰ１１の出力が折り返えされてトランジスタＱＰ１２の出力と合成され、トランジスタＱＰ１２とＱＮ１２のドレインにおいて、電流（Ｉ１１＋Ｉ２２）と電流（Ｉ１２＋Ｉ２１）との差に対応する出力電圧ＶＯＵＴが得られる。この増幅回路は、電流入力タイプとなっているので、電圧飽和が起こり難いという特徴を有している。
【００１７】
次に、本実施形態に係るコンパレータ回路において用いる差動対の回路構成について詳しく説明する。
図２は、図１に示す差動対１の具体的な回路構成例を示す図である。差動対２についても、同様の回路構成を使用できる。
【００１８】
図２に示すように、差動対１には、入力電圧が高いときに動作するＮチャネルトランジスタ差動対を構成するＮチャネルトランジスタＱＮ１及びＱＮ２と、入力電圧が低いときに動作するＰチャネルトランジスタ差動対を構成するＰチャネルトランジスタＱＰ１及びＱＰ２とが含まれている。
【００１９】
入力電圧が高いときに動作するＮチャネルトランジスタ差動対においては、トランジスタＱＮ１のゲートに入力電圧ＶＡが印加され、トランジスタＱＮ２のゲートに入力電圧ＶＢが印加される。また、トランジスタＱＮ１とＱＮ２のソースには、ゲートにバイアス電圧ＶＢ４が印加されたＮチャネルトランジスタＱＮ５が接続されている。トランジスタＱＮ１のドレイン電流は出力電流Ｉ１１の一部となり、トランジスタＱＮ２のドレイン電流は出力電流Ｉ１２の一部となる。
【００２０】
入力電圧が低いときに動作するＰチャネルトランジスタ差動対においては、トランジスタＱＰ１のゲートに入力電圧ＶＢが印加され、トランジスタＱＰ２のゲートに入力電圧ＶＡが印加される。また、トランジスタＱＰ１とＱＰ２のソースには、ゲートにバイアス電圧ＶＢ３が印加されたＰチャネルトランジスタＱＰ５から電流が供給される。トランジスタＱＰ１のドレイン電流は、カレントミラーを構成するＮチャネルトランジスタＱＮ６とＱＮ７によって、出力電流Ｉ１１の一部となる。また、トランジスタＱＰ２のドレイン電流は、カレントミラーを構成するＮチャネルトランジスタＱＮ８とＱＮ９によって、出力電流Ｉ１２の一部となる。
【００２１】
なお、入力電圧が高くもなく低くもないときには、Ｎチャネルトランジスタ差動対とＰチャネルトランジスタ差動対との両方が動作して、差動対のトータルゲインが増加してしまう。これを防止するために、ＰチャネルトランジスタＱＰ３及びＱＰ４とＮチャネルトランジスタＱＮ３及びＱＮ４とによって構成される回路を設けて、Ｎチャネルトランジスタ差動対のソース電位とＰチャネルトランジスタ差動対のソース電位との間の電位差を制御することにより、差動対のトータルゲインを低下させている。このようにすれば、広い入力電圧範囲に対して、一定のゲインで差動増幅を行い、正確に入力電圧を出力電流に変換することができる。
【００２２】
【発明の効果】
以上述べた様に、本発明によれば、２つの入力電圧の差を２つの基準電圧の差と比較することにより、２つの入力電圧の差が設定値よりも大きいか小さいかを判定することができる。また、トランジスタの差動対は応答速度が速く、ＩＣ化にも適しているため、半導体集積回路において高速なウィンドウ電圧コンパレータを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るコンパレータ回路の構成を示す図である。
【図２】図１に示す差動対１の具体的な回路構成例を示す図である。
【図３】従来のウィンドウ電圧コンパレータの一般的な構成を示す図である。
【符号の説明】
１、２ 差動対
３ 増幅回路
ＱＰ１〜ＱＰ１４ Ｐチャネルトランジスタ
ＱＮ１〜ＱＮ１２ Ｎチャネルトランジスタ
Claims (3)
- ゲートに第１の入力電圧が印加される第１のＮチャネルトランジスタとゲートに第２の入力電圧が印加される第２のＮチャネルトランジスタとを含む第１のＮチャネルトランジスタ差動対と、
ゲートに第２の入力電圧が印加される第１のＰチャネルトランジスタとゲートに第１の入力電圧が印加される第２のＰチャネルトランジスタとを含む第１のＰチャネルトランジスタ差動対と、
前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和を求める第１の電流合成手段と、
前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和を求める第２の電流合成手段と、
ゲートに第１の基準電圧が印加される第３のＮチャネルトランジスタとゲートに第２の基準電圧が印加される第４のＮチャネルトランジスタとを含む第２のＮチャネルトランジスタ差動対と、
ゲートに第２の基準電圧が印加される第３のＰチャネルトランジスタとゲートに第１の基準電圧が印加される第４のＰチャネルトランジスタとを含む第２のＰチャネルトランジスタ差動対と、
前記第３のＮチャネルトランジスタ及び前記第３のＰチャネルトランジスタのドレイン電流の和を求める第３の電流合成手段と、
前記第４のＮチャネルトランジスタ及び前記第４のＰチャネルトランジスタのドレイン電流の和を求める第４の電流合成手段と、
前記第１及び第４の電流合成手段の出力電流の和と前記第２及び第３の電流合成手段の出力電流の和とを比較することにより、第１の入力電圧と第２の入力電圧との差が第１の基準電圧と第２の基準電圧との差よりも大きいか小さいかを判定する比較手段と、
を具備するコンパレータ回路。 - 前記第１び第２のＰチャネルトランジスタのソース電位と前記第１及び第２のＮチャネルトランジスタのソース電位との間の電位差を第１及び第２の入力信号の電圧に従って制御することにより、前記差動対のトータルゲインを制御する制御手段をさらに具備する請求項１記載のコンパレータ回路。
- 前記比較手段が、ゲート電位を共通にし、各々のソースに前記差動対の出力が接続される２つの入力トランジスタを含む折り返しカスコード増幅回路で構成されていることを特徴とする請求項１または２記載のコンパレータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001028648A JP3687545B2 (ja) | 2001-02-05 | 2001-02-05 | コンパレータ回路 |
| US10/062,310 US6605964B2 (en) | 2001-02-05 | 2002-02-01 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001028648A JP3687545B2 (ja) | 2001-02-05 | 2001-02-05 | コンパレータ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005117942A Division JP2005223951A (ja) | 2005-04-15 | 2005-04-15 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002232273A JP2002232273A (ja) | 2002-08-16 |
| JP3687545B2 true JP3687545B2 (ja) | 2005-08-24 |
Family
ID=18893112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001028648A Expired - Fee Related JP3687545B2 (ja) | 2001-02-05 | 2001-02-05 | コンパレータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6605964B2 (ja) |
| JP (1) | JP3687545B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084674B1 (en) | 2004-08-16 | 2006-08-01 | Analog Devices, Inc. | Differential amplifier with reduced common-mode and method |
| US7777568B2 (en) * | 2004-12-02 | 2010-08-17 | Mandate Chips and Circuits Pvt. Ltd. | High frequency receiver preamplifier with CMOS rail-to-rail capability |
| JP2005223951A (ja) * | 2005-04-15 | 2005-08-18 | Seiko Epson Corp | コンパレータ回路 |
| US7263156B2 (en) * | 2005-05-12 | 2007-08-28 | Varian Medical Systems Technologies, Inc. | Method and apparatus to facilitate computerized tomography of relatively large objects |
| JP4973036B2 (ja) | 2005-08-08 | 2012-07-11 | セイコーエプソン株式会社 | ホストコントローラ |
| JP2007174598A (ja) * | 2005-12-26 | 2007-07-05 | Fujitsu Ltd | コンパレータ回路およびその制御方法 |
| TWI325216B (en) * | 2006-08-28 | 2010-05-21 | Realtek Semiconductor Corp | Two step voltage converter and voltage level switching method |
| JP2010226833A (ja) * | 2009-03-23 | 2010-10-07 | Mitsumi Electric Co Ltd | コンパレータおよびｄｃ−ｄｃコンバータ |
| JP5375465B2 (ja) * | 2009-09-11 | 2013-12-25 | ヤマハ株式会社 | 最大電流検出回路 |
| IT1403945B1 (it) * | 2011-02-17 | 2013-11-08 | St Microelectronics Srl | Comparatore di una differenza di tensioni di ingresso con almeno una soglia |
| US9225247B2 (en) * | 2014-03-31 | 2015-12-29 | Freescale Semiconductor, Inc. | Comparator for synchronous rectification and method of operation |
| US9312768B2 (en) | 2014-03-31 | 2016-04-12 | Freescale Semiconductor, Inc. | Comparator for synchronous rectification and method of operation |
| US9319041B1 (en) * | 2015-04-08 | 2016-04-19 | Global Unichip Corporation | Squelch detector |
| CN106533400B (zh) * | 2015-09-09 | 2019-05-10 | 创意电子股份有限公司 | 振幅阈值检测器 |
| JP2021158396A (ja) * | 2018-06-28 | 2021-10-07 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子及び電子機器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4555673A (en) * | 1984-04-19 | 1985-11-26 | Signetics Corporation | Differential amplifier with rail-to-rail input capability and controlled transconductance |
| JPS62269512A (ja) | 1986-05-19 | 1987-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 電圧比較器 |
| GB2209894B (en) * | 1987-09-10 | 1991-10-16 | Integrated Power Semiconductor | Signal amplifier |
| JPH0191373A (ja) | 1987-10-01 | 1989-04-11 | Meguro Denpa Sokki Kk | 可変型ウィンドウコンパレータ |
| US5446396A (en) * | 1992-10-22 | 1995-08-29 | Advanced Micro Devices, Inc. | Voltage comparator with hysteresis |
| US5489904A (en) * | 1993-09-28 | 1996-02-06 | The Regents Of The University Of California | Analog current mode analog/digital converter |
| US6157221A (en) * | 1999-03-23 | 2000-12-05 | Northrop Grumman Corporation | Three input comparator |
-
2001
- 2001-02-05 JP JP2001028648A patent/JP3687545B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-01 US US10/062,310 patent/US6605964B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6605964B2 (en) | 2003-08-12 |
| JP2002232273A (ja) | 2002-08-16 |
| US20020109532A1 (en) | 2002-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3687545B2 (ja) | コンパレータ回路 | |
| KR101972031B1 (ko) | 동적 범위가 넓은 레일-레일 비교기를 위한 오프셋 교정 및 정밀 히스테리시스 | |
| US5446396A (en) | Voltage comparator with hysteresis | |
| JP5690469B2 (ja) | 差動増幅器、基準電圧発生回路、差動増幅方法及び基準電圧発生方法 | |
| US6614302B2 (en) | CMOS operational amplifier circuit | |
| US20080290942A1 (en) | Differential amplifier | |
| JP2013544060A (ja) | カレントミラーおよび高コンプライアンス単段増幅器 | |
| JPH11272346A (ja) | 電流ソース | |
| JP6217115B2 (ja) | 演算増幅回路 | |
| US7443240B2 (en) | AM intermediate frequency variable gain amplifier circuit, variable gain amplifier circuit and its semiconductor integrated circuit | |
| JP4058334B2 (ja) | ヒステリシスコンパレータ回路 | |
| JP2000244259A (ja) | 高速カレントミラー回路及び方法 | |
| US8723593B2 (en) | Bias voltage generation circuit and differential circuit | |
| JP2007004581A (ja) | レギュレータ回路 | |
| KR100313504B1 (ko) | 알티알 입력단의 트랜스컨덕턴스 제어회로 | |
| US9473122B1 (en) | Rail-to-rail input stage circuit with constant transconductance | |
| JP4785243B2 (ja) | カスコード増幅回路及びフォールデッド・カスコード増幅回路 | |
| JP2002344261A (ja) | Ｃｍｏｓ演算増幅回路 | |
| JP4371618B2 (ja) | 差動増幅回路 | |
| JP3673479B2 (ja) | ボルテージレギュレータ | |
| US6903607B2 (en) | Operational amplifier | |
| JP6510165B2 (ja) | オペアンプ | |
| JP2005223951A (ja) | コンパレータ回路 | |
| JP3863355B2 (ja) | オペアンプ回路のバイアス電流制御方法、オペアンプ回路及び半導体装置 | |
| JP3855810B2 (ja) | 差動増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041028 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050107 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050222 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050415 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050425 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050517 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050530 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130617 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |