JP2007174598A - コンパレータ回路およびその制御方法 - Google Patents
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Abstract
【解決手段】コンパレータ回路100は、比較入力信号INおよび参照入力信号REFの電位差に応じて充放電される容量素子4と、その電圧が閾値電圧Vth以上の場合にはハイレベルを出力し、閾値電圧Vth未満の場合にはローレベルを出力するアナログバッファ部5と、アナログバッファ部5の立ち上がりおよび立ち下がりエッジを検出してアップ信号UPおよびダウン信号DOWNを出力するエッジ検出部7と、アップ信号UPに応じて容量部を充電し、ダウン信号DOWNに応じて容量部を放電するチャージポンプ部8とを備えている。
【選択図】図2
Description
コンパレータ回路200は、比較部201と、積分部202と、閾値検出部204と、積分加速部203とを備えている。
このうちP型MOSトランジスタP11、N型MOSトランジスタN13は、パワーサプライ信号PS,XPSに応じて、検出信号Xを制御するためのトランジスタである。P型MOSトランジスタP12,P13は、バイアス信号CMに応じて後述のカレントミラー型差動増幅器にバイアス電流を供給するトランジスタである。また、P型MOSトランジスタP14およびN型MOSトランジスタN14は出力バッファ動作を行なうトランジスタである。
参照入力信号REFと比較入力信号INとの電位差が小さく、線形領域で動作する場合、参照入力信号REFと比較入力信号INとの電位差に応じたレベルが、検出信号Xに出力される。
このうち、P型MOSトランジスタP21およびN型MOSトランジスタN21,N25は、パワーサプライ信号PS,XPSに応じて、第1中間点Aを制御するためのトランジスタである。P型MOSトランジスタP22は、バイアス信号CM2に応じて後述のカレントミラー型定電流回路にバイアス電流を供給するトランジスタである。また、P型MOSトランジスタP25およびN型MOSトランジスタN23は電流の出力制御を行なうトランジスタである。
アナログバッファ部5は、P型MOSトランジスタP51〜P53と、N型MOSトランジスタN51〜N53とを備えている。このうちP型MOSトランジスタP51,P52と、N型MOSトランジスタN51,N52とはインバータを構成している。このインバータでは、P型およびN型トランジスタが、それぞれ2段で構成されているため、1段で構成されている場合に比して、コンダクタンスが小さくなっている。これにより、第2中間点Bの電位が閾値付近の場合に流れる貫通電流の大きさを抑制することができ、ひいては低消費電力化を図ることができる。
NANDゲート74の一方の入力にはデジタル出力信号Cが入力され、他方の入力には遅延素子71およびインバータ72を介してデジタル出力信号Cが入力されている。デジタル出力信号Cがローレベルからハイレベルに遷移する際、当初ハイレベルであるNANDゲート74の他方の入力は、遅延素子71の遅延時間td2後にローレベルに遷移する。従って、NANDゲート74では、デジタル出力信号Cの立ち上がりのエッジから、遅延時間td2の幅を有するローレベルパルスがアップ信号UPに出力される。
第1実施形態のコンパレータ回路100では、アップ信号UPおよびダウン信号DOWNは遅延時間td2の幅で活性状態となるパルスであるため、遅延時間td2を調整することで精度よく電流の流出および流入の量を制御することができる。
図9は、コンパレータ回路100の動作を示すタイミングチャートであり、図10は、YY’部分の拡大図である。
(2)において、検出信号Xの発振波形に応じて、定電流IAの流れる方向が交互に変動し、さらに第1中間点Aにも発振波形が出力されることとなる。
(3)において、第2中間点Bの電位がアナログバッファ部5の閾値電圧Vthを下回ると、デジタル出力信号Cの出力がローレベルに遷移する。
(4)において、エッジ検出部7は、デジタル出力信号Cの立下りエッジを検出し、遅延時間td1のパルス幅を有するハイレベルパルスをダウン信号DOWNに出力する。
(8)において、検出信号Xの発振波形に応じて、定電流IAの流れる方向が交互に変動し、さらに第1中間点Aにも発振波形が出力されることとなる。
(9)において、第2中間点Bの電位がアナログバッファ部5の閾値電圧Vthを上回ると、デジタル出力信号Cの出力がハイレベルに遷移する。
(10)において、エッジ検出部7は、デジタル出力信号Cの立ち上がりエッジを検出し、遅延時間td1のパルス幅を有するローレベルパルスをアップ信号UPに出力する。
アナログスイッチ94は入力端子および反転入力端子がそれぞれハイレベルおよびローレベルの場合に導通となり、ローレベルおよびハイレベルの場合に非導通となる。アナログスイッチ94において、入力端子にはNORゲート92の出力信号が入力され、反転入力端子には、インバータ93を介してNORゲート92の出力信号が入力されている。
図13は、遅延出力部6の別例である遅延出力部6Aを示す回路図である。遅延出力部6Aは、インバータ61A,64Aと、NORゲート62Aと、フリップフロップ63Aとを備えている。
例えば、第1および第2実施形態では、電流制限部(定電流発生部および抵抗素子、ならびに、スイッチ部および抵抗素子)を含んだ形態を例示したが、比較部を電流出力タイプにすることで、この電流制限部を省いた形態にすることができ、このような形態にも、本発明を適用することができる。また、比較部を電圧出力タイプとし、電流制限部が抵抗素子のみを含む形態とする場合にも、本発明を適用することができる。
また、各実施形態では、定電流発生部における出力の論理を反転し、遅延出力部において、再度論理を反転しているが、いずれの論理も反転しないで構成する場合にも本発明を適用することができる。
また、各実施形態では、容量素子の一端を接地電位側に接続しているが、電源電位側に接続した構成であってもよい。
また、第3実施形態では、カレントミラーの電流比を1対1とし、2倍の電流値で充放電を行なっているが、電流比は任意の値でよい。
また、P型MOSトランジスタP25およびN型MOSトランジスタN23は出力インバータ部の一例、P型MOSトランジスタP24は、第1PMOSトランジスタの一例、N型MOSトランジスタN24は第2NMOSトランジスタの一例、P型MOSトランジスタP22はバイアス発生部の一例、P型MOSトランジスタP23は、第3PMOSトランジスタの一例、N型MOSトランジスタN22は第4NMOSトランジスタの一例である。
(付記1) 入力信号を互いに比較する比較部と、前記比較部からの出力信号に応じて積分する積分部と、前記積分部からの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出する閾値検出部と、前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減する積分加速部と、を備えることを特徴とするコンパレータ回路。
(付記2) 付記1のコンパレータ回路であって、前記積分部は、前記比較部の出力信号に応じて充放電される容量部を含み、前記積分加速部は、前記閾値検出部の出力に応じて、前記容量部に対する充放電を行なうチャージポンプ部を含む、ことを特徴とするコンパレータ回路。
(付記3) 付記2のコンパレータ回路であって、前記閾値検出部は、前記容量部の電圧が閾値電圧以上の場合には第1電位を出力し、前記閾値電圧未満の場合には第2電位を出力するアナログバッファ部と、前記アナログバッファ部の出力が前記第2電位から前記第1電位に変化する場合には第1エッジ信号を出力し、前記第1電位から前記第2電位に変化する場合には第2エッジ信号を出力するエッジ検出部と、を含み、前記チャージポンプ部は、前記第1エッジ信号に応じて前記容量部への充電を行ない、前記第2エッジ信号に応じて前記容量部からの放電を行なうことを特徴とするコンパレータ回路。
(付記4) 付記1のコンパレータ回路であって、前記積分部は、前記比較部の出力信号に応じて充放電される容量部を含み、前記積分加速部は、前記閾値検出部の出力に応じて、前記比較部の出力信号の信号強度を増加する比較出力信号増加部を含む、ことを特徴とするコンパレータ回路。
(付記5) 付記4のコンパレータ回路であって、前記閾値検出部は、前記容量部の電圧が閾値電圧以上の場合には第1電位を出力し、前記閾値電圧未満の場合には第2電位を出力するアナログバッファ部と、前記アナログバッファ部の出力が前記第2電位から前記第1電位に変化する場合には第1エッジ信号を出力し、前記第1電位から前記第2電位に変化する場合には第2エッジ信号を出力するエッジ検出部と、を含み、前記比較出力信号増加部は、前記比較部からの出力信号に応じて、前記容量部を充放電する電流である第1充電電流または第1放電電流を発生する第1電流発生部と、前記第1電流発生部の出力に接続され、前記第1エッジ信号に応じて、前記第1充電電流に基づく電流の大きさの充電電流を発生する第2電流発生部と、前記第1電流発生部の出力に接続され、前記第2エッジ信号に応じて、前記第1放電電流に基づく電流の大きさの放電電流を発生する第3電流発生部と、を含むことを特徴とするコンパレータ回路。
(付記6) 付記2または付記4のコンパレータ回路であって、前記比較部と前記容量部との間に設けられ、前記容量部に対する充放電電流を制限する電流制限部をさらに備えることを特徴とするコンパレータ回路。
(付記7) 付記6のコンパレータ回路であって、前記電流制限部は、前記比較部の出力信号に応じて、充電と放電とが切り換わる定電流発生部を含むことを特徴とするコンパレータ回路。
(付記8) 付記7のコンパレータ回路であって、前記定電流発生部は、前記比較部の出力信号を入力とする出力インバータ部と、電源電位および前記出力インバータ部の電源電位入力の間に設けられる第1PMOSトランジスタと、接地電位および前記出力インバータ部の接地電位入力の間に設けられる第2NMOSトランジスタと、前記第1PMOSトランジスタのゲートに所定バイアス電圧を出力するバイアス発生部と、前記電源電位および前記接地電位の間に直列に設けられる第3PMOSトランジスタおよび第4NMOSトランジスタと、を備え、前記第3PMOSトランジスタのゲートには、前記所定バイアス電圧が印加され、前記第2NMOSトランジスタおよび前記第4NMOSトランジスタのゲートには、前記第3PMOSトランジスタおよび前記第4NMOSトランジスタの接続点の電位が印加されることを特徴とするコンパレータ回路。
(付記9) 付記6のコンパレータ回路であって、前記電流制限部は、前記比較部と前記容量部との間に設けられる抵抗素子を含むことを特徴とするコンパレータ回路。
(付記10) 付記6のコンパレータ回路であって、前記電流制限部は、前記比較部と前記容量部との間に設けられ、前記チャージポンプ部が前記容量部を充電もしくは放電する際に、非導通に制御されるスイッチ部を含むことを特徴とするコンパレータ回路。
(付記11) 付記1のコンパレータ回路であって、前記閾値検出部は、入力が前記積分部に接続されるインバータを含み、前記インバータは、前記インバータを介して電源電位から接地電位に至る経路に設けられ、貫通電流を制限する貫通電流制限部を有することを特徴とするコンパレータ回路。
(付記12) 付記11のコンパレータ回路であって、前記貫通電流制限部は、ゲートが前記インバータの入力に接続されるP型MOSトランジスタおよび/またはN型MOSトランジスタを含むことを特徴とするコンパレータ回路。
(付記13) 付記11のコンパレータ回路であって、前記貫通電流制限部は、抵抗素子を含むことを特徴とするコンパレータ回路。
(付記14) 付記1のコンパレータ回路であって、少なくとも閾値検出部における出力の活性期間だけ、自身の出力を遅延させる遅延出力部をさらに備えることを特徴とするコンパレータ回路。
(付記15) 付記14のコンパレータ回路であって、前記遅延出力部は、前記第1または第2エッジ信号が非活性状態に遷移する際に前記アナログバッファ部の出力を更新するフリップフロップを含むことを特徴とするコンパレータ回路。
(付記16) 付記1のコンパレータ回路であって、前記閾値検出部の出力は、活性期間が所定幅のパルス信号であることを特徴とするコンパレータ回路。
(付記17) 入力信号を互いに比較するステップと、前記比較するステップの結果に応じて、積分するステップと、前記積分するステップからの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出するステップと、前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減するステップと、を備えることを特徴とするコンパレータ回路の制御方法。
(付記18) 付記17のコンパレータ回路の制御方法であって、前記積分するステップは、前記比較するステップの結果に応じて容量を充放電するステップであり、前記積分積分値を増減するステップは、前記積分値が前記閾値を越えることの検出に応じて、前記容量部に対し充放電を行なうステップであることを特徴とするコンパレータ回路の制御方法。
(付記19) 付記17のコンパレータ回路の制御方法であって、前記積分するステップは、前記比較するステップの結果に応じて容量を充放電するステップであり、前記積分値を増減するステップは、前記積分値が前記閾値を越えることの検出に応じて、前記比較するステップからの信号強度を増加することを特徴とするコンパレータ回路の制御方法。
2 定電流発生部
3 抵抗素子
4 容量素子
5、5A アナログバッファ部
6 遅延出力部
7 エッジ検出部
8 チャージポンプ部
100 コンパレータ回路
Claims (10)
- 入力信号を互いに比較する比較部と、
前記比較部からの出力信号に応じて積分する積分部と、
前記積分部からの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出する閾値検出部と、
前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減する積分加速部と、
を備えることを特徴とするコンパレータ回路。 - 請求項1のコンパレータ回路であって、
前記積分部は、前記比較部の出力信号に応じて充放電される容量部を含み、
前記積分加速部は、前記閾値検出部の出力に応じて、前記容量部に対する充放電を行なうチャージポンプ部を含む、
ことを特徴とするコンパレータ回路。 - 請求項1のコンパレータ回路であって、
前記積分部は、前記比較部の出力信号に応じて充放電される容量部を含み、
前記積分加速部は、前記閾値検出部の出力に応じて、前記比較部の出力信号の信号強度を増加する比較出力信号増加部を含む、
ことを特徴とするコンパレータ回路。 - 請求項2または請求項3のコンパレータ回路であって、
前記比較部と前記容量部との間に設けられ、前記容量部に対する充放電電流を制限する電流制限部
をさらに備えることを特徴とするコンパレータ回路。 - 請求項4のコンパレータ回路であって、
前記電流制限部は、前記比較部の出力信号に応じて、充電と放電とが切り換わる定電流発生部を含むことを特徴とするコンパレータ回路。 - 請求項4のコンパレータ回路であって、
前記電流制限部は、前記比較部と前記容量部との間に設けられる抵抗素子を含むことを特徴とするコンパレータ回路。 - 請求項1のコンパレータ回路であって、
前記閾値検出部は、入力が前記積分部に接続されるインバータを含み、
前記インバータは、
前記インバータを介して電源電位から接地電位に至る経路に設けられ、貫通電流を制限する貫通電流制限部を有する
ことを特徴とするコンパレータ回路。 - 請求項1のコンパレータ回路であって、
少なくとも閾値検出部における出力の活性期間だけ、自身の出力を遅延させる遅延出力部をさらに備えることを特徴とするコンパレータ回路。 - 請求項1のコンパレータ回路であって、前記閾値検出部の出力は、活性期間が所定幅のパルス信号であることを特徴とするコンパレータ回路。
- 入力信号を互いに比較するステップと、
前記比較するステップの結果に応じて、積分するステップと、
前記積分するステップからの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出するステップと、
前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減するステップと、
を備えることを特徴とするコンパレータ回路の制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005373175A JP2007174598A (ja) | 2005-12-26 | 2005-12-26 | コンパレータ回路およびその制御方法 |
EP06251768A EP1801971A3 (en) | 2005-12-26 | 2006-03-30 | Comparator circuit and control method thereof |
US11/398,702 US7336107B2 (en) | 2005-12-26 | 2006-04-06 | Comparator circuit and control method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005373175A JP2007174598A (ja) | 2005-12-26 | 2005-12-26 | コンパレータ回路およびその制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007174598A true JP2007174598A (ja) | 2007-07-05 |
Family
ID=37921778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005373175A Withdrawn JP2007174598A (ja) | 2005-12-26 | 2005-12-26 | コンパレータ回路およびその制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7336107B2 (ja) |
EP (1) | EP1801971A3 (ja) |
JP (1) | JP2007174598A (ja) |
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-
2006
- 2006-03-30 EP EP06251768A patent/EP1801971A3/en not_active Withdrawn
- 2006-04-06 US US11/398,702 patent/US7336107B2/en active Active
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EP1801971A2 (en) | 2007-06-27 |
US7336107B2 (en) | 2008-02-26 |
EP1801971A3 (en) | 2009-09-16 |
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Date | Code | Title | Description |
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RD04 | Notification of resignation of power of attorney |
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|
RD03 | Notification of appointment of power of attorney |
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|
A621 | Written request for application examination |
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|
A711 | Notification of change in applicant |
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A761 | Written withdrawal of application |
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