JP6217115B2 - 演算増幅回路 - Google Patents

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Description

本発明は、同相入力電圧範囲が広く、且つオフセット電圧を低く抑えた演算増幅回路に関する。
近時、駆動電源の単一極性化と電源電圧Ｖddの低電圧化に伴い、入力電圧範囲を略電源電圧幅（ＧＮＤ〜Ｖdd）まで拡げたレール・トゥ・レール入力型の演算増幅回路が注目されている。また、例えばＭＯＳ-ＦＥＴからなる入力差動回路（ＭＯＳ差動対）にカスコード増幅回路を並列接続して利得（ゲイン）を高めることも行われている。更には前記ＭＯＳ差動対を構成する一対のＭＯＳ-ＦＥＴ間の電流アンバランスを補正（トリミング）して該ＭＯＳ差動対間のオフセット電圧を打ち消すことも行われている。
図３はオフセット電圧トリミング回路を備えた従来のＰ-ＭＯＳ入力折り返しカスコード型の演算増幅回路の一例を示す概略構成図である。図３においてＡは一対の電圧入力端子ＩＮＰ,ＩＮＭに加えられる同相入力電圧を差動増幅するＰ-ＭＯＳ差動対であり、ＢはこのＰ-ＭＯＳ差動対Ａに対するバイアス用電流源である。前記Ｐ-ＭＯＳ差動対Ａは、一対のＰチャネル型のＭＯＳ-ＦＥＴ（以下、Ｐ-ＭＯＳと略記する）１ａ,１ｂにより構成され、また前記バイアス用電流源Ｂはゲート接地されたＰ-ＭＯＳ２にて構成される。
また前記Ｐ-ＭＯＳ差動対Ａに対する入力折り返し型のカスコード回路Ｃは、前記Ｐ-ＭＯＳ１ａ,１ｂの各ドレインにソースをそれぞれ接続したＮチャネル型のＭＯＳ-ＦＥＴ（以下、Ｎ-ＭＯＳと略記する）３ａ,３ｂからなるＮ-ＭＯＳカスコード増幅段と、該Ｎ-ＭＯＳ３ａ,３ｂの各ドレインにカスコード接続された一対のＰ-ＭＯＳ４ａ,４ｂとからなるＰ-ＭＯＳカスコード増幅段とにより構成されている。また前記Ｐ-ＭＯＳ４ａ,４ｂのソースにそれぞれ接続されて前記Ｐ-ＭＯＳカスコード増幅段の負荷をなす、カレント・ミラー回路を形成した一対のＰ-ＭＯＳ５ａ,５ｂは、前記カスコード回路Ｃを介して前記Ｐ-ＭＯＳ差動対Ａに作用する能動負荷Ｄである。この能動負荷Ｄを直列に接続した前記カスコード回路Ｃはゲート接地増幅回路を形成し、出力抵抗を高めて当該演算増幅回路の利得を高くする役割を担う。
一方、並列に設けられて前記Ｐ-ＭＯＳ１ａ,１ｂの各ドレインおよび前記Ｎ-ＭＯＳ３ａ,３ｂの各ソースにスイッチ回路Ｅを介して接続されたＮ-ＭＯＳ６ａ〜６ｆは、前記Ｎ-ＭＯＳ３ａ,３ｂからなる前記Ｎ-ＭＯＳカスコード増幅段の負荷をなすと共に、前記Ｐ-ＭＯＳ差動対Ａおよび前記カスコード回路Ｃに対する電流源Ｆを構成している。ちなみに前記スイッチ回路Ｅは、前記Ｎ-ＭＯＳ６ａ〜６ｆの各ドレインにそれぞれ直列接続されたスイッチ７ａ〜７ｆを備える。これらのスイッチ７ａ〜７ｆは、選択的なオン・オフによって前記Ｐ-ＭＯＳ差動対Ａおよび前記カスコード回路Ｃに前記電流源Ｆを選択的に接続する役割を担う。従って前記スイッチ回路Ｅおよび前記電流源Ｆは、前記ＭＯＳ差動対Ａを構成する前記Ｐ-ＭＯＳ１ａ,１ｂからそれぞれ引き抜く電流を調整し、これによって該Ｐ-ＭＯＳ１ａ,１ｂ間の電流アンバランスを補正（トリミング）するオフセット電圧調整回路（電流トリミング回路）としての役割を担う。
ちなみに前記Ｐ-ＭＯＳ差動対Ａを構成する前記Ｐ-ＭＯＳ１ａ,１ｂや前記能動負荷を構成する前記Ｐ-ＭＯＳ５ａ,５ｂに特性の不揃いがあると、これに起因して前記Ｐ-ＭＯＳ１ａ,１ｂに流れる電流にアンバランスが生じる。するとこの電流アンバランスに伴って出力電圧が変化し、上記電流アンバランスを解消するように前記Ｐ-ＭＯＳ差動対Ａに出力電圧がフィードバックされる。この結果、前記Ｐ-ＭＯＳ１ａ,１ｂに印加される電圧に差が生じ、前記電流アンバランスが解消された状態で安定する。
このとき前記Ｐ-ＭＯＳ１ａ,１ｂに加わる電圧差が前記出力電圧に重畳するオフセット電圧として生じる。前述したスイッチ回路Ｅによる電流調整は、前記Ｐ-ＭＯＳ１ａ,１ｂ間の電流アンバランスを補正（トリミング）することで前記オフセット電圧をキャンセルする役割を担う。このような演算増幅回路におけるオフセット電圧のトリミングの手法については、例えば特許文献１等に詳しく紹介される通りである。
一方、図４は従来のレール・トゥ・レール入力折り返しカスコード型の演算増幅回路の一例を示す概略構成図である。この演算増幅回路は、図３に示した構成の演算増幅回路に加えて、更に前記Ｐ-ＭＯＳ差動対Ａに対して並列に設けられた一対のＮ-ＭＯＳ-ＦＥＴ８ａ,８ｂからなるＮ-ＭＯＳ差動対Ｇを備える。ちなみに上記一対のＮ-ＭＯＳ-ＦＥＴ８ａ,８ｂの各ドレインは、前記カスコード回路Ｃにおける前記一対のＰ-ＭＯＳ４ａ,４ｂの各ソースにそれぞれ接続される。また図中Ｈは上記Ｎ-ＭＯＳ差動対Ｇに対するバイアス用電流源であり、該バイアス用電流源Ｈはベース接地されたＮ-ＭＯＳ９により構成される。
尚、図４に示す演算増幅回路は、前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｇに対するオフセット電圧調整用の電流トリミング回路（スイッチ回路Ｅ）は備えていない。従って前記Ｐ-ＭＯＳ差動対Ａに対する前記電流源Ｆａは前記一対のＮ-ＭＯＳ６ａ,６ｂだけにより構成され、電流アンバランスの調整に用いた前述したＮ-ＭＯＳ６ｃ〜６ｆも備えていない。またこの演算増幅回路においては、前記Ｐ-ＭＯＳ差動対Ａに対する前記能動負荷Ｄ（Ｐ-ＭＯＳ５ａ,５ｂ）は、前記Ｎ-ＭＯＳ差動対Ｇに対する電流源として作用し、また前記Ｐ-ＭＯＳ差動対Ａに対する前記電流源Ｆａ（Ｎ-ＭＯＳ６ａ,６ｂ）は、前記Ｎ-ＭＯＳ差動対Ｇに対する能動負荷として作用する。
このように前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｇを並列に備えて構成される演算増幅回路は、接地電位ＧＮＤから電源電圧Ｖddまでの入力電圧範囲において、前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｇのどちらか一方が正常に動作する。この結果、略電源電圧幅（ＧＮＤ〜Ｖdd）の入力電圧範囲を得ることができ、レール・トゥ・レール入力型の演算増幅回路と称される。
このようなレール・トゥ・レール入力型の演算増幅回路について、例えば非特許文献１等に詳しく紹介される通りである。
特表２００８−５４４７２７号公報
谷口研二著 「ＬＳＩ設計のためのＣＭＯＳアナログ回路入門」第１版、ＣＱ出版、２００４年１２月、ｐ２００−２０４
ところで図４に示すようなレール・トゥ・レール型の演算増幅回路において、例えば図３に示す演算増幅回路に見られるように、前記電流源Ｆにより前記Ｐ-ＭＯＳ差動対（Ｐ-ＭＯＳ１ａ,１ｂ）Ａに流れる電流をトリミングすると、これに伴って前記Ｎ-ＭＯＳ差動対（Ｎ-ＭＯＳ８ａ,８ｂ）Ｇにオフセット電圧が発生することが否めない。そして前記Ｎ-ＭＯＳ差動対（Ｎ-ＭＯＳ８ａ,８ｂ）Ｇにオフセット電圧をキャンセルしようとすると、今度は前記Ｐ-ＭＯＳ差動対（Ｐ-ＭＯＳ１ａ,１ｂ）Ａにオフセット電圧が生じる。この為、前記Ｐ-ＭＯＳ差動対（Ｐ-ＭＯＳ１ａ,１ｂ）Ａおよび前記Ｎ-ＭＯＳ差動対（Ｎ-ＭＯＳ８ａ,８ｂ）Ｇのオフセット電圧を共にキャンセルすることができないと言う、相反する問題が生じる。
本発明はこのような事情を考慮してなされたもので、その目的は、並列に設けられて一対の電圧入力端子に接続されたＰ-ＭＯＳ差動対およびＮ-ＭＯＳ差動対を備えて構成されたレール・トゥ・レール型の演算増幅回路において、前記Ｐ-ＭＯＳ差動対および前記Ｎ-ＭＯＳ差動対にそれぞれ生じるオフセット電圧を各別にキャンセルすることのできる演算増幅回路を提供することにある。
上述した目的を達成するべく本発明に係る演算増幅回路は、
一対の電圧入力端子にそれぞれ接続された一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳ差動対と、
このＮ-ＭＯＳ差動対に接続されたＮ-ＭＯＳ差動対用能動負荷およびＮ-ＭＯＳ差動対用電流源と、
前記一対の電圧入力端子にそれぞれ接続された一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳ差動対と、
このＰ-ＭＯＳ差動対に接続されたＰ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用電流源とを備えたレール・トゥ・レール型の演算増幅回路であって、
特に前記一対の電圧入力端子に加えられる同相入力電圧が前記Ｎ-ＭＯＳ差動対および前記Ｐ-ＭＯＳ差動対を駆動する電源電圧の［１／２］よりも高いときにはＨレベルの出力を得、低いときにはＬレベルの出力を得るコンパレータと、
このコンパレータの出力がＨレベルのときにだけ前記Ｎ-ＭＯＳ差動対用能動負荷およびＮ-ＭＯＳ差動対用電流源に電流を流すと共に、前記Ｎ-ＭＯＳ差動対を動作させるＮ-ＭＯＳ差動対用スイッチと、
前記コンパレータの出力がＬレベルのときにだけ前記Ｐ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用電流源に電流を流すと共に、前記Ｐ-ＭＯＳ差動対を動作させるＰ-ＭＯＳ差動対用スイッチと、
前記Ｎ-ＭＯＳ差動対用電流源の駆動能力を調整して前記Ｎ-ＭＯＳ差動対の動作時におけるオフセット電圧を最小にするＮ-ＭＯＳ差動対用トリミング手段と、
前記Ｐ-ＭＯＳ差動対用電流源の駆動能力を調整して前記Ｐ-ＭＯＳ差動対の動作時におけるオフセット電圧を最小にするＰ-ＭＯＳ差動対用トリミング手段と
を具備したことを特徴としている。
即ち、本発明は、レール・トゥ・レール型の演算増幅回路において、前記Ｎ-ＭＯＳ差動対および前記Ｐ-ＭＯＳ差動対への同相入力電圧が電源電圧の［１／２］より高いか低いかを判定して前記Ｎ-ＭＯＳ差動対および前記Ｐ-ＭＯＳ差動対を択一的に動作させる比較器を備えると共に、前記Ｎ-ＭＯＳ差動対および前記Ｐ-ＭＯＳ差動対に対する能動負荷と電流源とを別々に設け、更に前記各電流源の駆動能力を調整するトリミング手段も別々に設けたことを特徴としている。
ちなみに前記Ｎ-ＭＯＳ差動対用スイッチは、前記Ｎ-ＭＯＳ差動対用能動負荷に電流を流すＮ-ＭＯＳ能動負荷用スイッチと、前記Ｎ-ＭＯＳ差動対用電流源に流す電流を調整するＮ-ＭＯＳ電流源用スイッチと、前記Ｎ-ＭＯＳ差動対を動作させるＮ-ＭＯＳ差動対オン・オフ用スイッチとからなる。また前記Ｐ-ＭＯＳ差動対用スイッチは、前記Ｐ-ＭＯＳ差動対用能動負荷に電流を流すＰ-ＭＯＳ能動負荷用スイッチと、前記Ｐ-ＭＯＳ差動対用電流源に流す電流を調整するＰ-ＭＯＳ電流源用スイッチと、前記Ｐ-ＭＯＳ差動対を動作させるＰ-ＭＯＳ差動対オン・オフ用スイッチとからなる。
具体的には前記Ｎ-ＭＯＳ能動負荷用スイッチ、前記Ｎ-ＭＯＳ電流源用スイッチ、および前記Ｎ-ＭＯＳ差動対オン・オフ用スイッチは、それぞれＮチャネル型ＭＯＳ-ＦＥＴからなる。また前記Ｐ-ＭＯＳ能動負荷用スイッチ、前記Ｐ-ＭＯＳ電流源用スイッチ、および前記Ｐ-ＭＯＳ差動対オン・オフ用スイッチは、それぞれＰチャネル型ＭＯＳ-ＦＥＴからなる。
更に前記Ｎ-ＭＯＳ差動対用電流源は、好ましくは並列に設けられた複数のＰチャネル型ＭＯＳ-ＦＥＴとして構成され、前記Ｎ-ＭＯＳ電流源用スイッチは前記Ｎ-ＭＯＳ差動対用電流源を構成する前記複数のＰチャネル型ＭＯＳ-ＦＥＴにそれぞれ直列に接続された複数のＰチャネル型ＭＯＳ-ＦＥＴにより構成される。そして前記Ｎ-ＭＯＳ差動対用トリミング手段は、前記Ｎ-ＭＯＳ電流源用スイッチを構成する前記複数のＰチャネル型ＭＯＳ-ＦＥＴを選択的に導通駆動するオン・オフ制御手段として実現される。
また前記Ｐ-ＭＯＳ差動対用電流源は、好ましくは並列に設けられた複数のＮチャネル型ＭＯＳ-ＦＥＴとして構成され、前記Ｐ-ＭＯＳ電流源用スイッチは前記Ｐ-ＭＯＳ差動対用電流源を構成する前記複数のＮチャネル型ＭＯＳ-ＦＥＴにそれぞれ直列に接続された複数のＮチャネル型ＭＯＳ-ＦＥＴにより構成される。そして前記Ｐ-ＭＯＳ差動対用トリミング手段は、前記Ｐ-ＭＯＳ電流源用スイッチを構成する前記複数のＮチャネル型ＭＯＳ-ＦＥＴを選択的に導通駆動するオン・オフ制御手段として実現される。
好ましくは前記コンパレータは、ヒステリシス特性を有するものである。
また本発明に係る演算増幅回路は、好ましくは上述した構成に加えて、更にカスコード接続され、前記Ｎ-ＭＯＳ差動対およびＰ-ＭＯＳ差動対にそれぞれ並列接続されて出力抵抗を高くする一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳカスコード増幅段および一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳカスコード増幅段とにより構成された、入力折り返し型のカスコード回路を備えて構成される。
上記構成の演算増幅回路によれば、一対の電圧入力端子から前記Ｎ-ＭＯＳ差動対およびＰ-ＭＯＳ差動対に加えられる同相入力電圧が、電源電圧の［１／２］より高いか低いかを前記比較器において判定する。そして前記同相入力電圧が電源電圧の［１／２］より高い場合には前記Ｎ-ＭＯＳ差動対用能動負荷およびＮ-ＭＯＳ差動対用電流源に電流を流すことで前記Ｎ-ＭＯＳ差動対だけを動作させる。逆に前記同相入力電圧が電源電圧の［１／２］より低い場合には前記Ｐ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用電流源に電流を流すことで前記Ｐ-ＭＯＳ差動対だけを動作させる。
その上で前記Ｎ-ＭＯＳ差動対に対して前記Ｎ-ＭＯＳ差動対用電流源の駆動能力を調整して前記Ｎ-ＭＯＳ差動対の動作時におけるオフセット電圧を最小にし、また前記Ｐ-ＭＯＳ差動対に対して前記Ｐ-ＭＯＳ差動対用電流源の駆動能力を調整して前記Ｐ-ＭＯＳ差動対の動作時におけるオフセット電圧を最小にする。即ち、同相入力電圧のレベルに応じて前記Ｎ-ＭＯＳ差動対および前記Ｐ-ＭＯＳ差動対の一方だけを動作させ、前記Ｎ-ＭＯＳ差動対および前記Ｐ-ＭＯＳ差動対のそれぞれに対して別々にそのオフセット電圧を調整することができる。
従って従来のように前記Ｎ-ＭＯＳ差動対および前記Ｐ-ＭＯＳ差動対に対するオフセット電圧の調整が互いに干渉し合うことがなく、出力電圧のオフセットを確実に打ち消すことが可能となる。よって前記Ｎ-ＭＯＳ差動対および前記Ｐ-ＭＯＳ差動対を備えてレール・トゥ・レール型の演算増幅回路を構成したことと相俟って、同相入力電圧範囲を広く設定すると共に、そのオフセット電圧を低く抑えることが可能となる。更には従来一般的な入力折り返し型の演算増幅回路において必要としていた相互コンダクタンスｇmを一定化する回路機能、いわゆる定ｇm回路等が不要となり、実用上多大なる効果が奏せられる。
本発明の一実施形態に係る演算増幅回路の概略構成図。 同相入力電圧に対するＮ-ＭＯＳ差動対およびＰ-ＭＯＳ差動対の動作範囲を示す図。 オフセット電圧トリミング回路を備えた従来のＰ-ＭＯＳ入力折り返しカスコード型の演算増幅回路の一例を示す概略構成図。 従来のレール・トゥ・レール入力折り返しカスコード型の演算増幅回路の一例を示す概略構成図。
以下、図面を参照して本発明の一実施形態に係る演算増幅回路について説明する。
図１は実施形態に係るオフセット電圧トリミング回路を備えたレール・トゥ・レール入力折り返しカスコード型の演算増幅回路の概略構成図である。尚、図３および図４に示した従来の演算増幅回路と同一部分には同一符号を付して示し、重複する説明については省略する。
この演算増幅回路が特徴とするところは、概略的には前記Ｎ-ＭＯＳ差動対Ｇおよび前記Ｐ-ＭＯＳ差動対Ａに対する能動負荷、電流源、および該電流源の駆動能力を調整するトリミング手段を別々に設けると共に、同相入力電圧が電源電圧Ｖddの［１／２］より高いか低いかを判定して前記Ｎ-ＭＯＳ差動対Ｇと前記Ｐ-ＭＯＳ差動対Ａとを択一的に動作させるように構成した点にある。
即ち、図１に示すようにこの実施形態においては、前記Ｐ-ＭＯＳ差動対Ａに対する能動負荷として作用すると共に、前記Ｎ-ＭＯＳ差動対Ｇに対する電流源として作用する前記一対のＰ-ＭＯＳ５ａ,５ｂを、前記Ｐ-ＭＯＳ差動対Ａに対する専用のＰ-ＭＯＳ差動対用能動負荷Ｄａとして用いる。また前記Ｐ-ＭＯＳ２からなるバイアス用電流源Ｂを、前記Ｐ-ＭＯＳ差動対Ａに対する主たる電流源とする。そして前記Ｐ-ＭＯＳ差動対ＡのＰ-ＭＯＳ差動対用電流源Ｆｂとして、前記一対のＮ-ＭＯＳ６ａ,６ｂとそれぞれ並列に接続された複数のＮ-ＭＯＳ６ｃ〜６ｆを用いる。即ち、前記Ｎ-ＭＯＳ６ａに対して並列に設けたＮ-ＭＯＳ６ｃ,６ｄ、および前記Ｎ-ＭＯＳ６ｂに対して並列に設けたＮ-ＭＯＳ６ｅ,６ｆを前記Ｐ-ＭＯＳ差動対Ａに対する電流トリミング用のＰ-ＭＯＳ差動対用電流源Ｆｂとする。
また前記Ｐ-ＭＯＳ差動対Ａに対する電流源として作用すると共に、前記Ｎ-ＭＯＳ差動対Ｇに対する能動負荷として作用する前記一対のＮ-ＭＯＳ６ａ,６ｂ、前記Ｎ-ＭＯＳ差動対Ｇに対する専用のＮ-ＭＯＳ差動対用能動負荷Ｆａとして用いる。また前記Ｎ-ＭＯＳ９からなるＮ-ＭＯＳバイアス用電流源Ｈを、前記Ｎ-ＭＯＳ差動対Ｇに対する主たる電流源とする。そして前記Ｎ-ＭＯＳ差動対Ｇに対する電流トリミング用のＮ-ＭＯＳ差動対用電流源Ｄｂとして、新たに複数のＰ-ＭＯＳ５ｃ〜５ｆを前記一対のＰ-ＭＯＳ５ａ,５ｂとそれぞれ並列に設ける。即ち、前記Ｐ-ＭＯＳ５ａに対して新たにＰ-ＭＯＳ５ｃ,５ｄを並列に設けると共に、前記Ｐ-ＭＯＳ５ｂに対して新たにＰ-ＭＯＳ５ｅ,５ｆを並列に設ける。
その上で前記一対のＮ-ＭＯＳ７ａ,７ｂを、前記Ｎ-ＭＯＳ差動対Ｇに前記Ｎ-ＭＯＳ差動対用能動負荷（Ｎ-ＭＯＳ６ａ,６ｂ）Ｆａを選択的に接続する為のＮ-ＭＯＳ能動負荷用スイッチＥａとして用いる。また前記一対のＮ-ＭＯＳ７ａ,７ｂに対してそれぞれ並列に設けた複数のＮ-ＭＯＳ７ｃ〜７ｆを、前記Ｐ-ＭＯＳ差動対Ａに前記Ｐ-ＭＯＳ差動対用電流源（Ｎ-ＭＯＳ６ｃ〜６ｆ）Ｆｂを選択的に接続する為のＰ-ＭＯＳ電流源用スイッチ（Ｐ-ＭＯＳ差動対用トリミング手段）Ｅｂとして用いる。
また前記Ｐ-ＭＯＳ差動対Ａに前記Ｐ-ＭＯＳ差動対用能動負荷（Ｐ-ＭＯＳ５ａ,５ｂ）Ｄａを選択的に接続する為のＰ-ＭＯＳ能動負荷用スイッチＩａとして、前記Ｐ-ＭＯＳ差動対Ａと前記Ｐ-ＭＯＳ差動対用能動負荷（Ｐ-ＭＯＳ５ａ,５ｂ）Ｄａとの間に新たにＰ-ＭＯＳ１０ａ,１０ｂを介装する。そして前記Ｎ-ＭＯＳ差動対Ｇに前記Ｎ-ＭＯＳ差動対電流源（Ｐ-ＭＯＳ５ｃ〜５ｆ）Ｄｂを選択的に接続する為のＮ-ＭＯＳ電流源用スイッチＩｂとして、前記Ｎ-ＭＯＳ差動対Ｇに対する前記カスコード回路Ｃと前記電流源（Ｐ-ＭＯＳ５ｃ〜５ｆ）Ｄｂとの間に新たにＰ-ＭＯＳ１０ｃ〜１０ｆをそれぞれ介装する。
更には前記Ｐ-ＭＯＳ差動対Ａと前述したＰ-ＭＯＳバイアス用電流源（Ｐ-ＭＯＳ２）Ｂとの間に、該Ｐ-ＭＯＳ差動対Ａを選択的に動作させる為のＰ-ＭＯＳ差動対オン・オフ用スイッチＪとしてＰ-ＭＯＳ１１を介装する。また前記Ｎ-ＭＯＳ差動対Ｇと前述したＮ-ＭＯＳバイアス用電流源（Ｎ-ＭＯＳ９）Ｈとの間に、該Ｎ-ＭＯＳ差動対Ｇを選択的に動作させるためのＮ-ＭＯＳ差動対オン・オフ用スイッチＫとしてＮ-ＭＯＳ１２を介装する。
要すれば前記Ｐ-ＭＯＳ差動対Ａに対して、Ｐ-ＭＯＳ差動対オン・オフ用スイッチ（Ｐ-ＭＯＳ１１）Ｊを介して前記Ｐ-ＭＯＳ差動対バイアス用電流源（Ｐ-ＭＯＳ２）Ｂを設けると共に、前記Ｐ-ＭＯＳ能動負荷用スイッチ（Ｐ-ＭＯＳ１０ａ,１０ｂ）Ｉａを介して前記Ｐ-ＭＯＳ能動負荷（Ｐ-ＭＯＳ５ａ,５ｂ）Ｄａを設ける。また前記Ｐ-ＭＯＳ差動対Ａに対して、前記Ｐ-ＭＯＳ電流源用スイッチ（Ｎ-ＭＯＳ７ｃ〜７ｆ）Ｅｂを介して前記Ｐ-ＭＯＳ差動対用電流源（Ｐ-ＭＯＳ６ｃ〜６ｆ）Ｆｂを設ける。
同様に前記Ｎ-ＭＯＳ差動対Ｇに対しては、Ｎ-ＭＯＳ差動対オン・オフ用スイッチ（Ｎ-ＭＯＳ１２）Ｋを介して前記Ｎ-ＭＯＳ差動対バイアス用電流源（Ｎ-ＭＯＳ９）Ｈを設けると共に、前記Ｎ-ＭＯＳ能動負荷用スイッチ（Ｎ-ＭＯＳ７ａ,７ｂ）Ｅａを介して前記Ｎ-ＭＯＳ能動負荷（Ｎ-ＭＯＳ６ａ,６ｂ）Ｆａを設ける。また前記Ｎ-ＭＯＳ差動対Ｇに対して、前記Ｎ-ＭＯＳ電流源用スイッチ（Ｐ-ＭＯＳ１０ｃ〜１０ｆ）Ｉｂを介して前記Ｎ-ＭＯＳ差動対用電流源（Ｐ-ＭＯＳ５ｃ〜５ｆ）Ｄｂを設ける。
またこの演算増幅回路においては、更に上述した構成に加えて前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｇに並列に加えられる同相入力電圧、例えば前記電圧入力端子ＩＮＰに加えられる入力電圧Ｖin(＋)が前記電源電圧Ｖddの［１／２］よりも高いときにはＨレベルの出力を得、低いときにはＬレベルの出力を得るコンパレータＸが設けられる。このコンパレータＸは、例えば論理閾値が前記電源電圧Ｖddの略［１／２］の論理反転回路（ノット回路）１４ａ,１４ｂを２段直列に接続して実現される。
尚、前記コンパレータＸを、前記入力電圧Ｖin(＋)と予め設定した基準電圧Ｖref（＝Ｖdd／２）と比較し、その比較結果に応じて出力をＨレベルまたはＬレベルに反転する比較回路を用いて実現することも可能である。この際、前記比較回路に与える前記基準電圧Ｖrefとしては、必ずしも正確に前記電源電圧Ｖddの［１／２］に設定する必要はなく、前記電源電圧Ｖddの略［１／２］であれば十分である。
そして前記入力電圧Ｖin(＋)が前記電源電圧Ｖddの［１／２］よりも高いときには、前記コンパレータＸの出力（Ｈレベル）を用いて、前記Ｎ-ＭＯＳ差動対オン・オフ用スイッチ（Ｎ-ＭＯＳ１２）Ｋ、および前記Ｎ-ＭＯＳ能動負荷用スイッチ（Ｎ-ＭＯＳ７ａ,７ｂ）Ｅａをそれぞれオン駆動する。同時にＮ-ＭＯＳ用スイッチ選択回路（Ｎ-ＭＯＳ差動対用トリミング手段）Ｙを介して前記Ｎ-ＭＯＳ電流源用スイッチ（Ｐ-ＭＯＳ１０ｃ〜１０ｆ）Ｉｂを選択的にオン駆動する。これによって前記Ｎ-ＭＯＳ差動対Ｇに、前記Ｎ-ＭＯＳ差動対用バイアス用電流源Ｈ、および前記Ｎ-ＭＯＳ差動対用電流源Ｄｂがそれぞれ接続される。同時に前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｇ（前記カスコード回路Ｃ）に、前記Ｎ-ＭＯＳ差動対用能動負荷Ｆａが接続されて前記Ｎ-ＭＯＳ差動対Ｇが動作する。
尚、前記Ｎ-ＭＯＳ用スイッチ選択回路Ｙは、前記コンパレータＸの出力がＨレベルのとき、電流トリミング制御信号Ｔ１〜Ｔ４を前記Ｎ-ＭＯＳ電流源用スイッチＩｂにおける前記Ｐ-ＭＯＳ１０ｃ〜１０ｆの各ゲートにそれぞれ印加して該Ｐ-ＭＯＳ１０ｃ〜１０ｆを選択的にオン（導通）させるナンド回路１５ａ〜１５ｄからなる。従って前記電流トリミング制御信号Ｔ１〜Ｔ４に応じて、前記Ｎ-ＭＯＳ差動対Ｇを構成した一対のＮ-ＭＯＳ８ａ,８ｂにそれぞれ流し込む電流が設定され、ここに前記Ｎ-ＭＯＳ差動対Ｇに対する電流トリミングが行われる。
逆に前記入力電圧Ｖin(＋)が前記電源電圧Ｖddの［１／２］よりも低いときには、前記コンパレータＸの出力（Ｌレベル）を用いて、前記Ｐ-ＭＯＳ差動対オン・オフ用スイッチ（Ｐ-ＭＯＳ１１）Ｊ、および前記Ｐ-ＭＯＳ能動負荷用スイッチ（Ｐ-ＭＯＳ１０ａ,１０ｂ）Ｉａをそれぞれオン駆動する。同時にＰ-ＭＯＳ用スイッチ選択回路（Ｐ-ＭＯＳ差動対用トリミング手段）Ｚを介して前記Ｐ-ＭＯＳ電流源用スイッチ（Ｎ-ＭＯＳ７ｃ〜７ｆ）Ｅｂを選択的にオン駆動する。これによって前記Ｐ-ＭＯＳ差動対Ａに、前記Ｐ-ＭＯＳ差動対用バイアス用電流源Ｂ、および前記Ｐ-ＭＯＳ差動対用電流源Ｆｂがそれぞれ接続される。同時に前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｇ（前記カスコード回路Ｃ）に、前記Ｐ-ＭＯＳ差動対用能動負荷Ｄａが接続されて前記Ｐ-ＭＯＳ差動対Ａが動作する。
尚、前記Ｐ-ＭＯＳ用スイッチ選択回路Ｚは、前記コンパレータＸの出力がＬレベルのとき、電流トリミング制御信号Ｔ５〜Ｔ８を前記Ｐ-ＭＯＳ電流源用スイッチＥｂにおける前記Ｎ-ＭＯＳ７ｃ〜７ｆの各ゲートに印加して該Ｎ-ＭＯＳ７ｃ〜７ｆを選択的にオン（導通）させるアンド回路１６ａ〜１６ｄからなる。従って前記電流トリミング制御信号Ｔ５〜Ｔ８に応じて、前記Ｐ-ＭＯＳ差動対Ａを構成した一対のＰ-ＭＯＳ１ａ,１ｂからそれぞれ引き抜く電流が設定され、ここに前記Ｐ-ＭＯＳ差動対Ａに対する電流トリミングが行われる。
上述した如く構成された演算増幅回路によれば、前記コンパレータＸの出力に応じて前記同相入力電圧Ｖinが電源電圧Ｖddの［１／２］よりも高いときには前記Ｎ-ＭＯＳ差動対Ｇだけが動作し、逆に前記電源電圧Ｖddの［１／２］よりも低いときには前記Ｐ-ＭＯＳ差動対Ａだけが動作するように制御される。従って図２(ｂ)にその概念を示すように、前記Ｐ-ＭＯＳ差動対Ａと前記Ｎ-ＭＯＳ差動対Ｇとの動作領域を同相入力電圧Ｖinの大きさに応じて、具体的には前記電源電圧Ｖddの［１／２］の電位を境として相反的に分けることが可能となる。
ちなみに従来一般的なレール・トゥ・レール型の演算増幅回路においては、図２(ａ)に示すように、専ら、前記同相入力電圧Ｖinが接地電位（ＧＮＤ；０Ｖ）側または電源電圧Ｖdd側に振れない限り、前記Ｐ-ＭＯＳ差動対Ａと前記Ｎ-ＭＯＳ差動対Ｇとが同時に動作する。そして前記同相入力電圧Ｖinが接地電位（ＧＮＤ；０Ｖ）側に振れたときには前記Ｐ-ＭＯＳ差動対Ａだけが動作し、また前記同相入力電圧Ｖinが電源電圧電位（Ｖdd）側に振れたときには前記Ｎ-ＭＯＳ差動対Ｇだけが動作する。
これ故、前述したように前記Ｐ-ＭＯＳ差動対Ａに対する電流トリミングにより該Ｐ-ＭＯＳ差動対Ａのオフセット電圧を調整した場合には、その影響が前記Ｎ-ＭＯＳ差動対Ｇに現れる。また逆に前記Ｎ-ＭＯＳ差動対Ｇに対する電流トリミングにより該Ｎ-ＭＯＳ差動対Ｇのバイアス電圧を調整した場合には、その影響が前記Ｐ-ＭＯＳ差動対Ａに現れると言う不具合があった。
この点、本演算増幅回路によれば、前述したように前記同相入力電圧Ｖinの大きさに応じて前記Ｐ-ＭＯＳ差動対Ａと前記Ｎ-ＭＯＳ差動対Ｇとを択一的に動作させる。従って前記Ｎ-ＭＯＳ差動対Ｇに対する電流トリミングを行っても、このときには前記Ｐ-ＭＯＳ差動対Ａの動作自体が休止しているので、その影響が前記Ｎ-ＭＯＳ差動対Ｇに及ぶことがない。また前記Ｐ-ＭＯＳ差動対Ａに対する電流トリミングを行っても、このときには前記Ｎ-ＭＯＳ差動対Ｇの動作自体が休止しているので、その影響が前記Ｐ-ＭＯＳ差動対Ａに及ぶことがない。
故に前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｇのそれぞれに対するオフセット電圧の調整を、互いに影響を及ぼし合うことなく別々に行うことができる。この結果、前記Ｐ-ＭＯＳ差動対Ａを構成する一対のＰ-ＭＯＳ１ａ,１ｂおよび前記Ｎ-ＭＯＳ差動対Ｇを構成する一対のＮ-ＭＯＳ８ａ,８ｂの特性のバラツキに起因するオフセット電圧を共にキャンセルして、同相入力電圧Ｖinに応じた出力電圧Ｖoutを接地電位（ＧＮＤ；０Ｖ）から電源電圧Ｖddの範囲に亘って精度良く得ることが可能となる。
しかも上述した構成の演算増幅回路によれば、同相入力電圧Ｖinの大きさに応じて前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｇを択一的に動作させるので、前記Ｐ-ＭＯＳ差動対Ａと前記Ｎ-ＭＯＳ差動対Ｇとが干渉し合うことがない。故に従来一般的なレール・トゥ・レール型の演算増幅回路において必要とされている、いわゆる定ｇm回路等が不要となる。従ってその分、その回路構成の簡素化を図ることができ、実用的利点が多大である。
尚、本発明は上述した実施形態に限定されるものではない。ここではカスコード回路Ｃを備えた入力折り返し型の演算増幅回路を例に説明したが、前記カスコード回路Ｃを備えず、単に前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｇの出力段に出力バッファ回路だけを備えたレール・トゥ・レール型の演算増幅回路に対しても同様に適用することができる。
また実施形態においては前記Ｐ-ＭＯＳ差動対Ａを構成する一対のＰ-ＭＯＳ１ａ,１ｂ、前記Ｎ-ＭＯＳ差動対Ｇを構成する一対のＮ-ＭＯＳ８ａ,８ｂのそれぞれに、電流トリミング用のＭＯＳ-ＦＥＴをそれぞれ２個ずつ設け、これらのＭＯＳ-ＦＥＴを選択的に動作させるようにした。しかし電流トリミング用のＭＯＳ-ＦＥＴの数を更に増やし、オフセット電圧に対するより細かい電流トリミングを行い得るように構成することも可能である。また実施形態においてコンパレータＸの閾値を一定の値としたが、ヒステリシスを持っていても良いことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
Ａ Ｐ-ＭＯＳ差動対
Ｂ バイアス用電流源
Ｃ カスコード回路
Ｄ 能動負荷／電流源
Ｄａ Ｐ-ＭＯＳ差動対用能動負荷
Ｄｂ Ｎ-ＭＯＳ差動対用電流源
Ｅ スイッチ回路
Ｅａ Ｎ-ＭＯＳ能動負荷用スイッチ
Ｅｂ Ｐ-ＭＯＳ電流源用スイッチ（Ｐ-ＭＯＳ差動対用トリミング手段）
Ｆ 電流源／能動負荷
Ｆａ Ｎ-ＭＯＳ差動対用能動負荷
Ｆｂ Ｐ-ＭＯＳ差動対用電流源
Ｇ Ｎ-ＭＯＳ差動対
Ｈ Ｎ-ＭＯＳバイアス用電流源
Ｉａ Ｐ-ＭＯＳ能動負荷用スイッチ
Ｉｂ Ｎ-ＭＯＳ電流源用スイッチ（Ｐ-ＭＯＳ差動対用トリミング手段）
Ｊ Ｐ-ＭＯＳ差動対オン・オフ用スイッチ
Ｋ Ｎ-ＭＯＳ差動対オン・オフ用スイッチ
Ｘ コンパレータ
Ｙ Ｎ-ＭＯＳ用スイッチ選択回路
Ｚ Ｐ-ＭＯＳ用スイッチ選択回路
１ａ,１ｂ,２,４ａ,４ｂａ,５ａ〜５ｆ,１０ａ〜１０ｆ,１１ Ｐチャネル型のＭＯＳ-ＦＥＴ（Ｐ-ＭＯＳ）
３ａ,３ｂ,６ａ〜６ｆ,７ａ〜７ｆ,８ａ,８ｂ,９,１２ Ｎチャネル型のＭＯＳ-ＦＥＴ（Ｎ-ＭＯＳ）
１４ａ,１４ｂ 論理反転回路（ノット回路）
１５ａ〜１５ｄ ナンド回路
１６ａ〜１６ｄ アンド回路

Claims (6)

  1. 一対の電圧入力端子にそれぞれ接続された一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳ差動対と、
    このＮ-ＭＯＳ差動対に接続されたＮ-ＭＯＳ差動対用能動負荷およびＮ-ＭＯＳ差動対用電流源と、
    前記Ｎ-ＭＯＳ差動対と並列に前記一対の電圧入力端子にそれぞれ接続された一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳ差動対と、
    このＰ-ＭＯＳ差動対に接続されたＰ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用電流源と、
    前記一対の電圧入力端子に加えられる同相入力電圧が前記Ｎ-ＭＯＳ差動対および前記Ｐ-ＭＯＳ差動対を駆動する電源電圧の［１／２］よりも高いときにはＨレベルの出力を得、低いときにはＬレベルの出力を得るコンパレータと、
    このコンパレータの出力がＨレベルのときにだけ前記Ｎ-ＭＯＳ差動対用能動負荷およびＮ-ＭＯＳ差動対用電流源に電流を流すと共に、前記Ｎ-ＭＯＳ差動対を動作させるＮ-ＭＯＳ差動対用スイッチと、
    前記コンパレータの出力がＬレベルのときにだけ前記Ｐ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用電流源に電流を流すと共に、前記Ｐ-ＭＯＳ差動対を動作させるＰ-ＭＯＳ差動対用スイッチと、
    前記Ｎ-ＭＯＳ差動対用電流源の駆動能力を調整して前記Ｎ-ＭＯＳ差動対の動作時におけるオフセット電圧を最小にするＮ-ＭＯＳ差動対用トリミング手段と、
    前記Ｐ-ＭＯＳ差動対用電流源の駆動能力を調整して前記Ｐ-ＭＯＳ差動対の動作時におけるオフセット電圧を最小にするＰ-ＭＯＳ差動対用トリミング手段と、
    を具備した演算増幅回路であって、
    前記Ｎ-ＭＯＳ差動対用スイッチは、前記Ｎ-ＭＯＳ差動対用能動負荷に電流を流すＮ-ＭＯＳ能動負荷用スイッチと、前記Ｎ-ＭＯＳ差動対用電流源に流す電流を調整するＮ-ＭＯＳ電流源用スイッチと、前記Ｎ-ＭＯＳ差動対を動作させるＮ-ＭＯＳ差動対オン・オフ用スイッチの３種類のスイッチからなり、
    前記Ｐ-ＭＯＳ差動対用スイッチは、前記Ｐ-ＭＯＳ差動対用能動負荷に電流を流すＰ-ＭＯＳ能動負荷用スイッチと、前記Ｐ-ＭＯＳ差動対用電流源に流す電流を調整するＰ-ＭＯＳ電流源用スイッチと、前記Ｐ-ＭＯＳ差動対を動作させるＰ-ＭＯＳ差動対オン・オフ用スイッチの３種類のスイッチからなることを特徴とする演算増幅回路。
  2. 前記Ｎ-ＭＯＳ能動負荷用スイッチ、前記Ｎ-ＭＯＳ電流源用スイッチ、および前記Ｎ-ＭＯＳ差動対オン・オフ用スイッチは、それぞれＮチャネル型ＭＯＳ-ＦＥＴからなり、
    前記Ｐ-ＭＯＳ能動負荷用スイッチ、前記Ｐ-ＭＯＳ電流源用スイッチ、および前記Ｐ-ＭＯＳ差動対オン・オフ用スイッチは、それぞれＰチャネル型ＭＯＳ-ＦＥＴからなる請求項１に記載の演算増幅回路。
  3. 前記Ｎ-ＭＯＳ差動対用電流源は、並列に設けられた複数のＰチャネル型ＭＯＳ-ＦＥＴからなり、前記Ｎ-ＭＯＳ電流源用スイッチは前記Ｎ-ＭＯＳ差動対用電流源を構成する前記複数のＰチャネル型ＭＯＳ-ＦＥＴにそれぞれ直列に接続された複数のＰチャネル型ＭＯＳ-ＦＥＴにより構成され、
    前記Ｎ-ＭＯＳ差動対用トリミング手段は、前記Ｎ-ＭＯＳ電流源用スイッチを構成する前記複数のＰチャネル型ＭＯＳ-ＦＥＴを選択的に導通駆動するオン・オフ制御手段である請求項１に記載の演算増幅回路。
  4. 前記Ｐ-ＭＯＳ差動対用電流源は、並列に設けられた複数のＮチャネル型ＭＯＳ-ＦＥＴからなり、前記Ｐ-ＭＯＳ電流源用スイッチは前記Ｐ-ＭＯＳ差動対用電流源を構成する前記複数のＮチャネル型ＭＯＳ-ＦＥＴにそれぞれ直列に接続された複数のＮチャネル型ＭＯＳ-ＦＥＴにより構成され、
    前記Ｐ-ＭＯＳ差動対用トリミング手段は、前記Ｐ-ＭＯＳ電流源用スイッチを構成する前記複数のＮチャネル型ＭＯＳ-ＦＥＴを選択的に導通駆動するオン・オフ制御手段である請求項１に記載の演算増幅回路。
  5. 前記コンパレータは、ヒステリシス特性を有するものである請求項１に記載の演算増幅回路。
  6. 請求項１〜５のいずれかに記載の演算増幅回路において、
    更にカスコード接続され、前記Ｎ-ＭＯＳ差動対およびＰ-ＭＯＳ差動対にそれぞれ並列接続されて出力抵抗を高くする一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳカスコード増幅段および一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳカスコード増幅段とにより構成された、入力折り返し型のカスコード回路を備えることを特徴とする演算増幅回路。
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