JP3460519B2 - バッファ回路 - Google Patents
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- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
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- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Description
【０００１】
【発明の属する技術分野】本発明は、入力信号の電圧を
出力信号として出力するバッファ回路に関し、特に、供
給される直流電圧に対してレイルトゥレイルの出力が得
られるバッファ回路に関する。
出力信号として出力するバッファ回路に関し、特に、供
給される直流電圧に対してレイルトゥレイルの出力が得
られるバッファ回路に関する。
【０００２】
【従来の技術】従来より、例えば特開昭６１−２９５７
０９号公報に開示されているように、入力トランジスタ
がＮチャネルＭＯＳトランジスタである差動増幅回路Ｄ
ｎと、入力トランジスタがＰチャネルＭＯＳトランジス
タである差動増幅回路Ｄｐと、その両差動増幅回路Ｄ
ｎ，Ｄｐのうちで例えば差動増幅回路Ｄｎの方の出力レ
ベルを、他方の差動増幅回路Ｄｐの出力レベルと同一に
なるようにシフトさせるレベルシフト手段とを備え、上
記他方の差動増幅回路Ｄｐの出力とレベルシフト手段の
出力とを、最終段増幅部により合成して出力端子から出
力するように構成された演算増幅器が提案されている。
０９号公報に開示されているように、入力トランジスタ
がＮチャネルＭＯＳトランジスタである差動増幅回路Ｄ
ｎと、入力トランジスタがＰチャネルＭＯＳトランジス
タである差動増幅回路Ｄｐと、その両差動増幅回路Ｄ
ｎ，Ｄｐのうちで例えば差動増幅回路Ｄｎの方の出力レ
ベルを、他方の差動増幅回路Ｄｐの出力レベルと同一に
なるようにシフトさせるレベルシフト手段とを備え、上
記他方の差動増幅回路Ｄｐの出力とレベルシフト手段の
出力とを、最終段増幅部により合成して出力端子から出
力するように構成された演算増幅器が提案されている。
【０００３】そして、このような演算増幅器によれば、
両方の差動増幅回路Ｄｎ，Ｄｐが互いの入力電圧範囲を
補い合うため、当該演算増幅器の入力電圧範囲を広くと
ることができる。そこで、上記従来の演算増幅器を用
い、その反転入力端子と出力端子とを接続して、非反転
入力端子に入力される入力信号の電圧を出力端子から出
力するバッファ回路を構成すれば、当該回路に供給され
る直流電圧に対してレイルトゥレイルの出力が得られる
バッファ回路とすることができる。つまり、供給される
直流電圧の低電位側から高電位側までの全入力電圧範囲
において動作可能なバッファ回路となる。
両方の差動増幅回路Ｄｎ，Ｄｐが互いの入力電圧範囲を
補い合うため、当該演算増幅器の入力電圧範囲を広くと
ることができる。そこで、上記従来の演算増幅器を用
い、その反転入力端子と出力端子とを接続して、非反転
入力端子に入力される入力信号の電圧を出力端子から出
力するバッファ回路を構成すれば、当該回路に供給され
る直流電圧に対してレイルトゥレイルの出力が得られる
バッファ回路とすることができる。つまり、供給される
直流電圧の低電位側から高電位側までの全入力電圧範囲
において動作可能なバッファ回路となる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の演算増幅器をバッファ回路として用いた場合には、
以下に説明するように、そのオフセット電圧を確実に補
正することができないという問題がある。
来の演算増幅器をバッファ回路として用いた場合には、
以下に説明するように、そのオフセット電圧を確実に補
正することができないという問題がある。
【０００５】まず、一般に演算増幅器のオフセット電圧
を補正するための方法としては、例えば特開平５−１２
９８４８号公報に開示されているように、差動増幅回路
を構成するトランジスタのうち、入力トランジスタと直
列に接続された負荷トランジスタに対して、予めオフセ
ット補正用のＭＯＳトランジスタを直列或いは並列に追
加しておき、その追加したＭＯＳトランジスタのゲート
電圧を制御して、差動増幅回路の動作バランスを調節す
るものが知られている。
を補正するための方法としては、例えば特開平５−１２
９８４８号公報に開示されているように、差動増幅回路
を構成するトランジスタのうち、入力トランジスタと直
列に接続された負荷トランジスタに対して、予めオフセ
ット補正用のＭＯＳトランジスタを直列或いは並列に追
加しておき、その追加したＭＯＳトランジスタのゲート
電圧を制御して、差動増幅回路の動作バランスを調節す
るものが知られている。
【０００６】そこで、上記従来の演算増幅器をバッファ
回路として用いた場合に、そのオフセット電圧を０に補
正するためには、演算増幅器に内蔵される２つの差動増
幅回路Ｄｎ，Ｄｐの各々について、その負荷トランジス
タに対しオフセット補正用のＭＯＳトランジスタを追加
しておき、非反転入力端子に所定の基準電圧を印加した
状態で、出力端子の電圧が上記基準電圧と一致するよう
に、上記オフセット補正用ＭＯＳトランジスタのゲート
電圧を制御することが考えられる。
回路として用いた場合に、そのオフセット電圧を０に補
正するためには、演算増幅器に内蔵される２つの差動増
幅回路Ｄｎ，Ｄｐの各々について、その負荷トランジス
タに対しオフセット補正用のＭＯＳトランジスタを追加
しておき、非反転入力端子に所定の基準電圧を印加した
状態で、出力端子の電圧が上記基準電圧と一致するよう
に、上記オフセット補正用ＭＯＳトランジスタのゲート
電圧を制御することが考えられる。
【０００７】ところが、このようにしてオフセット電圧
の補正を行う場合には、２つの差動増幅回路Ｄｎ，Ｄｐ
のうち、何れか一方に追加したオフセット補正用ＭＯＳ
トランジスタのゲート電圧を制御して、出力端子の電圧
を上記基準電圧に一致させるしかない。
の補正を行う場合には、２つの差動増幅回路Ｄｎ，Ｄｐ
のうち、何れか一方に追加したオフセット補正用ＭＯＳ
トランジスタのゲート電圧を制御して、出力端子の電圧
を上記基準電圧に一致させるしかない。
【０００８】つまり、一方の差動増幅回路の動作バラン
スを調節して、バッファ回路全体のオフセット電圧を０
にするしかなく、他方の差動増幅回路が最適な動作バラ
ンスになっているとは限らない。しかも、調節した方の
差動増幅回路の動作バランスも最適であるとは限らず、
結局は、両差動増幅回路Ｄｎ，Ｄｐによるオフセット分
の和を０にすることができるだけである。
スを調節して、バッファ回路全体のオフセット電圧を０
にするしかなく、他方の差動増幅回路が最適な動作バラ
ンスになっているとは限らない。しかも、調節した方の
差動増幅回路の動作バランスも最適であるとは限らず、
結局は、両差動増幅回路Ｄｎ，Ｄｐによるオフセット分
の和を０にすることができるだけである。
【０００９】例えば、一方の差動増幅回路Ｄｎによるオ
フセット分が３ｍＶで、他方の差動増幅回路Ｄｐによる
オフセット分が５ｍＶであった場合、全体のオフセット
は８ｍＶとなる。そして、この状態の場合に、一方の差
動増幅回路Ｄｎに設けられたオフセット補正用ＭＯＳト
ランジスタのゲート電圧を制御して、非反転入力端子へ
の入力電圧と出力端子からの出力電圧とを一致させる
と、その時点では、差動増幅回路Ｄｎによるオフセット
分が−５ｍＶとなり、他方の差動増幅回路Ｄｐによるオ
フセット分は５ｍＶのままとなる。
フセット分が３ｍＶで、他方の差動増幅回路Ｄｐによる
オフセット分が５ｍＶであった場合、全体のオフセット
は８ｍＶとなる。そして、この状態の場合に、一方の差
動増幅回路Ｄｎに設けられたオフセット補正用ＭＯＳト
ランジスタのゲート電圧を制御して、非反転入力端子へ
の入力電圧と出力端子からの出力電圧とを一致させる
と、その時点では、差動増幅回路Ｄｎによるオフセット
分が−５ｍＶとなり、他方の差動増幅回路Ｄｐによるオ
フセット分は５ｍＶのままとなる。
【００１０】よって、このようにすると、オフセット補
正を完了した後の通常動作時において、入力信号の電圧
が、両差動増幅回路Ｄｎ，Ｄｐの動作可能な入力電圧範
囲にある場合では良いが、何れか一方の差動増幅回路の
みが動作可能な入力電圧範囲では、動作する方の差動増
幅回路によるオフセット分が出力電圧に現れてしまう。
正を完了した後の通常動作時において、入力信号の電圧
が、両差動増幅回路Ｄｎ，Ｄｐの動作可能な入力電圧範
囲にある場合では良いが、何れか一方の差動増幅回路の
みが動作可能な入力電圧範囲では、動作する方の差動増
幅回路によるオフセット分が出力電圧に現れてしまう。
【００１１】このように、上記従来の演算増幅器をバッ
ファ回路として用いた場合には、供給される直流電圧の
低電位側から高電位側までの全入力電圧範囲に亘って、
オフセット電圧を確実に低減補正することができないの
である。本発明は、こうした問題に鑑みなされたもので
あり、供給される直流電圧の低電位側から高電位側まで
の全入力電圧範囲に亘って、オフセット電圧を確実且つ
素早く低減補正することのできるバッファ回路を提供す
ることを目的としている。
ファ回路として用いた場合には、供給される直流電圧の
低電位側から高電位側までの全入力電圧範囲に亘って、
オフセット電圧を確実に低減補正することができないの
である。本発明は、こうした問題に鑑みなされたもので
あり、供給される直流電圧の低電位側から高電位側まで
の全入力電圧範囲に亘って、オフセット電圧を確実且つ
素早く低減補正することのできるバッファ回路を提供す
ることを目的としている。
【００１２】
【課題を解決するための手段、及び発明の効果】本発明
のバッファ回路は、信号入力端子に入力される入力信号
の電圧を信号出力端子から出力するものであり、入力ト
ランジスタがＮチャネルＭＯＳトランジスタである差動
増幅回路を有する第１演算増幅器と、入力トランジスタ
がＰチャネルＭＯＳトランジスタである差動増幅回路を
有する第２演算増幅器と、を備えている。
のバッファ回路は、信号入力端子に入力される入力信号
の電圧を信号出力端子から出力するものであり、入力ト
ランジスタがＮチャネルＭＯＳトランジスタである差動
増幅回路を有する第１演算増幅器と、入力トランジスタ
がＰチャネルＭＯＳトランジスタである差動増幅回路を
有する第２演算増幅器と、を備えている。
【００１３】そして、本発明のバッファ回路において、
第１演算増幅器と第２演算増幅器の各々は、各自の反転
入力端子と出力端子が接続されて、２つのバッファアン
プになっており、また、第１演算増幅器の非反転入力端
子と第２演算増幅器の非反転入力端子とが、互いに接続
されて、当該バッファ回路の信号入力端子になってい
る。そして更に、上記信号入力端子に入力される入力信
号の電圧が第１演算増幅器の動作可能な入力電圧範囲に
あるときに、第１スイッチング手段が、第１演算増幅器
の出力端子を信号出力端子に接続させ、また、入力信号
の電圧が第２演算増幅器の動作可能な入力電圧範囲にあ
るときに、第２スイッチング手段が、第２演算増幅器の
出力端子を信号出力端子に接続させる。
第１演算増幅器と第２演算増幅器の各々は、各自の反転
入力端子と出力端子が接続されて、２つのバッファアン
プになっており、また、第１演算増幅器の非反転入力端
子と第２演算増幅器の非反転入力端子とが、互いに接続
されて、当該バッファ回路の信号入力端子になってい
る。そして更に、上記信号入力端子に入力される入力信
号の電圧が第１演算増幅器の動作可能な入力電圧範囲に
あるときに、第１スイッチング手段が、第１演算増幅器
の出力端子を信号出力端子に接続させ、また、入力信号
の電圧が第２演算増幅器の動作可能な入力電圧範囲にあ
るときに、第２スイッチング手段が、第２演算増幅器の
出力端子を信号出力端子に接続させる。
【００１４】このような本発明のバッファ回路におい
て、第１演算増幅器は、その差動増幅回路の入力トラン
ジスタがＮチャネルＭＯＳトランジスタであるため、一
般に、入力信号の電圧が低下して、当該バッファ回路に
供給される直流電圧の低電位側（以下、ＶSSと記す）よ
りもＮチャネルＭＯＳトランジスタのしきい値電圧（以
下、ＶTHN と記す）だけ高い電位（ＶSS＋ＶTHN ）に近
づくと、その機能が失われる。つまり、第１演算増幅器
の動作可能な入力電圧範囲は、（ＶSS＋ＶTHN ）から、
当該バッファ回路に供給される直流電圧の高電位側（以
下、ＶDDと記す）までの範囲である。尚、ＶTHN は、Ｎ
チャネルＭＯＳトランジスタを駆動するのに必要なゲー
ト−ソース間電圧である。
て、第１演算増幅器は、その差動増幅回路の入力トラン
ジスタがＮチャネルＭＯＳトランジスタであるため、一
般に、入力信号の電圧が低下して、当該バッファ回路に
供給される直流電圧の低電位側（以下、ＶSSと記す）よ
りもＮチャネルＭＯＳトランジスタのしきい値電圧（以
下、ＶTHN と記す）だけ高い電位（ＶSS＋ＶTHN ）に近
づくと、その機能が失われる。つまり、第１演算増幅器
の動作可能な入力電圧範囲は、（ＶSS＋ＶTHN ）から、
当該バッファ回路に供給される直流電圧の高電位側（以
下、ＶDDと記す）までの範囲である。尚、ＶTHN は、Ｎ
チャネルＭＯＳトランジスタを駆動するのに必要なゲー
ト−ソース間電圧である。
【００１５】また、第２演算増幅器は、その差動増幅回
路の入力トランジスタがＰチャネルＭＯＳトランジスタ
であるため、一般に、入力信号の電圧が上昇して、ＶDD
よりもＰチャネルＭＯＳトランジスタのしきい値電圧
（以下、ＶTHP と記す）だけ低い電位（ＶDD−ＶTHP ）
に近づくと、その機能が失われる。つまり、第２演算増
幅器の動作可能な入力電圧範囲は、ＶSSから（ＶDD−Ｖ
THP ）までの範囲である。尚、ＶTHP は、ＰチャネルＭ
ＯＳトランジスタを駆動するのに必要なゲート−ソース
間電圧である。
路の入力トランジスタがＰチャネルＭＯＳトランジスタ
であるため、一般に、入力信号の電圧が上昇して、ＶDD
よりもＰチャネルＭＯＳトランジスタのしきい値電圧
（以下、ＶTHP と記す）だけ低い電位（ＶDD−ＶTHP ）
に近づくと、その機能が失われる。つまり、第２演算増
幅器の動作可能な入力電圧範囲は、ＶSSから（ＶDD−Ｖ
THP ）までの範囲である。尚、ＶTHP は、ＰチャネルＭ
ＯＳトランジスタを駆動するのに必要なゲート−ソース
間電圧である。
【００１６】よって、本発明のバッファ回路において、
入力信号の電圧がＶSSから（ＶSS＋ＶTHN ）までの範囲
内にあって、第１演算増幅器及び第２演算増幅器のうち
第２演算増幅器だけが動作可能な場合には、第１スイッ
チング手段により、第１演算増幅器の出力端子は当該バ
ッファ回路の信号出力端子に接続されず、第２スイッチ
ング手段により、第２演算増幅器の出力端子だけが当該
バッファ回路の信号出力端子に接続される。このため、
動作可能な方の第２演算増幅器の出力電圧が、信号出力
端子から外部へ出力されることとなる。
入力信号の電圧がＶSSから（ＶSS＋ＶTHN ）までの範囲
内にあって、第１演算増幅器及び第２演算増幅器のうち
第２演算増幅器だけが動作可能な場合には、第１スイッ
チング手段により、第１演算増幅器の出力端子は当該バ
ッファ回路の信号出力端子に接続されず、第２スイッチ
ング手段により、第２演算増幅器の出力端子だけが当該
バッファ回路の信号出力端子に接続される。このため、
動作可能な方の第２演算増幅器の出力電圧が、信号出力
端子から外部へ出力されることとなる。
【００１７】また逆に、入力信号の電圧が（ＶDD−ＶTH
P ）からＶDDまでの範囲内にあって、第１演算増幅器及
び第２演算増幅器のうち第１演算増幅器だけが動作可能
な場合には、第２スイッチング手段により、第２演算増
幅器の出力端子は当該バッファ回路の信号出力端子に接
続されず、第１スイッチング手段により、第１演算増幅
器の出力端子だけが当該バッファ回路の信号出力端子に
接続される。このため、動作可能な方の第１演算増幅器
の出力電圧が、信号出力端子から外部へ出力されること
となる。
P ）からＶDDまでの範囲内にあって、第１演算増幅器及
び第２演算増幅器のうち第１演算増幅器だけが動作可能
な場合には、第２スイッチング手段により、第２演算増
幅器の出力端子は当該バッファ回路の信号出力端子に接
続されず、第１スイッチング手段により、第１演算増幅
器の出力端子だけが当該バッファ回路の信号出力端子に
接続される。このため、動作可能な方の第１演算増幅器
の出力電圧が、信号出力端子から外部へ出力されること
となる。
【００１８】そして、入力信号の電圧が（ＶSS＋ＶTHN
）から（ＶDD−ＶTHP ）までの範囲内にあって、第１
演算増幅器と第２演算増幅器とが両方共に動作可能な場
合には、第１スイッチング手段と第２スイッチング手段
との各々により、第１演算増幅器の出力端子と第２演算
増幅器の出力端子とが、両方共に、当該バッファ回路の
信号出力端子に接続される。このため、第１演算増幅器
の出力電圧と第２演算増幅器の出力電圧とが合成され
て、信号出力端子から外部へ出力されることとなる。
）から（ＶDD−ＶTHP ）までの範囲内にあって、第１
演算増幅器と第２演算増幅器とが両方共に動作可能な場
合には、第１スイッチング手段と第２スイッチング手段
との各々により、第１演算増幅器の出力端子と第２演算
増幅器の出力端子とが、両方共に、当該バッファ回路の
信号出力端子に接続される。このため、第１演算増幅器
の出力電圧と第２演算増幅器の出力電圧とが合成され
て、信号出力端子から外部へ出力されることとなる。
【００１９】このように本発明のバッファ回路によれ
ば、当該バッファ回路に供給される直流電圧の低電位側
（ＶSS）から高電位側（ＶDD）までの全入力電圧範囲に
おいて動作が可能となり、その直流電圧に対してレイル
トゥレイルの出力を得ることができる。
ば、当該バッファ回路に供給される直流電圧の低電位側
（ＶSS）から高電位側（ＶDD）までの全入力電圧範囲に
おいて動作が可能となり、その直流電圧に対してレイル
トゥレイルの出力を得ることができる。
【００２０】そして特に、本発明のバッファ回路では、
差動増幅回路の入力トランジスタがＮチャネルＭＯＳト
ランジスタである第１演算増幅器と、差動増幅回路の入
力トランジスタがＰチャネルＭＯＳトランジスタである
第２演算増幅器とを独立して設け、その両演算増幅器の
出力電圧を、入力信号の電圧に応じて切り替えて出力す
ることにより、レイルトゥレイルの出力が得られるよう
にしているため、当該バッファ回路のオフセット電圧
を、ＶSSからＶDDまでの全入力電圧範囲に亘って、確実
に且つ素早く補正することができる。
差動増幅回路の入力トランジスタがＮチャネルＭＯＳト
ランジスタである第１演算増幅器と、差動増幅回路の入
力トランジスタがＰチャネルＭＯＳトランジスタである
第２演算増幅器とを独立して設け、その両演算増幅器の
出力電圧を、入力信号の電圧に応じて切り替えて出力す
ることにより、レイルトゥレイルの出力が得られるよう
にしているため、当該バッファ回路のオフセット電圧
を、ＶSSからＶDDまでの全入力電圧範囲に亘って、確実
に且つ素早く補正することができる。
【００２１】つまり、第１演算増幅器のオフセット電圧
と第２演算増幅器のオフセット電圧とを、前述した特開
平５−１２９８４８号公報に開示の手法などを用いて、
別々に且つ同時に補正することができるため、第１演算
増幅器及び第２演算増幅器のうちの何れか一方だけが動
作可能な入力電圧範囲の場合でも、オフセットの無い出
力を得ることができるのである。
と第２演算増幅器のオフセット電圧とを、前述した特開
平５−１２９８４８号公報に開示の手法などを用いて、
別々に且つ同時に補正することができるため、第１演算
増幅器及び第２演算増幅器のうちの何れか一方だけが動
作可能な入力電圧範囲の場合でも、オフセットの無い出
力を得ることができるのである。
【００２２】尚、具体例を挙げると、まず、第１演算増
幅器の差動増幅回路と、第２演算増幅器の差動増幅回路
との各々について、予め、その差動増幅回路内の負荷ト
ランジスタに対しオフセット補正用のＭＯＳトランジス
タを直列或いは並列に追加しておく。
幅器の差動増幅回路と、第２演算増幅器の差動増幅回路
との各々について、予め、その差動増幅回路内の負荷ト
ランジスタに対しオフセット補正用のＭＯＳトランジス
タを直列或いは並列に追加しておく。
【００２３】そして、オフセット電圧の補正を行う場合
には、第１演算増幅器の非反転入力端子と第２演算増幅
器の非反転入力端子とに所定の基準電圧を印加し、第１
演算増幅器の出力電圧が上記基準電圧と一致するよう
に、第１演算増幅器の差動増幅回路に追加したオフセッ
ト補正用ＭＯＳトランジスタのゲート電圧を制御して、
一致が得られたときのゲート電圧を保持する。また、こ
れと並行して、第２演算増幅器の出力電圧が上記基準電
圧と一致するように、第２演算増幅器の差動増幅回路に
追加したオフセット補正用ＭＯＳトランジスタのゲート
電圧を制御して、一致が得られたときのゲート電圧を保
持するようにすればよい。
には、第１演算増幅器の非反転入力端子と第２演算増幅
器の非反転入力端子とに所定の基準電圧を印加し、第１
演算増幅器の出力電圧が上記基準電圧と一致するよう
に、第１演算増幅器の差動増幅回路に追加したオフセッ
ト補正用ＭＯＳトランジスタのゲート電圧を制御して、
一致が得られたときのゲート電圧を保持する。また、こ
れと並行して、第２演算増幅器の出力電圧が上記基準電
圧と一致するように、第２演算増幅器の差動増幅回路に
追加したオフセット補正用ＭＯＳトランジスタのゲート
電圧を制御して、一致が得られたときのゲート電圧を保
持するようにすればよい。
【００２４】ところで、第１スイッチング手段と第２ス
イッチング手段は、請求項２に記載のように構成するこ
とができる。即ち、請求項２に記載のバッファ回路で
は、第１スイッチング手段が、一方の出力端子が第１演
算増幅器の出力端子に接続され、他方の出力端子が信号
出力端子に接続された第１出力トランジスタと、入力信
号の電圧が第１演算増幅器の動作可能な入力電圧範囲に
あるときに、上記第１出力トランジスタをオンさせる第
１駆動手段とから構成されており、同様に、第２スイッ
チング手段が、一方の出力端子が第２演算増幅器の出力
端子に接続され、他方の出力端子が信号出力端子に接続
された第２出力トランジスタと、入力信号の電圧が第２
演算増幅器の動作可能な入力電圧範囲にあるときに、上
記第２出力トランジスタをオンさせる第２駆動手段とか
ら構成されている。そして、入力信号の電圧が、第１演
算増幅器と第２演算増幅器とが両方共に動作可能な入力
電圧範囲にある場合には、第１駆動手段と第２駆動手段
とにより、第１出力トランジスタと第２出力トランジス
タとが両方共にオンされる。
イッチング手段は、請求項２に記載のように構成するこ
とができる。即ち、請求項２に記載のバッファ回路で
は、第１スイッチング手段が、一方の出力端子が第１演
算増幅器の出力端子に接続され、他方の出力端子が信号
出力端子に接続された第１出力トランジスタと、入力信
号の電圧が第１演算増幅器の動作可能な入力電圧範囲に
あるときに、上記第１出力トランジスタをオンさせる第
１駆動手段とから構成されており、同様に、第２スイッ
チング手段が、一方の出力端子が第２演算増幅器の出力
端子に接続され、他方の出力端子が信号出力端子に接続
された第２出力トランジスタと、入力信号の電圧が第２
演算増幅器の動作可能な入力電圧範囲にあるときに、上
記第２出力トランジスタをオンさせる第２駆動手段とか
ら構成されている。そして、入力信号の電圧が、第１演
算増幅器と第２演算増幅器とが両方共に動作可能な入力
電圧範囲にある場合には、第１駆動手段と第２駆動手段
とにより、第１出力トランジスタと第２出力トランジス
タとが両方共にオンされる。
【００２５】そして、このような請求項２に記載のバッ
ファ回路によれば、その回路構成を簡単なものにするこ
とができる。また、上記第１出力トランジスタ及び第１
駆動手段と、上記第２出力トランジスタ及び第２駆動手
段との、好適で且つ具体的な構成は、請求項３に記載の
ものである。
ファ回路によれば、その回路構成を簡単なものにするこ
とができる。また、上記第１出力トランジスタ及び第１
駆動手段と、上記第２出力トランジスタ及び第２駆動手
段との、好適で且つ具体的な構成は、請求項３に記載の
ものである。
【００２６】即ち、請求項３に記載のバッファ回路で
は、第１出力トランジスタとして、ソースが第１演算増
幅器の出力端子に接続され、ドレインが信号出力端子に
接続されたＰチャネルＭＯＳトランジスタを用い、第２
出力トランジスタとして、ソースが第２演算増幅器の出
力端子に接続され、ドレインが信号出力端子に接続され
たＮチャネルＭＯＳトランジスタを用いている。
は、第１出力トランジスタとして、ソースが第１演算増
幅器の出力端子に接続され、ドレインが信号出力端子に
接続されたＰチャネルＭＯＳトランジスタを用い、第２
出力トランジスタとして、ソースが第２演算増幅器の出
力端子に接続され、ドレインが信号出力端子に接続され
たＮチャネルＭＯＳトランジスタを用いている。
【００２７】そして、第１駆動手段を、ゲートが第２演
算増幅器の出力端子あるいは信号入力端子に接続され、
ソースがＶSSに接続され、ドレインが第１出力トランジ
スタのゲートに接続された駆動用ＮチャネルＭＯＳトラ
ンジスタと、その駆動用ＮチャネルＭＯＳトランジスタ
のドレインとＶDDとの間に接続された第１負荷抵抗とか
ら構成し、第２駆動手段を、ゲートが第１演算増幅器の
出力端子あるいは信号入力端子に接続され、ソースがＶ
DDに接続され、ドレインが第２出力トランジスタのゲー
トに接続された駆動用ＰチャネルＭＯＳトランジスタ
と、その駆動用ＰチャネルＭＯＳトランジスタのドレイ
ンとＶSSとの間に接続された第２負荷抵抗とから構成し
ている。
算増幅器の出力端子あるいは信号入力端子に接続され、
ソースがＶSSに接続され、ドレインが第１出力トランジ
スタのゲートに接続された駆動用ＮチャネルＭＯＳトラ
ンジスタと、その駆動用ＮチャネルＭＯＳトランジスタ
のドレインとＶDDとの間に接続された第１負荷抵抗とか
ら構成し、第２駆動手段を、ゲートが第１演算増幅器の
出力端子あるいは信号入力端子に接続され、ソースがＶ
DDに接続され、ドレインが第２出力トランジスタのゲー
トに接続された駆動用ＰチャネルＭＯＳトランジスタ
と、その駆動用ＰチャネルＭＯＳトランジスタのドレイ
ンとＶSSとの間に接続された第２負荷抵抗とから構成し
ている。
【００２８】このような請求項３に記載のバッファ回路
では、入力信号の電圧がＶSSから（ＶSS＋ＶTHN ）まで
の範囲内にあって、第２演算増幅器だけが動作可能な場
合には、駆動用ＰチャネルＭＯＳトランジスタがオンし
て、ＮチャネルＭＯＳトランジスタである第２出力トラ
ンジスタのゲート電位がほぼＶDDとなり、これにより、
第２出力トランジスタがオンして、第２演算増幅器の出
力端子が当該バッファ回路の信号出力端子に接続され
る。これに対して、駆動用ＮチャネルＭＯＳトランジス
タはオフするため、ＰチャネルＭＯＳトランジスタであ
る第１出力トランジスタのゲート電位は第１負荷抵抗に
よりＶDDとなり、これにより、第１出力トランジスタが
オフして、第１演算増幅器の出力端子が信号出力端子か
ら切り離される。
では、入力信号の電圧がＶSSから（ＶSS＋ＶTHN ）まで
の範囲内にあって、第２演算増幅器だけが動作可能な場
合には、駆動用ＰチャネルＭＯＳトランジスタがオンし
て、ＮチャネルＭＯＳトランジスタである第２出力トラ
ンジスタのゲート電位がほぼＶDDとなり、これにより、
第２出力トランジスタがオンして、第２演算増幅器の出
力端子が当該バッファ回路の信号出力端子に接続され
る。これに対して、駆動用ＮチャネルＭＯＳトランジス
タはオフするため、ＰチャネルＭＯＳトランジスタであ
る第１出力トランジスタのゲート電位は第１負荷抵抗に
よりＶDDとなり、これにより、第１出力トランジスタが
オフして、第１演算増幅器の出力端子が信号出力端子か
ら切り離される。
【００２９】また逆に、入力信号の電圧が（ＶDD−ＶTH
P ）からＶDDまでの範囲内にあって、第１演算増幅器だ
けが動作可能な場合には、駆動用ＮチャネルＭＯＳトラ
ンジスタがオンして、第１出力トランジスタのゲート電
位がほぼＶSSとなり、これにより、第１出力トランジス
タがオンして、第１演算増幅器の出力端子が当該バッフ
ァ回路の信号出力端子に接続される。これに対して、駆
動用ＰチャネルＭＯＳトランジスタはオフするため、第
２出力トランジスタのゲート電位は第２負荷抵抗により
ＶSSとなり、これにより、第２出力トランジスタがオフ
して、第２演算増幅器の出力端子が信号出力端子から切
り離される。
P ）からＶDDまでの範囲内にあって、第１演算増幅器だ
けが動作可能な場合には、駆動用ＮチャネルＭＯＳトラ
ンジスタがオンして、第１出力トランジスタのゲート電
位がほぼＶSSとなり、これにより、第１出力トランジス
タがオンして、第１演算増幅器の出力端子が当該バッフ
ァ回路の信号出力端子に接続される。これに対して、駆
動用ＰチャネルＭＯＳトランジスタはオフするため、第
２出力トランジスタのゲート電位は第２負荷抵抗により
ＶSSとなり、これにより、第２出力トランジスタがオフ
して、第２演算増幅器の出力端子が信号出力端子から切
り離される。
【００３０】そして、入力信号の電圧が（ＶSS＋ＶTHN
）から（ＶDD−ＶTHP ）までの範囲内にあって、第１
演算増幅器と第２演算増幅器とが両方共に動作可能な場
合には、駆動用ＮチャネルＭＯＳトランジスタと駆動用
ＰチャネルＭＯＳトランジスタとがオンすることに伴
い、第１出力トランジスタと第２出力トランジスタとが
両方共にオンし、これにより、第１演算増幅器の出力端
子と第２演算増幅器の出力端子とが、両方共に当該バッ
ファ回路の信号出力端子に接続される。
）から（ＶDD−ＶTHP ）までの範囲内にあって、第１
演算増幅器と第２演算増幅器とが両方共に動作可能な場
合には、駆動用ＮチャネルＭＯＳトランジスタと駆動用
ＰチャネルＭＯＳトランジスタとがオンすることに伴
い、第１出力トランジスタと第２出力トランジスタとが
両方共にオンし、これにより、第１演算増幅器の出力端
子と第２演算増幅器の出力端子とが、両方共に当該バッ
ファ回路の信号出力端子に接続される。
【００３１】このような請求項３に記載のバッファ回路
によれば、最小の回路構成で前述した効果を得ることが
できる。一方、請求項４に記載の本発明のバッファ回路
では、前述した請求項１〜３に記載のバッファ回路にお
いて、第１演算増幅器の差動増幅回路には、当該第１演
算増幅器の出力電圧を外部からの制御電圧に応じて調節
する第１調節手段が設けられていると共に、第２演算増
幅器の差動増幅回路には、当該第２演算増幅器の出力電
圧を外部からの制御電圧に応じて調節する第２調節手段
が設けられている。
によれば、最小の回路構成で前述した効果を得ることが
できる。一方、請求項４に記載の本発明のバッファ回路
では、前述した請求項１〜３に記載のバッファ回路にお
いて、第１演算増幅器の差動増幅回路には、当該第１演
算増幅器の出力電圧を外部からの制御電圧に応じて調節
する第１調節手段が設けられていると共に、第２演算増
幅器の差動増幅回路には、当該第２演算増幅器の出力電
圧を外部からの制御電圧に応じて調節する第２調節手段
が設けられている。
【００３２】そして更に、請求項４に記載の本発明のバ
ッファ回路では、基準電圧印加手段と、オフセット補正
手段とを備えており、基準電圧印加手段が、外部からオ
フセット補正開始信号を受けると、第１演算増幅器の非
反転入力端子と第２演算増幅器の非反転入力端子とに所
定の基準電圧を印加する。
ッファ回路では、基準電圧印加手段と、オフセット補正
手段とを備えており、基準電圧印加手段が、外部からオ
フセット補正開始信号を受けると、第１演算増幅器の非
反転入力端子と第２演算増幅器の非反転入力端子とに所
定の基準電圧を印加する。
【００３３】そして、この基準電圧印加手段によって前
記基準電圧の印加が行われている際に、オフセット補正
手段が、第１演算増幅器の出力電圧が前記基準電圧とな
るように第１調節手段への制御電圧を変化させて、第１
演算増幅器の出力電圧が前記基準電圧と一致した時点で
第１調節手段への制御電圧の変化を停止すると共に、第
２演算増幅器の出力電圧が前記基準電圧となるように第
２調節手段への制御電圧を変化させて、第２演算増幅器
の出力電圧が前記基準電圧と一致した時点で第２調節手
段への制御電圧の変化を停止する。
記基準電圧の印加が行われている際に、オフセット補正
手段が、第１演算増幅器の出力電圧が前記基準電圧とな
るように第１調節手段への制御電圧を変化させて、第１
演算増幅器の出力電圧が前記基準電圧と一致した時点で
第１調節手段への制御電圧の変化を停止すると共に、第
２演算増幅器の出力電圧が前記基準電圧となるように第
２調節手段への制御電圧を変化させて、第２演算増幅器
の出力電圧が前記基準電圧と一致した時点で第２調節手
段への制御電圧の変化を停止する。
【００３４】従って、このような請求項４に記載のバッ
ファ回路によれば、外部からオフセット補正開始信号を
与えるだけで、第１演算増幅器のオフセット電圧と第２
演算増幅器のオフセット電圧とを、別々に且つ同時に補
正することができ、この結果、当該バッファ回路のオフ
セット電圧を、ＶSSからＶDDまでの全入力電圧範囲に亘
って、確実に且つ素早く補正することができる。
ファ回路によれば、外部からオフセット補正開始信号を
与えるだけで、第１演算増幅器のオフセット電圧と第２
演算増幅器のオフセット電圧とを、別々に且つ同時に補
正することができ、この結果、当該バッファ回路のオフ
セット電圧を、ＶSSからＶDDまでの全入力電圧範囲に亘
って、確実に且つ素早く補正することができる。
【００３５】
【発明の実施の形態】以下、本発明が適用された実施形
態について図面を用いて説明する。尚、本発明は、下記
の実施形態に限定されることなく、本発明の技術的範囲
に属する限り、種々の形態を採り得ることは言うまでも
ない。
態について図面を用いて説明する。尚、本発明は、下記
の実施形態に限定されることなく、本発明の技術的範囲
に属する限り、種々の形態を採り得ることは言うまでも
ない。
【００３６】［第１実施形態］まず図１は、第１実施形
態のバッファ回路の構成を示す回路図である。尚、本第
１実施形態のバッファ回路は、直流電圧の供給を受けて
動作し、信号入力端子１に入力される入力信号の電圧を
信号出力端子２から出力するものである。そして、本実
施形態においては、当該バッファ回路に供給される直流
電圧の低電位側（ＶSS）が０Ｖ（接地電位：ＧＮＤ）で
あり、高電位側（ＶDD）が５Ｖである。また、以下の説
明では、直流電圧の高電位側（ＶDD）を、改めて電源電
圧ＶDDという。
態のバッファ回路の構成を示す回路図である。尚、本第
１実施形態のバッファ回路は、直流電圧の供給を受けて
動作し、信号入力端子１に入力される入力信号の電圧を
信号出力端子２から出力するものである。そして、本実
施形態においては、当該バッファ回路に供給される直流
電圧の低電位側（ＶSS）が０Ｖ（接地電位：ＧＮＤ）で
あり、高電位側（ＶDD）が５Ｖである。また、以下の説
明では、直流電圧の高電位側（ＶDD）を、改めて電源電
圧ＶDDという。
【００３７】図１に示すように、本第１実施形態のバッ
ファ回路は、入力トランジスタがＮチャネルＭＯＳトラ
ンジスタ（以下、ＮｃｈＭＯＳトランジスタと記す）で
ある差動増幅回路を有する演算増幅器３と、入力トラン
ジスタがＰチャネルＭＯＳトランジスタ（以下、Ｐｃｈ
ＭＯＳトランジスタと記す）である差動増幅回路を有す
る演算増幅器４とを備えている。
ファ回路は、入力トランジスタがＮチャネルＭＯＳトラ
ンジスタ（以下、ＮｃｈＭＯＳトランジスタと記す）で
ある差動増幅回路を有する演算増幅器３と、入力トラン
ジスタがＰチャネルＭＯＳトランジスタ（以下、Ｐｃｈ
ＭＯＳトランジスタと記す）である差動増幅回路を有す
る演算増幅器４とを備えている。
【００３８】演算増幅器３は、自己の反転入力端子４５
ａと出力端子４３ａが接続されてバッファアンプになっ
ており、同様に、演算増幅器４も、自己の反転入力端子
４５ｂと出力端子４３ｂが接続されてバッファアンプに
なっている。そして、演算増幅器３の非反転入力端子４
４ａと演算増幅器４の非反転入力端子４４ｂとが、当該
バッファ回路の信号入力端子１に共通接続されている。
つまり、両演算増幅器３，４の非反転入力端子４４ａ，
４４ｂが、互いに接続されて信号入力端子１になってい
る。
ａと出力端子４３ａが接続されてバッファアンプになっ
ており、同様に、演算増幅器４も、自己の反転入力端子
４５ｂと出力端子４３ｂが接続されてバッファアンプに
なっている。そして、演算増幅器３の非反転入力端子４
４ａと演算増幅器４の非反転入力端子４４ｂとが、当該
バッファ回路の信号入力端子１に共通接続されている。
つまり、両演算増幅器３，４の非反転入力端子４４ａ，
４４ｂが、互いに接続されて信号入力端子１になってい
る。
【００３９】そして更に、本第１実施形態のバッファ回
路は、図１に示すように、ソースが演算増幅器３の出力
端子４３ａに接続され、ドレインが信号出力端子２に接
続されたＰｃｈＭＯＳトランジスタ７と、このＰｃｈＭ
ＯＳトランジスタ７をオンさせるための駆動回路６と、
ソースが演算増幅器４の出力端子４３ｂに接続され、ド
レインが信号出力端子２に接続されたＮｃｈＭＯＳトラ
ンジスタ８と、このＮｃｈＭＯＳトランジスタ８をオン
させるための駆動回路５とを備えている。
路は、図１に示すように、ソースが演算増幅器３の出力
端子４３ａに接続され、ドレインが信号出力端子２に接
続されたＰｃｈＭＯＳトランジスタ７と、このＰｃｈＭ
ＯＳトランジスタ７をオンさせるための駆動回路６と、
ソースが演算増幅器４の出力端子４３ｂに接続され、ド
レインが信号出力端子２に接続されたＮｃｈＭＯＳトラ
ンジスタ８と、このＮｃｈＭＯＳトランジスタ８をオン
させるための駆動回路５とを備えている。
【００４０】駆動回路６は、ゲートが演算増幅器４の出
力端子４３ｂに接続され、ソースがグランドラインを介
して接地電位（０Ｖ）に接続され、ドレインがＰｃｈＭ
ＯＳトランジスタ７のゲートに接続されたＮｃｈＭＯＳ
トランジスタ２３と、ゲートがグランドラインを介して
接地電位に接続され、ソースが電源ラインを介して電源
電圧ＶDDに接続され、ドレインがＮｃｈＭＯＳトランジ
スタ２３のドレインに接続されたＰｃｈＭＯＳトランジ
スタ２４とから構成されている。尚、ＰｃｈＭＯＳトラ
ンジスタ２４は、そのゲートが接地電位に接続されてい
るため、常時オンしている。このため、ＰｃｈＭＯＳト
ランジスタ２４は、ＮｃｈＭＯＳトランジスタ２３のド
レインと電源電圧ＶDDとの間に接続されたプルアップ用
の負荷抵抗として働くこととなる。
力端子４３ｂに接続され、ソースがグランドラインを介
して接地電位（０Ｖ）に接続され、ドレインがＰｃｈＭ
ＯＳトランジスタ７のゲートに接続されたＮｃｈＭＯＳ
トランジスタ２３と、ゲートがグランドラインを介して
接地電位に接続され、ソースが電源ラインを介して電源
電圧ＶDDに接続され、ドレインがＮｃｈＭＯＳトランジ
スタ２３のドレインに接続されたＰｃｈＭＯＳトランジ
スタ２４とから構成されている。尚、ＰｃｈＭＯＳトラ
ンジスタ２４は、そのゲートが接地電位に接続されてい
るため、常時オンしている。このため、ＰｃｈＭＯＳト
ランジスタ２４は、ＮｃｈＭＯＳトランジスタ２３のド
レインと電源電圧ＶDDとの間に接続されたプルアップ用
の負荷抵抗として働くこととなる。
【００４１】また、駆動回路５は、ゲートが演算増幅器
３の出力端子４３ａに接続され、ソースが電源ラインを
介して電源電圧ＶDDに接続され、ドレインがＮｃｈＭＯ
Ｓトランジスタ８のゲートに接続されたＰｃｈＭＯＳト
ランジスタ２２と、ゲートが電源ラインを介して電源電
圧ＶDDに接続され、ソースがグランドラインを介して接
地電位に接続され、ドレインがＰｃｈＭＯＳトランジス
タ２２のドレインに接続されたＮｃｈＭＯＳトランジス
タ２１とから構成されている。尚、ＮｃｈＭＯＳトラン
ジスタ２１は、そのゲートが電源電圧ＶDDに接続されて
いるため、常時オンしている。このため、ＮｃｈＭＯＳ
トランジスタ２１は、ＰｃｈＭＯＳトランジスタ２２の
ドレインと接地電位との間に接続されたプルダウン用の
負荷抵抗として働くこととなる。
３の出力端子４３ａに接続され、ソースが電源ラインを
介して電源電圧ＶDDに接続され、ドレインがＮｃｈＭＯ
Ｓトランジスタ８のゲートに接続されたＰｃｈＭＯＳト
ランジスタ２２と、ゲートが電源ラインを介して電源電
圧ＶDDに接続され、ソースがグランドラインを介して接
地電位に接続され、ドレインがＰｃｈＭＯＳトランジス
タ２２のドレインに接続されたＮｃｈＭＯＳトランジス
タ２１とから構成されている。尚、ＮｃｈＭＯＳトラン
ジスタ２１は、そのゲートが電源電圧ＶDDに接続されて
いるため、常時オンしている。このため、ＮｃｈＭＯＳ
トランジスタ２１は、ＰｃｈＭＯＳトランジスタ２２の
ドレインと接地電位との間に接続されたプルダウン用の
負荷抵抗として働くこととなる。
【００４２】次に、演算増幅器３は、図２（ａ）に示す
ように、ＣＭＯＳプロセスにより典型的な演算増幅器と
して構成されており、電源端子４１ａを介して電源電圧
ＶDDに接続されると共に、電源端子４２ａを介して接地
電位（ＧＮＤ）に接続されている。
ように、ＣＭＯＳプロセスにより典型的な演算増幅器と
して構成されており、電源端子４１ａを介して電源電圧
ＶDDに接続されると共に、電源端子４２ａを介して接地
電位（ＧＮＤ）に接続されている。
【００４３】即ち、演算増幅器３は、一端が電源端子４
１ａを介して電源電圧ＶDDに接続された定電流源４６ａ
と、ドレインが自己のゲートと定電流源４６ａの他端と
に接続され、ソースが電源端子４２ａを介して接地電位
に接続されたＮｃｈＭＯＳトランジスタ４７ａと、ソー
スが電源端子４２ａを介して接地電位に接続され、ゲー
トがＮｃｈＭＯＳトランジスタ４７ａのゲートに接続さ
れて、そのＮｃｈＭＯＳトランジスタ４７ａと共にカレ
ントミラー回路を形成するＮｃｈＭＯＳトランジスタ４
８ａと、互いのソースがＮｃｈＭＯＳトランジスタ４８
ａのドレインに共通接続された２つのＮｃｈＭＯＳトラ
ンジスタ４９ａ，５０ａと、ドレインが自己のゲートと
ＮｃｈＭＯＳトランジスタ４９ａのドレインとに接続さ
れ、ソースが電源端子４１ａを介して電源電圧ＶDDに接
続されたＰｃｈＭＯＳトランジスタ５１ａと、ドレイン
がＮｃｈＭＯＳトランジスタ５０ａのドレインに接続さ
れ、ソースが電源端子４１ａを介して電源電圧ＶDDに接
続され、ゲートがＰｃｈＭＯＳトランジスタ５１ａのゲ
ートに接続されて、そのＰｃｈＭＯＳトランジスタ５１
ａと共にカレントミラー回路を形成するＰｃｈＭＯＳト
ランジスタ５２ａと、ソースが電源端子４２ａを介して
接地電位に接続され、ゲートがＮｃｈＭＯＳトランジス
タ４７ａのゲートに接続されて、そのＮｃｈＭＯＳトラ
ンジスタ４７ａと共にカレントミラー回路を形成するＮ
ｃｈＭＯＳトランジスタ５３ａと、ドレインがＮｃｈＭ
ＯＳトランジスタ５３ａのドレインに接続され、ゲート
がＮｃｈＭＯＳトランジスタ５０ａのドレインに接続さ
れ、ソースが電源端子４１ａを介して電源電圧ＶDDに接
続されたＰｃｈＭＯＳトランジスタ５４ａと、ＰｃｈＭ
ＯＳトランジスタ５４ａのゲートとドレインとの間に接
続された位相補償用コンデンサ５５ａと、から構成され
ている。
１ａを介して電源電圧ＶDDに接続された定電流源４６ａ
と、ドレインが自己のゲートと定電流源４６ａの他端と
に接続され、ソースが電源端子４２ａを介して接地電位
に接続されたＮｃｈＭＯＳトランジスタ４７ａと、ソー
スが電源端子４２ａを介して接地電位に接続され、ゲー
トがＮｃｈＭＯＳトランジスタ４７ａのゲートに接続さ
れて、そのＮｃｈＭＯＳトランジスタ４７ａと共にカレ
ントミラー回路を形成するＮｃｈＭＯＳトランジスタ４
８ａと、互いのソースがＮｃｈＭＯＳトランジスタ４８
ａのドレインに共通接続された２つのＮｃｈＭＯＳトラ
ンジスタ４９ａ，５０ａと、ドレインが自己のゲートと
ＮｃｈＭＯＳトランジスタ４９ａのドレインとに接続さ
れ、ソースが電源端子４１ａを介して電源電圧ＶDDに接
続されたＰｃｈＭＯＳトランジスタ５１ａと、ドレイン
がＮｃｈＭＯＳトランジスタ５０ａのドレインに接続さ
れ、ソースが電源端子４１ａを介して電源電圧ＶDDに接
続され、ゲートがＰｃｈＭＯＳトランジスタ５１ａのゲ
ートに接続されて、そのＰｃｈＭＯＳトランジスタ５１
ａと共にカレントミラー回路を形成するＰｃｈＭＯＳト
ランジスタ５２ａと、ソースが電源端子４２ａを介して
接地電位に接続され、ゲートがＮｃｈＭＯＳトランジス
タ４７ａのゲートに接続されて、そのＮｃｈＭＯＳトラ
ンジスタ４７ａと共にカレントミラー回路を形成するＮ
ｃｈＭＯＳトランジスタ５３ａと、ドレインがＮｃｈＭ
ＯＳトランジスタ５３ａのドレインに接続され、ゲート
がＮｃｈＭＯＳトランジスタ５０ａのドレインに接続さ
れ、ソースが電源端子４１ａを介して電源電圧ＶDDに接
続されたＰｃｈＭＯＳトランジスタ５４ａと、ＰｃｈＭ
ＯＳトランジスタ５４ａのゲートとドレインとの間に接
続された位相補償用コンデンサ５５ａと、から構成され
ている。
【００４４】この演算増幅器３においては、ＮｃｈＭＯ
Ｓトランジスタ４８ａ，４９ａ，５０ａ及びＰｃｈＭＯ
Ｓトランジスタ５１ａ，５２ａによって差動増幅回路が
構成されており、ＮｃｈＭＯＳトランジスタ４９ａ，５
０ａが、その差動増幅回路の入力トランジスタとなって
いる。そして、ＮｃｈＭＯＳトランジスタ４９ａのゲー
トが、当該演算増幅器３の反転入力端子４５ａとなり、
ＮｃｈＭＯＳトランジスタ５０ａのゲートが、当該演算
増幅器３の非反転入力端子４４ａとなっている。また、
ＰｃｈＭＯＳトランジスタ５１ａ，５２ａが、入力トラ
ンジスタとしてのＮｃｈＭＯＳトランジスタ４９ａ，５
０ａに対する負荷トランジスタとなっており、ＮｃｈＭ
ＯＳトランジスタ４８ａが、ＮｃｈＭＯＳトランジスタ
４９ａ，５０ａに流れる合計の電流を一定にする定電流
トランジスタとなっている。
Ｓトランジスタ４８ａ，４９ａ，５０ａ及びＰｃｈＭＯ
Ｓトランジスタ５１ａ，５２ａによって差動増幅回路が
構成されており、ＮｃｈＭＯＳトランジスタ４９ａ，５
０ａが、その差動増幅回路の入力トランジスタとなって
いる。そして、ＮｃｈＭＯＳトランジスタ４９ａのゲー
トが、当該演算増幅器３の反転入力端子４５ａとなり、
ＮｃｈＭＯＳトランジスタ５０ａのゲートが、当該演算
増幅器３の非反転入力端子４４ａとなっている。また、
ＰｃｈＭＯＳトランジスタ５１ａ，５２ａが、入力トラ
ンジスタとしてのＮｃｈＭＯＳトランジスタ４９ａ，５
０ａに対する負荷トランジスタとなっており、ＮｃｈＭ
ＯＳトランジスタ４８ａが、ＮｃｈＭＯＳトランジスタ
４９ａ，５０ａに流れる合計の電流を一定にする定電流
トランジスタとなっている。
【００４５】そして更に、この演算増幅器３において
は、ＮｃｈＭＯＳトランジスタ５３ａ及びＰｃｈＭＯＳ
トランジスタ５４ａと位相補償用コンデンサ５５ａとに
よって出力増幅回路が構成されており、ＮｃｈＭＯＳト
ランジスタ５３ａ及びＰｃｈＭＯＳトランジスタ５４ａ
の共通接続されたドレインが、当該演算増幅器３の出力
端子４３ａになっている。また、定電流源４６ａ及びＮ
ｃｈＭＯＳトランジスタ４７ａにより、ＮｃｈＭＯＳト
ランジスタ４８ａ，５３ａに流れる定電流を決定するバ
イアス回路が構成されている。
は、ＮｃｈＭＯＳトランジスタ５３ａ及びＰｃｈＭＯＳ
トランジスタ５４ａと位相補償用コンデンサ５５ａとに
よって出力増幅回路が構成されており、ＮｃｈＭＯＳト
ランジスタ５３ａ及びＰｃｈＭＯＳトランジスタ５４ａ
の共通接続されたドレインが、当該演算増幅器３の出力
端子４３ａになっている。また、定電流源４６ａ及びＮ
ｃｈＭＯＳトランジスタ４７ａにより、ＮｃｈＭＯＳト
ランジスタ４８ａ，５３ａに流れる定電流を決定するバ
イアス回路が構成されている。
【００４６】そして、この演算増幅器３では、ＮｃｈＭ
ＯＳトランジスタ４９ａに流れる電流とＮｃｈＭＯＳト
ランジスタ５０ａに流れる電流との差が、反転入力端子
４５ａと非反転入力端子４４ａとの電圧差に応じて変化
して、その電圧差に応じた出力電圧が出力端子４３ａか
ら出力される。
ＯＳトランジスタ４９ａに流れる電流とＮｃｈＭＯＳト
ランジスタ５０ａに流れる電流との差が、反転入力端子
４５ａと非反転入力端子４４ａとの電圧差に応じて変化
して、その電圧差に応じた出力電圧が出力端子４３ａか
ら出力される。
【００４７】一方、演算増幅器４も、図２（ｂ）に示す
ように、ＣＭＯＳプロセスにより典型的な演算増幅器と
して構成されており、電源端子４１ｂを介して電源電圧
ＶDDに接続されると共に、電源端子４２ｂを介して接地
電位（ＧＮＤ）に接続されている。
ように、ＣＭＯＳプロセスにより典型的な演算増幅器と
して構成されており、電源端子４１ｂを介して電源電圧
ＶDDに接続されると共に、電源端子４２ｂを介して接地
電位（ＧＮＤ）に接続されている。
【００４８】即ち、演算増幅器４は、一端が電源端子４
２ｂを介して接地電位に接続された定電流源４６ｂと、
ドレインが自己のゲートと定電流源４６ｂの他端とに接
続され、ソースが電源端子４１ｂを介して電源電圧ＶDD
に接続されたＰｃｈＭＯＳトランジスタ４７ｂと、ソー
スが電源端子４１ｂを介して電源電圧ＶDDに接続され、
ゲートがＰｃｈＭＯＳトランジスタ４７ｂのゲートに接
続されて、そのＰｃｈＭＯＳトランジスタ４７ｂと共に
カレントミラー回路を形成するＰｃｈＭＯＳトランジス
タ４８ｂと、互いのソースがＰｃｈＭＯＳトランジスタ
４８ｂのドレインに共通接続された２つのＰｃｈＭＯＳ
トランジスタ４９ｂ，５０ｂと、ドレインが自己のゲー
トとＰｃｈＭＯＳトランジスタ４９ｂのドレインとに接
続され、ソースが電源端子４２ｂを介して接地電位に接
続されたＮｃｈＭＯＳトランジスタ５１ｂと、ドレイン
がＰｃｈＭＯＳトランジスタ５０ｂのドレインに接続さ
れ、ソースが電源端子４２ｂを介して接地電位に接続さ
れ、ゲートがＮｃｈＭＯＳトランジスタ５１ｂのゲート
に接続されて、そのＮｃｈＭＯＳトランジスタ５１ｂと
共にカレントミラー回路を形成するＮｃｈＭＯＳトラン
ジスタ５２ｂと、ソースが電源端子４１ｂを介して電源
電圧ＶDDに接続され、ゲートがＰｃｈＭＯＳトランジス
タ４７ｂのゲートに接続されて、そのＰｃｈＭＯＳトラ
ンジスタ４７ｂと共にカレントミラー回路を形成するＰ
ｃｈＭＯＳトランジスタ５３ｂと、ドレインがＰｃｈＭ
ＯＳトランジスタ５３ｂのドレインに接続され、ゲート
がＰｃｈＭＯＳトランジスタ５０ｂのドレインに接続さ
れ、ソースが電源端子４２ｂを介して接地電位に接続さ
れたＮｃｈＭＯＳトランジスタ５４ｂと、ＮｃｈＭＯＳ
トランジスタ５４ｂのゲートとドレインとの間に接続さ
れた位相補償用コンデンサ５５ｂと、から構成されてい
る。
２ｂを介して接地電位に接続された定電流源４６ｂと、
ドレインが自己のゲートと定電流源４６ｂの他端とに接
続され、ソースが電源端子４１ｂを介して電源電圧ＶDD
に接続されたＰｃｈＭＯＳトランジスタ４７ｂと、ソー
スが電源端子４１ｂを介して電源電圧ＶDDに接続され、
ゲートがＰｃｈＭＯＳトランジスタ４７ｂのゲートに接
続されて、そのＰｃｈＭＯＳトランジスタ４７ｂと共に
カレントミラー回路を形成するＰｃｈＭＯＳトランジス
タ４８ｂと、互いのソースがＰｃｈＭＯＳトランジスタ
４８ｂのドレインに共通接続された２つのＰｃｈＭＯＳ
トランジスタ４９ｂ，５０ｂと、ドレインが自己のゲー
トとＰｃｈＭＯＳトランジスタ４９ｂのドレインとに接
続され、ソースが電源端子４２ｂを介して接地電位に接
続されたＮｃｈＭＯＳトランジスタ５１ｂと、ドレイン
がＰｃｈＭＯＳトランジスタ５０ｂのドレインに接続さ
れ、ソースが電源端子４２ｂを介して接地電位に接続さ
れ、ゲートがＮｃｈＭＯＳトランジスタ５１ｂのゲート
に接続されて、そのＮｃｈＭＯＳトランジスタ５１ｂと
共にカレントミラー回路を形成するＮｃｈＭＯＳトラン
ジスタ５２ｂと、ソースが電源端子４１ｂを介して電源
電圧ＶDDに接続され、ゲートがＰｃｈＭＯＳトランジス
タ４７ｂのゲートに接続されて、そのＰｃｈＭＯＳトラ
ンジスタ４７ｂと共にカレントミラー回路を形成するＰ
ｃｈＭＯＳトランジスタ５３ｂと、ドレインがＰｃｈＭ
ＯＳトランジスタ５３ｂのドレインに接続され、ゲート
がＰｃｈＭＯＳトランジスタ５０ｂのドレインに接続さ
れ、ソースが電源端子４２ｂを介して接地電位に接続さ
れたＮｃｈＭＯＳトランジスタ５４ｂと、ＮｃｈＭＯＳ
トランジスタ５４ｂのゲートとドレインとの間に接続さ
れた位相補償用コンデンサ５５ｂと、から構成されてい
る。
【００４９】この演算増幅器４においては、ＰｃｈＭＯ
Ｓトランジスタ４８ｂ，４９ｂ，５０ｂ及びＮｃｈＭＯ
Ｓトランジスタ５１ｂ，５２ｂによって差動増幅回路が
構成されており、ＰｃｈＭＯＳトランジスタ４９ｂ，５
０ｂが、その差動増幅回路の入力トランジスタとなって
いる。そして、ＰｃｈＭＯＳトランジスタ４９ｂのゲー
トが、当該演算増幅器４の反転入力端子４５ｂとなり、
ＰｃｈＭＯＳトランジスタ５０ｂのゲートが、当該演算
増幅器４の非反転入力端子４４ｂとなっている。また、
ＮｃｈＭＯＳトランジスタ５１ｂ，５２ｂが、入力トラ
ンジスタとしてのＰｃｈＭＯＳトランジスタ４９ｂ，５
０ｂに対する負荷トランジスタとなっており、ＰｃｈＭ
ＯＳトランジスタ４８ｂが、ＰｃｈＭＯＳトランジスタ
４９ｂ，５０ｂに流れる合計の電流を一定にする定電流
トランジスタとなっている。
Ｓトランジスタ４８ｂ，４９ｂ，５０ｂ及びＮｃｈＭＯ
Ｓトランジスタ５１ｂ，５２ｂによって差動増幅回路が
構成されており、ＰｃｈＭＯＳトランジスタ４９ｂ，５
０ｂが、その差動増幅回路の入力トランジスタとなって
いる。そして、ＰｃｈＭＯＳトランジスタ４９ｂのゲー
トが、当該演算増幅器４の反転入力端子４５ｂとなり、
ＰｃｈＭＯＳトランジスタ５０ｂのゲートが、当該演算
増幅器４の非反転入力端子４４ｂとなっている。また、
ＮｃｈＭＯＳトランジスタ５１ｂ，５２ｂが、入力トラ
ンジスタとしてのＰｃｈＭＯＳトランジスタ４９ｂ，５
０ｂに対する負荷トランジスタとなっており、ＰｃｈＭ
ＯＳトランジスタ４８ｂが、ＰｃｈＭＯＳトランジスタ
４９ｂ，５０ｂに流れる合計の電流を一定にする定電流
トランジスタとなっている。
【００５０】そして更に、この演算増幅器４において
は、ＰｃｈＭＯＳトランジスタ５３ｂ及びＮｃｈＭＯＳ
トランジスタ５４ｂと位相補償用コンデンサ５５ｂとに
よって出力増幅回路が構成されており、ＰｃｈＭＯＳト
ランジスタ５３ｂ及びＮｃｈＭＯＳトランジスタ５４ｂ
の共通接続されたドレインが、当該演算増幅器４の出力
端子４３ｂになっている。また、定電流源４６ｂ及びＰ
ｃｈＭＯＳトランジスタ４７ｂにより、ＰｃｈＭＯＳト
ランジスタ４８ｂ，５３ｂに流れる定電流を決定するバ
イアス回路が構成されている。
は、ＰｃｈＭＯＳトランジスタ５３ｂ及びＮｃｈＭＯＳ
トランジスタ５４ｂと位相補償用コンデンサ５５ｂとに
よって出力増幅回路が構成されており、ＰｃｈＭＯＳト
ランジスタ５３ｂ及びＮｃｈＭＯＳトランジスタ５４ｂ
の共通接続されたドレインが、当該演算増幅器４の出力
端子４３ｂになっている。また、定電流源４６ｂ及びＰ
ｃｈＭＯＳトランジスタ４７ｂにより、ＰｃｈＭＯＳト
ランジスタ４８ｂ，５３ｂに流れる定電流を決定するバ
イアス回路が構成されている。
【００５１】そして、この演算増幅器４では、ＰｃｈＭ
ＯＳトランジスタ４９ｂに流れる電流とＰｃｈＭＯＳト
ランジスタ５０ｂに流れる電流との差が、反転入力端子
４５ｂと非反転入力端子４４ｂとの電圧差に応じて変化
して、その電圧差に応じた出力電圧が出力端子４３ｂか
ら出力される。
ＯＳトランジスタ４９ｂに流れる電流とＰｃｈＭＯＳト
ランジスタ５０ｂに流れる電流との差が、反転入力端子
４５ｂと非反転入力端子４４ｂとの電圧差に応じて変化
して、その電圧差に応じた出力電圧が出力端子４３ｂか
ら出力される。
【００５２】次に、上記のように構成された本第１実施
形態のバッファ回路の動作について説明する。まず、演
算増幅器３は、その反転入力端子４５ａと出力端子４３
ａが接続されているため、基本的には、非反転入力端子
４４ａの電圧（即ち、信号入力端子１からの入力信号の
電圧）と同じ電圧を出力端子４３ａから出力する。
形態のバッファ回路の動作について説明する。まず、演
算増幅器３は、その反転入力端子４５ａと出力端子４３
ａが接続されているため、基本的には、非反転入力端子
４４ａの電圧（即ち、信号入力端子１からの入力信号の
電圧）と同じ電圧を出力端子４３ａから出力する。
【００５３】但し、演算増幅器３では、図２（ａ）に示
したように、その差動増幅回路の入力トランジスタがＮ
ｃｈＭＯＳトランジスタ４９ａ，５０ａであり、その両
トランジスタ４９ａ，５０ａのソースに共通接続された
ＮｃｈＭＯＳトランジスタ４８ａが定電流源となって、
両トランジスタ４９ａ，５０ａに電流が流れるようにな
っているため、この演算増幅器３が動作可能な入力電圧
範囲は、電源電圧ＶDDからＶTHN 付近までである。
したように、その差動増幅回路の入力トランジスタがＮ
ｃｈＭＯＳトランジスタ４９ａ，５０ａであり、その両
トランジスタ４９ａ，５０ａのソースに共通接続された
ＮｃｈＭＯＳトランジスタ４８ａが定電流源となって、
両トランジスタ４９ａ，５０ａに電流が流れるようにな
っているため、この演算増幅器３が動作可能な入力電圧
範囲は、電源電圧ＶDDからＶTHN 付近までである。
【００５４】つまり、入力端子４４ａ，４５ａに印加さ
れる同相入力電圧が電源電圧ＶDDから低下して、ＶTHN
に近づくと、入力トランジスタとしてのＮｃｈＭＯＳト
ランジスタ４９ａ，５０ａがオフすると共に、ＮｃｈＭ
ＯＳトランジスタ４８ａのドレイン電圧が０Ｖ（接地電
位）付近にまで低下するため、両トランジスタ４９ａ，
５０ａに流れる電流が減少して、その結果、演算増幅器
３の増幅機能が失われてしまうからである。
れる同相入力電圧が電源電圧ＶDDから低下して、ＶTHN
に近づくと、入力トランジスタとしてのＮｃｈＭＯＳト
ランジスタ４９ａ，５０ａがオフすると共に、ＮｃｈＭ
ＯＳトランジスタ４８ａのドレイン電圧が０Ｖ（接地電
位）付近にまで低下するため、両トランジスタ４９ａ，
５０ａに流れる電流が減少して、その結果、演算増幅器
３の増幅機能が失われてしまうからである。
【００５５】また、演算増幅器４も、その反転入力端子
４５ｂと出力端子４３ｂが接続されているため、基本的
には、非反転入力端子４４ｂの電圧（即ち、信号入力端
子１からの入力信号の電圧）と同じ電圧を出力端子４３
ｂから出力する。但し、演算増幅器４では、図２（ｂ）
に示したように、その差動増幅回路の入力トランジスタ
がＰｃｈＭＯＳトランジスタ４９ｂ，５０ｂであり、そ
の両トランジスタ４９ｂ，５０ｂのソースに共通接続さ
れたＰｃｈＭＯＳトランジスタ４８ｂが定電流源となっ
て、両トランジスタ４９ｂ，５０ｂに電流が流れるよう
になっているため、この演算増幅器４が動作可能な入力
電圧範囲は、０Ｖから、電源電圧ＶDDよりもＶTHP だけ
低い電位（ＶDD−ＶTHP ）付近までである。
４５ｂと出力端子４３ｂが接続されているため、基本的
には、非反転入力端子４４ｂの電圧（即ち、信号入力端
子１からの入力信号の電圧）と同じ電圧を出力端子４３
ｂから出力する。但し、演算増幅器４では、図２（ｂ）
に示したように、その差動増幅回路の入力トランジスタ
がＰｃｈＭＯＳトランジスタ４９ｂ，５０ｂであり、そ
の両トランジスタ４９ｂ，５０ｂのソースに共通接続さ
れたＰｃｈＭＯＳトランジスタ４８ｂが定電流源となっ
て、両トランジスタ４９ｂ，５０ｂに電流が流れるよう
になっているため、この演算増幅器４が動作可能な入力
電圧範囲は、０Ｖから、電源電圧ＶDDよりもＶTHP だけ
低い電位（ＶDD−ＶTHP ）付近までである。
【００５６】つまり、入力端子４４ｂ，４５ｂに印加さ
れる同相入力電圧が０Ｖから上がって、（ＶDD−ＶTHP
）に近づくと、入力トランジスタとしてのＰｃｈＭＯ
Ｓトランジスタ４９ｂ，５０ｂがオフすると共に、Ｐｃ
ｈＭＯＳトランジスタ４８ｂのドレイン電圧が電源電圧
ＶDD付近にまで上がるため、両トランジスタ４９ｂ，５
０ｂに流れる電流が減少して、その結果、演算増幅器４
の増幅機能が失われてしまうからである。
れる同相入力電圧が０Ｖから上がって、（ＶDD−ＶTHP
）に近づくと、入力トランジスタとしてのＰｃｈＭＯ
Ｓトランジスタ４９ｂ，５０ｂがオフすると共に、Ｐｃ
ｈＭＯＳトランジスタ４８ｂのドレイン電圧が電源電圧
ＶDD付近にまで上がるため、両トランジスタ４９ｂ，５
０ｂに流れる電流が減少して、その結果、演算増幅器４
の増幅機能が失われてしまうからである。
【００５７】一方、駆動回路６においては、常時オンし
ているＰｃｈＭＯＳトランジスタ２４が、ＮｃｈＭＯＳ
トランジスタ２３のドレインと電源電圧ＶDDとの間に接
続されたプルアップ用の負荷抵抗として働き、また、Ｎ
ｃｈＭＯＳトランジスタ２３は、そのゲート電圧Ｖ2 が
０ＶからＶTHN までの範囲内にあるときにオフし、それ
以外ではオンする。
ているＰｃｈＭＯＳトランジスタ２４が、ＮｃｈＭＯＳ
トランジスタ２３のドレインと電源電圧ＶDDとの間に接
続されたプルアップ用の負荷抵抗として働き、また、Ｎ
ｃｈＭＯＳトランジスタ２３は、そのゲート電圧Ｖ2 が
０ＶからＶTHN までの範囲内にあるときにオフし、それ
以外ではオンする。
【００５８】このため、ＮｃｈＭＯＳトランジスタ２３
のゲート電圧（即ち、演算増幅器４の出力電圧）Ｖ2
と、ＮｃｈＭＯＳトランジスタ２３のドレイン電圧（即
ち、ＰｃｈＭＯＳトランジスタ７のゲート電圧）Ｖ4 と
の関係は、図３（ｂ）に示すように、ゲート電圧Ｖ2 が
０ＶからＶTHN までの範囲にある場合に、ドレイン電圧
Ｖ4 が電源電圧ＶDDとなり、ゲート電圧Ｖ2 がＶTHN か
らＶDDまでの範囲にある場合に、ドレイン電圧Ｖ4 が０
Ｖとなる。
のゲート電圧（即ち、演算増幅器４の出力電圧）Ｖ2
と、ＮｃｈＭＯＳトランジスタ２３のドレイン電圧（即
ち、ＰｃｈＭＯＳトランジスタ７のゲート電圧）Ｖ4 と
の関係は、図３（ｂ）に示すように、ゲート電圧Ｖ2 が
０ＶからＶTHN までの範囲にある場合に、ドレイン電圧
Ｖ4 が電源電圧ＶDDとなり、ゲート電圧Ｖ2 がＶTHN か
らＶDDまでの範囲にある場合に、ドレイン電圧Ｖ4 が０
Ｖとなる。
【００５９】また同様に、駆動回路５においては、常時
オンしているＮｃｈＭＯＳトランジスタ２１が、Ｐｃｈ
ＭＯＳトランジスタ２２のドレインと接地電位との間に
接続されたプルダウン用の負荷抵抗として働き、また、
ＰｃｈＭＯＳトランジスタ２２は、そのゲート電圧Ｖ1
が電源電圧ＶDDから（ＶDD−ＶTHP ）までの範囲内にあ
るときにオフし、それ以外ではオンする。
オンしているＮｃｈＭＯＳトランジスタ２１が、Ｐｃｈ
ＭＯＳトランジスタ２２のドレインと接地電位との間に
接続されたプルダウン用の負荷抵抗として働き、また、
ＰｃｈＭＯＳトランジスタ２２は、そのゲート電圧Ｖ1
が電源電圧ＶDDから（ＶDD−ＶTHP ）までの範囲内にあ
るときにオフし、それ以外ではオンする。
【００６０】このため、ＰｃｈＭＯＳトランジスタ２２
のゲート電圧（即ち、演算増幅器３の出力電圧）Ｖ1
と、ＰｃｈＭＯＳトランジスタ２２のドレイン電圧（即
ち、ＮｃｈＭＯＳトランジスタ８のゲート電圧）Ｖ3 と
の関係は、図３（ａ）に示すように、ゲート電圧Ｖ1 が
０Ｖから（ＶDD−ＶTHP ）までの範囲にある場合に、ド
レイン電圧Ｖ3 が電源電圧ＶDDとなり、ゲート電圧Ｖ1
が（ＶDD−ＶTHP ）から電源電圧ＶDDまでの範囲にある
場合に、ドレイン電圧Ｖ3 が０Ｖとなる。
のゲート電圧（即ち、演算増幅器３の出力電圧）Ｖ1
と、ＰｃｈＭＯＳトランジスタ２２のドレイン電圧（即
ち、ＮｃｈＭＯＳトランジスタ８のゲート電圧）Ｖ3 と
の関係は、図３（ａ）に示すように、ゲート電圧Ｖ1 が
０Ｖから（ＶDD−ＶTHP ）までの範囲にある場合に、ド
レイン電圧Ｖ3 が電源電圧ＶDDとなり、ゲート電圧Ｖ1
が（ＶDD−ＶTHP ）から電源電圧ＶDDまでの範囲にある
場合に、ドレイン電圧Ｖ3 が０Ｖとなる。
【００６１】よって、本第１実施形態のバッファ回路で
は、信号入力端子１に入力される入力信号の電圧が０Ｖ
からＶTHN までの範囲内にあって、両演算増幅器３，４
のうち演算増幅器４だけが動作可能な場合には、演算増
幅器３の出力電圧Ｖ1 はＶTHN 近傍の電圧になり、演算
増幅器４の出力電圧Ｖ2 は入力信号と等しい電圧（０Ｖ
からＶTHN までの電圧）になるため、図３に示したよう
に、駆動回路５のＰｃｈＭＯＳトランジスタ２２のドレ
イン電圧Ｖ3 と、駆動回路６のＮｃｈＭＯＳトランジス
タ２３のドレイン電圧Ｖ4 とが、両方共に電源電圧ＶDD
となって、ＰｃｈＭＯＳトランジスタ７がオフし、Ｎｃ
ｈＭＯＳトランジスタ８がオンする。即ち、駆動回路５
のＰｃｈＭＯＳトランジスタ２２がオンして、ＮｃｈＭ
ＯＳトランジスタ８のゲート電圧が電源電圧ＶDDとな
り、これにより、ＮｃｈＭＯＳトランジスタ８がオンし
て、演算増幅器４の出力端子４３ｂが信号出力端子２に
接続される。これに対し、駆動回路６のＮｃｈＭＯＳト
ランジスタ２３はオフするため、ＰｃｈＭＯＳトランジ
スタ７のゲート電圧は負荷抵抗としてのＰｃｈＭＯＳト
ランジスタ２４により電源電圧ＶDDとなり、これによ
り、ＰｃｈＭＯＳトランジスタ７がオフして、演算増幅
器３の出力端子４３ａが信号出力端子２から切り離され
る。
は、信号入力端子１に入力される入力信号の電圧が０Ｖ
からＶTHN までの範囲内にあって、両演算増幅器３，４
のうち演算増幅器４だけが動作可能な場合には、演算増
幅器３の出力電圧Ｖ1 はＶTHN 近傍の電圧になり、演算
増幅器４の出力電圧Ｖ2 は入力信号と等しい電圧（０Ｖ
からＶTHN までの電圧）になるため、図３に示したよう
に、駆動回路５のＰｃｈＭＯＳトランジスタ２２のドレ
イン電圧Ｖ3 と、駆動回路６のＮｃｈＭＯＳトランジス
タ２３のドレイン電圧Ｖ4 とが、両方共に電源電圧ＶDD
となって、ＰｃｈＭＯＳトランジスタ７がオフし、Ｎｃ
ｈＭＯＳトランジスタ８がオンする。即ち、駆動回路５
のＰｃｈＭＯＳトランジスタ２２がオンして、ＮｃｈＭ
ＯＳトランジスタ８のゲート電圧が電源電圧ＶDDとな
り、これにより、ＮｃｈＭＯＳトランジスタ８がオンし
て、演算増幅器４の出力端子４３ｂが信号出力端子２に
接続される。これに対し、駆動回路６のＮｃｈＭＯＳト
ランジスタ２３はオフするため、ＰｃｈＭＯＳトランジ
スタ７のゲート電圧は負荷抵抗としてのＰｃｈＭＯＳト
ランジスタ２４により電源電圧ＶDDとなり、これによ
り、ＰｃｈＭＯＳトランジスタ７がオフして、演算増幅
器３の出力端子４３ａが信号出力端子２から切り離され
る。
【００６２】この結果、動作可能な方の演算増幅器４の
出力電圧Ｖ2 が信号出力端子２から外部へ出力されるこ
ととなる。尚、この場合に、演算増幅器３の出力電圧Ｖ
1 がＶTHN 近傍の電圧となるのは、演算増幅器３におい
て、ＮｃｈＭＯＳトランジスタ４９ａ，５０ａがオフす
ることに伴い、ＰｃｈＭＯＳトランジスタ５４ａがオフ
するからである。
出力電圧Ｖ2 が信号出力端子２から外部へ出力されるこ
ととなる。尚、この場合に、演算増幅器３の出力電圧Ｖ
1 がＶTHN 近傍の電圧となるのは、演算増幅器３におい
て、ＮｃｈＭＯＳトランジスタ４９ａ，５０ａがオフす
ることに伴い、ＰｃｈＭＯＳトランジスタ５４ａがオフ
するからである。
【００６３】また、入力信号の電圧が（ＶDD−ＶTHP ）
からＶDDまでの範囲内にあって、両演算増幅器３，４の
うち演算増幅器３だけが動作可能な場合には、演算増幅
器３の出力電圧Ｖ1 は入力信号と等しい電圧（（ＶDD−
ＶTHP ）からＶDDまでの電圧）になり、演算増幅器４の
出力電圧Ｖ2 は（ＶDD−ＶTHP ）近傍の電圧になるた
め、図３に示したように、駆動回路５のＰｃｈＭＯＳト
ランジスタ２２のドレイン電圧Ｖ3 と、駆動回路６のＮ
ｃｈＭＯＳトランジスタ２３のドレイン電圧Ｖ4とが、
両方共に０Ｖとなって、ＰｃｈＭＯＳトランジスタ７が
オンし、ＮｃｈＭＯＳトランジスタ８がオフする。
からＶDDまでの範囲内にあって、両演算増幅器３，４の
うち演算増幅器３だけが動作可能な場合には、演算増幅
器３の出力電圧Ｖ1 は入力信号と等しい電圧（（ＶDD−
ＶTHP ）からＶDDまでの電圧）になり、演算増幅器４の
出力電圧Ｖ2 は（ＶDD−ＶTHP ）近傍の電圧になるた
め、図３に示したように、駆動回路５のＰｃｈＭＯＳト
ランジスタ２２のドレイン電圧Ｖ3 と、駆動回路６のＮ
ｃｈＭＯＳトランジスタ２３のドレイン電圧Ｖ4とが、
両方共に０Ｖとなって、ＰｃｈＭＯＳトランジスタ７が
オンし、ＮｃｈＭＯＳトランジスタ８がオフする。
【００６４】即ち、駆動回路６のＮｃｈＭＯＳトランジ
スタ２３がオンして、ＰｃｈＭＯＳトランジスタ７のゲ
ート電圧が０Ｖとなり、これにより、ＰｃｈＭＯＳトラ
ンジスタ７がオンして、演算増幅器３の出力端子４３ａ
が信号出力端子２に接続される。これに対し、駆動回路
５のＰｃｈＭＯＳトランジスタ２２はオフするため、Ｎ
ｃｈＭＯＳトランジスタ８のゲート電圧は負荷抵抗とし
てのＮｃｈＭＯＳトランジスタ２１により０Ｖとなり、
これにより、ＮｃｈＭＯＳトランジスタ８がオフして、
演算増幅器４の出力端子４３ｂが信号出力端子２から切
り離される。
スタ２３がオンして、ＰｃｈＭＯＳトランジスタ７のゲ
ート電圧が０Ｖとなり、これにより、ＰｃｈＭＯＳトラ
ンジスタ７がオンして、演算増幅器３の出力端子４３ａ
が信号出力端子２に接続される。これに対し、駆動回路
５のＰｃｈＭＯＳトランジスタ２２はオフするため、Ｎ
ｃｈＭＯＳトランジスタ８のゲート電圧は負荷抵抗とし
てのＮｃｈＭＯＳトランジスタ２１により０Ｖとなり、
これにより、ＮｃｈＭＯＳトランジスタ８がオフして、
演算増幅器４の出力端子４３ｂが信号出力端子２から切
り離される。
【００６５】この結果、動作可能な方の演算増幅器３の
出力電圧Ｖ1 が信号出力端子２から外部へ出力されるこ
ととなる。尚、この場合に、演算増幅器４の出力電圧Ｖ
2 が（ＶDD−ＶTHP ）近傍の電圧となるのは、演算増幅
器４において、ＰｃｈＭＯＳトランジスタ４９ｂ，５０
ｂがオフすることに伴い、ＮｃｈＭＯＳトランジスタ５
４ｂがオフするからである。
出力電圧Ｖ1 が信号出力端子２から外部へ出力されるこ
ととなる。尚、この場合に、演算増幅器４の出力電圧Ｖ
2 が（ＶDD−ＶTHP ）近傍の電圧となるのは、演算増幅
器４において、ＰｃｈＭＯＳトランジスタ４９ｂ，５０
ｂがオフすることに伴い、ＮｃｈＭＯＳトランジスタ５
４ｂがオフするからである。
【００６６】一方、入力信号の電圧がＶTHN から（ＶDD
−ＶTHP ）までの範囲内にあって、演算増幅器３及び演
算増幅器４が両方共に動作可能な場合には、演算増幅器
３の出力電圧Ｖ1 と演算増幅器４の出力電圧Ｖ2 が、入
力信号と等しい電圧（ＶTHNから（ＶDD−ＶTHP ）まで
の電圧）になるため、図３に示したように、駆動回路５
のＰｃｈＭＯＳトランジスタ２２のドレイン電圧Ｖ3 が
電源電圧ＶDDとなり、駆動回路６のＮｃｈＭＯＳトラン
ジスタ２３のドレイン電圧Ｖ4 が０Ｖとなって、Ｐｃｈ
ＭＯＳトランジスタ７とＮｃｈＭＯＳトランジスタ８と
が両方共にオンする。
−ＶTHP ）までの範囲内にあって、演算増幅器３及び演
算増幅器４が両方共に動作可能な場合には、演算増幅器
３の出力電圧Ｖ1 と演算増幅器４の出力電圧Ｖ2 が、入
力信号と等しい電圧（ＶTHNから（ＶDD−ＶTHP ）まで
の電圧）になるため、図３に示したように、駆動回路５
のＰｃｈＭＯＳトランジスタ２２のドレイン電圧Ｖ3 が
電源電圧ＶDDとなり、駆動回路６のＮｃｈＭＯＳトラン
ジスタ２３のドレイン電圧Ｖ4 が０Ｖとなって、Ｐｃｈ
ＭＯＳトランジスタ７とＮｃｈＭＯＳトランジスタ８と
が両方共にオンする。
【００６７】即ち、駆動回路５のＰｃｈＭＯＳトランジ
スタ２２と駆動回路６のＮｃｈＭＯＳトランジスタ２３
とがオンすることに伴い、ＰｃｈＭＯＳトランジスタ７
とＮｃｈＭＯＳトランジスタ８とが両方共にオンし、こ
れにより、演算増幅器３の出力端子４３ａと演算増幅器
４の出力端子４３ｂとが、両方共に信号出力端子２に接
続される。
スタ２２と駆動回路６のＮｃｈＭＯＳトランジスタ２３
とがオンすることに伴い、ＰｃｈＭＯＳトランジスタ７
とＮｃｈＭＯＳトランジスタ８とが両方共にオンし、こ
れにより、演算増幅器３の出力端子４３ａと演算増幅器
４の出力端子４３ｂとが、両方共に信号出力端子２に接
続される。
【００６８】この結果、両演算増幅器３，４の出力電圧
Ｖ1 ，Ｖ2 を、ＰｃｈＭＯＳトランジスタ７のオン抵抗
とＮｃｈＭＯＳトランジスタ８のオン抵抗とで分圧した
電圧が、信号出力端子２に出力されることとなる。尚、
両演算増幅器３，４は、入力信号の電圧に対し各自が有
するオフセット分だけずれた電圧を出力するため、各演
算増幅器３，４のオフセット電圧が０であると仮定する
と、信号出力端子２から入力信号と等しい電圧が出力さ
れる。
Ｖ1 ，Ｖ2 を、ＰｃｈＭＯＳトランジスタ７のオン抵抗
とＮｃｈＭＯＳトランジスタ８のオン抵抗とで分圧した
電圧が、信号出力端子２に出力されることとなる。尚、
両演算増幅器３，４は、入力信号の電圧に対し各自が有
するオフセット分だけずれた電圧を出力するため、各演
算増幅器３，４のオフセット電圧が０であると仮定する
と、信号出力端子２から入力信号と等しい電圧が出力さ
れる。
【００６９】以上のように本第１実施形態のバッファ回
路によれば、当該バッファ回路に供給される直流電圧の
低電位側である０Ｖから高電位側である電源電圧ＶDDま
での全入力電圧範囲において動作が可能となり、その直
流電圧に対してレイルトゥレイルの出力を得ることがで
きる。
路によれば、当該バッファ回路に供給される直流電圧の
低電位側である０Ｖから高電位側である電源電圧ＶDDま
での全入力電圧範囲において動作が可能となり、その直
流電圧に対してレイルトゥレイルの出力を得ることがで
きる。
【００７０】そして特に、本第１実施形態のバッファ回
路では、差動増幅回路の入力トランジスタがＮｃｈＭＯ
Ｓトランジスタ４９ａ，５０ａである演算増幅器３と、
差動増幅回路の入力トランジスタがＰｃｈＭＯＳトラン
ジスタ４９ｂ，５０ｂである演算増幅器４とを独立して
設け、その両演算増幅器３，４の出力電圧Ｖ1 ，Ｖ2
を、入力信号の電圧に応じて切り替えて出力することに
より、レイルトゥレイルの出力が得られるようにしてい
るため、当該バッファ回路のオフセット電圧を、０Ｖか
ら電源電圧ＶDDまでの全入力電圧範囲に亘って、確実に
且つ素早く補正することができる。
路では、差動増幅回路の入力トランジスタがＮｃｈＭＯ
Ｓトランジスタ４９ａ，５０ａである演算増幅器３と、
差動増幅回路の入力トランジスタがＰｃｈＭＯＳトラン
ジスタ４９ｂ，５０ｂである演算増幅器４とを独立して
設け、その両演算増幅器３，４の出力電圧Ｖ1 ，Ｖ2
を、入力信号の電圧に応じて切り替えて出力することに
より、レイルトゥレイルの出力が得られるようにしてい
るため、当該バッファ回路のオフセット電圧を、０Ｖか
ら電源電圧ＶDDまでの全入力電圧範囲に亘って、確実に
且つ素早く補正することができる。
【００７１】つまり、演算増幅器３のオフセット電圧と
演算増幅器４のオフセット電圧とを、前述した特開平５
−１２９８４８号公報に開示の手法などを用いて、別々
に且つ同時に補正することができるようになるため、例
えば演算増幅器３，４のうちの何れか一方だけが動作可
能な入力電圧範囲の場合でも、オフセットの無い出力を
得ることができるようになる。
演算増幅器４のオフセット電圧とを、前述した特開平５
−１２９８４８号公報に開示の手法などを用いて、別々
に且つ同時に補正することができるようになるため、例
えば演算増幅器３，４のうちの何れか一方だけが動作可
能な入力電圧範囲の場合でも、オフセットの無い出力を
得ることができるようになる。
【００７２】尚、具体的なオフセット補正のための回路
構成及び手順については、後述する第２実施形態によっ
て、その一例を説明する。また、本第１実施形態のバッ
ファ回路では、演算増幅器３の出力端子４３ａと信号出
力端子２との間に設けたＰｃｈＭＯＳトランジスタ７
を、駆動回路６により、入力信号の電圧が演算増幅器３
の動作可能な入力電圧範囲（ＶTHN 〜ＶDD）にあるとき
にオンさせ、演算増幅器４の出力端子４３ｂと信号出力
端子２との間に設けたＮｃｈＭＯＳトランジスタ８を、
駆動回路５により、入力信号の電圧が演算増幅器４の動
作可能な入力電圧範囲（０Ｖ〜（ＶDD−ＶTHP ））にあ
るときにオンさせるようにしているため、回路構成を簡
単にすることができる。
構成及び手順については、後述する第２実施形態によっ
て、その一例を説明する。また、本第１実施形態のバッ
ファ回路では、演算増幅器３の出力端子４３ａと信号出
力端子２との間に設けたＰｃｈＭＯＳトランジスタ７
を、駆動回路６により、入力信号の電圧が演算増幅器３
の動作可能な入力電圧範囲（ＶTHN 〜ＶDD）にあるとき
にオンさせ、演算増幅器４の出力端子４３ｂと信号出力
端子２との間に設けたＮｃｈＭＯＳトランジスタ８を、
駆動回路５により、入力信号の電圧が演算増幅器４の動
作可能な入力電圧範囲（０Ｖ〜（ＶDD−ＶTHP ））にあ
るときにオンさせるようにしているため、回路構成を簡
単にすることができる。
【００７３】特に、駆動回路５，６の各々を、本実施形
態のように２つのトランジスタ２１及び２２，２３及び
２４で構成することにより、最小の回路構成を達成でき
る。尚、本第１実施形態では、演算増幅器３が第１演算
増幅器に相当し、演算増幅器４が第２演算増幅器に相当
している。そして、ＰｃｈＭＯＳトランジスタ７が第１
出力トランジスタに相当し、駆動回路６が第１駆動手段
に相当し、ＮｃｈＭＯＳトランジスタ８が第２出力トラ
ンジスタに相当し、駆動回路５が第２駆動手段に相当し
ている。そして更に、駆動回路６のＮｃｈＭＯＳトラン
ジスタ２３が駆動用ＮチャネルＭＯＳトランジスタに相
当し、ＰｃｈＭＯＳトランジスタ２４が第１負荷抵抗に
相当しており、また、駆動回路５のＰｃｈＭＯＳトラン
ジスタ２２が駆動用ＰチャネルＭＯＳトランジスタに相
当し、ＮｃｈＭＯＳトランジスタ２１が第２負荷抵抗に
相当している。
態のように２つのトランジスタ２１及び２２，２３及び
２４で構成することにより、最小の回路構成を達成でき
る。尚、本第１実施形態では、演算増幅器３が第１演算
増幅器に相当し、演算増幅器４が第２演算増幅器に相当
している。そして、ＰｃｈＭＯＳトランジスタ７が第１
出力トランジスタに相当し、駆動回路６が第１駆動手段
に相当し、ＮｃｈＭＯＳトランジスタ８が第２出力トラ
ンジスタに相当し、駆動回路５が第２駆動手段に相当し
ている。そして更に、駆動回路６のＮｃｈＭＯＳトラン
ジスタ２３が駆動用ＮチャネルＭＯＳトランジスタに相
当し、ＰｃｈＭＯＳトランジスタ２４が第１負荷抵抗に
相当しており、また、駆動回路５のＰｃｈＭＯＳトラン
ジスタ２２が駆動用ＰチャネルＭＯＳトランジスタに相
当し、ＮｃｈＭＯＳトランジスタ２１が第２負荷抵抗に
相当している。
【００７４】一方、前述した動作から明らかなように、
上記第１実施形態のバッファ回路において、駆動回路５
のＰｃｈＭＯＳトランジスタ２２のゲートと、駆動回路
６のＮｃｈＭＯＳトランジスタ２３のゲートとを、演算
増幅器３，４の出力端子４３ａ，４３ｂではなく、信号
入力端子１に直接接続するようにしても良い。
上記第１実施形態のバッファ回路において、駆動回路５
のＰｃｈＭＯＳトランジスタ２２のゲートと、駆動回路
６のＮｃｈＭＯＳトランジスタ２３のゲートとを、演算
増幅器３，４の出力端子４３ａ，４３ｂではなく、信号
入力端子１に直接接続するようにしても良い。
【００７５】［第２実施形態］次に、前述した第１実施
形態のバッファ回路に対してオフセット電圧を自動補正
するための回路を付加した、第２実施形態のバッファ回
路について説明する。まず図４は、第２実施形態のバッ
ファ回路の構成を示す回路図である。
形態のバッファ回路に対してオフセット電圧を自動補正
するための回路を付加した、第２実施形態のバッファ回
路について説明する。まず図４は、第２実施形態のバッ
ファ回路の構成を示す回路図である。
【００７６】図４に示すように、本第２実施形態のバッ
ファ回路は、第１実施形態のバッファ回路に対し、演算
増幅器３に代えて演算増幅器３’を備えると共に、演算
増幅器４に代えて演算増幅器４’を備えている。ここ
で、演算増幅器３’では、その差動増幅回路の部分を図
５（ａ）に示すように、第１実施形態の演算増幅器３に
対して（図２（ａ）参照）、負荷トランジスタとしての
ＰｃｈＭＯＳトランジスタ５１ａ，５２ａの各ソースと
電源電圧ＶDDとの間に、夫々、オフセット補正用のＰｃ
ｈＭＯＳトランジスタ６３ａ，６４ａが直列に追加して
設けられており、その両ＰｃｈＭＯＳトランジスタ６３
ａ，６４ａの各ゲートが、当該演算増幅器３’のオフセ
ット電圧を調節するためのオフセット調節端子６２ａ，
６１ａになっている。つまり、ＰｃｈＭＯＳトランジス
タ６３ａ，６４ａのゲート電圧を変化させれば、差動増
幅回路の動作バランスが変わって、当該演算増幅器３’
の出力端子４３ａから出力される出力電圧が変化する。
ファ回路は、第１実施形態のバッファ回路に対し、演算
増幅器３に代えて演算増幅器３’を備えると共に、演算
増幅器４に代えて演算増幅器４’を備えている。ここ
で、演算増幅器３’では、その差動増幅回路の部分を図
５（ａ）に示すように、第１実施形態の演算増幅器３に
対して（図２（ａ）参照）、負荷トランジスタとしての
ＰｃｈＭＯＳトランジスタ５１ａ，５２ａの各ソースと
電源電圧ＶDDとの間に、夫々、オフセット補正用のＰｃ
ｈＭＯＳトランジスタ６３ａ，６４ａが直列に追加して
設けられており、その両ＰｃｈＭＯＳトランジスタ６３
ａ，６４ａの各ゲートが、当該演算増幅器３’のオフセ
ット電圧を調節するためのオフセット調節端子６２ａ，
６１ａになっている。つまり、ＰｃｈＭＯＳトランジス
タ６３ａ，６４ａのゲート電圧を変化させれば、差動増
幅回路の動作バランスが変わって、当該演算増幅器３’
の出力端子４３ａから出力される出力電圧が変化する。
【００７７】同様に、演算増幅器４’では、その差動増
幅回路の部分を図５（ｂ）に示すように、第１実施形態
の演算増幅器４に対して（図２（ｂ）参照）、負荷トラ
ンジスタとしてのＮｃｈＭＯＳトランジスタ５１ｂ，５
２ｂの各ソースと接地電位との間に、夫々、オフセット
補正用のＮｃｈＭＯＳトランジスタ６３ｂ，６４ｂが直
列に追加して設けられており、その両ＮｃｈＭＯＳトラ
ンジスタ６３ｂ，６４ｂの各ゲートが、当該演算増幅器
４’のオフセット電圧を調節するためのオフセット調節
端子６２ｂ，６１ｂになっている。つまり、ＮｃｈＭＯ
Ｓトランジスタ６３ｂ，６４ｂのゲート電圧を変化させ
れば、差動増幅回路の動作バランスが変わって、当該演
算増幅器４’の出力端子４３ｂから出力される出力電圧
が変化する。
幅回路の部分を図５（ｂ）に示すように、第１実施形態
の演算増幅器４に対して（図２（ｂ）参照）、負荷トラ
ンジスタとしてのＮｃｈＭＯＳトランジスタ５１ｂ，５
２ｂの各ソースと接地電位との間に、夫々、オフセット
補正用のＮｃｈＭＯＳトランジスタ６３ｂ，６４ｂが直
列に追加して設けられており、その両ＮｃｈＭＯＳトラ
ンジスタ６３ｂ，６４ｂの各ゲートが、当該演算増幅器
４’のオフセット電圧を調節するためのオフセット調節
端子６２ｂ，６１ｂになっている。つまり、ＮｃｈＭＯ
Ｓトランジスタ６３ｂ，６４ｂのゲート電圧を変化させ
れば、差動増幅回路の動作バランスが変わって、当該演
算増幅器４’の出力端子４３ｂから出力される出力電圧
が変化する。
【００７８】更に、本第２実施形態のバッファ回路は、
図４に示すように、第１実施形態のバッファ回路に対し
て、信号入力端子１と両演算増幅器３’，４’の非反転
入力端子４４ａ，４４ｂとの間に挿入されたＰｃｈＭＯ
Ｓトランジスタ３１及びＮｃｈＭＯＳトランジスタ３２
からなるアナログスイッチＳＷ１と、ＶTHN から（ＶDD
−ＶTHP ）までの間に設定された基準電圧Ｖref （例え
ば２．５Ｖ）と両演算増幅器３’，４’の非反転入力端
子４４ａ，４４ｂとの間に挿入されたＰｃｈＭＯＳトラ
ンジスタ３３及びＮｃｈＭＯＳトランジスタ３４からな
るアナログスイッチＳＷ２と、演算増幅器３’の出力端
子４３ａとＰｃｈＭＯＳトランジスタ２２のゲートとの
間に挿入されたＰｃｈＭＯＳトランジスタ２７及びＮｃ
ｈＭＯＳトランジスタ２６からなるアナログスイッチＳ
Ｗ３と、ソースが電源電圧ＶDDに接続され、ドレインが
ＰｃｈＭＯＳトランジスタ２２のゲートに接続されたＰ
ｃｈＭＯＳトランジスタ２５と、演算増幅器４’の出力
端子４３ｂとＮｃｈＭＯＳトランジスタ２３のゲートと
の間に挿入されたＰｃｈＭＯＳトランジスタ２９及びＮ
ｃｈＭＯＳトランジスタ３０からなるアナログスイッチ
ＳＷ４と、ソースが接地電位に接続され、ドレインがＮ
ｃｈＭＯＳトランジスタ２３のゲートに接続されたＮｃ
ｈＭＯＳトランジスタ２８と、演算増幅器３’の非反転
入力端子４４ａの電圧と演算増幅器３’の出力電圧Ｖ1
とを比較する比較器９と、演算増幅器４’の非反転入力
端子４４ｂの電圧と演算増幅器４’の出力電圧Ｖ2 とを
比較する比較器１０と、を追加して備えている。
図４に示すように、第１実施形態のバッファ回路に対し
て、信号入力端子１と両演算増幅器３’，４’の非反転
入力端子４４ａ，４４ｂとの間に挿入されたＰｃｈＭＯ
Ｓトランジスタ３１及びＮｃｈＭＯＳトランジスタ３２
からなるアナログスイッチＳＷ１と、ＶTHN から（ＶDD
−ＶTHP ）までの間に設定された基準電圧Ｖref （例え
ば２．５Ｖ）と両演算増幅器３’，４’の非反転入力端
子４４ａ，４４ｂとの間に挿入されたＰｃｈＭＯＳトラ
ンジスタ３３及びＮｃｈＭＯＳトランジスタ３４からな
るアナログスイッチＳＷ２と、演算増幅器３’の出力端
子４３ａとＰｃｈＭＯＳトランジスタ２２のゲートとの
間に挿入されたＰｃｈＭＯＳトランジスタ２７及びＮｃ
ｈＭＯＳトランジスタ２６からなるアナログスイッチＳ
Ｗ３と、ソースが電源電圧ＶDDに接続され、ドレインが
ＰｃｈＭＯＳトランジスタ２２のゲートに接続されたＰ
ｃｈＭＯＳトランジスタ２５と、演算増幅器４’の出力
端子４３ｂとＮｃｈＭＯＳトランジスタ２３のゲートと
の間に挿入されたＰｃｈＭＯＳトランジスタ２９及びＮ
ｃｈＭＯＳトランジスタ３０からなるアナログスイッチ
ＳＷ４と、ソースが接地電位に接続され、ドレインがＮ
ｃｈＭＯＳトランジスタ２３のゲートに接続されたＮｃ
ｈＭＯＳトランジスタ２８と、演算増幅器３’の非反転
入力端子４４ａの電圧と演算増幅器３’の出力電圧Ｖ1
とを比較する比較器９と、演算増幅器４’の非反転入力
端子４４ｂの電圧と演算増幅器４’の出力電圧Ｖ2 とを
比較する比較器１０と、を追加して備えている。
【００７９】そして更に、本第２実施形態のバッファ回
路は、第１実施形態のバッファ回路に対して、補正開始
信号端子１３に印加される電圧がハイレベル（５Ｖ）の
ときに、アナログスイッチＳＷ１のＰｃｈＭＯＳトラン
ジスタ３１，アナログスイッチＳＷ２のＮｃｈＭＯＳト
ランジスタ３４，アナログスイッチＳＷ３のＰｃｈＭＯ
Ｓトランジスタ２７，アナログスイッチＳＷ４のＰｃｈ
ＭＯＳトランジスタ２９，及びＮｃｈＭＯＳトランジス
タ２８の各ゲートに印加する切替信号ＳC をハイレベル
（５Ｖ）にして、両演算増幅器３’，４’のオフセット
電圧を補正するための動作を行い、補正開始信号端子１
３に印加される電圧がロウレベル（０Ｖ）のときに、上
記切替信号ＳC をロウレベルにする制御回路１１と、制
御回路１１からの上記切替信号ＳC をレベル反転して、
その信号を、アナログスイッチＳＷ１のＮｃｈＭＯＳト
ランジスタ３２，アナログスイッチＳＷ２のＰｃｈＭＯ
Ｓトランジスタ３３，アナログスイッチＳＷ３のＮｃｈ
ＭＯＳトランジスタ２６，アナログスイッチＳＷ４のＮ
ｃｈＭＯＳトランジスタ３０，及びＰｃｈＭＯＳトラン
ジスタ２５の各ゲートに出力するインバータ１２と、を
追加して備えている。
路は、第１実施形態のバッファ回路に対して、補正開始
信号端子１３に印加される電圧がハイレベル（５Ｖ）の
ときに、アナログスイッチＳＷ１のＰｃｈＭＯＳトラン
ジスタ３１，アナログスイッチＳＷ２のＮｃｈＭＯＳト
ランジスタ３４，アナログスイッチＳＷ３のＰｃｈＭＯ
Ｓトランジスタ２７，アナログスイッチＳＷ４のＰｃｈ
ＭＯＳトランジスタ２９，及びＮｃｈＭＯＳトランジス
タ２８の各ゲートに印加する切替信号ＳC をハイレベル
（５Ｖ）にして、両演算増幅器３’，４’のオフセット
電圧を補正するための動作を行い、補正開始信号端子１
３に印加される電圧がロウレベル（０Ｖ）のときに、上
記切替信号ＳC をロウレベルにする制御回路１１と、制
御回路１１からの上記切替信号ＳC をレベル反転して、
その信号を、アナログスイッチＳＷ１のＮｃｈＭＯＳト
ランジスタ３２，アナログスイッチＳＷ２のＰｃｈＭＯ
Ｓトランジスタ３３，アナログスイッチＳＷ３のＮｃｈ
ＭＯＳトランジスタ２６，アナログスイッチＳＷ４のＮ
ｃｈＭＯＳトランジスタ３０，及びＰｃｈＭＯＳトラン
ジスタ２５の各ゲートに出力するインバータ１２と、を
追加して備えている。
【００８０】このような第２実施形態のバッファ回路に
おいては、補正開始信号端子１３にオフセット補正開始
信号としてのハイレベルの電圧を印加すると、制御回路
１１から出力される切替信号ＳC がハイレベルになる。
すると、アナログスイッチＳＷ１のＰｃｈＭＯＳトラン
ジスタ３１及びＮｃｈＭＯＳトランジスタ３２がオフす
ると共に、アナログスイッチＳＷ２のＰｃｈＭＯＳトラ
ンジスタ３３及びＮｃｈＭＯＳトランジスタ３４がオン
して、両演算増幅器３’，４’の非反転入力端子４４
ａ，４４ｂが、信号入力端子１から切り離されて基準電
圧Ｖref に接続される。
おいては、補正開始信号端子１３にオフセット補正開始
信号としてのハイレベルの電圧を印加すると、制御回路
１１から出力される切替信号ＳC がハイレベルになる。
すると、アナログスイッチＳＷ１のＰｃｈＭＯＳトラン
ジスタ３１及びＮｃｈＭＯＳトランジスタ３２がオフす
ると共に、アナログスイッチＳＷ２のＰｃｈＭＯＳトラ
ンジスタ３３及びＮｃｈＭＯＳトランジスタ３４がオン
して、両演算増幅器３’，４’の非反転入力端子４４
ａ，４４ｂが、信号入力端子１から切り離されて基準電
圧Ｖref に接続される。
【００８１】また、これと同時に、アナログスイッチＳ
Ｗ３のＰｃｈＭＯＳトランジスタ２７及びＮｃｈＭＯＳ
トランジスタ２６がオフすると共に、ＰｃｈＭＯＳトラ
ンジスタ２５がオンして、ＰｃｈＭＯＳトランジスタ２
２のゲートが、演算増幅器３’の出力端子４３ａから切
り離されて電源電圧ＶDDに接続され、これにより、Ｎｃ
ｈＭＯＳトランジスタ８が強制的にオフされる。更に、
アナログスイッチＳＷ４のＰｃｈＭＯＳトランジスタ２
９及びＮｃｈＭＯＳトランジスタ３０がオフすると共
に、ＮｃｈＭＯＳトランジスタ２８がオンして、Ｎｃｈ
ＭＯＳトランジスタ２３がゲートが、演算増幅器４’の
出力端子４３ｂから切り離されて接地電位に接続され、
これにより、ＰｃｈＭＯＳトランジスタ７が強制的にオ
フされる。
Ｗ３のＰｃｈＭＯＳトランジスタ２７及びＮｃｈＭＯＳ
トランジスタ２６がオフすると共に、ＰｃｈＭＯＳトラ
ンジスタ２５がオンして、ＰｃｈＭＯＳトランジスタ２
２のゲートが、演算増幅器３’の出力端子４３ａから切
り離されて電源電圧ＶDDに接続され、これにより、Ｎｃ
ｈＭＯＳトランジスタ８が強制的にオフされる。更に、
アナログスイッチＳＷ４のＰｃｈＭＯＳトランジスタ２
９及びＮｃｈＭＯＳトランジスタ３０がオフすると共
に、ＮｃｈＭＯＳトランジスタ２８がオンして、Ｎｃｈ
ＭＯＳトランジスタ２３がゲートが、演算増幅器４’の
出力端子４３ｂから切り離されて接地電位に接続され、
これにより、ＰｃｈＭＯＳトランジスタ７が強制的にオ
フされる。
【００８２】そして、この状態で、制御回路１１は、演
算増幅器３’のオフセット調節端子６２ａ，６１ａに印
加する電圧（即ち、オフセット補正用ＰｃｈＭＯＳトラ
ンジスタ６３ａ，６４ａのゲート電圧）を制御して、演
算増幅器３’のオフセット電圧を０に調節すると共に、
演算増幅器４’のオフセット調節端子６２ｂ，６１ｂに
印加する電圧（即ち、オフセット補正用ＮｃｈＭＯＳト
ランジスタ６３ｂ，６４ｂのゲート電圧）を制御して、
演算増幅器４’のオフセット電圧を０に調節する。
算増幅器３’のオフセット調節端子６２ａ，６１ａに印
加する電圧（即ち、オフセット補正用ＰｃｈＭＯＳトラ
ンジスタ６３ａ，６４ａのゲート電圧）を制御して、演
算増幅器３’のオフセット電圧を０に調節すると共に、
演算増幅器４’のオフセット調節端子６２ｂ，６１ｂに
印加する電圧（即ち、オフセット補正用ＮｃｈＭＯＳト
ランジスタ６３ｂ，６４ｂのゲート電圧）を制御して、
演算増幅器４’のオフセット電圧を０に調節する。
【００８３】具体的に説明すると、制御回路１１は、ま
ず、演算増幅器３’のオフセット調節端子６２ａ，６１
ａに印加する電圧を０Ｖにして、オフセット補正用Ｐｃ
ｈＭＯＳトランジスタ６３ａ，６４ａのオン抵抗を最小
にさせる。そして、オフセット調節端子６２ａ，６１ａ
のうちの何れか一方の電圧を、徐々に上げていき、比較
器９の出力レベルが反転した時点、即ち、演算増幅器
３’の出力電圧Ｖ1 が非反転入力端子４４ａに印加され
ている基準電圧ref と一致して、演算増幅器３’のオフ
セット電圧が０になった時点で、オフセット調節端子６
２ａ，６１ａに対する電圧変化を停止し、以後はその電
圧を保持して出力する。
ず、演算増幅器３’のオフセット調節端子６２ａ，６１
ａに印加する電圧を０Ｖにして、オフセット補正用Ｐｃ
ｈＭＯＳトランジスタ６３ａ，６４ａのオン抵抗を最小
にさせる。そして、オフセット調節端子６２ａ，６１ａ
のうちの何れか一方の電圧を、徐々に上げていき、比較
器９の出力レベルが反転した時点、即ち、演算増幅器
３’の出力電圧Ｖ1 が非反転入力端子４４ａに印加され
ている基準電圧ref と一致して、演算増幅器３’のオフ
セット電圧が０になった時点で、オフセット調節端子６
２ａ，６１ａに対する電圧変化を停止し、以後はその電
圧を保持して出力する。
【００８４】また、制御回路１１は、上記動作と並行し
て、まず、演算増幅器４’のオフセット調節端子６２
ｂ，６１ｂに印加する電圧を電源電圧ＶDDにして、オフ
セット補正用ＮｃｈＭＯＳトランジスタ６３ｂ，６４ｂ
のオン抵抗を最小にさせる。そして、オフセット調節端
子６２ｂ，６１ｂのうちの何れか一方の電圧を、徐々に
下げていき、比較器１０の出力レベルが反転した時点、
即ち、演算増幅器４’の出力電圧Ｖ2 が非反転入力端子
４４ｂに印加されている基準電圧ref と一致して、演算
増幅器４’のオフセット電圧が０になった時点で、オフ
セット調節端子６２ｂ，６１ｂに対する電圧変化を停止
し、以後はその電圧を保持して出力する。
て、まず、演算増幅器４’のオフセット調節端子６２
ｂ，６１ｂに印加する電圧を電源電圧ＶDDにして、オフ
セット補正用ＮｃｈＭＯＳトランジスタ６３ｂ，６４ｂ
のオン抵抗を最小にさせる。そして、オフセット調節端
子６２ｂ，６１ｂのうちの何れか一方の電圧を、徐々に
下げていき、比較器１０の出力レベルが反転した時点、
即ち、演算増幅器４’の出力電圧Ｖ2 が非反転入力端子
４４ｂに印加されている基準電圧ref と一致して、演算
増幅器４’のオフセット電圧が０になった時点で、オフ
セット調節端子６２ｂ，６１ｂに対する電圧変化を停止
し、以後はその電圧を保持して出力する。
【００８５】一方、本第２実施形態のバッファ回路にお
いて、補正開始信号端子１３にロウレベルの電圧を印加
すると、制御回路１１から出力される切替信号ＳC がロ
ウレベルになって、アナログスイッチＳＷ１のＰｃｈＭ
ＯＳトランジスタ３１及びＮｃｈＭＯＳトランジスタ３
２がオンすると共に、アナログスイッチＳＷ２のＰｃｈ
ＭＯＳトランジスタ３３及びＮｃｈＭＯＳトランジスタ
３４がオフして、両演算増幅器３’，４’の非反転入力
端子４４ａ，４４ｂが信号入力端子１に接続される。
いて、補正開始信号端子１３にロウレベルの電圧を印加
すると、制御回路１１から出力される切替信号ＳC がロ
ウレベルになって、アナログスイッチＳＷ１のＰｃｈＭ
ＯＳトランジスタ３１及びＮｃｈＭＯＳトランジスタ３
２がオンすると共に、アナログスイッチＳＷ２のＰｃｈ
ＭＯＳトランジスタ３３及びＮｃｈＭＯＳトランジスタ
３４がオフして、両演算増幅器３’，４’の非反転入力
端子４４ａ，４４ｂが信号入力端子１に接続される。
【００８６】また、これと同時に、アナログスイッチＳ
Ｗ３のＰｃｈＭＯＳトランジスタ２７及びＮｃｈＭＯＳ
トランジスタ２６がオンすると共に、ＰｃｈＭＯＳトラ
ンジスタ２５がオフして、ＰｃｈＭＯＳトランジスタ２
２のゲートが演算増幅器３’の出力端子４３ａに接続さ
れ、更に、アナログスイッチＳＷ４のＰｃｈＭＯＳトラ
ンジスタ２９及びＮｃｈＭＯＳトランジスタ３０がオン
すると共に、ＮｃｈＭＯＳトランジスタ２８がオフし
て、ＮｃｈＭＯＳトランジスタ２３のゲートが演算増幅
器４’の出力端子４３ｂに接続される。
Ｗ３のＰｃｈＭＯＳトランジスタ２７及びＮｃｈＭＯＳ
トランジスタ２６がオンすると共に、ＰｃｈＭＯＳトラ
ンジスタ２５がオフして、ＰｃｈＭＯＳトランジスタ２
２のゲートが演算増幅器３’の出力端子４３ａに接続さ
れ、更に、アナログスイッチＳＷ４のＰｃｈＭＯＳトラ
ンジスタ２９及びＮｃｈＭＯＳトランジスタ３０がオン
すると共に、ＮｃｈＭＯＳトランジスタ２８がオフし
て、ＮｃｈＭＯＳトランジスタ２３のゲートが演算増幅
器４’の出力端子４３ｂに接続される。
【００８７】よって、補正開始信号端子１３にロウレベ
ルの電圧を印加すれば、本第２実施形態のバッファ回路
は、図１に示した第１実施形態のバッファ回路と全く同
じ接続状態となり、供給される直流電圧に対してレイル
トゥレイルの出力を得ることができるバッファ回路とな
る。
ルの電圧を印加すれば、本第２実施形態のバッファ回路
は、図１に示した第１実施形態のバッファ回路と全く同
じ接続状態となり、供給される直流電圧に対してレイル
トゥレイルの出力を得ることができるバッファ回路とな
る。
【００８８】このような本第２実施形態のバッファ回路
によれば、補正開始信号端子１３にハイレベルの電圧を
与えるだけで、演算増幅器３’のオフセット電圧と演算
増幅器４’のオフセット電圧とを、別々に且つ同時に補
正することができ、この結果、当該バッファ回路のオフ
セット電圧を、０Ｖから電源電圧ＶDDまでの全入力電圧
範囲に亘って、確実に且つ素早く０に補正することがで
きる。
によれば、補正開始信号端子１３にハイレベルの電圧を
与えるだけで、演算増幅器３’のオフセット電圧と演算
増幅器４’のオフセット電圧とを、別々に且つ同時に補
正することができ、この結果、当該バッファ回路のオフ
セット電圧を、０Ｖから電源電圧ＶDDまでの全入力電圧
範囲に亘って、確実に且つ素早く０に補正することがで
きる。
【００８９】尚、本第２実施形態では、演算増幅器３’
の差動増幅回路に設けられたＰｃｈＭＯＳトランジスタ
６３ａ，６４ａが、第１調節手段に相当し、演算増幅器
４’の差動増幅回路に設けられたＮｃｈＭＯＳトランジ
スタ６３ｂ，６４ｂが、第２調節手段に相当している。
そして、アナログスイッチＳＷ１，ＳＷ２が基準電圧印
加手段に相当し、比較器９，１０及び制御回路１１がオ
フセット補正手段に相当している。
の差動増幅回路に設けられたＰｃｈＭＯＳトランジスタ
６３ａ，６４ａが、第１調節手段に相当し、演算増幅器
４’の差動増幅回路に設けられたＮｃｈＭＯＳトランジ
スタ６３ｂ，６４ｂが、第２調節手段に相当している。
そして、アナログスイッチＳＷ１，ＳＷ２が基準電圧印
加手段に相当し、比較器９，１０及び制御回路１１がオ
フセット補正手段に相当している。
【００９０】［その他］前述した第１及び第２実施形態
では、バッファ回路に供給される直流電圧の低電位側
（ＶSS）が０Ｖであり、高電位側（ＶDD）が５Ｖであっ
たが、直流電圧の低電位側と高電位側は、適宜設定する
ことができる。
では、バッファ回路に供給される直流電圧の低電位側
（ＶSS）が０Ｖであり、高電位側（ＶDD）が５Ｖであっ
たが、直流電圧の低電位側と高電位側は、適宜設定する
ことができる。
【図面の簡単な説明】
【図１】 第１実施形態のバッファ回路を示す回路図で
ある。
ある。
【図２】 図１のバッファ回路の構成要素である演算増
幅器を示す回路図である。
幅器を示す回路図である。
【図３】 図１のバッファ回路の構成要素である駆動回
路の動作を説明する説明図である。
路の動作を説明する説明図である。
【図４】 第２実施形態のバッファ回路を示す回路図で
ある。
ある。
【図５】 図４のバッファ回路の構成要素である演算増
幅器内の差動増幅回路を示す回路図である。
幅器内の差動増幅回路を示す回路図である。
１…信号入力端子 ２…信号出力端子 ３，３’，
４，４’…演算増幅器 ５，６…駆動回路 ９，１０…比較器 １１…制御
回路 １２…インバータ １３…補正開始信号端子 ＳＷ１〜ＳＷ４…アナログスイッチ ７…ＰチャネルＭＯＳトランジスタ（第１出力トランジ
スタ） ８…ＮチャネルＭＯＳトランジスタ（第２出力トランジ
スタ） ２１…ＮチャネルＭＯＳトランジスタ（第２負荷抵抗） ２２…駆動用ＰチャネルＭＯＳトランジスタ ２３…駆動用ＮチャネルＭＯＳトランジスタ ２４…ＰチャネルＭＯＳトランジスタ（第１負荷抵抗） ４９ａ，５０ａ…ＮチャネルＭＯＳトランジスタ（入力
トランジスタ） ４９ｂ，５０ｂ…ＰチャネルＭＯＳトランジスタ（入力
トランジスタ） ５１ａ，５２ａ…ＰチャネルＭＯＳトランジスタ（負荷
トランジスタ） ５１ｂ，５２ｂ…ＮチャネルＭＯＳトランジスタ（負荷
トランジスタ） ６３ａ，６４ａ…オフセット補正用のＰチャネルＭＯＳ
トランジスタ ６３ｂ，６４ｂ…オフセット補正用のＮチャネルＭＯＳ
トランジスタ
４，４’…演算増幅器 ５，６…駆動回路 ９，１０…比較器 １１…制御
回路 １２…インバータ １３…補正開始信号端子 ＳＷ１〜ＳＷ４…アナログスイッチ ７…ＰチャネルＭＯＳトランジスタ（第１出力トランジ
スタ） ８…ＮチャネルＭＯＳトランジスタ（第２出力トランジ
スタ） ２１…ＮチャネルＭＯＳトランジスタ（第２負荷抵抗） ２２…駆動用ＰチャネルＭＯＳトランジスタ ２３…駆動用ＮチャネルＭＯＳトランジスタ ２４…ＰチャネルＭＯＳトランジスタ（第１負荷抵抗） ４９ａ，５０ａ…ＮチャネルＭＯＳトランジスタ（入力
トランジスタ） ４９ｂ，５０ｂ…ＰチャネルＭＯＳトランジスタ（入力
トランジスタ） ５１ａ，５２ａ…ＰチャネルＭＯＳトランジスタ（負荷
トランジスタ） ５１ｂ，５２ｂ…ＮチャネルＭＯＳトランジスタ（負荷
トランジスタ） ６３ａ，６４ａ…オフセット補正用のＰチャネルＭＯＳ
トランジスタ ６３ｂ，６４ｂ…オフセット補正用のＮチャネルＭＯＳ
トランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭55−140310（ＪＰ，Ａ)
特開 平２−125508（ＪＰ，Ａ)
特開 平３−113905（ＪＰ，Ａ)
特開 平３−285409（ＪＰ，Ａ)
特開 平５−55490（ＪＰ，Ａ)
特開 昭61−52012（ＪＰ，Ａ)
特開 昭62−154909（ＪＰ，Ａ)
特開 平５−129848（ＪＰ，Ａ)
特開 平４−229709（ＪＰ，Ａ)
特開 平６−326525（ＪＰ，Ａ)
特開 平７−94967（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 3/68
Claims (4)
- 【請求項１】 信号入力端子に入力される入力信号の電
圧を、信号出力端子から出力するバッファ回路であっ
て、 入力トランジスタがＮチャネルＭＯＳトランジスタであ
る差動増幅回路を有すると共に、反転入力端子と出力端
子が接続された第１演算増幅器と、 入力トランジスタがＰチャネルＭＯＳトランジスタであ
る差動増幅回路を有すると共に、反転入力端子と出力端
子が接続された第２演算増幅器と、 を備え、前記第１演算増幅器の非反転入力端子と前記第
２演算増幅器の非反転入力端子とが、互いに接続されて
前記信号入力端子となり、 更に、前記入力信号の電圧が前記第１演算増幅器の動作
可能な入力電圧範囲にあるときに、前記第１演算増幅器
の出力端子を前記信号出力端子に接続させる第１スイッ
チング手段と、 前記入力信号の電圧が前記第２演算増幅器の動作可能な
入力電圧範囲にあるときに、前記第２演算増幅器の出力
端子を前記信号出力端子に接続させる第２スイッチング
手段と、 を備え、前記入力信号の電圧が、前記第１演算増幅器と
前記第２演算増幅器とが両方共に動作可能な入力電圧範
囲にある場合には、前記第１スイッチング手段と前記第
２スイッチング手段とにより、前記第１演算増幅器の出
力端子と前記第２演算増幅器の出力端子とが両方共に前
記信号出力端子に接続されること、 を 特徴とするバッファ回路。 - 【請求項２】 請求項１に記載のバッファ回路におい
て、 前記第１スイッチング手段は、 一方の出力端子が前記第１演算増幅器の出力端子に接続
され、他方の出力端子が前記信号出力端子に接続された
第１出力トランジスタと、 前記入力信号の電圧が前記第１演算増幅器の動作可能な
入力電圧範囲にあるときに、前記第１出力トランジスタ
をオンさせる第１駆動手段とからなり、 前記第２スイッチング手段は、 一方の出力端子が前記第２演算増幅器の出力端子に接続
され、他方の出力端子が前記信号出力端子に接続された
第２出力トランジスタと、 前記入力信号の電圧が前記第２演算増幅器の動作可能な
入力電圧範囲にあるときに、前記第２出力トランジスタ
をオンさせる第２駆動手段とからなり、 前記入力信号の電圧が、前記第１演算増幅器と前記第２
演算増幅器とが両方共に動作可能な入力電圧範囲にある
場合には、前記第１駆動手段と前記第２駆動手段とによ
り、前記第１出力トランジスタと前記第２出力トランジ
スタとが両方共にオンされること、 を特徴とするバッファ回路。 - 【請求項３】 請求項２に記載のバッファ回路におい
て、 前記第１出力トランジスタは、ソースが前記第１演算増
幅器の出力端子に接続され、ドレインが前記信号出力端
子に接続されたＰチャネルＭＯＳトランジスタであると
共に、前記第２出力トランジスタは、ソースが前記第２
演算増幅器の出力端子に接続され、ドレインが前記信号
出力端子に接続されたＮチャネルＭＯＳトランジスタで
あり、 前記第１駆動手段は、 ゲートが前記第２演算増幅器の出力端子あるいは前記信
号入力端子に接続され、ソースが当該バッファ回路に供
給される直流電圧の低電位側に接続され、ドレインが前
記第１出力トランジスタのゲートに接続された駆動用Ｎ
チャネルＭＯＳトランジスタと、 該駆動用ＮチャネルＭＯＳトランジスタのドレインと前
記直流電圧の高電位側との間に接続された第１負荷抵抗
とからなり、 前記第２駆動手段は、 ゲートが前記第１演算増幅器の出力端子あるいは前記信
号入力端子に接続され、ソースが前記直流電圧の高電位
側に接続され、ドレインが前記第２出力トランジスタの
ゲートに接続された駆動用ＰチャネルＭＯＳトランジス
タと、 該駆動用ＰチャネルＭＯＳトランジスタのドレインと前
記直流電圧の低電位側との間に接続された第２負荷抵抗
とからなること、 を特徴とするバッファ回路。 - 【請求項４】 請求項１ないし請求項３の何れかに記載
のバッファ回路において、 前記第１演算増幅器の差動増幅回路には、前記第１演算
増幅器の出力電圧を外部からの制御電圧に応じて調節す
る第１調節手段が設けられていると共に、前記第２演算
増幅器の差動増幅回路には、前記第２演算増幅器の出力
電圧を外部からの制御電圧に応じて調節する第２調節手
段が設けられており、 更に、外部からオフセット補正開始信号を受けると、前
記第１演算増幅器の非反転入力端子と前記第２演算増幅
器の非反転入力端子とに所定の基準電圧を印加する基準
電圧印加手段と、 該基準電圧印加手段により前記基準電圧の印加が行われ
ている際に、前記第１演算増幅器の出力電圧が前記基準
電圧となるように前記第１調節手段への制御電圧を変化
させて、前記第１演算増幅器の出力電圧が前記基準電圧
と一致した時点で前記第１調節手段への制御電圧の変化
を停止すると共に、前記第２演算増幅器の出力電圧が前
記基準電圧となるように前記第２調節手段への制御電圧
を変化させて、前記第２演算増幅器の出力電圧が前記基
準電圧と一致した時点で前記第２調節手段への制御電圧
の変化を停止するオフセット補正手段と、 を備えたことを特徴とするバッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19463397A JP3460519B2 (ja) | 1997-07-18 | 1997-07-18 | バッファ回路 |
| US09/118,072 US6054876A (en) | 1997-07-18 | 1998-07-17 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19463397A JP3460519B2 (ja) | 1997-07-18 | 1997-07-18 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141038A JPH1141038A (ja) | 1999-02-12 |
| JP3460519B2 true JP3460519B2 (ja) | 2003-10-27 |
Family
ID=16327766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19463397A Expired - Fee Related JP3460519B2 (ja) | 1997-07-18 | 1997-07-18 | バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6054876A (ja) |
| JP (1) | JP3460519B2 (ja) |
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|---|---|---|---|---|
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| JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
| US6522180B1 (en) * | 2000-12-21 | 2003-02-18 | Intel Corporation | Bi-voltage levels switches |
| US6288577B1 (en) | 2001-03-02 | 2001-09-11 | Pericom Semiconductor Corp. | Active fail-safe detect circuit for differential receiver |
| JP4736313B2 (ja) * | 2002-09-10 | 2011-07-27 | 日本電気株式会社 | 薄膜半導体装置 |
| JP4025657B2 (ja) * | 2003-02-12 | 2007-12-26 | 日本電気株式会社 | 表示装置の駆動回路 |
| KR100776366B1 (ko) | 2006-08-10 | 2007-11-15 | 손상희 | 연산 증폭기의 오프셋 감소 방법 및 회로 |
| US8222927B2 (en) * | 2009-04-09 | 2012-07-17 | Mediatek Inc. | Reference buffer circuit |
| JP5136587B2 (ja) * | 2010-04-01 | 2013-02-06 | 株式会社デンソー | 増幅回路、信号処理回路および半導体集積回路装置 |
| JP6217115B2 (ja) * | 2013-04-04 | 2017-10-25 | 富士電機株式会社 | 演算増幅回路 |
| US11392155B2 (en) * | 2019-08-09 | 2022-07-19 | Analog Devices International Unlimited Company | Low power voltage generator circuit |
| CN114756076B (zh) * | 2021-01-08 | 2023-07-07 | 成都微光集电科技有限公司 | 电压缓冲电路 |
| JP2022116735A (ja) * | 2021-01-29 | 2022-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61295709A (ja) * | 1985-06-24 | 1986-12-26 | Asahi Micro Syst Kk | 演算増幅器 |
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| US5087834A (en) * | 1990-03-12 | 1992-02-11 | Texas Instruments Incorporated | Buffer circuit including comparison of voltage-shifted references |
| JP2549743B2 (ja) * | 1990-03-30 | 1996-10-30 | 株式会社東芝 | 出力回路 |
| US5166635A (en) * | 1991-03-27 | 1992-11-24 | Level One Communications, Inc. | Digital data line driver |
| JP2857949B2 (ja) * | 1991-11-01 | 1999-02-17 | 株式会社デンソー | 差動増幅器のオフセット電圧補償回路 |
| US5361041A (en) * | 1993-06-17 | 1994-11-01 | Unitrode Corporation | Push-pull amplifier |
| JPH08204468A (ja) * | 1995-01-20 | 1996-08-09 | Seikosha Co Ltd | 演算増幅器 |
| US5977796A (en) * | 1997-06-26 | 1999-11-02 | Lucent Technologies, Inc. | Low voltage differential swing interconnect buffer circuit |
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- 1997-07-18 JP JP19463397A patent/JP3460519B2/ja not_active Expired - Fee Related
-
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- 1998-07-17 US US09/118,072 patent/US6054876A/en not_active Expired - Lifetime
Also Published As
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