JP2001148621A

JP2001148621A - ヒステリシスコンパレータ

Info

Publication number: JP2001148621A
Application number: JP33020399A
Authority: JP
Inventors: Tatsufumi Kurokawa; 達史黒川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-11-19
Filing date: 1999-11-19
Publication date: 2001-05-29

Abstract

(57)【要約】【課題】占有面積が小で製造バラツキの影響が小さくな
るヒステリシスコンパレータを提供する。【解決手段】入力差動段はＰ型ＭＯＳトランジスタＰ１
０１，Ｐ１０２から構成され、能動負荷はＮ型ＭＯＳト
ランジスタＮ１０３，Ｎ１０４並びにＮ型ＭＯＳトラン
ジスタＮ１０５，Ｎ１０６を具備して構成され、Ｎ１０
５のゲートと電源ラインＧＮＤとの間に出力端子ＯＵＴ
からの信号により開閉動作をする第１のスイッチＳ１２
１が設けられ、Ｎ１０６のゲートと電源ラインＧＮＤと
の間に出力端子ＯＵＴからの信号を反転させた信号によ
り開閉動作をする第２のスイッチが設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はヒステリシスコンパ
レータに係り、特にヒステリシスのコントロールが容易
なヒステリシスコンパレータに関する。

【０００２】

【従来の技術】コンパレータは入力信号電圧を基準電圧
と比較して、入力信号電圧が基準電圧よりも高いか低い
かに応じて２種類の電圧レベルの出力信号電圧を得る回
路であり、論理ゲートの制御等に用いられる。そして、
コンパレータのうちでヒステリシスコンパレータは、２
種類の出力電圧の切り換えを異なる入力電圧で行う回路
である。

【０００３】すなわちヒステリシスコンパレータは、入
力信号電圧がロウレベルからハイレベルに変化するとき
は高いしきい値電圧を有し、ハイレベルからロウレベル
に変化するときは低いしきい値電圧を有している。

【０００４】一般的なヒステリシスコンパレータ（第１
の従来技術）を図５に示す。同図において、反転入力端
子ＩＮＮと非反転入力端子（基準電圧端子）ＩＮＰと出
力端子ＯＵＴを有する通常のコンパレータ（一つのしき
い値電圧を有するコンパレータ）Ｃに抵抗Ｒ１，Ｒ２を
接続することにより、その時の出力端子ＯＵＴにおける
出力信号に応じたしきい値電圧となるヒステリシスコン
パレータを構成している。

【０００５】一方、特開平５−２４９１４９号公報で
は、一対のＰチャンネル電界効果トランジスタ（以下、
Ｐ型ＭＯＳトランジスタ、と称す）を能動負荷とし、こ
の能動負荷トランジスタにそれぞれ接続された一対のＮ
チャンネル電界効果トランジスタ（以下、Ｎ型ＭＯＳト
ランジスタ、と称す）を入力差動段トランジスタとし、
この入力差動段トランジスタのそれぞれにＮ型ＭＯＳト
ランジスタをヒステリシス制御トランジスタとして並列
接続し、この一対のヒステリシス制御トランジスタのう
ちのどちらか一方に定電流を流すヒステリシスコンパレ
ータ（第２の従来技術）を提案している。

【０００６】

【発明が解決しようとする課題】しかし第１の従来技術
のヒステリシスコンパレータは、抵抗を形成するために
ＬＳＩ上で面積的に非常に大きくなってしまい、また抵
抗の製造バラツキがヒステリシス特性に影響を与えてし
まう。さらに、基準電圧端子の入力インピーダンスが低
くなるので、基準電圧の電源側の出力インピーダンスを
低くしなければならない。

【０００７】一方、第２の従来技術では能動負荷側の構
成には何も考慮されておらず、ヒステリシス制御トラン
ジスタ対を入力差動段トランジスタに並列接続したもの
であるから、必然的に能動負荷トランジスタ対とヒステ
リシス制御トランジスタ対とが異なる極性となり、これ
によりトランジスタの製造バラツキの影響を大きく受け
るものとなる。

【０００８】またこの第２の従来技術では、一対のヒス
テリシス制御トランジスタに流れる電流を独立に制御す
ることができないから、設計の自由度が低くなる。

【０００９】またこの第２の従来技術では、外部からヒ
ステリシスの制御することができないから、使用上の制
約を生じる。

【００１０】したがって本発明の目的は、抵抗素子を用
いることなく、能動負荷トランジスタ対とヒステリシス
制御トランジスタ対とが同じ極性とすることが可能であ
り、これによりトランジスタの製造バラツキの影響が小
さくなるヒステリシスコンパレータを提供することであ
る。

【００１１】本発明の他の目的は、抵抗素子を用いるこ
となく、一対のヒステリシス制御トランジスタに流れる
電流を独立に制御することが可能であり、これにより設
計の自由度が高くなるヒステリシスコンパレータを提供
することである。

【００１２】本発明の別の目的は、抵抗素子を用いるこ
となく、外部からヒステリシスの制御することが可能で
あり、これにより多種類の回路に使用することができる
ヒステリシスコンパレータを提供することである。

【００１３】

【課題を解決するための手段】本発明の特徴は、能動負
荷と、入力差動段とを有するヒステリシスコンパレータ
において、前記能動負荷を流れる電流の通路をスイッチ
の開閉動作により定め、これにより該能動負荷の電流を
制御するヒステリシスコンパレータにある。

【００１４】本発明の他の特徴は、入力差動段が第１導
電型の第１及び第２の電界効果トランジスタを具備して
構成され、能動負荷が前記第１及び第２の電界効果トラ
ンジスタにそれぞれ接続する第２導電型の第３及び第４
の電界効果トランジスタ並びに該第３及び第４の電界効
果トランジスタのそれぞれに並列に接続された第２導電
型の第５及び第６のトランジスタを具備して構成され、
前記第５の電界効果トランジスタのゲートと電源ライン
との間に出力端子からの信号により開閉動作をする第１
のスイッチが設けられ、前記第６の電界効果トランジス
タのゲートと電源ラインとの間に出力端子からの信号を
反転させた信号により開閉動作をする第２のスイッチが
設けられているヒステリシスコンパレータにある。ここ
で、前記第５の電界効果トランジスタのゲートにゲート
を接続した第２導電型の第７の電界効果トランジスタ
と、前記第６の電界効果トランジスタのゲートにゲート
を接続した第２導電型の第８の電界効果トランジスタと
を有し、前記第７の電界効果トランジスタと前記第８の
電界効果トランジスタとは互いに異なる電流源から電流
を供給されて駆動することが好ましい。

【００１５】本発明の別の特徴は、入力差動段が第１導
電型の第１及び第２の電界効果トランジスタを具備して
構成され、能動負荷が前記第１及び第２の電界効果トラ
ンジスタにそれぞれ接続する第２導電型の第３及び第４
の電界効果トランジスタ並びに該第３及び第４の電界効
果トランジスタの一方と並列に接続された第２導電型の
第５の電界効果トランジスタを具備して構成され、前記
第５の電界効果トランジスタのゲートにゲートを接続し
た第２導電型チャネルの第６の電界効果トランジスタ
と、前記第５の電界効果トランジスタのゲートと前記第
６の電界効果トランジスタのゲートとが接続する接続ノ
ードと電源ライン間に出力の状態により開閉動作を行う
スイッチが設けられているヒステリシスコンパレータに
ある。

【００１６】本発明のさらに別の特徴は、入力差動段が
第１導電型の第１及び第２の電界効果トランジスタを具
備して構成され、能動負荷が前記第１及び第２の電界効
果トランジスタにそれぞれ接続する第２導電型の第３及
び第４の電界効果トランジスタ並びに該第３及び第４の
電界効果トランジスタのそれぞれに並列に接続された第
２導電型の第５及び第６の電界効果トランジスタを具備
して構成され、前記第５の電界効果トランジスタのゲー
トにゲートを接続した第２導電型の第７の電界効果トラ
ンジスタと、前記第６の電界効果トランジスタのゲート
にゲートを接続した第２導電型の第８の電界効果トラン
ジスタとを有し、前記第７の電界効果トランジスタと前
記第８の電界効果トランジスタは互いに異なる電流源か
ら供給されて駆動されており、それぞれの前記電流源は
外部からの制御信号によるスイッチの開閉動作を行うこ
とにより制御されるヒステリシスコンパレータにある。
ここで、それぞれの前記電流源は、前記外部からの制御
信号によりスイッチの開閉動作を行うことにより供給電
流値を異ならすことが可能な構造になっていることが好
ましい。

【００１７】あるいは本発明の別の特徴は、入力差動段
が第１導電型の第１及び第２の電界効果トランジスタを
具備して構成され、能動負荷は前記第１及び第２の電界
効果トランジスタにそれぞれ接続する第２導電型の第３
及び第４の電界効果トランジスタ並びにソースが第１の
スイッチを介して電源線に接続することにより前記第３
の電界効果トランジスタと並列接続関係となる第５の電
界効果トランジスタ及びソースが第２のスイッチを介し
て電源線に接続することにより前記第４の電界効果トラ
ンジスタと並列接続関係となる第６の電界効果トランジ
スタを具備して構成され、外部からの制御信号により前
記第１及び第２のスイッチの開閉動作を行うヒステリシ
スコンパレータにある。ここで例えば外部入力信号がハ
イレベルの場合は、前記第１のスイッチの開閉動作を行
う制御信号と前記第２のスイッチの開閉動作を行う制御
信号とは互いに反転した信号であることができる。ま
た、第１の電流源から電流を供給される第２導電型の第
７の電界効果トランジスタと、第２の電流源から電流を
供給される第２導電型の第８の電界効果トランジスタ
と、ゲートが前記第７の電界効果トランジスタのゲート
と接続しソースが第３のスイッチを介して電源線に接続
することにより前記第３の電界効果トランジスタと並列
接続関係となる第２導電型の第９の電界効果トランジス
タと、ゲートが前記第８の電界効果トランジスタのゲー
トに接続しソースと第４のスイッチを介して電源線に接
続することにより前記第４の電界効果トランジスタと並
列接続関係となる第２導電型の第１０の電界効果トラン
ジスタとを具備し、外部からの制御信号により前記第１
乃至第４のスイッチの開閉動作を行うことが好ましい。
ここで例えば外部入力信号がハイレベルの場合は、前記
第１及び前記第３のスイッチの開閉動作を行う制御信号
と前記第２及び前記第４のスイッチの開閉動作を行う制
御信号とは互いに反転した信号であることができる。

【００１８】上記したそれぞれの発明のヒステリシスコ
ンパレータにおいて、前記第１導電型の電界効果トラン
ジスタをＰ型ＭＯＳトランジスタにし、前記第２導電型
の電界効果トランジスタをＮ型ＭＯＳトランジスタにす
ることができる。

【００１９】または、上記したそれぞれの発明のヒステ
リシスコンパレータにおいて、前記第１導電型の電界効
果トランジスタをＮ型ＭＯＳトランジスタにし、前記第
２導電型の電界効果トランジスタをＰ型ＭＯＳトランジ
スタにすることもできる。

【００２０】

【発明の実施の形態】以下図面を参照して本発明を説明
する。

【００２１】図１は本発明の第１の実施の形態のヒステ
リシスコンパレータを示す回路図である。反転入力端子
ＩＮＮにゲートを接続したＰ型ＭＯＳトランジスタのＰ
１０１と非反転入力端子（基準電圧端子）ＩＮＰにゲー
トを接続したＰ型ＭＯＳトランジスタのＰ１０２が一対
の入力差動段を構成し、これらのトランジスタのソース
が共通接続し、定電流Ｉ１４０を得る定電流源を介して
高電源側のＶＤＤラインに接続している。

【００２２】能動負荷はＮ型ＭＯＳトランジスタのＮ１
０３，Ｎ１０４，Ｎ１０５，Ｎ１０６から構成されてい
る。このうち、Ｎ１０３，Ｎ１０４が通常の能動負荷対
トランジスタであり、Ｎ１０５，Ｎ１０６が本発明特有
のヒステリシス制御能動負荷トランジスタである。

【００２３】Ｎ１０３とＮ１０５のドレインはＰ１０１
のドレインに接続し、ソースは低電源側のＧＮＤライン
に接続している。Ｎ１０４とＮ１０６のドレインはＰ１
０２のドレインに接続し、ソースは低電源側のＧＮＤラ
インに接続している。また、Ｎ１０３のゲートとＮ１０
４のゲートはＰ１０１及びＮ１０３のドレインに接続し
ている。

【００２４】また、Ｎ型ＭＯＳトランジスタのＮ１０７
およびＮ１０８のドレインがそれぞれ定電流Ｉ１４７お
よびＩ１４８を得るそれぞれの定電流源を介してＶＤＤ
ラインに接続し、且つそれぞれのゲートに接続し、ソー
スがＧＮＤラインに接続している。

【００２５】また、出力段のトランジスタとしてＮ型Ｍ
ＯＳトランジスタのＮ１０９が設けられ、このＮ１０９
のドレインが定電流源Ｉ１４９を介してＶＤＤラインに
接続し、ソースがＧＮＤラインに接続し、また、ドレイ
ンが出力端子ＯＵＴに接続している。

【００２６】さらに、スイッチＳ１２１が、Ｎ１０５の
ゲートとＮ１０７のゲートとの接続ノードおよびＧＮＤ
ライン間に接続して両者間の開閉動作を行うようになっ
ている。同様にスイッチＳ１２２が、Ｎ１０６のゲート
とＮ１０８のゲートとの接続ノードおよびＧＮＤライン
間に接続して両者間の開閉動作を行うようになってい
る。そして、スイッチＳ１２１の開閉動作を行うライン
がＯＵＴから導かれ、スイッチＳ１２２の開閉動作を行
うラインがＯＵＴからインバータ１３１を介して導かれ
ている。これらのスイッチはＰ型ＭＯＳトランジスタ及
びＮ型ＭＯＳトランジスタにより構成され、そのソース
−ドレイン経路が接続ノードとＧＮＤライン間に設けら
れ、ゲートにＯＵＴからの出力信号もしくはインバータ
を介した出力信号が印加されて開閉動作を行う。これら
のスイッチは、出力レベルに応じてスイッチＳ１２１、
Ｓ１２２を切り替え、それに応じてヒステリシス制御能
動負荷トランジスタであるＮ型トランジスタＮ１０５、
Ｎ１０６を動作させることにより、入力差動段に電流の
アンバランスを生じさせ入力スレッショルド電圧にヒス
テリシス特性をもたせる。

【００２７】すなわち図１のヒステリシスコンパレータ
は、入力差動段を構成するＰ１０１、Ｐ１０２、Ｎ１０
３、Ｎ１０４と、出力段を構成するＮ１０９と、Ｎ１０
３と並列に接続されたＮ１０５と、Ｎ１０４と並列に接
続されたＮ１０６と、Ｎ１０５に流れる電流を制御する
Ｎ１０７と、Ｎ１０６に流れる電流を制御するＮ１０８
と、出力レベルがＶＤＤと同一レベルのときはＮ１０５
にドレイン電流を流さず、出力レベルがＧＮＤと同一レ
ベルのときはＮ１０５にＮ１０７と同じドレイン電流を
流すという制御を行うスイッチＳ１２１と、出力レベル
がＶＤＤと同一レベルのときはＮ１０６にＮ１０８と同
じドレイン電流を流し、出力レベルがＧＮＤと同一レベ
ルのときはＮ１０６にドレイン電流を流さないという制
御を行うスイッチＳ１２２と、出力を反転してスイッチ
Ｓ１２２を制御するインバータ１３１とを有して構成さ
れている。

【００２８】次に、本発明の第１の実施の形態のヒステ
リシスコンパレータの動作について、図１を参照して説
明する。

【００２９】反転入力端子ＩＮＮに加わる電圧ＶＩＮＮ
が非反転入力端子ＩＮＰに加わる電圧ＶＩＮＰよりも高
く、出力端子ＯＵＴの電位がＧＮＤと同一レベルになっ
ている場合、Ｐ１０１のゲートに加わる電圧の方がＰ１
０２のゲートに加わる電圧よりも高いため、電流Ｉ１４
１＜電流Ｉ１４２となる。このため、Ｐ１０１のドレイ
ン電位は低くなり、Ｎ１０４はゲート電圧が低いためド
レイン−ソース間抵抗値が高くなる。したがって、Ｎ１
０９のゲート電位が高くなり、Ｎ１０９に電流が流れて
出力はＧＮＤに引っ張られる。

【００３０】この状態から反転させるには、Ｎ１０３の
ドレイン電流Ｉ１４３＞Ｎ１０４のドレイン電流Ｉ１４
４となる必要がある。

【００３１】いま出力がＧＮＤレベルにあるため、スイ
ッチＳ１２２がＯＮされ、スイッチＳ１２１がＯＦＦさ
れる。このためＮ１０５にはカレントミラー構成になっ
ているＮ１０７のドレイン電流Ｉ１４７と同じ電流が流
れる。ここで、Ｎ１０６はゲート電位がＧＮＤレベルに
引っ張られるので電流は流れない。したがって、ＶＩＮ
ＮとＶＩＮＰが等しい時、能動負荷回路に流れる電流
は、Ｉ１４３＋Ｉ１４７＝Ｉ１４４・・・第１式となりＩ１４３＜Ｉ１４４であるため反転しない。

【００３２】この状態からＶＩＮＮを下げていって（Ｖ
ＩＮＰを上げていって）、Ｉ１４３＝Ｉ１４４となると
き、回路は平衡となり、これよりＶＩＮＮが下がると反
転する。この時Ｐ１０１に流れる電流Ｉ１４１とＰ１０
２に流れる電流Ｉ１４２は次の第２式となる。Ｉ１４７
＝Ｉ１４１−Ｉ１４２・・・第２式したがって、Ｉ１４７に応じてヒステリシス幅が変化す
る。

【００３３】ＶＩＮＮがＶＩＮＰよりも低く、出力端子
ＯＵＴの電位がＶＤＤと同一レベルになっている場合、
前記Ｐ１０１のゲートに加わる電圧の方が前記Ｐ１０２
のゲートに加わる電圧よりも低いため、Ｉ１４１＞Ｉ１
４２となる。このため、Ｐ１０１のドレイン電位は高く
なり、Ｎ１０４はゲート電圧が高いためドレイン−ソー
ス間抵抗値が低くなる。したがって、Ｎ１０９のゲート
電位が低くなり、Ｎ１０９が電流を流さなくなり出力は
ＶＤＤに引っ張られる。この状態から反転させるには、Ｉ１４３＜Ｉ１４４となる必要がある。いま出力がＶＤＤレベルにあるた
め、スイッチＳ１２２がＯＦＦされ、スイッチＳ１２１
がＯＮされる。このためＮ１０６にはカレントミラー構
成になっているＮ１０８のドレイン電流Ｉ１４８と同じ
電流が流れる。ここで、Ｎ１０５はゲート電位がＧＮＤ
レベルに引っ張られるので電流は流れない。したがっ
て、ＶＩＮＮとＶＩＮＰが等しい時、能動負荷回路に流
れる電流は、Ｉ１４４＋Ｉ１４８＝Ｉ１４３・・・第３式となりＩ１４３＞Ｉ１４４であるため反転しない。

【００３４】この状態からＶＩＮＮを上げていって（Ｖ
ＩＮＰを下げていって）、Ｉ１４３＝Ｉ１４４となると
き、回路は平衡となり、これよりＶＩＮＮが上がると反
転する。このＩ１４１とＩ１４２は、Ｉ１４８＝Ｉ１４２−Ｉ１４１・・・第４式となる。したがって、Ｉ１４８に応じてヒステリシス幅
が変化する。

【００３５】ゆえに、Ｉ１４７およびＩ１４８によりヒ
ステリシスをコントロールすることが出来る。

【００３６】このように図１のヒステリシスコンパレー
タは、能動負荷トランジスタ対Ｎ１０３，Ｎ１０４とヒ
ステリシス制御トランジスタ対Ｎ１０５，Ｎ１０６が並
列に接続されており、Ｎ１０５は電流Ｉ１４７を、Ｎ１
０６は電流Ｉ１４８を出力レベルに応じてそれぞれ流す
構成になっている。そして、このヒステリシス制御トラ
ンジスタ対に流れる電流をそれぞれ独立に制御している
から、設計の自由度が高く、立ち上がり立ち下がりのし
きい値を個別に制御することができ、Ｎ１０５およびＮ
１０６を制御することにより、ヒステリシスを自由にコ
ントロールすることが出来る。また、能動負荷トランジ
スタ対Ｎ１０３，Ｎ１０４とヒステリシス制御能動負荷
トランジスタ対Ｎ１０５，Ｎ１０６とが同じ極性、すな
わち同じＮ型ＭＯＳトランジスタであるから、ヒステリ
シス特性が製造によるバラツキの影響を受けにくいとい
う効果も有する。

【００３７】本発明の第２の実施の形態は、図１の回路
においてＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタを互いに入れ替え、ＶＤＤラインとＧＮＤラインと
を互いに入れ替え、電流の向きを逆にしたヒステリシス
コンパレータである。この場合も図１と同様の効果が得
られる。

【００３８】次に本発明の第３の実施の形態のヒステリ
シスコンパレータを図２を参照して説明する。図２にお
いて、Ｐ３０１，Ｐ３０２，Ｎ３０３，Ｎ３０４，Ｎ３
０６，Ｎ３０８，Ｎ３０９，電流Ｉ３４０，電流Ｉ３４
３，電流Ｉ３４４，電流Ｉ３４６，電流Ｉ３４８，電流
Ｉ３４９及びインバータ３３１は、図１におけるＰ１０
１，Ｐ１０２，Ｎ１０３，Ｎ１０４，Ｎ１０６，Ｎ１０
８，Ｎ１０９，電流Ｉ１４０，電流Ｉ１４３，電流Ｉ１
４４，電流Ｉ１４６，電流Ｉ１４８，電流Ｉ１４９及び
インバータ１３１とそれぞれ同様であるから重複する説
明は省略する。この図２に示す第３の実施の形態は、上
述した図１におけるＮ型ＭＯＳトランジスタＮ１０７お
よび定電流Ｉ１４７を得る定電流源、スイッチＳ１２１
を削除したものである。

【００３９】これにより、ＶＩＮＮ＜ＶＩＮＰで出力が
ＶＤＤと同一レベルの場合は上記した第１の実施の形態
と同様にヒステリシスを持ち、ＶＩＮＮ＞ＶＩＮＰで出
力がＧＮＤと同一レベルの場合はＶＩＮＮ＝ＶＩＮＰと
なったときに反転する。この際、基準電圧をあらかじめ
変更しておくか入力差動段をアンバランスにすることで
目的のヒステリシスを得ることが出来る。また、能動負
荷トランジスタ対Ｎ３０３，Ｎ３０４とヒステリシス制
御能動負荷トランジスタＮ３０６とが同じ極性、すなわ
ち同じＮ型ＭＯＳトランジスタであるから、ヒステリシ
ス特性が製造によるバラツキの影響を受けにくいという
効果も有する。

【００４０】また、上述した図１におけるＮ型ＭＯＳト
ランジスタＮ１０８および定電流Ｉ１４８を得る定電流
源、スイッチＳ１２８を削除したものも同様である。こ
の場合はＶＩＮＮ＜ＶＩＮＰで出力がＶＤＤと同一レベ
ルの場合はＶＩＮＮ＝ＶＩＮＰとなったときに反転し、
ＶＩＮＮ＞ＶＩＮＰで出力がＧＮＤと同一レベルの場合
は第１の実施の形態と同様にヒステリシスを有する。

【００４１】本発明の第４実施の形態は、第３の実施の
形態のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タを互いに入れ替え、ＶＤＤラインとＧＮＤラインとを
互いに入れ替え、電流の向きを逆にしたヒステリシスコ
ンパレータである。この場合も同様の効果が得られる。

【００４２】次に本発明の第５の実施の形態のヒステリ
シスコンパレータを図３を参照して説明する。図３にお
いて、Ｐ５０１，Ｐ５０２，Ｎ５０３，Ｎ５０４，Ｎ５
０５，Ｎ５０６，Ｎ５０７，Ｎ５０８，Ｎ５０９，電流
Ｉ５５１，電流Ｉ５５２，電流Ｉ５５３，電流Ｉ５５
４，電流Ｉ５５５，電流Ｉ５５６，電流Ｉ５５７及び電
流Ｉ５５８は、図１におけるＰ１０１，Ｐ１０２，Ｎ１
０３，Ｎ１０４，Ｎ１０５，Ｎ１０６，Ｎ１０７，Ｎ１
０８，Ｎ１０９，電流Ｉ１４１，電流Ｉ１４２，電流Ｉ
１４３，電流Ｉ１４４，電流Ｉ１４５，電流Ｉ１４６，
電流Ｉ１４７及び電流Ｉ１４８とそれぞれ同様であるか
ら重複する説明は省略する。

【００４３】この図３に示す第５の実施の形態では、電
流Ｉ５５７および電流Ｉ５５８を得る電流源をそれぞれ
３分割しＰ型ＭＯＳトランジスタのＰ５７１〜Ｐ５７３
およびＰ５７４〜Ｐ５７６とし、スイッチＳ５９１〜Ｓ
５９４によってＮ５０７、Ｎ５０８に流れこむ電流を可
変出来るようにしたものである。なおスイッチの制御は
外部からの入力データおよび出力のレベルに応じて、デ
コーダＤ５３２およびＡＮＤゲートＡ５２１〜Ａ５２４
が行う。

【００４４】なお図３において、Ｐ５４８とＰ５７１〜
Ｐ５７６およびＰ５４０，Ｐ５４９はカレントミラー構
成になっている。したがって、Ｐ５７１〜Ｐ５７６およ
びＰ５４０，Ｐ５４９にはＰ５４８に応じた定電流が流
れる。このため、Ｐ５４０，Ｐ５４９は図１におけるＩ
１４０，Ｉ１４９と同じ働きをする。また、Ｐ５４８に
流れる電流を定めるために定電流Ｉ５５０を流す定電流
源が接続されており、Ｐ５４８にはＩ５５０と等しいド
レイン電流が流れる。

【００４５】いま外部からの入力データにより、Ｄ５３
２Ａから５２１、Ａ５２２、Ａ５２３、Ａ５２４にＶＤ
Ｄと同一のレベルが入力されているとすると、出力がＶ
ＤＤと同一レベルの時、Ｓ５９３およびＳ５９４がＯＮ
されて、Ｎ５０８にはＩ５８４、Ｉ５８５、Ｉ５８６を
加算した電流が流れる。この時、Ｓ５９１、Ｓ５９２は
ＯＦＦされるので、Ｎ５０７のドレイン電流Ｉ５５７は
Ｉ５８１と等しい。またＮ５０６のドレイン電流Ｉ５５
６はＮ５０８のドレイン電流Ｉ５５８と等しく、Ｎ５０
５のドレイン電流Ｉ５５５は上記Ｉ５５７と等しい。し
たがって、出力が反転するＮ５０３のドレイン電流Ｉ５
５３とＮ５０４のドレイン電流Ｉ５５４が等しいときの
Ｐ５０１のドレイン電流Ｉ５５１とＰ５０２のドレイン
電流Ｉ５５２の差電流は、Ｉ５５１＝Ｉ５５３＋Ｉ５８１・・・第５式Ｉ５５２＝Ｉ５５４＋Ｉ５８４＋Ｉ５８５＋Ｉ５８６・・・第６式となり、Ｉ５５３＝Ｉ５５４であるから、Ｉ５５１−Ｉ５５２＝Ｉ５８１−Ｉ５８４−Ｉ５８５−Ｉ５８６・・・第７式、となる。ここでＩ５８１＝Ｉ５８４とすると、Ｉ５５１−Ｉ５５２＝−Ｉ５８５−Ｉ５８６・・・第８式となり、スイッチで選択した電流分のヒステリシスをも
つ。

【００４６】出力がＧＮＤと同一レベルの時は、Ｓ５９
１およびＳ５９２がＯＮされて、Ｉ５５７はＩ５８１、
Ｉ５８２、Ｉ５８３を加算した電流と等しくなる。この
時、Ｓ５９３、Ｓ５９４はＯＦＦされるので、Ｉ５５８
はＩ５８４と等しくなる。Ｉ５５６はＩ５５８と等し
く、Ｉ５５５はＩ５５７と等しい。したがって、出力が
反転するＩ５５３とＩ５５４が等しいときのＩ５５１と
Ｉ５５２の差電流は、Ｉ５５１＝Ｉ５５３＋Ｉ５８１＋Ｉ５８２＋Ｉ５８３・・・第９式Ｉ５５２＝Ｉ５５４＋Ｉ５８４・・・第１０式となり、Ｉ５５３＝Ｉ５５４であるから、Ｉ５５１−Ｉ５５２＝−Ｉ５８４＋Ｉ５８１＋Ｉ５８２＋Ｉ５８３・・・・・・・・第１１式、となる。ここでＩ５８１＝Ｉ５８４とすると、Ｉ５５１−Ｉ５５２＝Ｉ５８２＋Ｉ５８３・・・第１２式となり、スイッチで選択した電流分のヒステリシスを持
つ。

【００４７】また、外部からの入力データにより、Ｄ５
３２から、Ａ５２１、Ａ５２３にＶＤＤと同一レベル
が、Ａ５２２、Ａ５２４にＧＮＤと同一レベルが入力さ
れているとすると、上記した第８式と第１２式は、Ｉ５５１−Ｉ５５２＝−Ｉ５８５（前出力レベルがＶＤＤと同一の時）・・・・・・・・第１３式Ｉ５５１−Ｉ５５２＝Ｉ５８２（前出力レベルがＧＮＤと同一の時）・・・・・・・・第１４式となり、ヒステリシス幅をＩ５８６もしくはＩ５８４の
分だけ狭めることが出来る。

【００４８】また、外部からの入力データにより、Ｄ５
３２がらＡ５２１、Ａ５２２、Ａ５２３にＶＤＤと同一
レベルが、Ａ５２４にＧＮＤと同一レベルが入力されて
いるとすると、上記した第７式と第８式は、Ｉ５５１−Ｉ５５２＝−Ｉ５８５−Ｉ５８６（前出力レベルがＶＤＤと同一の時）・・・第１５式Ｉ５５１−Ｉ５５２＝Ｉ５８２（前出力レベルがＧＮＤと同一の時）・・・・・・・・第１６式となり、前出力レベルがＶＤＤと同一の時とＧＮＤと同
一の時でヒステリシス幅を変更することが出来、ヒステ
リシスの中心をズラスことができるため、コンパレータ
のオフセットを外部から調整することもできる。

【００４９】なお、この第５の実施の形態の回路は図３
に示すように、上記図１においてＩ１４７およびＩ１４
８の電流を得る電流源をそれぞれ３分割しているが、よ
り多分割にすることにでヒステリシスをより細かく設定
できる。

【００５０】このように第５の実施の形態のヒステリシ
スコンパレータは、ヒステリシスを制御するための電流
を外部入力により制御する構成になっているから、他の
実施の形態の効果に加えて、外部から立ち上がり、立ち
下がりのしきい値を制御する効果も有する。

【００５１】本発明の第６の実施の形態は、第５の実施
の形態のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタを互いに入れ替え、ＶＤＤラインとＧＮＤラインと
を互いに入れ替え、電流の向きを逆にしたヒステリシス
コンパレータである。この場合も同様の効果が得られ
る。

【００５２】次に本発明の第７の実施の形態のヒステリ
シスコンパレータを図４を参照して説明する。図４にお
いて、Ｐ４０１，Ｐ４０２，Ｎ４０３，Ｎ４０４，Ｎ４
０５，Ｎ４０６，Ｎ４０７，Ｎ４０８，Ｎ４０９，電流
Ｉ４４０，電流Ｉ４４１，電流Ｉ４４２，電流Ｉ４４
３，電流Ｉ４４４，電流Ｉ４４７，電流Ｉ４４８及び電
流Ｉ４４９は、図１におけるＰ１０１，Ｐ１０２，Ｎ１
０３，Ｎ１０４，Ｎ１０５，Ｎ１０６，Ｎ１０７，Ｎ１
０８，Ｎ１０９，電流Ｉ１４０，電流Ｉ１４１，電流Ｉ
１４２，電流Ｉ１４３，電流Ｉ１４４，電流Ｉ１４７，
電流Ｉ１４８及び電流Ｉ１４９とそれぞれ同様であるか
ら重複する説明は省略する。

【００５３】この図４に示す第７の実施の形態では、入
力差動段における能動負荷回路から電流を減算するＮ型
ＭＯＳトランジスタＮ４０５およびＮ４０６とそれぞれ
並列にＮ型ＭＯＳトランジスタＮ４１５、Ｎ４１６を接
続し、それら４つのトランジスタのソース−ＧＮＤ間に
スイッチＳ４２１〜Ｓ４２４をそれぞれ接続し、これを
外部からの入力データにしたがって、デコーダＤ４６２
およびＡＮＤゲートＡ４５１〜Ａ４５４、インバータＢ
４６１を用いて制御するものである。

【００５４】いま外部からの入力データにより、Ｄ４６
２からＡ４５１、Ａ４５３にＶＤＤと同一レベルが、Ａ
４５２、Ａ４５４にＧＮＤと同一レベルが入力されてい
るとすると、出力がＶＤＤと同一レベルの時、Ｓ４２３
がＯＮされ、Ｓ４２４はＯＦＦされるので、Ｎ４０６の
ドレイン電流Ｉ４４６は流れ、Ｎ４１６のドレイン電流
Ｉ４７６は流れない。また、Ｓ４２１、Ｓ４２２はＯＦ
Ｆされるので、Ｎ４０５、Ｎ４１５のドレイン電流Ｉ４
４５、Ｉ４７５は流れない。したがって、出力が反転す
るＮ４０３のドレイン電流Ｉ４４３とＮ４０４のドレイ
ン電流Ｉ４４４が等しいときのＰ４０１のドレイン電流
Ｉ４４１とＰ４０２のドレイン電流Ｉ４４２の差電流
は、Ｉ４４１＝Ｉ４４３・・・第１７式Ｉ４４２＝Ｉ４４４＋Ｉ４４６・・・第１８式より、Ｉ４４３＝Ｉ４４４であるからＩ４４１−Ｉ４４２＝−Ｉ４４６・・・第１９式となる。なおＩ４４６はＮ４０８のドレイン電流Ｉ４４
８に等しいので、Ｉ４４１−Ｉ４４２＝−Ｉ４４８・・・第２０式となる。

【００５５】出力がＧＮＤと同一レベルの時は、Ｓ４２
１がＯＮされ、Ｓ４２２はＯＦＦされるので、Ｉ４４５
は流れ、Ｉ４７５は流れない。また、Ｓ４２３、Ｓ４２
４はＯＦＦされるので、Ｉ４４６、Ｉ４７６は流れな
い。したがって、出力が反転するＩ４４３とＩ４４４が
等しいときのＩ４４１とＩ４４２の差電流は、Ｉ４４１＝Ｉ４４３＋Ｉ４４５・・・第２１式Ｉ４４２＝Ｉ４４４・・・第２２式より、Ｉ４４３＝Ｉ４４４であるから、Ｉ４４１−Ｉ４４２＝Ｉ４４５・・・第２３式となる。なおＩ４４５はＮ４０７のドレイン電流Ｉ４４
７に等しいので、Ｉ４４１−Ｉ４４２＝Ｉ４４７・・・第２４式となる。

【００５６】第１７式および第２１式は、上記した第１
の実施の形態の第２式および第４式と同じである。

【００５７】また外部からの入力データによりＤ４６２
からＡ４５１、Ａ４５２、Ａ４５３、Ａ４５４にＶＤＤ
と同一レベルが入力されているとすると、上記第１７式
および上記第２１式は、Ｉ４４１−Ｉ４４２＝−Ｉ４４８×２（前出力レベルがＶＤＤと同一の時）・・・・・・第２５式Ｉ４４１−Ｉ４４２＝Ｉ４４７×２（前出力レベルがＧＮＤと同一の時）・・・・・・第２６式となり、よりヒステリシスの大きいコンパレータとする
ことが出来る。

【００５８】さらに、また外部からの入力データにより
Ｄ４６２からＡ４５１、Ａ４５３、Ａ４５４にＶＤＤと
同一レベルが、Ａ４５２にＧＮＤと同一レベルが入力さ
れているとすると、上記第１７式および上記第２１式
は、Ｉ４４１−Ｉ４４２＝−Ｉ４４８×２（前出力レベルがＶＤＤと同一の時）・・・第２７式Ｉ４４１−Ｉ４４２＝Ｉ４４７（前出力レベルがＧＮＤと同一の時）・・・第２８式となり、出力がＶＤＤと同一レベルのときとＧＮＤと同
一レベルのときでヒステリシス幅を変更することが出
来、ヒステリシスの中心をズラスことができるため、コ
ンパレータのオフセットを外部から調整することもでき
る。

【００５９】このように第７の実施の形態の図４に示す
回路は、外部からの入力データによって、ヒステリシス
幅を大きくしたり、小さくしたり、なくしたりすること
ができる。なお、入力差動段における能動負荷回路から
電流を減算するトランジスタＮ４０３およびＮ４０４と
並列にＮ４１５およびＮ４１６と同様にして複数のトラ
ンジスタを接続することで、より詳細なヒステリシスの
コントロールを行うことも出来る。

【００６０】このように図４のヒステリシスコンパレー
タは、図３の回路と同様に、ヒステリシスを制御するた
めの電流を外部入力により制御する構成になっているか
ら、他の実施の形態の効果に加えて、外部から立ち上が
り、立ち下がりのしきい値を制御する効果も有し、さら
に、図３に比べて定常電流をより押さえることができ
る。

【００６１】このように図３及び図４に示す実施の形態
のヒステリシスコンパレータは、立ち上がり、立ち下が
りのしきい値を別々に制御することができるから、オフ
セット調整も可能となる利点を有する。

【００６２】本発明の第８の実施の形態は、第７の実施
の形態のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタを互いに入れ替え、ＶＤＤラインとＧＮＤラインと
を互いに入れ替え、電流の向きを逆にしたヒステリシス
コンパレータである。この場合も同様の効果が得られ
る。

【００６３】

【発明の効果】以上説明したように本発明のヒステリシ
スコンパレータは異なるしきい値を得るために抵抗を用
いる必要がないから、ＬＳＩ上の面積が小となり、抵抗
の製造バラツキによるヒステリシス特性への影響は関係
が無くなり、さらに、基準電圧端子側の入力インピーダ
ンスが低くなることはない。

【００６４】また本発明のヒステリシスコンパレータは
異なるしきい値を得るために、能動負荷の構造にヒステ
リシス制御能動負荷トランジスタを取り入れて能動負荷
に流れる電流を制御しているから、本来の能動負荷トラ
ンジスタ対とヒステリシス制御能動負荷トランジスタは
同一極性、例えば同じＮ型ＭＯＳトランジスタで構成さ
れ、これによりトランジスタの製造バラツキが特性に影
響されることが少なくなる。

【００６５】さらに本発明では能動負荷の電流制御にス
イッチを用いているから、一対のヒステリシス制御トラ
ンジスタに流れる電流を独立に制御することが可能にな
り、これにより設計の自由度が高くなる。また外部から
ヒステリシスの制御することが可能になり、これにより
多種類の回路に使用することができるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図であ
る。

【図２】本発明の第３の実施の形態を示す回路図であ
る。

【図３】本発明の第５の実施の形態を示す回路図であ
る。

【図４】本発明の第７の実施の形態を示す回路図であ
る。

【図５】従来技術を示す図である。

【符号の説明】

Ｐ１０１，Ｐ１０２，Ｐ３０１，Ｐ３０２，Ｐ４０１，
Ｐ４０２，Ｐ５０１，Ｐ５０２，Ｐ５４０，Ｐ５４８，
Ｐ５４９，Ｐ５７１〜Ｐ５７６Ｐ型ＭＯＳトランジ
スタＮ１０３〜Ｎ１０９，Ｎ３０３，Ｎ３０４，Ｎ３０６，
Ｎ３０８，Ｎ３０９，Ｎ４０３〜Ｎ４０９，Ｎ４１５，
Ｎ４１６，Ｎ５０３〜Ｎ５０９Ｎ型ＭＯＳトランジ
スタＩ１４０〜Ｉ１４９，Ｉ３４０，Ｉ３４３，Ｉ３４４，
Ｉ３４６，Ｉ３４８，Ｉ３４９，Ｉ４４０〜Ｉ４４９，
Ｉ４７５，Ｉ４７６，Ｉ５５０，Ｉ５５１〜Ｉ５５８，
Ｉ５８１〜Ｉ５８６電流Ｓ１２１，Ｓ１２２，Ｓ３２２，Ｓ４２１，Ｓ４２２，
Ｓ４２３，Ｓ４２４，Ｓ５９１〜Ｓ５９４スイッチ１３１，３３１，Ｂ４６１，Ｂ５３１インバータＩＮＮ反転入力端子ＩＮＰ非反転入力端子（基準電圧端子）ＯＵＴ出力端子ＶＤＤ高電位電源ラインＧＮＤ低電位電源ラインＡ４５１〜Ａ４５４，Ａ５２１〜Ａ５２４ＡＮＤ回
路Ｄ４６２，Ｄ５３２デコーダＲ１，Ｒ２抵抗Ｃコンパレータ

Claims

【特許請求の範囲】

【請求項１】能動負荷と、入力差動段とを有するヒス
テリシスコンパレータにおいて、前記能動負荷を流れる
電流の通路をスイッチの開閉動作により定め、これによ
り該能動負荷の電流を制御することを特徴とするヒステ
リシスコンパレータ。
【請求項２】入力差動段が第１導電型の第１及び第２
の電界効果トランジスタを具備して構成され、能動負荷
が前記第１及び第２の電界効果トランジスタにそれぞれ
接続する第２導電型の第３及び第４の電界効果トランジ
スタ並びに該第３及び第４の電界効果トランジスタのそ
れぞれに並列に接続された第２導電型の第５及び第６の
トランジスタを具備して構成され、前記第５の電界効果
トランジスタのゲートと電源ラインとの間に出力端子か
らの信号により開閉動作をする第１のスイッチが設けら
れ、前記第６の電界効果トランジスタのゲートと電源ラ
インとの間に出力端子からの信号を反転させた信号によ
り開閉動作をする第２のスイッチが設けられていること
を特徴とするヒステリシスコンパレータ。
【請求項３】前記第５の電界効果トランジスタのゲー
トにゲートを接続した第２導電型の第７の電界効果トラ
ンジスタと、前記第６の電界効果トランジスタのゲート
にゲートを接続した第２導電型の第８の電界効果トラン
ジスタとを有し、前記第７の電界効果トランジスタと前
記第８の電界効果トランジスタとは互いに異なる電流源
から電流を供給されて駆動することを特徴とする請求項
２記載のヒステリシスコンパレータ。
【請求項４】入力差動段が第１導電型の第１及び第２
の電界効果トランジスタを具備して構成され、能動負荷
が前記第１及び第２の電界効果トランジスタにそれぞれ
接続する第２導電型の第３及び第４の電界効果トランジ
スタ並びに該第３及び第４の電界効果トランジスタの一
方と並列に接続された第２導電型の第５の電界効果トラ
ンジスタを具備して構成され、前記第５の電界効果トラ
ンジスタのゲートにゲートを接続した第２導電型チャネ
ルの第６の電界効果トランジスタと、前記第５の電界効
果トランジスタのゲートと前記第６の電界効果トランジ
スタのゲートとが接続する接続ノードと電源ライン間に
出力の状態により開閉動作を行うスイッチが設けられて
いることを特徴とするヒステリシスコンパレータ。
【請求項５】入力差動段が第１導電型の第１及び第２
の電界効果トランジスタを具備して構成され、能動負荷
が前記第１及び第２の電界効果トランジスタにそれぞれ
接続する第２導電型の第３及び第４の電界効果トランジ
スタ並びに該第３及び第４の電界効果トランジスタのそ
れぞれに並列に接続された第２導電型の第５及び第６の
電界効果トランジスタを具備して構成され、前記第５の
電界効果トランジスタのゲートにゲートを接続した第２
導電型の第７の電界効果トランジスタと、前記第６の電
界効果トランジスタのゲートにゲートを接続した第２導
電型の第８の電界効果トランジスタとを有し、前記第７
の電界効果トランジスタと前記第８の電界効果トランジ
スタは互いに異なる電流源から供給されて駆動されてお
り、それぞれの前記電流源は外部からの制御信号による
スイッチの開閉動作を行うことにより制御されることを
特徴とするヒステリシスコンパレータ。
【請求項６】それぞれの前記電流源は、前記外部から
の制御信号によりスイッチの開閉動作を行うことにより
供給電流値を異ならすことが可能な構造になっているこ
とを特徴とする請求項５記載のヒステリシスコンパレー
タ。
【請求項７】入力差動段が第１導電型の第１及び第２
の電界効果トランジスタを具備して構成され、能動負荷
は前記第１及び第２の電界効果トランジスタにそれぞれ
接続する第２導電型の第３及び第４の電界効果トランジ
スタ並びにソースが第１のスイッチを介して電源線に接
続することにより前記第３の電界効果トランジスタと並
列接続関係となる第５の電界効果トランジスタ及びソー
スが第２のスイッチを介して電源線に接続することによ
り前記第４の電界効果トランジスタと並列接続関係とな
る第６の電界効果トランジスタを具備して構成され、外
部からの制御信号により前記第１及び第２のスイッチの
開閉動作を行うことを特徴とするヒステリシスコンパレ
ータ。
【請求項８】第１の電流源から電流を供給される第２
導電型の第７の電界効果トランジスタと、第２の電流源
から電流を供給される第２導電型の第８の電界効果トラ
ンジスタと、ゲートが前記第７の電界効果トランジスタ
のゲートと接続しソースが第３のスイッチを介して電源
線に接続することにより前記第３の電界効果トランジス
タと並列接続関係となる第２導電型の第９の電界効果ト
ランジスタと、ゲートが前記第８の電界効果トランジス
タのゲートに接続しソースと第４のスイッチを介して電
源線に接続することにより前記第４の電界効果トランジ
スタと並列接続関係となる第２導電型の第１０の電界効
果トランジスタとを具備し、外部からの制御信号により
前記第１乃至第４のスイッチの開閉動作を行うことを特
徴とする請求項７記載のヒステリシスコンパレータ。
【請求項９】前記第１導電型の電界効果トランジスタ
はＰチャンネル型電界効果トランジスタであり、前記第
２導電型の電界効果トランジスタはＮチャンネル型電界
効果トランジスタであることを特徴とする請求項２乃至
請求項８のいずれかに記載のヒステリシスコンパレー
タ。
【請求項１０】前記第１導電型の電界効果トランジス
タはＮチャンネル型電界効果トランジスタであり、第２
導電型の電界効果トランジスタはＰチャンネル型電界効
果トランジスタであることを特徴とする請求項２乃至請
求項８のいずれかに記載のヒステリシスコンパレータ。