KR100747328B1 - 동작 범위가 넓은 차동 증폭기 - Google Patents

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Abstract

본 발명에 따른 차동 증폭기는 차동 증폭 회로와, 바이어스 회로와, 출력 회로를 포함한다. 상기 차동 증폭 회로는 제1 및 제2의 차동 증폭부를 포함한다. 상기 제1의 차동 증폭부는 소스가 전원선과 접속된 제1의 PMOS 트랜지스터와, 상기 제1의 PMOS 트랜지스터의 드레인에 접속된 소스, 및 제1 및 제2의 입력 전압을 각각 수신하는 게이트를 구비하는 제1의 차동 PMOS 트랜지스터 쌍을 포함한다. 상기 제2의 차동 증폭부는 소스가 접지선에 접속된 제1의 NMOS 트랜지스터와, 상기 제1의 NMOS 트랜지스터의 드레인과 접속된 소스, 및 상기 제1 및 제2의 입력 전압을 각각 수신하는 게이트를 구비하는 제2의 차동 NNOS 트랜지스터 쌍을 포함한다. 상기 바이어스 회로는 제어 신호에 응답하여 상기 제1 및 제2의 차동 증폭부 중의 하나를 활성화한다. 상기 출력 회로는 상기 활성화 된 차동 증폭부의 출력으로부터 출력 신호를 출력한다.
차동 증폭기

Description

동작 범위가 넓은 차동 증폭기{DIFFERENTIAL AMPLIFIER 0PERABLE IN WIDE RANGE}
도 1은 종래 기술에 의한 차동 증폭기를 도시한 도면.
도 2는 본 발명에 의한 차동 증폭기의 제1의 실시예를 도시한 도면.
도 3의 A 내지 C는 입력 전압(VIN+)과 반전 입력 전압(VIN-)의 파형을 도시하는 타이밍 차트.
도 4는 제1의 실시예의 차동 증폭기의 동작 범위를 도시한 그래프.
도 5는 본 발명에 의한 차동 증폭기의 제2의 실시예를 도시한 도면.
도 6은 제2의 실시예의 차동 증폭기에 포함되는 제어 신호 생성 회로를 도시한 도면.
도 7은 제2의 실시예의 차동 증폭기에 포함되는 제어 신호 생성 회로의 변형예를 도시한 도면.
도 8은 제2의 실시예의 차동 증폭기에 포함되는 비교기의 요망되는 입출력 특성을 도시한 도면.
도 9는 제2의 실시예의 차동 증폭기에 포함되는 제어 신호 생성 회로의 다른 변형예를 도시한 도면.
기술분야
본 발명은 차동 증폭기에 관한 것이다.
종래기술
2개의 입력 신호의 전위차에 대응한 출력 신호를 출력하는 차동 증폭기는 집적 회로에 널리 사용된다.
LSI(Large Scale Integrated circuit)에 마련되는 차동 증폭기(100)는 전형적으로는 도 1에 도시된 바와 같이 소스가 공통 노드에 결합된 한 쌍의 PMOS 트랜지스터(101, 102)와, 상기 공통 노드와 전원 전압(VDD)을 갖는 전원 단자(104) 사이에 삽입된 PMOS 트랜지스터(103)로 구성된다. 상기 PMOS 트랜지스터(101, 102)의 게이트에는 입력 전압(VIN+, VIN-)이 각각 입력된다. 상기 PMOS 트랜지스터(103)의 게이트에는 일정한 바이어스 전압이 인가된다. 상기 PMOS 트랜지스터(103)는 PMOS 트랜지스터(101, 102)의 소스에 일정한 바이어스 전류(IBIAS)를 공급하는 정전류원으로서 기능한다.
입력 전압(VIN+)이 입력 전압(VIN-)보다 낮으면 바이어스 전류(IBIAS)의 전부는 PMOS 트랜지스터(101)에 흐르고 출력 전류(IOUT+)로서 취출된다. 한편, 입력 전압(VIN+)이 입력 전압(VIN-)보다 높은 경우 바이어스 전류(IBIAS)의 전부는 PMOS 트랜지스터(102)에 흐르고 출력 전류(IOUT-)로서 취출된다. 출력 전류(IOUT+, IOUT-)가 부하에 흐르는 경우에, 차동 증폭기(100)의 출력이 전압으로 취출되는 것도 가능하다. 여기서, 차동 증폭기는 PMOS 트랜지스터가 아니라 NMOS 트랜지스터로 구성되는 것도 가능하다.
이와 같은 차동 증폭기를 정상적으로 동작시키기 위해서, 차동 증폭기에 입력되는 2개의 입력 전압을 어느 범위로 제한할 필요가 있다. 즉, 2개의 입력 전압은 접지 전압(VSS)과 전원 전압(VDD) 사이의 전 범위에 미치는 것은 허용되지 않는다. 예를 들면 도 1에 도시되어 있는 차동 증폭기(100)의 2개의 입력 전압(VIN+, VIN-)은 접지 전압(VSS) 보다는 크고 전압 VDD-(VGS+VDS(SAT)) 보다 작을 필요가 있다. 여기서 VDS(SAT)는 PMOS 트랜지스터(103)가 포화 영역에서 동작하는 때의 PMOS 트랜지스터(103)의 드레인과 소스 사이의 전압이다. VGS는 PMOS 트랜지스터(101)(또는 PMOS 트랜지스터(102))를 통해 바이어스 전류(IBIAS)가 흐르는 경우에 PMOS 트랜지스터(101)(또는 PMOS 트랜지스터(102))의 게이트와 소스 사이의 전압이다. 마찬가지로, 차동 증폭기가 NMOS 트랜지스터로 구성되는 경우에, 입력 전압(VIN+, VIN-)은 VSS+(VGS+VDS(SAT)) 보다 크고 전원 전압(VDD) 보다 작을 필요가 있다. 차동 증폭기의 입력 전압에 대한 제한은 차동 증폭기의 설계의 자유도를 제한하여 바람직하지 않다.
일본국 특허공개공보(JP-A-H03-62712호)에는 CMOS 동작 증폭기 회로가 기술되어 있다. 상기 종래 기술에 있어서, 차동 증폭기의 입력 전압의 허용 범위는 넓혀진다. 상기 차동 증폭기는 입력 신호를 받는 P채널 트랜지스터 쌍과, 상기 입력 신호를 받는 N채널 트랜지스터 쌍과, 이들 트랜지스터 쌍의 출력을 합성하는 회로를 구비하고 있다. P채널 트랜지스터 쌍과 N채널 트랜지스터 쌍은 입력 전압의 허용 범위가 다르다. 따라서, 상기 차동 증폭기는 2개의 입력 전압이 P채널 트랜지스터 쌍과 N채널 트랜지스터 쌍의 적어도 한쪽이 동작 가능한 전압 범위에 있으면 동작 가능하다.
차동 증폭기에 있어서, 2개의 입력 전압에 대한 허용 범위가 넓은 것 이외에 소비 전력이 작은 것이 바람직하다. 차동 증폭기는 LSI에서 다수 사용될 수 있기 때문에, 소비 전력이 작은 것은 LSI의 소비 전력의 저감에 극히 유효하다.
따라서, 본 발명의 목적은 입력 전압의 허용 범위가 넓은 차동 증폭기를 제공함에 있다.
본 발명의 다른 목적은 소비 전력이 작은 차동 증폭기를 제공함에 있다.
본 발명에 따른 차동 증폭기는 차동 증폭 회로와, 바이어스 회로와, 출력 회로를 포함한다. 상기 차동 증폭 회로는 제1 및 제2의 차동 증폭부를 포함한다. 상기 제1의 차동 증폭부는 전원선과 접속된 소스를 구비하는 제1의 PMOS 트랜지스터와, 상기 제1의 PMOS 트랜지스터의 드레인에 접속된 소스 및 제1 및 제2의 입력 전압을 각각 수신하는 게이트를 구비하는 제1의 차동 PMOS 트랜지스터 쌍을 포함한다. 상기 제2의 차동 증폭부는 접지선에 접속된 소스를 구비하는 제1의 NMOS 트랜지스터와, 상기 제1의 NMOS 트랜지스터의 드레인과 접속된 소스 및 상기 제1 및 제2의 입력 전압을 각각 수신하는 게이트를 구비하는 제2의 차동 NMOS 트랜지스터 쌍을 포함한다. 상기 바이어스 회로는 제어 신호에 응답하여 상기 제1 및 제2의 차동 증폭부 중의 하나를 활성화한다. 상기 출력 회로는 상기 활성화 된 차동 증폭부의 출력으로부터 출력 신호를 출력한다.
여기서, 상기 제1 및 제2의 차동 증폭부는 정전류원으로서 각각 기능하는 제1의 PMOS 트랜지스터 및 제1의 NMOS 트랜지스터를 포함하고, 상기 바이어스 회로는 상기 제2의 차동 증폭부를 활성화하는 경우에 상기 제1의 PMOS 트랜지스터의 동작을 중지시키고, 상기 제1의 차동 증폭부를 활성화하는 경우에 상기 제1의 NMOS 트랜지스터의 동작을 중지시키는 것을 특징으로 한다.
또한, 상기 바이어스 회로는 상기 제어 신호에 응답하여 상기 제1의 PMOS 트랜지스터의 게이트에 제1의 바이어스 전압을 접속하도록 배치되는 제1의 스위치와, 상기 제어 신호에 응답하여 상기 제1의 NMOS 트랜지스터의 게이트에 제2의 바이어스 전압을 접속하도록 배치되는 제2의 스위치를 포함하고, 상기 제1 및 제2의 스위치 중의 어느 하나가 온이 되는 경우에 다른 하나는 오프가 되는 것을 특징으로 한다. 상기 경우에, 상기 바이어스 회로는, 상기 제어 신호를 반전하는 인버터와, 상기 전원선과 상기 제1의 PMOS 트랜지스터의 게이트 사이에 접속되어 반전 제어 신호에 응답하여 스위칭하는 제3의 스위치와, 상기 접지선과 상기 제1의 NMOS 트랜지 스터의 게이트 사이에 접속되어 반전 제어 신호에 응답하여 스위칭하는 제4의 스위치를 포함하고, 상기 제3 및 제4의 스위치 중의 어느 하나가 온이 되는 경우에 다른 하나는 오프가 되는 것을 특징으로 한다. 상기 경우에, 상기 제1의 스위치가 온이 되는 경우에, 상기 제3의 스위치는 오프가 되고, 상기 제2의 스위치가 온이 되는 경우에, 상기 제4의 스위치는 오프가 되는 것을 특징으로 한다.
또한, 상기 제1의 차동 증폭부는 입력이 상기 제1의 차동 PMOS 트랜지스터 쌍 중의 어느 하나로부터의 출력과 접속되는 제1의 전류 미러 회로와, 입력이 상기 제1의 차동 PMOS 트랜지스터 쌍 중의 다른 하나로부터의 출력과 접속되는 제2의 전류 미러 회로를 포함하고, 상기 제2의 차동 증폭부는 출력이 상기 제2의 차동 NMOS 트랜지스터 쌍 중의 어느 하나의 입력과 접속되는 제3의 전류 미러 회로와, 출력이 상기 제2의 차동 NMOS 트랜지스터 쌍 중의 다른 하나의 입력과 접속되는 제4의 전류 미러 회로를 포함하는 것을 특징으로 한다. 상기 경우에, 상기 제3의 전류 미러 회로의 다른 출력은 상기 제2의 전류 미러 회로의 입력과 접속되고, 상기 제4의 전류 미러 회로의 다른 출력은 상기 제1의 전류 미러 회로의 입력과 접속되는 것을 특징으로 한다.
이때, 상기 출력 회로는 상기 제3 및 제4의 전류 미러 회로로부터 상기 활성화 된 차동 증폭부의 출력을 얻는 것을 특징으로 한다.
또한, 상기 제1 및 제2의 입력 전압에 기초하여 상기 제어 신호를 생성하는 제어 신호 생성 회로를 더 포함하는 것을 특징으로 한다.
또한, 상기 제어 신호 생성회로는 상기 제1 및 제2의 입력 전압의 평균 전압 을 생성하는 제1의 회로와, 상기 평균 전압으로부터 상기 제어 신호를 생성하는 제2의 회로를 포함하는 것을 특징으로 한다.
상
기 제1의 회로는 상기 접지선에 접속되는 제2의 정전류원과 상기 제2의 정전류원에 접속되고 제3의 NMOS 트랜지스터의 게이트에서 상기 제1 및 제2의 입력 전압을 수신하는 상기 제3의 NMOS 트랜지스터와, 상기 제2의 정전류원과 접속되는 제4의 NMOS 트랜지스터와, 상기 전원선에 접속되고 상기 제3의 NMOS 트랜지스터를 통해 흐르는 전류의 합과 동일한 전류를 상기 제 4의 NMOS 트랜지스터에 공급하는 전류 미러를 포함하고, 상기 평균 전압은 상기 전류 미러와 상기 제4의 NMOS 트랜지스터 사이의 노드로부터 출력되는 것을 특징으로 한다. 상기 제2의 회로는 소정의 기준 전압과 상기 평균 전압을 비교하여 상기 제어 신호를 출력하는 비교기를 포함하는 것을 특징으로 한다.
또한, 상기 제어 신호 생성 회로는 상기 제1의 회로와 상기 제2의 회로 사이에 마련되는 필터 회로를 더 포함하는 것을 특징으로 한다.
또한, 상기 제1의 회로는 상기 노드와 상기 제2의 회로 사이에 접속된 버퍼를 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 제1 및 제2의 차동 증폭부를 포함하고, 상기 제1의 차동 증폭부는 제1 및 제2 입력 전압을 각각 수신하는 제1의 차동 PMOS 트랜지스터 쌍을 포함하고, 상기 제2의 차동 증폭부는 상기 제1 및 제2 입력 전압을 각각 수신하는 제2의 차동 NMOS 트랜지스터 쌍을 포함하는 차동 증폭 회로에서 상기 제1 및 제2의 입력 전압으로부터 출력 신호를 출력하는 방법에 있어서, 제어 신호에 응답하여 상기 제1 및 제2의 차동 증폭부 중의 어느 하나를 활성화하는 단계와, 상기 활성화 된 차동 증폭부에 제1 및 제2의 입력 전압을 공급하는 단계와, 상기 활성화 된 차동 증폭부의 출력으로부터 출력 신호를 출력하는 단계를 포함하는 것을 특징으로 한다.
상기에 있어서, 상기 활성화하는 단계는, 상기 제1의 차동 증폭부가 상기 제어 신호에 응답하여 활성화되는 경우에, 상기 제1의 차동 증폭부에 대한 제1의 정전류원이 온이 되고, 상기 제2의 차동 증폭부에 대한 제2의 정전류원이 오프가 되도록 제어하는 단계(a)와, 상기 제2의 차동 증폭부가 상기 제어 신호에 응답하여 활성화되는 경우에, 제2의 정전류원이 온이 되고, 상기 제1의 정전류원이 오프가 되도록 제어하는 단계(b)를 포함하는 것을 특징으로 한다.
상기에 있어서, 상기 제어 단계(a)는, 상기 제1의 정전류원의 제1의 PMOS 트랜지스터의 게이트에 제1의 바이어스 전압을 공급하는 단계와, 상기 제1의 PMOS 트랜지스터의 게이트에 상기 제1의 바이어스 전압의 공급을 중지시키는 단계를 포함하는 것을 특징으로 한다.
상기에 있어서, 상기 제어 단계(b)는, 상기 제2의 정전류원의 제1의 PMOS 트랜지스터의 게이트에 제2의 바이어스 전압을 공급하는 단계와, 상기 제1의 PMOS 트랜지스터의 게이트에 상기 제2의 바이어스 전압의 공급을 중지시키는 단계를 포함하는 것을 특징으로 한다.
상기에 있어서, 상기 활성화 단계는, 상기 제어 신호를 반전하는 단계와, 상기 제1의 차동 증폭부가 상기 제어 신호에 응답하여 활성화되는 경우에, 반전 제어 신호에 응답하여 상기 제2의 정전류원의 동작을 중지시키는 단계와, 상기 제2의 차동 증폭부가 상기 제어 신호에 응답하여 활성화되는 경우에, 반전 제어 신호에 응답하여 상기 제1의 정전류원의 동작을 중지시키는 단계를 포함하는 것을 특징으로 한다.
상기에 있어서, 상기 제1 및 제2의 입력 전압에 기초하여 상기 제어 신호를 생성하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명에 의한 차동 증폭기의 실시의 한 형태를 설명한다.
(제1의 실시예)
도 2는 본 발명에 의한 차동 증폭기(10)의 제1의 실시예를 도시하고 있다. 제1의 실시예의 차동 증폭기(10)는 입력 전압(VIN+)과 반전 입력 전압(VIN-)을 비교하여 출력 전압(OUT)을 생성하는 회로이다. 도 3의 A 내지 C에 도시된 바와 같이 입력 전압(VIN+)과 반전 입력 전압(VIN-)은 동상 전압(common mode voltage)(VCM)을 중심으로 하여 작은 진폭으로 변동하는 1세트의 전압이다. 입력 전압(VIN+)과 반전 입력 전압(VIN-)의 진폭은 일반적으로 100mV 내지 400mV이다. 입력 전압(VIN+)과 반전 입력 전압(VIN-)은 그 평균이 동상 전압(VCM)에 일치하도록 생성된다.
도 2에 도시된 바와 같이 차동 증폭기(10)는 바이어스 회로(3)와, 차동 증폭 회로(1)와, 출력 회로(4)를 구비하고 있다.
상기 차동 증폭 회로(1)는 PMOS 트랜지스터(31)와, PMOS 트랜지스터(11, 12)의 쌍(1-1))과, NMOS 트랜지스터(21, 22)의 쌍(1-2)과, NMOS 트랜지스터(34, 44a, 42a), 및 전류 미러(41, 43)로 구성된다. PMOS 트랜지스터(31)의 소스는 전원 전압과 접속되는 전원선(6)과 접속된다. PMOS 트랜지스터(11, 12)의 소스는 PMOS 트랜지스터(31)의 드레인에 결합된다. PMOS 트랜지스터(11)의 게이트에는 입력 전압(VIN+)이 입력되고, PMOS 트랜지스터(12)의 게이트에는 반전 입력 전압(VIN-)이 입력된다. PMOS 트랜지스터(11)와 PMOS 트랜지스터(12) 중의 어느 하나는 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 응답하여 온 상태로 된다. PMOS 트랜지스터(11)의 드레인은 NMOS 트랜지스터(44a)의 소스 및 게이트와 접속된다. NMOS 트랜지스터(44a)의 드레인은 접지선(7)과 접속한다. PMOS 트랜지스터(12)의 드레인은 NMOS 트랜지스터(42a)의 소스 및 게이트와 접속된다. NMOS 트랜지스터(42a)의 드레인은 접지선(7)과 접속된다.
전류 미러(41)는 PMOS 트랜지스터(41a, 41b)로 구성된다. PMOS 트랜지스터(41a, 41b)의 소스는 양쪽 모두 전원선(6)에 접속된다. PMOS 트랜지스터(41a, 41b)의 게이트는 서로 접속되며 PMOS 트랜지스터(41a)의 드레인에 접속된다. PMOS 트랜지스터(41b)의 드레인은 PMOS 트랜지스터(12)의 드레인과 접속된다. 또한, 전류 미러(43)는 PMOS 트랜지스터(43a, 43b)로 구성된다. 전류 미러(43)의 구성은 전류 미러(41)의 구성과 유사하다. PMOS 트랜지스터(43a, 43b) 의 소스는 양쪽 모두 전원선(6)에 접속된다. PMOS 트랜지스터(43a, 43b)의 게이트는 서로 접속되며 PMOS 트랜지스터(43a)의 드레인에 접속된다. PMOS 트랜지스터(43b)의 드레인은 PMOS 트랜지스터(11)의 드레인과 접속한다.
NMOS 트랜지스터(21)의 드레인은 PMOS 트랜지스터(41a)의 드레인에 접속되고 NMOS 트랜지스터(22)의 드레인은 PMOS 트랜지스터(43a)의 드레인에 접속된다. NMOS 트랜지스터(21, 22)의 소스는 서로 접속되고 NMOS 트랜지스터(34)의 드레인과 접속된다. NMOS 트랜지스터(34)의 소스는 접지선(7)과 접속된다. PMOS 트랜지스터(11)의 게이트에 인가된 전압과 동일한 입력 전압(VIN+)이 NMOS 트랜지스터(21)의 게이트에 공급된다. PMOS 트랜지스터(12)의 게이트에 인가된 전압과 동일한 반전 입력 전압(VIN-)이 PMOS 트랜지스터(22)의 게이트에 공급된다. NMOS 트랜지스터(21)와 NMOS 트랜지스터(22) 중의 어느 하나는 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 응답하여 온 상태가 된다.
바이어스 회로(3)는 PMOS 트랜지스터(32, 33), NMOS 트랜지스터(35, 36), 및 CMOS 인버터(37)로 구성된다. CMOS 인버터(37)는 PMOS 트랜지스터(38)와 NMOS 트랜지스터(39)로 구성된다. PMOS 트랜지스터(32)의 소스에는 바이어스 전압(VBIAS P)이 공급되고, PMOS 트랜지스터(32)의 게이트에는 제어 신호(SC)가 공급된다. PMOS 트랜지스터(32)의 드레인은 PMOS 트랜지스터(31)의 게이트 및 PMOS 트랜지스터(33)의 드레인에 접속된다. PMOS 트랜지스터(33)의 소스는 전원선(6)에 접속되고 그 게이 트는 CMOS 인버터(37)의 출력에 접속된다. NMOS 트랜지스터(35)의 드레인에는 바이어스 전압(VBIAS N)이 공급되고, NMOS 트랜지스터(35)의 게이트에는 제어 신호(SC )가 공급된다. NMOS 트랜지스터(35)의 소스는 NMOS 트랜지스터(34)의 게이트와 NMOS 트랜지스터(36)의 드레인에 접속된다. NMOS 트랜지스터(36)의 소스는 접지선(7)에 접속되고 그 게이트는 CMOS 인버터(37)의 출력에 접속된다.
바이어스 회로(3)는 외부로부터 공급되는 제어 신호(SC)에 응답하여 PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터 쌍(1-2) 중의 하나를 선택적으로 활성화한다. 제어 신호(SC)가 "Low" 전압(즉, 접지 전압(VSS))으로 풀다운 되는 경우에, PMOS 트랜지스터(11, 12)는 차동 증폭 회로(1)에서 활성화 된다. 반면에, 제어 신호(SC)가 "HIGH" 전압(즉, 접지 전압(VSS))으로 풀업되는 경우에, NMOS 트랜지스터(21, 22)는 차동 증폭 회로(1)에서 활성화 된다. PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터 쌍(1-2) 중의 하나는 바이어스 회로(3)에 의해 활성화되고, 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 응답하여 트랜지스터 쌍에 포함된 2개의 MOS 트랜지스터 중의 하나로부터 전류를 출력한다. 보다 상세하게 보면, PMOS 트랜지스터 쌍(1-1)이 활성화되는 경우에, 입력 전압(VIN+)이 반전 입력 전압(VIN-) 보다 더 높은 경우 출력 전류는 PMOS 트랜지스터(12)의 드레인으로부터 출력된다. 반면에, 입력 전압(VIN+)이 반전 입력 전압(VIN-) 보다 더 낮으면 출력 전류는 PMOS 트랜지스터(11)의 드레인으로부터 출력된다. NMOS 트랜지스터 쌍(1-2)이 활성화되는 경우에, 입력 전압(VIN+)이 반전 입력 전압(VIN-) 보다 더 높은 경우 출력 전류는 NMOS 트랜지스터(21)의 드레인으로부터 출력된다. 반면에, 입력 전압(VIN+)이 반전 입력 전압(VIN-) 보다 더 낮으면 출력 전류는 NMOS 트랜지스터(22)의 드레인으로부터 출력된다.
출력 회로(4)는 전류 미러(45)와, 출력 인버터(46)와, NMOS 트랜지스터(42b, 44b)로 구성된다. 출력 인버터(46)는 PMOS 트랜지스터(46a)와 NMOS 트랜지스터(46b)로 구성된다. 출력 인버터(46)의 출력은 출력 노드로서 기능한다. 전류 미러(45)는 PMOS 트랜지스터(45a, 45b)로 구성된다. PMOS 트랜지스터(45a, 45b)의 소스는 전원선(6)에 접속되고, 그 게이트는 서로 및 PMOS 트랜지스터(45a)의 드레인에 접속된다. PMOS 트랜지스터(45a)의 드레인은 NMOS 트랜지스터(44b)의 드레인에 접속된다. NMOS 트랜지스터(44b)의 게이트는 NMOS 트랜지스터(44a)의 게이트에 접속되고 그 소스는 접지선(7)에 접속된다. 따라서, NMOS 트랜지스터(44a, 44b)는 전류 미러(44)를 형성한다. PMOS 트랜지스터(45b)의 드레인은 출력 인버터의 입력으로서 PMOS 트랜지스터(46a) 및 NMOS 트랜지스터(46b)의 게이트, 및 NMOS 트랜지스터(42b)의 드레인에 접속된다. NMOS 트랜지스터(42b)의 게이트는 NMOS 트랜지스터(42a)의 게이트에 접속되고 그 소스는 접지선(7)에 접속된다. 따라서, NMOS 트랜지스터(42a, 42b) 전류 미러(42)를 형성한다.
출력 회로(4)는 PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터(1-2)의 쌍에 포함된 4개의 MOS 트랜지스터 중의 하나로부터의 출력에 응답하여 출력 전압(OUT)을 생성한다. 출력 전류가 PMOS 트랜지스터(11) 또는 NMOS 트랜지스터(22)로부터 출력되는 경우에, 출력 회로(4)는 출력 전압(OUT)을 "Low" 전압으로 풀다운한다. 또한, 출력 전류가 PMOS 트랜지스터(12) 또는 NMOS 트랜지스터(21)로부터 출력되는 경우에, 출력 회로(4)는 출력 전압(OUT)을 "High" 전압으로 풀업한다. 즉, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 더 높은 경우, 출력 회로(4)는 출력 전압(OUT)을 "High" 전압으로 풀업하고, 반대로 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 더 낮으면, 출력 회로(4)는 출력 전압(OUT)을 "Low" 전압으로 풀다운한다. 이와 같이, 출력 전압(OUT)은 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 높거나 낮다는 것에 기초하여 출련된다. 출력 전압(OUT)은 PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터 쌍(1-2)의 어느 것이 활성화되는가와는 관계가 없다.
본 실시예의 차동 증폭기(10)는 제어 신호(SC)를 적절하게 제어함에 의해 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 대해 허용되는 범위가 넓혀질 수 있다. 상기 차동 증폭기(10)에 있어서, PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터 쌍(1-2) 중의 소망하는 한쪽이 제어 신호(SC)를 제어함에 의해 선택적으로 활성화 된다. 따라서, 차동 증폭기(10)는 출력 전압(OUT)을 생성한다. 더욱이 상술한 바와 같이, 입력 전압(VIN+)과 반전 입력 전압(VIN-)의 전압의 허용 범위가 PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터 쌍(1-2)에서 다르다. 따라서, 본 실시예의 차동 증폭기(10)는 제어 신호(SC)에 따라 PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터 쌍(1-2)의 적절한 한쪽을 선택하여 넓은 전압 범위, 즉, 접지 전압(VSS)부터 전원 전압(VDD)의 범위에서 넓게 변하는 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 기초하여 출력 전압(OUT)을 생성한다.
본 실시예의 차동 증폭기(10)는 PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터 쌍(1-2)은 배타적으로 활성화되고, 동시에는 활성화되지 않는다. 따라서, 본 실시예의 차동 증폭기(10)에 있어서, PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍의 양쪽이 항상 활성화되는 종래 기술의 예(1)에 비해 소비 전력을 작게 할 수 있다.
이하, 차동 증폭기(10)가 상세히 기술될 것이다.
PMOS 트랜지스터(31)는 PMOS 트랜지스터 쌍(1-1)에 일정한 바이어스 전류를 공급하는 정전류원으로서 기능한다. PMOS 트랜지스터(31)의 게이트는 PMOS 트랜지스터(32)를 통하여, 바이어스 전압(VBIAS P)을 갖는 제1의 바이어스 버스(8)에 접속된다. 바이어스 전압(VBIAS P)은 PMOS 트랜지스터(31)가 PMOS 트랜지스터 쌍(1-1)에 소망하는 바이어스 전류를 공급하도록 정해진다. 바이어스 전압(VBIAS P)은 접지 전압(VSS)과 전원 전압(VDD) 사이의 전압이다. PMOS 트랜지스터(32)는 제어 신호(S C)에 응답하여 PMOS 트랜지스터(31)의 게이트를 선택적으로 제1의 바이어스 버스(8)에 접속하는 스위치 소자로서 기능한다. PMOS 트랜지스터(32)의 게이트에는 제어 신호(SC)가 입력된다.
제어 신호(SC)가 "Low" 전압으로 풀다운되는 경우 PMOS 트랜지스터(32)는 제1의 바이어스 버스(8)를 PMOS 트랜지스터(31)의 게이트에 전기적으로 접속하여 PMOS 트랜지스터(31)의 게이트에 바이어스 전압(VBIAS P)을 공급한다. 따라서, PMOS 트랜지스터 쌍(1-1)에는 바이어스 전류가 공급되고 PMOS 트랜지스터 쌍(1-1)이 활성화 된다. 한편, 제어 신호(SC)가 "High" 전압으로 풀업되는 경우 PMOS 트랜지스터(32)는 제1의 바이어스 버스(8)를 PMOS 트랜지스터(31)의 게이트로부터 전기적으로 분리하고, PMOS 트랜지스터(31)는 턴 오프된다. 이로써, PMOS 트랜지스터 쌍(1-1)의 바이어스 전류의 공급이 차단되고 PMOS 트랜지스터 쌍(1-1)을 비활성화시킨다.
PMOS 트랜지스터 쌍(1-1)이 비활성으로 되는 때에, PMOS 트랜지스터(33)는 PMOS 트랜지스터(31)의 게이트를 전원선(6)에 전기적으로 접속하는 스위치 소자로서 기능한다. PMOS 트랜지스터(33)의 게이트에는 CMOS 인버터(37)에 의해 생성되는 반전 제어 신호(/SC)가 입력된다. 제어 신호(SC)가 "High" 전압으로 풀업되는 경우 반전 제어 신호(/SC)는 "Low"전압으로 풀다운되고, PMOS 트랜지스터(33)는 턴온된다. 그 결과, PMOS 트랜지스터(31)의 게이트는 전원선(6)에 전기적으로 접속되어 전원 전압(VDD)에 고정된다. 이로써, 소망하지 않는 바이어스 전류가 PMOS 트랜지스터 쌍(1-1)에 공급되는 것이 방지된다.
한편, NMOS 트랜지스터(34)는 NMOS 트랜지스터 쌍(1-2)에 일정한 바이어스 전류를 공급하는 정전류원으로서 기능한다. NMOS 트랜지스터(34)의 소스는 접지 전압(VSS)을 갖는 접지선(7)에 접속된다. NMOS 트랜지스터(34)의 게이트는 NMOS 트랜지스터(32)를 통하여 바이어스 전압(VBIAS N)을 갖는 제2의 바이어스 버스(9)에 접속된다. 바이어스 전압(VBIAS N)은 NMOS 트랜지스터(34)가 NMOS 트랜지스터 쌍(1-2)에 소망하는 바이어스 전류를 공급하도록 정해진다. 바이어스 전압(VBIAS N)은 접지 전압(VSS)과 전원 전압(VDD) 사이의 전압이다.
NMOS 트랜지스터(35)는 제어 신호(SC)에 응답하여 NMOS 트랜지스터(34)의 게이트를 선택적으로 제2의 바이어스 버스(9)에 전기적으로 접속하는 스위치 소자로서 기능한다. NMOS 트랜지스터(35)의 소스는 제2의 바이어스 버스(9)에 접속되고, 드레인은 NMOS 트랜지스터(34)의 게이트에 접속된다. NMOS 트랜지스터(35)의 게이트에는 제어 신호(SC)가 입력된다. 제어 신호(SC)가 "High" 전압으로 풀업되는 경우 NMOS 트랜지스터(35)는 제2의 바이어스 버스(9)를 NMOS 트랜지스터(34)의 게이트에 전기적으로 접속하고, NMOS 트랜지스터(34)의 게이트에 바이어스 전압(VBIAS N)을 공급한다. 이때, NMOS 트랜지스터 쌍(1-2)에 바이어스 전류가 공급되고, NMOS 트랜지스터 쌍(1-2)이 활성화 된다. 한편, 제어 신호(SC)가 "Low" 전압으로 풀다운되는 경우 NMOS 트랜지스터(35)는 제2의 바이어스 버스(9)를 NMOS 트랜지스터(34)의 게이 트로부터 전기적으로 분리하고, NMOS 트랜지스터(34)를 턴 오프한다. 이로써, NMOS 트랜지스터 쌍(1-2)에의 바이어스 전류의 공급이 차단되고, NMOS 트랜지스터 쌍(1-2)이 비활성화 된다.
NMOS 트랜지스터 쌍(1-2)이 비활성으로 되는 때에, NMOS 트랜지스터(36)는 NMOS 트랜지스터(34)의 게이트를 접지선(7)에 전기적으로 접속하는 스위치 소자로서 기능한다. NMOS 트랜지스터(36)의 게이트에는 CMOS 인버터(37)에 의해 생성된 반전 제어 신호(/SC)가 입력된다. 제어 신호(SC)가 "Low" 전압으로 풀다운되는 경우 반전 제어 신호(/SC)는 "High" 전압으로 풀업되고, NMOS 트랜지스터(36)는 턴온된다. 이때, NMOS 트랜지스터(34)의 게이트는 접지선(7)에 전기적으로 접속되어 접지 전압(VSS)으로 고정된다. 이로써, 소망하지 않는 바이어스 전류가 NMOS 트랜지스터 쌍(1-2)에 공급되는 것이 방지된다.
PMOS 트랜지스터(32)와 NMOS 트랜지스터(35)가 제어 신호(SC)에 의해 구동되고, PMOS 트랜지스터(33)와 NMOS 트랜지스터(36)가 반전 제어 신호(/SC)에 의해 구동되는 상술한 구성은 바이어스 회로(3)를 구성하기 위해 필요한 소자 수가 적은 점에서 바람직하다.
NMOS 트랜지스터 및 PMOS 트랜지스터에 있어서, 일반적으로 그 게이트와 소스 사이에 어느 정도의 전압(게이트-소스간 전압) 강하가 생긴다. NMOS 트랜지스터 및 PMOS 트랜지스터가 트랜스퍼 게이트로서 사용되는 경우, 게이트-소스간 전압의 강하에 기인하여 소스와 드레인의 전압이 일치되지 않는다. 그 경우에, 1세트의 NMOS 트랜지스터 및 PMOS 트랜지스터가 소스 및 드레인이 서로 결합되어 트랜스퍼 게이트로서 사용된다.
그러나, 상술한 바와 같이, 본 실시예에 있어서, PMOS 트랜지스터(32)는 제어 신호(SC)에 의해 구동되고 PMOS 트랜지스터(33)는 반전 제어 신호(/SC)에 의해 구동된다. 따라서, 상술한 구성을 갖는 트랜스퍼 게이트가 사용되는 것이 불필요하다. 따라서, 바이어스 회로(3)를 구성하기 위해 필요한 소자 수가 유효하게 감소된다. 마찬가지로, NMOS 트랜지스터(35)가 제어 신호(SC)에 의해 구동되고, NMOS 트랜지스터(36)가 반전 제어 신호(/SC)에 의해 구동된다. 따라서, 상술한 구성을 갖는 트랜스퍼 게이트가 사용되는 것이 불필요하다. 따라서, 바이어스 회로(3)를 구성하기 위해 필요한 소자 수가 유효하게 감소된다.
한편, 출력 회로(4)는 상술한 바와 같이 전류 미러(45)와 출력 인버터(46)를 구비하고 있다. 출력 인버터(46)는 입력 노드(47)의 전압을 반전하여 출력 노드(48)에 출력한다. 출력 노드(48)의 전압이 차동 증폭기(10)의 출력 전압(OUT)이다.
전류 미러(41)의 PMOS 트랜지스터(41b)는 전류가 NMOS 트랜지스터(21)에 흐르는 경우에만 전류 미러(42)에 전류를 공급한다. NMOS 트랜지스터(21)에 흐르는 전류에 대응하는 전류는 전류 미러(41)의 PMOS 트랜지스터(41b)의 드레인으로부터 출력된다. 따라서, 전류가 PMOS 트랜지스터(12) 또는 NMOS 트랜지스터(21)를 흐르면, 즉, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 높은 경우에 전류는 전류 미러(42)에 공급된다. 전류 미러(42)에 전류가 공급되는지의 여부는 PMOS 트랜지스터 쌍(1-1) 또는 NMOS 트랜지스터 쌍(1-2)이 활성화되는 것과는 관계가 없다. 전류 미러(42)에 전류가 공급되는 경우, 즉, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 높은 경우, 전류 미러(42)의 NMOS 트랜지스터(42b)는 정전류원으로서 기능한다. 한편, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 낮은 경우, NMOS 트랜지스터(42b)는 턴 오프되고, 입력 노드(47)와 접지선(7)은 전기적으로 분리된다.
한편, 전류가 NMOS 트랜지스터(22)를 흐르는 경우에만, 전류 미러(43)로부터 전류 미러(44)까지 전류가 공급된다. NMOS 트랜지스터(22)를 흐르는 전류에 대응하는 전류는 전류 미러(43)의 PMOS 트랜지스터(43b)의 드레인으로부터 출력된다. 따라서, 전류가 PMOS 트랜의스터(11) 또는 NMOS 트랜지스터(22)에 전류가 흐르는 경우, 즉, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 낮은 경우에, 전류는 전류 미러(44)에 공급된다. 전류 미러(44)에 전류가 입력되는지의 여부는 PMOS 트랜지스터 쌍(1-1) 또는 NMOS 트랜지스터 쌍(1-2)이 활성화되는 것과는 관계가 없다. 전류 미러(44)에 전류가 입력되는 경우, 즉, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 낮은 경우, 전류 미러(44)의 NMOS 트랜지스터(44b)는 정전류원으로서 기능한다. 한편, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 높은 경우, NMOS 트랜지스터(44b)는 턴 오프된다.
전류 미러(45)의 PMOS 트랜지스터(45a)의 드레인은 전류 미러(44)의 NMOS 트랜지스터(44b)의 드레인에 접속된다. NMOS 트랜지스터(44b)가 정전류원으로서 기능하여 전류 미러(45)의 PMOS트랜지스터(45a)에 전류를 흐르게 하는 경우, 즉, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 낮은 경우, 전류 미러(45)의 PMOS 트랜지스터(45b)는 정전류원으로서 기능한다. 한편, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 높은 경우, PMOS 트랜지스터(45b)는 턴 오프된다.
전류 미러(42)의 NMOS트랜지스터(42b)의 드레인과 전류 미러(45)의 PMOS 트랜지스터(45b)의 드레인은 입력 노드(47)에 접속된다. 입력 노드(47)의 전압은 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 의거하여 정해진다. 상술한 바와 같이 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 높은 경우, NMOS 트랜지스터(42b)는 정전류원으로서 기능하고, 한편, PMOS 트랜지스터(45b)는 턴 오프된다. 따라서, 입력 노드(47)는 "Low" 전압으로 풀다운된다. 한편, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 낮은 경우, NMOS 트랜지스터(42b)는 턴 오프된다. 한편, PMOS 트랜지스터(45b)는 정전류원으로서 기능한다. 따라서 입력 노드(47)는 "High" 전압으로 풀업된다.
상술한 바와 같이 출력 인버터(47)는 입력 노드(47)의 전압을 반전하여 출력 전압(OUT)을 출력한다. 따라서, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 높은 경 우, 출력 전압(OUT)은 "High" 전압으로 풀업된다. 한편, 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 낮은 경우,출력 전압(OUT)은 "Low" 전압으로 풀다운되게 된다.
다음에, 본 실시예의 차동 증폭기(10)의 동작이 설명될 것이다. 차동 증폭기(10)를 동작시키기 전에, 입력하려고 하는 입력 전압(VIN+)과 반전 입력 전압(VIN-)의 범위에 대응하는 제어 신호(SC)가 외부 장치로부터 공급되고, PMOS 트랜지스터 쌍(1-1) 및 NMOS 트랜지스터 쌍(1-2) 중의 한쪽이 활성화 된다. 제어 신호(SC)는 상기 차동 증폭기(10)를 내장하는 LSI의 외부 패드로부터 공급된다.
입력 전압(VIN+)과 반전 입력 전압(VIN-)이 접지 전압(VSS)에 가까운 경우에는 제어 신호(SC)가 "Low" 전압으로 되고, PMOS 트랜지스터 쌍(1-1)이 활성화 된다. 제어 신호(SC)가 "Low" 전압으로 되는 경우 PMOS 트랜지스터(32)가 턴온되고, PMOS 트랜지스터(31)에 바이어스 전압(VBIAS P)이 공급된다. 이때, PMOS 트랜지스터(31)는 PMOS 트랜지스터 쌍(1-1)에 바이어스 전류를 공급하여 PMOS 트랜지스터 쌍(1-1)을 활성화한다. 또한, 반전 제어 신호(/SC)가 "High" 전압으로 되는 것에 응답하여 NMOS 트랜지스터(36)는 턴온되고, NMOS 트랜지스터(34)의 게이트가 접지선(7)에 접속된다. 이로써, NMOS 트랜지스터(34)의 게이트가 접지 전압(VSS)에 고정되고, NMOS 트랜지스터 쌍(1-2)이 소망하지 않게 동작하는 것이 방지된다.
한편, 입력 전압(VIN+)과 반전 입력 전압(VIN-)이 전원 전압(VDD)에 가까운 경우에는 제어 신호(SC)가 "High" 전압으로 되고, NMOS 트랜지스터 쌍(1-2)이 활성화 된다. 이때, NMOS 트랜지스터(35)가 턴온되고, NMOS 트랜지스터(34)에 바이어스 전압(VBIAS N)이 공급된다. 그 결과, NMOS 트랜지스터(34)는 NMOS 트랜지스터 쌍(1-2)에 바이어스 전류를 공급하여 NMOS 트랜지스터 쌍(1-2)을 활성화한다. 또한, 반전 제어 신호(/SC)가 "Low" 전압으로 되는 것에 응답하여 PMOS 트랜지스터(33)는 턴온되고, PMOS 트랜지스터(31)의 게이트가 전원선(6)에 접속된다. 이로써, PMOS 트랜지스터(31)의 게이트가 전원 전압(VDD)에 고정되고, PMOS 트랜지스터 쌍(1-1)이 소망하지 않게 동작하는 것이 방지된다.
이와 같이 PMOS 트랜지스터 쌍(1-1) 및 NMOS 트랜지스터 쌍(1-2) 중의 한쪽만이 활성화됨으로써 의해 상기 차동 증폭기(10)의 소비 전력이 저감된다.
제어 신호(SC)의 설정의 후, 입력 전압(VIN+)과 반전 입력 전압(VIN-)이 공급되고, 입력 전압(VIN+)과 반전 입력 전압(VIN-) 중의 어느쪽이 높은지에 응하여 출력 회로(4)로부터 출력 전압(OUT)이 출력된다. 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 높은 경우에는 출력 전압(OUT)은 "High" 전압으로 풀업된다. 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 낮은 경우에는 출력 전압(OUT)은 "Low" 전압으로 풀다운된다.
출력 전압(OUT)은 PMOS 트랜지스터 쌍(1-1) 또는 NMOS 트랜지스터 쌍(1-2) 이 활성화되는 것에는 의존하지 않는다. 예를 들면 입력 전압(VIN+)이 반전 입력 전압(VIN-)보다 높은 경우를 가정한다. PMOS 트랜지스터 쌍(1-1)이 활성화되는 경우에는 PMOS 트랜지스터 쌍(1-1)의 PMOS 트랜지스터(12)에 전류가 흐르고, PMOS 트랜지스터(12)로부터 전류 미러(42)에 전류가 흐르고, 전류 미러(42)의 NMOS 트랜지스터(42b)가 턴온된다. 따라서, 입력 노드(47)가 "Low" 전압으로 풀다운된다. 최종적으로, 출력 인버터(46)에 의해 출력되는 출력 전압(OUT)은 "High" 전압으로 풀업된다. 한편, NMOS 트랜지스터 쌍(1)이 활성화되는 경우에는 NMOS 트랜지스터 쌍(1-1)의 NMOS 트랜지스터(21)에 전류가 흐르고, NMOS 트랜지스터(21)에 접속되어 있는 전류 미러(41)로부터 전류 미러(42)로 전류가 흐르고, 전류 미러(42)의 NMOS 트랜지스터(42b)가 턴온된다. 따라서, PMOS 트랜지스터 쌍(1-1)이 활성화되는 경우와 마찬가지로, 입력 노드(47)가 "Low" 전압으로 풀다운된다. 최종적으로, 출력 전압(OUT)은 "High" 전압으로 풀업된다.
상술한 것으로부터 알 수 있듯이, PMOS 트랜지스터 쌍(1-1) 및 NMOS 트랜지스터 쌍(1-2) 중의 어느 한쪽이 활성화되더라도, 소망하는 출력 전압(OUT)이 출력 인버터(46)로부터 출력된다.
차동 증폭기(10)는 입력 전압(VIN+)과 반전 입력 전압(VIN-)의 동상 성분(common mode), 즉, 동상 전압(VCM)이 접지 전압(VSS)과 전원 전압(VDD) 사이의 어느 값을 취하더라도 동작 가능하다. 도 4는 차동 증폭기(10)의 지연 시간의 동상 전압(VCM)에 대한 의존성을 도시한 그래프이다. 전원 전압(VDD)은 2.3V이다. PMOS 트랜지스터 쌍(1-1)이 활성화되는 경우에 차동 증폭기(10)는 동상 전압(VCM)이 1.3V 이하의 경우에 정상적으로 동작한다. 한편, NMOS 트랜지스터 쌍(1-2)이 활성화되는 경우에 차동 증폭기(10)는 동상 전압(VCM)이 0.9V 이상의 경우에 정상적으로 동작한다. 이와 같이 PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터 쌍(1-2)을 적절하게 선택하여 활성화함에 의해 차동 증폭기(10)는 OV로부터 전원 전압인 2.3V에 걸치는 입력 전압 범위에서 동작 가능하다.
상술한 바와 같이, 본 실시예의 차동 증폭기(10)는 입력 전압(VIN+)과 반전 입력 전압(VIN-)의 허용 범위를 넓히면서 소비 전력을 낮출 수 있다.
(제2의 실시예)
도 5는 본 발명에 의한 차동 증폭기의 제2의 실시예를 도시하고 있다. 제2의 실시예의 차동 증폭기(10)에 있어서, 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 응답하여 제어 신호(SC)를 생성하는 제어 신호 생성 회로(5)가 제1의 실시예의 차동 증폭기(10)의 구성에 추가되어 있다.
도 6에 도시된 바와 같이, 제어 신호 생성 회로(5)는 동상 전압 검출 회로(51)와 기준 전압 생성 전원(52)과 비교기(53)로 구성된다. 동상 전압 검출 회 로(51)는 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 응답하여 동상 전압(VCM )에 실질적으로 동일한 출력 전압(VO)을 생성한다. 기준 전압 생성 전원(52)은 기준 전압(VR)을 생성한다. 기준 전압(VR)은 접지 전압(VSS)과 전원 전압(V DD) 사이의 전압이고, 바람직하게는 VDD/2이다. 비교기(53)는 출력 전압(VO)과 기준 전압(VR )을 비교하여 제어 신호(SC)를 출력한다. 비교기(53)는 출력 전압(VO)이 기준 전압(VR )보다 높은 경우에, 제어 신호(SC)를 "High" 전압으로 풀업한다. 출력 전압(VO)이 기준 전압(VR)보다 낮은 경우에는 제어 신호(SC)를 "Low" 전압으로 풀다운한다. 따라서, 입력 전압(VIN+)과 반전 입력 전압(VIN-)이 비교적 낮은 경우에는 PMOS 트랜지스터 쌍(1-1)이 활성화 된다. 입력 전압(VIN+)과 반전 입력 전압(VIN-)이 비교적 높은 경우에는 NMOS 트랜지스터 쌍(1-2)이 활성화 된다. 이로써, 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 응답하여 선택된 적절한 트랜지스터 쌍이 활성화 된다.
동상 전압 검출 회로(51)는 전류(IR)를 생성하는 정전류원(54)과, NMOS 트랜지스터(55a, 55b)와, PMOS 트랜지스터(56a, 56b)와, NMOS 트랜지스터(57a, 57b)로 구성된다. 정전류원(54)에서, 그 일단이 접지 단자(58)에 접속되고, 전류(IR)는 접지 단자(58)에 유입된다. 정전류원(54)의 타단은 노드(59)를 통하여, NMOS 트랜지스터(55a, 55b)의 소스에 접속된다. NMOS 트랜지스터(55a, 55b)의 게이트에는 입력 전압(VIN+)과 반전 입력 전압(VIN-)이 각각 입력된다. NMOS 트랜지스터(55a, 55b)의 드레인은 PMOS 트랜지스터(56a)의 드레인에 접속된다. PMOS 트랜지스터(56a)는 PMOS 트랜지스터(56b)와 함께 전류 미러를 구성하고 있다. PMOS 트랜지스터(56a, 56b)의 특성은 동일하다. PMOS 트랜지스터(56a, 56b)의 소스는 전원 전위(VDD)를 갖는 전원선(60)에 접속되고, PMOS 트랜지스터(56a, 56b)의 게이트는 서로 접속되며 또한 PMOS 트랜지스터(56a)의 드레인에 접속된다. PMOS 트랜지스터(56b)의 드레인은 NMOS 트랜지스터(57a, 57b)의 드레인에 접속된다. NMOS 트랜지스터(57a, 57b)의 소스는 노드(59)를 통하여 정전류원(54)에 접속된다. NMOS 트랜지스터(57a, 57b)의 드레인은 그들의 게이트에 접속되고, NMOS 트랜지스터(57a, 57b)의 드레인과 게이트는 동일한 전압으로 유지된다. NMOS 트랜지스터(57a, 57b)의 게이트의 전압이 동상 전압 검출 회로(51)의 출력 전압(VO)이다. NMOS 트랜지스터(57a, 57b)의 특성은 NMOS 트랜지스터(55a, 55b)의 특성과 실질적으로 동일하다.
동상 전압 검출 회로(51)의 출력 전압(VO)은 대체로, 입력 전압(VIN+)과 반전 입력 전압(VIN-)과의 평균, 즉, 동상 전압(VCM)에 일치한다. NMOS 트랜지스터(55a, 55b)는 각각, 입력 전압(VIN+)과 반전 입력 전압(VIN-)에 대응한 전류(I2, I3)를 노드(59)에 유입한다. PMOS 트랜지스터(56a)에는 전류(I2)와 전류(I3)와의 합과 동일한 크기의 전류(IR/2)가 흐른다. PMOS 트랜지스터(56a, 56b)는 전류 미러를 구성하기 때문에, NMOS 트랜지스터(57a, 57b)의 드레인에는 PMOS 트랜지스터(56a)를 흐르는 전류와 동일한 크기의 전류(IR/2)가 유입한다. NMOS 트랜지스터(57a, 57b)는 동일한 특성을 갖고 있기 때문에, NMOS 트랜지스터(57a, 57b)에는 동일한 크기의 전류(I1)가 흐른다. NMOS 트랜지스터(57a, 57b)를 흐르는 전류의 합은 NMOS 트랜지스터(55a, 55b)를 흐르는 전류의 합에 일치하기 때문에, 전류(I1)는 전류(I2, I3)의 평균에 일치한다. 또한, NMOS 트랜지스터(57a, 57b)의 특성은 NMOS 트랜지스터(55a, 55b)의 특성과 일치한다. 따라서, NMOS 트랜지스터(57a, 57b)의 게이트의 전압은 대체로 입력 전압(VIN+)과 반전 입력 전압(VIN-)의 평균의 전압, 즉, 동상 전압(VCM)이 된다.
보다 엄밀하게는 동상 전압 검출 회로(51)의 출력 전압(VO)은 하기식 :
(수식 1)
Figure 112004011819794-pat00001
으로 표현된다. 여기서 I1은 NMOS 트랜지스터(57a, 57b)를 흐르는 전류이고, β는 NMOS 트랜지스터(55a, 55b, 57a, 57b)의 게이트 폭(W), 게이트 길이(L), 이동도(μ) 및 게이트 용량(CO)을 이용하여, 하기식 :
(수식 2)
Figure 112004011819794-pat00002
으로 표현되는 값이다.
수식 (1)의 제1항은 입력 전압(VIN+)과 반전 입력 전압(VIN-)의 평균, 즉, 동상 전압(VCM)이다. 식 (1)의 제2항은 MOS 트랜지스터의 비선형성에 기인하여 생기는 동상 전압(VCM)으로부터의 오차이다. 제2항의 값은 작다.
수식 (1)에 표시되어 있는 바와 같이 출력 전압(VO)은 엄밀하게는 동상 전압(VCM)과 일치하지 않는다. 그러나, 출력 전압(VO)은 적어도 입력 전압(VIN+ )과 반전 입력 전압(VIN-) 사이의 전압이고, 입력 전압(VIN+)과 반전 입력 전압(VIN- )의 전압 범위를 판단하는 지표로서 충분히 기능한다.
본 실시의 차동 증폭기(10)에서는 입력 전압(VIN+)과 반전 입력 전압(VIN-)으로부터, 동상 전압(VCM)에 실질적으로 일치하는 출력 전압(VO)이 생성되고, 출력 전압(VR)에 응답하여 제어 신호(SC)가 생성된다. 이로써, 입력 전압(VIN+)과 반전 입력 전압(VIN-)의 전압 범위에 응하여 제어 신호(SC)가 생성되고, PMOS 트랜지스터 쌍(1-1)과 NMOS 트랜지스터 쌍(1-2) 중의 적절한 한쪽이 자동적으로 선택되어 활성화 된 다.
제2의 실시예에 있어서, 동상 전압 검출 회로(51)에 큰 구동 능력이 요구되는 경우에는 도 6에 도시된 바와 같이 NMOS 트랜지스터(57a, 57b)의 드레인과 게이트 사이에 버퍼(61)가 삽입되는 것이 알맞다. 버퍼(61)의 입력은 NMOS 트랜지스터(57a, 57b)의 드레인에 접속되고, 출력은 NMOS 트랜지스터(57a, 57b)의 게이트, 즉, 출력 전압(VO)이 출력되는 출력 단자에 접속된다.
도 6 또는 도 7의 동상 전압 검출 회로(51)의 출력 전압(VO)에는 노이즈가 발생할 수 있다. 이 노이즈에 의한 오동작을 방지하기 위해, 비교기(53)는 도 8에 도시된 바와 같이 그 입출력 특성이 히스테리시스 특성을 갖도록 구성되는 것이 알맞다. 즉, 비교기(53)는 비교기(53)의 입력 전압, 즉, 동상 전압 검출 회로(51)의 출력 전압(VO)이 증가하는 때에는 비교기(53)의 입력 전압이 임계치(VT1)를 초과한 때에 제어 신호(SC)의 전압을 "Low" 전압으로부터 "High" 전압에 천이시키도록 구성된다. 또한, 비교기(53)는 비교기(53)의 입력 전압이 감소하는 때에는 비교기(53)의 입력 전압이 임계치(VT2 (< VT1))보다 작아진 때에 제어 신호(SC)의 전압을 "Low" 전압으로부터 "High" 전압에 천이시키도록 구성된다. 이로써, 노이즈에 의해 출력 전압(VR)이 요동치더라도 그에 의해 제어 신호(SC)가 불안정하게 되는 것이 방지된다.
노이즈에 의한 오동작을 방지하는 다른 수단으로서, 도 9에 도시된 바와 같이 동상 전압 검출 회로(51)와 비교기(53) 사이에 로우패스 필터(62)가 삽입되는 것이 가능하다. 로우패스 필터(62)는 전형적으로는 저항(62a)과 캐패시터(62b)로 구성된다. 저항(62a)의 제1 단자는 동상 전압 검출 회로(51)의 출력 단자에 접속되고, 저항(62a)의 제2 단자는 비교기(53)의 입력 단자에 접속된다. 캐패시터(62b)는 저항(62)의 제2 단자와, 접지 전압(VSS)을 갖는 접지 단자(63) 사이에 개설되어 있다. 이로써, 고주파의 노이즈가 제거된 출력 전압(VO)이 비교기(53)에 공급되고, 제어 신호(SC)가 불안정하게 되는 것이 방지된다.
도 6, 도 7, 및 도 9에 도시된 회로는 단지 예시적인 것이다. 실제로, 도 6, 도 7, 및 도 9에서 NMOS 트랜지스터와 PMOS 트랜지스터가 교환되는 도 6, 도 7, 도 9에 도시된 NMOS 회로 및 PMOS 회로 중의 하나는 평행하게 접속될 필요가 있다.
본 발명에 의해 입력 전압의 허용 범위가 넓고 또한 그 소비 전력이 작은 차동 증폭기가 제공된다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 차동 증폭기(10)에 있어서,
    제1 및 제2의 차동 증폭부를 포함하는 차동 증폭 회로(1)를 포함하고,
    상기 제1의 차동 증폭부는 제1 및 제2의 입력 전압을 각각 수신하는 제1의 차동 PMOS 트랜지스터 쌍(11,12)을 포함하고,
    상기 제2의 차동 증폭부는 상기 제1 및 제2의 입력 전압을 각각 수신하는 제2의 차동 NMOS 트랜지스터 쌍(21,22)을 포함하고,
    제어 신호에 응답하여 상기 제1 및 제2의 차동 증폭부 중의 하나를 활성화하는 바이어스 회로(3)와,
    상기 활성화 된 차동 증폭부의 출력으로부터 출력 신호를 출력하는 출력 회로(4)를 포함하고,
    상기 제1 및 제2의 차동 증폭부는 정전류원으로서 각각 기능하는 제1의 PMOS 트랜지스터(31) 및 제1의 NMOS 트랜지스터(34)를 포함하고,
    상기 바이어스 회로(3)는 상기 제2의 차동 증폭부를 활성화하는 경우에 상기 제1의 PMOS 트랜지스터(31)의 동작을 중지시키고, 상기 제1의 차동 증폭부를 활성화하는 경우에 상기 제1의 NMOS 트랜지스터(34)의 동작을 중지시키고,
    상기 바이어스 회로(3)는,
    상기 제어 신호에 응답하여 상기 제1의 PMOS 트랜지스터(31)의 게이트에 제1의 바이어스 전압을 접속하도록 배치되는 제1의 스위치(32)와,
    상기 제어 신호에 응답하여 상기 제1의 PMOS 트랜지스터(31)의 게이트에 제2의 바이어스 전압을 접속하도록 배치되는 제2의 스위치(33)를 포함하고,
    상기 제1 및 제2의 스위치 중의 어느 하나가 온이 되는 경우에 온이 되지 않는 다른 하나는 오프가 되고,
    상기 바이어스 회로(3)는,
    상기 제어 신호를 반전하는 인버터(37)와,
    전원선과 상기 제1의 NMOS 트랜지스터(34)의 게이트 사이에 접속되어 반전 제어 신호에 응답하여 스위칭하는 제3의 스위치(35)와,
    접지선과 상기 제1의 NMOS 트랜지스터(34)의 게이트 사이에 접속되어 반전 제어 신호에 응답하여 스위칭하는 제4의 스위치(36)를 포함하고,
    상기 제3 및 제4의 스위치 중의 어느 하나가 온이 되는 경우에 온이 되지 않는 다른 하나는 오프가 되고,
    상기 제1의 스위치가 온이 되는 경우에, 상기 제3의 스위치는 오프가 되고, 상기 제2의 스위치가 온이 되는 경우에, 상기 제4의 스위치는 오프가 되는 것을 특징으로 하는 차동 증폭기.
  6. 제5항에 있어서,
    상기 제1의 차동 증폭부는,
    입력이 상기 제1의 차동 PMOS 트랜지스터 쌍 중의 하나로부터의 출력과 접속되는 제1의 전류 미러 회로와,
    입력이 상기 제1의 차동 PMOS 트랜지스터 쌍 중의 상기 하나와 다른 하나로부터의 출력과 접속되는 제2의 전류 미러 회로를 포함하고,
    상기 제2의 차동 증폭부는,
    출력이 상기 제2의 차동 NMOS 트랜지스터 쌍 중의 하나의 입력과 접속되는 제3의 전류 미러 회로와,
    출력이 상기 제2의 차동 NMOS 트랜지스터 쌍 중의 상기 하나와 다른 하나의 입력과 접속되는 제4의 전류 미러 회로를 포함하는 것을 특징으로 하는 차동 증폭기.
  7. 제6항에 있어서,
    상기 제3의 전류 미러 회로의 다른 출력은 상기 제2의 전류 미러 회로의 입력과 접속되고,
    상기 제4의 전류 미러 회로의 다른 출력은 상기 제1의 전류 미러 회로의 입력과 접속되는 것을 특징으로 하는 차동 증폭기.
  8. 제7항에 있어서,
    상기 출력 회로는 상기 제3 및 제4의 전류 미러 회로로부터 상기 활성화 된 차동 증폭부의 출력을 수신하는 것을 특징으로 하는 차동 증폭기.
  9. 제5항에 있어서,
    상기 제1 및 제2의 입력 전압에 기초하여 상기 제어 신호를 생성하는 제어 신호 생성 회로를 더 포함하는 것을 특징으로 하는 차동 증폭기.
  10. 제9항에 있어서,
    상기 제어 신호 생성회로는,
    상기 제1 및 제2의 입력 전압의 평균 전압을 생성하는 제1의 회로와,
    상기 평균 전압으로부터 상기 제어 신호를 생성하는 제2의 회로를 포함하는 것을 특징으로 하는 차동 증폭기.
  11. 제10항에 있어서,
    상기 제1의 회로는,
    상기 접지선에 접속되는 제2의 정전류원과,
    상기 제2의 정전류원에 접속되고 제3의 NMOS 트랜지스터의 게이트에서 상기 제1 및 제2의 입력 전압을 수신하는 상기 제3의 NMOS 트랜지스터와,
    상기 제2의 정전류원과 접속되는 제4의 NMOS 트랜지스터와,
    상기 전원선에 접속되고 상기 제3의 NMOS 트랜지스터를 통해 흐르는 전류의 합과 동일한 전류를 상기 제 4의 NMOS 트랜지스터에 공급하는 전류 미러를 포함하고,
    상기 평균 전압은 상기 전류 미러와 상기 제4의 NMOS 트랜지스터 사이의 노드로부터 출력되는 것을 특징으로 하는 차동 증폭기.
  12. 제11항에 있어서,
    상기 제2의 회로는 소정의 기준 전압과 상기 평균 전압을 비교하여 상기 제어 신호를 출력하는 비교기를 포함하는 것을 특징으로 하는 차동 증폭기.
  13. 제11항에 있어서,
    상기 제어 신호 생성 회로는 상기 제1의 회로와 상기 제2의 회로 사이에 마련되는 필터 회로를 더 포함하는 것을 특징으로 하는 차동 증폭기.
  14. 제11항에 있어서,
    상기 제1의 회로는 상기 노드와 상기 제2의 회로 사이에 접속된 버퍼를 더 포함하는 것을 특징으로 하는 차동 증폭기.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제1 및 제2의 차동 증폭부를 포함하고, 상기 제1의 차동 증폭부는 제1 및 제2 입력 전압을 각각 수신하는 제1의 차동 PMOS 트랜지스터 쌍을 포함하고, 상기 제2의 차동 증폭부는 상기 제1 및 제2 입력 전압을 각각 수신하는 제2의 차동 NMOS 트랜지스터 쌍을 포함하는 차동 증폭 회로에서 상기 제1 및 제2의 입력 전압으로부터 출력 신호를 출력하는 방법에 있어서,
    제어 신호에 응답하여 상기 제1 및 제2의 차동 증폭부 중의 어느 하나를 활성화하는 단계와,
    상기 활성화 된 차동 증폭부에 제1 및 제2의 입력 전압을 공급하는 단계와,
    상기 활성화 된 차동 증폭부의 출력으로부터 출력 신호를 출력하는 단계를 포함하고,
    상기 활성화하는 단계는,
    상기 제1의 차동 증폭부가 상기 제어 신호에 응답하여 활성화되는 경우에, 상기 제1의 차동 증폭부에 대한 제1의 정전류원이 온이 되고, 상기 제2의 차동 증폭부에 대한 제2의 정전류원이 오프가 되도록 제어하는 단계(a)와,
    상기 제2의 차동 증폭부가 상기 제어 신호에 응답하여 활성화되는 경우에, 제2의 정전류원이 온이 되고, 상기 제1의 정전류원이 오프가 되도록 제어하는 단계(b)를 포함하고,
    상기 제어 단계(a)는,
    상기 제1의 정전류원의 제1의 PMOS 트랜지스터의 게이트에 제1의 바이어스 전압을 공급하는 단계와,
    상기 제1의 PMOS 트랜지스터의 게이트에 상기 제1의 바이어스 전압의 공급을 중지시키는 단계를 포함하고,
    상기 제어 단계(b)는,
    상기 제2의 정전류원의 제1의 NMOS 트랜지스터의 게이트에 제2의 바이어스 전압을 공급하는 단계와,
    상기 제1의 NMOS 트랜지스터의 게이트에 상기 제2의 바이어스 전압의 공급을 중지시키는 단계를 포함하고,
    상기 활성화 단계는,
    상기 제어 신호를 반전하는 단계와,
    상기 제1의 차동 증폭부가 상기 제어 신호에 응답하여 활성화되는 경우에, 반전 제어 신호에 응답하여 상기 제2의 정전류원의 동작을 중지시키는 단계와,
    상기 제2의 차동 증폭부가 상기 제어 신호에 응답하여 활성화되는 경우에, 반전 제어 신호에 응답하여 상기 제1의 정전류원의 동작을 중지시키는 단계를 포함하는 것을 특징으로 하는 출력 신호를 출력하는 방법.
  20. 제19항에 있어서,
    상기 제1 및 제2의 입력 전압에 기초하여 상기 제어 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 출력 신호를 출력하는 방법.
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