JP3334548B2 - 定電流駆動回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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- H03K—PULSE TECHNIQUE
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
Description
【０００１】
【発明の属する技術分野】この発明は、電源変動や温度
変動，プロセス変動の影響を受けることなく負荷の定電
流駆動を行うことを可能とした定電流駆動回路に関す
る。
変動，プロセス変動の影響を受けることなく負荷の定電
流駆動を行うことを可能とした定電流駆動回路に関す
る。
【０００２】
【従来の技術】従来より、二つのＩＣチップの内部回路
間の信号転送のために、オフチップ・ドライバを設ける
ことが行われる。この様なオフチップ・ドライバで電源
変動や温度変動，プロセス変動の影響を受けない定電流
駆動回路として、図６に示すようなカレントミラー回路
を利用したものが知られている。反転入力端子を基準電
圧ＶREF の入力端子とした演算増幅器ＯＰと、その出力
により駆動されるＰＭＯＳトランジスタＰ21、及びこの
ＰＭＯＳトランジスタＰ21のドレイン端子Ａに接続され
た抵抗Ｒにより、基準電流源回路が構成されている。こ
の基準電流源回路では、端子Ａの電圧が基準電圧ＶREF
に常に等しくなるようにＰＭＯＳトランジスタＰ21によ
る負帰還がかかる。従って、基準電圧ＶREF が電源変動
や温度変動，プロセス変動の影響を受けないものである
とすれば、抵抗Ｒに流れる電流Ｉ0＝ＶREF／Ｒも電源変
動や温度変動，プロセス変動の影響を受けない基準電流
となる。
間の信号転送のために、オフチップ・ドライバを設ける
ことが行われる。この様なオフチップ・ドライバで電源
変動や温度変動，プロセス変動の影響を受けない定電流
駆動回路として、図６に示すようなカレントミラー回路
を利用したものが知られている。反転入力端子を基準電
圧ＶREF の入力端子とした演算増幅器ＯＰと、その出力
により駆動されるＰＭＯＳトランジスタＰ21、及びこの
ＰＭＯＳトランジスタＰ21のドレイン端子Ａに接続され
た抵抗Ｒにより、基準電流源回路が構成されている。こ
の基準電流源回路では、端子Ａの電圧が基準電圧ＶREF
に常に等しくなるようにＰＭＯＳトランジスタＰ21によ
る負帰還がかかる。従って、基準電圧ＶREF が電源変動
や温度変動，プロセス変動の影響を受けないものである
とすれば、抵抗Ｒに流れる電流Ｉ0＝ＶREF／Ｒも電源変
動や温度変動，プロセス変動の影響を受けない基準電流
となる。
【０００３】ＰＭＯＳトランジスタＰ21とゲートが共通
に駆動されるＰＭＯＳトランジスタＰ22及びＰ23は、Ｐ
ＭＯＳトランジスタＰ21と共にカレントミラー回路を構
成しており、素子寸法がＰＭＯＳトランジスタＰ21と同
じであれば、これらに流れる電流もＩ1 ＝Ｉ2 ＝Ｉ0 と
なる。ＰＭＯＳトランジスタＰ22のドレインにつながる
接地端子ＶSS側のＮＭＯＳトランジスタＮ21はゲート，
ドレインを共通にしたダイオード接続となっており、そ
のゲート・ドレインが出力段のＮＭＯＳトランジスタＮ
22のゲートに接続されている。これにより、ＮＭＯＳト
ランジスタＮ21，Ｎ22の部分もカレントミラー回路とな
り、ＮＭＯＳトランジスタＮ21，Ｎ22の寸法が同じであ
れば、ＮＭＯＳトランジスタＮ22に流れる電流Ｉ3 は、
Ｉ3 ＝Ｉ0 となる。
に駆動されるＰＭＯＳトランジスタＰ22及びＰ23は、Ｐ
ＭＯＳトランジスタＰ21と共にカレントミラー回路を構
成しており、素子寸法がＰＭＯＳトランジスタＰ21と同
じであれば、これらに流れる電流もＩ1 ＝Ｉ2 ＝Ｉ0 と
なる。ＰＭＯＳトランジスタＰ22のドレインにつながる
接地端子ＶSS側のＮＭＯＳトランジスタＮ21はゲート，
ドレインを共通にしたダイオード接続となっており、そ
のゲート・ドレインが出力段のＮＭＯＳトランジスタＮ
22のゲートに接続されている。これにより、ＮＭＯＳト
ランジスタＮ21，Ｎ22の部分もカレントミラー回路とな
り、ＮＭＯＳトランジスタＮ21，Ｎ22の寸法が同じであ
れば、ＮＭＯＳトランジスタＮ22に流れる電流Ｉ3 は、
Ｉ3 ＝Ｉ0 となる。
【０００４】従って、負荷につながるスイッチング用Ｐ
ＭＯＳトランジスタＰ24及びＮＭＯＳトランジスタＮ23
が入力信号ＩＮ１，ＩＮ２により相補的に駆動されたと
き、負荷の定電流駆動が行われる。即ち、ＰＭＯＳトラ
ンジスタＰ24がオンのとき、ＰＭＯＳトランジスタＰ2
3，Ｐ24を介して電源端子ＶDDから定電流Ｉ2 ＝Ｉ0 に
より負荷充電が行われ、ＮＭＯＳトランジスタＮ23がオ
ンのとき、ＮＭＯＳトランジスタＮ22，Ｎ23を介して負
荷の放電がやはり定電流Ｉ3 ＝Ｉ0 により行われる。
ＭＯＳトランジスタＰ24及びＮＭＯＳトランジスタＮ23
が入力信号ＩＮ１，ＩＮ２により相補的に駆動されたと
き、負荷の定電流駆動が行われる。即ち、ＰＭＯＳトラ
ンジスタＰ24がオンのとき、ＰＭＯＳトランジスタＰ2
3，Ｐ24を介して電源端子ＶDDから定電流Ｉ2 ＝Ｉ0 に
より負荷充電が行われ、ＮＭＯＳトランジスタＮ23がオ
ンのとき、ＮＭＯＳトランジスタＮ22，Ｎ23を介して負
荷の放電がやはり定電流Ｉ3 ＝Ｉ0 により行われる。
【０００５】ところで、図６の定電流駆動回路では、負
荷を充電するとき、ＰＭＯＳトランジスタＰ23，Ｐ24で
はしきい値による電圧降下がないから、信号出力端子Ｏ
ＵＴの“Ｈ”レベル側は電源電圧ＶDDまでフルスイング
する。しかし近年、低消費電力化のために、出力振幅を
電源電圧より下げることが要求されることが多い。この
様な要求に対しては一般に、電源ＶDD側にＮＭＯＳトラ
ンジスタを用いることが有効である。ＮＭＯＳトランジ
スタを電源ＶDD側に用いれば、ゲートを電源電圧ＶDDで
駆動したとき、ソース端子はＶDD−Ｖth（ＶthはＮＭＯ
Ｓトランジスタのゲートしきい値電圧）以上には上昇で
きない。従って“Ｈ”レベル出力が制限されることにな
る。
荷を充電するとき、ＰＭＯＳトランジスタＰ23，Ｐ24で
はしきい値による電圧降下がないから、信号出力端子Ｏ
ＵＴの“Ｈ”レベル側は電源電圧ＶDDまでフルスイング
する。しかし近年、低消費電力化のために、出力振幅を
電源電圧より下げることが要求されることが多い。この
様な要求に対しては一般に、電源ＶDD側にＮＭＯＳトラ
ンジスタを用いることが有効である。ＮＭＯＳトランジ
スタを電源ＶDD側に用いれば、ゲートを電源電圧ＶDDで
駆動したとき、ソース端子はＶDD−Ｖth（ＶthはＮＭＯ
Ｓトランジスタのゲートしきい値電圧）以上には上昇で
きない。従って“Ｈ”レベル出力が制限されることにな
る。
【０００６】しかしながら、図７に示すように、演算増
幅器ＯＰの入力関係を図６と逆にし、図６の回路におけ
る電源ＶDD側のＰＭＯＳトランジスタＰ21，Ｐ22，Ｐ23
をＮＭＯＳトランジスタＮ31，Ｎ32，Ｎ33に置き換える
と、カレントミラー回路ではなくなり、定電流特性が崩
れてしまう。即ち、図６の回路では、ＰＭＯＳトランジ
スタＰ21，Ｐ22，Ｐ23のソースが電源ＶDDに接続されて
いるから、これらのゲートを共通接続したとき、これら
のゲート・ソース間電圧は常に同じになり、カレントミ
ラー条件が満たされる。一方図７の場合、演算増幅器Ｏ
ＰとＮＭＯＳトランジスタＮ31と抵抗Ｒにより構成され
る基準電流源回路では、ＮＭＯＳトランジスタＮ31の負
帰還動作により一定の基準電流Ｉ0 ＝ＶREF／Ｒが得ら
れるが、ＮＭＯＳトランジスタＮ31，Ｎ32は電源ＶDD側
がドレインであるから、これらのゲート・ソース間電圧
は連動せず、カレントミラー条件を満たさない。
幅器ＯＰの入力関係を図６と逆にし、図６の回路におけ
る電源ＶDD側のＰＭＯＳトランジスタＰ21，Ｐ22，Ｐ23
をＮＭＯＳトランジスタＮ31，Ｎ32，Ｎ33に置き換える
と、カレントミラー回路ではなくなり、定電流特性が崩
れてしまう。即ち、図６の回路では、ＰＭＯＳトランジ
スタＰ21，Ｐ22，Ｐ23のソースが電源ＶDDに接続されて
いるから、これらのゲートを共通接続したとき、これら
のゲート・ソース間電圧は常に同じになり、カレントミ
ラー条件が満たされる。一方図７の場合、演算増幅器Ｏ
ＰとＮＭＯＳトランジスタＮ31と抵抗Ｒにより構成され
る基準電流源回路では、ＮＭＯＳトランジスタＮ31の負
帰還動作により一定の基準電流Ｉ0 ＝ＶREF／Ｒが得ら
れるが、ＮＭＯＳトランジスタＮ31，Ｎ32は電源ＶDD側
がドレインであるから、これらのゲート・ソース間電圧
は連動せず、カレントミラー条件を満たさない。
【０００７】仮に、ゲート・ドレインを接続したＮＭＯ
ＳトランジスタＮ21を、温度やプロセスのばらつきの標
準条件において、Ｉ1 ＝ＶREF／Ｒなる電流が流れるよ
うに設計したとしても、条件変動があったとき、ＮＭＯ
ＳトランジスタＮ32及びＮ33に流れる電流Ｉ1 及びＩ2
が抵抗Ｒに流れる基準電流Ｉ0 と一致するという保証は
なくなる。出力段のＶSS側のＮＭＯＳトランジスタＮ22
についても同様である。ＮＭＯＳトランジスタＮ21とＮ
22の関係は図６と同様であり、Ｉ1 ＝Ｉ3 の条件は満た
されるものの、これらと基準電流Ｉ0 との一致はやはり
保証されない。
ＳトランジスタＮ21を、温度やプロセスのばらつきの標
準条件において、Ｉ1 ＝ＶREF／Ｒなる電流が流れるよ
うに設計したとしても、条件変動があったとき、ＮＭＯ
ＳトランジスタＮ32及びＮ33に流れる電流Ｉ1 及びＩ2
が抵抗Ｒに流れる基準電流Ｉ0 と一致するという保証は
なくなる。出力段のＶSS側のＮＭＯＳトランジスタＮ22
についても同様である。ＮＭＯＳトランジスタＮ21とＮ
22の関係は図６と同様であり、Ｉ1 ＝Ｉ3 の条件は満た
されるものの、これらと基準電流Ｉ0 との一致はやはり
保証されない。
【０００８】
【発明が解決しようとする課題】以上のように従来のＰ
ＭＯＳカレントミラー回路を利用した定電流駆動回路で
は、“Ｈ”レベル側出力振幅を制限することができず、
またそのＰＭＯＳカレントミラー回路の部分をＮＭＯＳ
トランジスタに置き換えると、温度やプロセス変動の影
響を受けてしまうという問題があった。
ＭＯＳカレントミラー回路を利用した定電流駆動回路で
は、“Ｈ”レベル側出力振幅を制限することができず、
またそのＰＭＯＳカレントミラー回路の部分をＮＭＯＳ
トランジスタに置き換えると、温度やプロセス変動の影
響を受けてしまうという問題があった。
【０００９】この発明は、上記事情を考慮してなされた
もので、“Ｈ”レベル側振幅を制限しながら、電源，温
度，プロセス等の変動の影響を受けない定電流負荷駆動
を行うことを可能とした定電流駆動回路を提供すること
を目的としている。
もので、“Ｈ”レベル側振幅を制限しながら、電源，温
度，プロセス等の変動の影響を受けない定電流負荷駆動
を行うことを可能とした定電流駆動回路を提供すること
を目的としている。
【００１０】
【課題を解決するための手段】この発明に係る定電流駆
動回路は、第１に、非反転入力端子に第１の基準電圧が
入力される第１の演算増幅器と、この第１の演算増幅器
の出力によりゲートが駆動され、ドレインが高レベル側
電源端子に接続され、ソースが前記第１の演算増幅器の
反転入力端子に帰還接続された第１のＮＭＯＳトランジ
スタと、反転入力端子に前記第１の基準電圧より低い第
２の基準電圧が入力される第２の演算増幅器と、この第
２の演算増幅器の出力によりゲートが駆動され、ソース
が低レベル側電源端子に接続され、ドレインが前記第２
の演算増幅器の非反転入力端子に帰還接続された第２の
ＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジ
スタのソースと第２のＮＭＯＳトランジスタのドレイン
との間に接続された抵抗と、ゲート及びドレインがそれ
ぞれ第１の信号入力端子及び信号出力端子に接続された
スイッチング用ＰＭＯＳトランジスタと、ゲート及びド
レインがそれぞれ第２の信号入力端子及び前記信号出力
端子に接続されたスイッチング用ＮＭＯＳトランジスタ
と、前記スイッチング用ＰＭＯＳトランジスタと高レベ
ル側電源端子の間に介挿接続され、ゲートが前記第１の
ＮＭＯＳトランジスタのゲートと共通接続されたプルア
ップ用ＮＭＯＳトランジスタと、前記スイッチング用Ｎ
ＭＯＳトランジスタと低レベル側電源端子の間に介挿接
続され、ゲートが前記第２のＮＭＯＳトランジスタと共
通接続された電流源用ＮＭＯＳトランジスタとを有する
ことを特徴としている。
動回路は、第１に、非反転入力端子に第１の基準電圧が
入力される第１の演算増幅器と、この第１の演算増幅器
の出力によりゲートが駆動され、ドレインが高レベル側
電源端子に接続され、ソースが前記第１の演算増幅器の
反転入力端子に帰還接続された第１のＮＭＯＳトランジ
スタと、反転入力端子に前記第１の基準電圧より低い第
２の基準電圧が入力される第２の演算増幅器と、この第
２の演算増幅器の出力によりゲートが駆動され、ソース
が低レベル側電源端子に接続され、ドレインが前記第２
の演算増幅器の非反転入力端子に帰還接続された第２の
ＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジ
スタのソースと第２のＮＭＯＳトランジスタのドレイン
との間に接続された抵抗と、ゲート及びドレインがそれ
ぞれ第１の信号入力端子及び信号出力端子に接続された
スイッチング用ＰＭＯＳトランジスタと、ゲート及びド
レインがそれぞれ第２の信号入力端子及び前記信号出力
端子に接続されたスイッチング用ＮＭＯＳトランジスタ
と、前記スイッチング用ＰＭＯＳトランジスタと高レベ
ル側電源端子の間に介挿接続され、ゲートが前記第１の
ＮＭＯＳトランジスタのゲートと共通接続されたプルア
ップ用ＮＭＯＳトランジスタと、前記スイッチング用Ｎ
ＭＯＳトランジスタと低レベル側電源端子の間に介挿接
続され、ゲートが前記第２のＮＭＯＳトランジスタと共
通接続された電流源用ＮＭＯＳトランジスタとを有する
ことを特徴としている。
【００１１】この発明に係る定電流駆動回路は、第２
に、非反転入力端子に第１の基準電圧が入力される第１
の演算増幅器と、この第１の演算増幅器の出力によりゲ
ートが駆動され、ドレインが高レベル側電源端子に接続
され、ソースが前記第１の演算増幅器の反転入力端子に
帰還接続された第１のＮＭＯＳトランジスタと、反転入
力端子に前記第１の基準電圧より低い第２の基準電圧が
入力される第２の演算増幅器と、この第２の演算増幅器
の出力によりゲートが駆動され、ソースが低レベル側電
源端子に接続され、ドレインが前記第２の演算増幅器の
非反転入力端子に帰還接続された第２のＮＭＯＳトラン
ジスタと、前記第１のＮＭＯＳトランジスタのソースと
第２のＮＭＯＳトランジスタのドレインとの間に接続さ
れた抵抗と、ソース及びドレインがそれぞれ負荷の一端
に接続され相補的入力信号によりゲートが選択的に駆動
される第１及び第２のスイッチング用ＮＭＯＳトランジ
スタ、ソース及びドレインがそれぞれ前記負荷の他端に
接続され前記相補的入力信号によりゲートが選択的に駆
動される第３及び第４のスイッチング用ＮＭＯＳトラン
ジスタ、前記第１及び第３のスイッチング用ＮＭＯＳト
ランジスタと高レベル側電源端子の間にそれぞれ第１及
び第２のＰＭＯＳトランジスタを介して設けられて前記
第１のＮＭＯＳトランジスタのゲートと共通にゲートが
駆動される一対のプルアップ用ＮＭＯＳトランジスタ、
及び前記第２及び第４のスイッチング用ＮＭＯＳトラン
ジスタと低レベル側電源端子の間に設けられて前記第２
のＮＭＯＳトランジスタのゲートと共通にゲートが駆動
される一対の電流源用ＮＭＯＳトランジスタを有する差
動型スイッチングドライブ段と、前記第１のＮＭＯＳト
ランジスタのゲートと共通にゲートが駆動されドレイン
が高レベル側電源端子に接続された第３のＮＭＯＳトラ
ンジスタ、前記第２のＮＭＯＳトランジスタのゲートと
共通にゲートが駆動されソースが低レベル側電源端子に
接続された第４のＮＭＯＳトランジスタ、及びこれら第
３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジス
タの間にゲート・ドレインを短絡して介挿接続されてそ
のゲート・ドレイン端子が前記第１及び第２のＰＭＯＳ
トランジスタのゲートに接続された第３のＰＭＯＳトラ
ンジスタを有するバイアス回路とを有することを特徴と
する。
に、非反転入力端子に第１の基準電圧が入力される第１
の演算増幅器と、この第１の演算増幅器の出力によりゲ
ートが駆動され、ドレインが高レベル側電源端子に接続
され、ソースが前記第１の演算増幅器の反転入力端子に
帰還接続された第１のＮＭＯＳトランジスタと、反転入
力端子に前記第１の基準電圧より低い第２の基準電圧が
入力される第２の演算増幅器と、この第２の演算増幅器
の出力によりゲートが駆動され、ソースが低レベル側電
源端子に接続され、ドレインが前記第２の演算増幅器の
非反転入力端子に帰還接続された第２のＮＭＯＳトラン
ジスタと、前記第１のＮＭＯＳトランジスタのソースと
第２のＮＭＯＳトランジスタのドレインとの間に接続さ
れた抵抗と、ソース及びドレインがそれぞれ負荷の一端
に接続され相補的入力信号によりゲートが選択的に駆動
される第１及び第２のスイッチング用ＮＭＯＳトランジ
スタ、ソース及びドレインがそれぞれ前記負荷の他端に
接続され前記相補的入力信号によりゲートが選択的に駆
動される第３及び第４のスイッチング用ＮＭＯＳトラン
ジスタ、前記第１及び第３のスイッチング用ＮＭＯＳト
ランジスタと高レベル側電源端子の間にそれぞれ第１及
び第２のＰＭＯＳトランジスタを介して設けられて前記
第１のＮＭＯＳトランジスタのゲートと共通にゲートが
駆動される一対のプルアップ用ＮＭＯＳトランジスタ、
及び前記第２及び第４のスイッチング用ＮＭＯＳトラン
ジスタと低レベル側電源端子の間に設けられて前記第２
のＮＭＯＳトランジスタのゲートと共通にゲートが駆動
される一対の電流源用ＮＭＯＳトランジスタを有する差
動型スイッチングドライブ段と、前記第１のＮＭＯＳト
ランジスタのゲートと共通にゲートが駆動されドレイン
が高レベル側電源端子に接続された第３のＮＭＯＳトラ
ンジスタ、前記第２のＮＭＯＳトランジスタのゲートと
共通にゲートが駆動されソースが低レベル側電源端子に
接続された第４のＮＭＯＳトランジスタ、及びこれら第
３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジス
タの間にゲート・ドレインを短絡して介挿接続されてそ
のゲート・ドレイン端子が前記第１及び第２のＰＭＯＳ
トランジスタのゲートに接続された第３のＰＭＯＳトラ
ンジスタを有するバイアス回路とを有することを特徴と
する。
【００１２】なおこの発明による第１及び第２の定電流
駆動回路において、第１の演算増幅器に入力される第１
の基準電圧を第２の演算増幅器に入力される第２の基準
電圧より低く設定して、第１の演算増幅器の反転入力端
子には前記第２のＮＭＯＳトランジスタのドレインが、
前記第２の演算増幅器の非反転入力端子には前記第１の
ＮＭＯＳトランジスタのソースがそれぞれ帰還接続され
るようにしてもよい。この発明によると、第１及び第２
の演算増幅器に入力される第１及び第２の基準電圧をそ
れぞれ、ＶREF1，ＶREF2としたとき、第１及び第２の演
算増幅器により駆動される第１及び第２のＮＭＯＳトラ
ンジスタの間に接続された抵抗Ｒには、Ｉ0 ＝｜ＶREF1
−ＶREF2｜／Ｒなる基準電流が得られる。第１，第２の
基準電圧ＶREF1，ＶREF2が電源，温度，プロセス等の変
動の影響を受けないものとすれば、基準電流Ｉ0 も同様
に電源，温度，プロセス等の変動の影響を受けない。な
お以下の説明では、電源，温度及びプロセスの変動をま
とめて外部条件変動という。
駆動回路において、第１の演算増幅器に入力される第１
の基準電圧を第２の演算増幅器に入力される第２の基準
電圧より低く設定して、第１の演算増幅器の反転入力端
子には前記第２のＮＭＯＳトランジスタのドレインが、
前記第２の演算増幅器の非反転入力端子には前記第１の
ＮＭＯＳトランジスタのソースがそれぞれ帰還接続され
るようにしてもよい。この発明によると、第１及び第２
の演算増幅器に入力される第１及び第２の基準電圧をそ
れぞれ、ＶREF1，ＶREF2としたとき、第１及び第２の演
算増幅器により駆動される第１及び第２のＮＭＯＳトラ
ンジスタの間に接続された抵抗Ｒには、Ｉ0 ＝｜ＶREF1
−ＶREF2｜／Ｒなる基準電流が得られる。第１，第２の
基準電圧ＶREF1，ＶREF2が電源，温度，プロセス等の変
動の影響を受けないものとすれば、基準電流Ｉ0 も同様
に電源，温度，プロセス等の変動の影響を受けない。な
お以下の説明では、電源，温度及びプロセスの変動をま
とめて外部条件変動という。
【００１３】第１の定電流駆動回路においては、スイッ
チングドライブ段の電流源用ＮＭＯＳトランジスタは第
２のＮＭＯＳトランジスタと共にカレントミラー回路を
構成するから、スイッチング用ＮＭＯＳトランジスタが
オンしたときにこの電流源用ＮＭＯＳトランジスタを流
れる負荷電流は、基準電流Ｉ0 に規定された定電流とな
り、外部条件変動の影響を受けることがない。また、第
１のＮＭＯＳトランジスタとスイッチングドライブ段の
プルアップ用ＮＭＯＳトランジスタはゲートが共通に駆
動されるから、これらの素子パラメータが同じであり、
スイッチングＰＭＯＳトランジスタがオンしたときにこ
れらがピンチオフ領域で動作するように条件設定されれ
ば、プルアップ用ＮＭＯＳトランジスタを通して流れる
負荷電流は、基準電流Ｉ0 と等しくなる。そして、スイ
ッチングＰＭＯＳトランジスタがオンしたときの信号出
力端子の“Ｈ”レベル電圧は、プルアップ用ＮＭＯＳト
ランジスタのゲート電圧（＝第１のＮＭＯＳトランジス
タのゲート電圧）をＶG 、ゲートしきい値電圧をＶTNと
して、ＶG −ＶTNで制限される。即ち出力振幅は、プル
アップ用ＮＭＯＳトランジスタの設計と基準電圧ＶREF1
の設定により、電源電圧ＶDDより低い所定の値に設定で
きることになる。
チングドライブ段の電流源用ＮＭＯＳトランジスタは第
２のＮＭＯＳトランジスタと共にカレントミラー回路を
構成するから、スイッチング用ＮＭＯＳトランジスタが
オンしたときにこの電流源用ＮＭＯＳトランジスタを流
れる負荷電流は、基準電流Ｉ0 に規定された定電流とな
り、外部条件変動の影響を受けることがない。また、第
１のＮＭＯＳトランジスタとスイッチングドライブ段の
プルアップ用ＮＭＯＳトランジスタはゲートが共通に駆
動されるから、これらの素子パラメータが同じであり、
スイッチングＰＭＯＳトランジスタがオンしたときにこ
れらがピンチオフ領域で動作するように条件設定されれ
ば、プルアップ用ＮＭＯＳトランジスタを通して流れる
負荷電流は、基準電流Ｉ0 と等しくなる。そして、スイ
ッチングＰＭＯＳトランジスタがオンしたときの信号出
力端子の“Ｈ”レベル電圧は、プルアップ用ＮＭＯＳト
ランジスタのゲート電圧（＝第１のＮＭＯＳトランジス
タのゲート電圧）をＶG 、ゲートしきい値電圧をＶTNと
して、ＶG −ＶTNで制限される。即ち出力振幅は、プル
アップ用ＮＭＯＳトランジスタの設計と基準電圧ＶREF1
の設定により、電源電圧ＶDDより低い所定の値に設定で
きることになる。
【００１４】差動型スイッチングドライブ段を用いた第
２の定電流駆動回路においては、第１の定電流駆動回路
と同様の理由で外部条件変動の影響を受けない定電流特
性が得られるのみならず、差動型スイッチングドライブ
段の高レベル電源側にＰＭＯＳトランジスタを挿入した
ことにより、更に負荷にかかる振幅電圧を抑えることが
できる。また、差動型スイッチングドライブ段の二つの
ＰＭＯＳトランジスタをバイアスするために第３のＰＭ
ＯＳトランジスタを含むバイアス回路を用いることによ
って、負荷にかかる振幅電圧の温度，プロセス変動の影
響を除くことができる。
２の定電流駆動回路においては、第１の定電流駆動回路
と同様の理由で外部条件変動の影響を受けない定電流特
性が得られるのみならず、差動型スイッチングドライブ
段の高レベル電源側にＰＭＯＳトランジスタを挿入した
ことにより、更に負荷にかかる振幅電圧を抑えることが
できる。また、差動型スイッチングドライブ段の二つの
ＰＭＯＳトランジスタをバイアスするために第３のＰＭ
ＯＳトランジスタを含むバイアス回路を用いることによ
って、負荷にかかる振幅電圧の温度，プロセス変動の影
響を除くことができる。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
る定電流駆動回路の構成を示す。基準電流源回路１は、
二つの演算増幅器ＯＰ１，ＯＰ２とこれらにより駆動さ
れるＮＭＯＳトランジスタＮ11，Ｎ12及び抵抗Ｒにより
構成される。第１の演算増幅器ＯＰ１の非反転入力端子
には第１の基準電圧ＶREF1が入力され、その出力により
ゲートが駆動される第１のＮＭＯＳトランジスタＮ11
は、ドレインが高レベル側電源端子ＶDDに接続され、ソ
ース（端子Ａ）が第１の演算増幅器ＯＰ１の反転入力端
子に帰還接続されている。第２の演算増幅器ＯＰ２の反
転入力端子には第１の基準電圧ＶREF1より低い第２の基
準電圧ＶREF2が入力され、その出力によりゲートが駆動
される第２のＮＭＯＳトランジスタＮ12は、ソースが低
レベル側電源端子ＶSSに接続され、ドレイン（端子Ｂ）
が第２の演算増幅器ＯＰ２の非反転入力端子に帰還接続
されている。端子Ａ，Ｂ間に抵抗Ｒが接続される。
の実施例を説明する。図１は、この発明の一実施例によ
る定電流駆動回路の構成を示す。基準電流源回路１は、
二つの演算増幅器ＯＰ１，ＯＰ２とこれらにより駆動さ
れるＮＭＯＳトランジスタＮ11，Ｎ12及び抵抗Ｒにより
構成される。第１の演算増幅器ＯＰ１の非反転入力端子
には第１の基準電圧ＶREF1が入力され、その出力により
ゲートが駆動される第１のＮＭＯＳトランジスタＮ11
は、ドレインが高レベル側電源端子ＶDDに接続され、ソ
ース（端子Ａ）が第１の演算増幅器ＯＰ１の反転入力端
子に帰還接続されている。第２の演算増幅器ＯＰ２の反
転入力端子には第１の基準電圧ＶREF1より低い第２の基
準電圧ＶREF2が入力され、その出力によりゲートが駆動
される第２のＮＭＯＳトランジスタＮ12は、ソースが低
レベル側電源端子ＶSSに接続され、ドレイン（端子Ｂ）
が第２の演算増幅器ＯＰ２の非反転入力端子に帰還接続
されている。端子Ａ，Ｂ間に抵抗Ｒが接続される。
【００１６】この基準電流源回路１において、第１及び
第２の基準電圧ＶREF1及びＶREF2は外部条件によらず一
定であるとする。このとき、端子ＡおよびＢの電圧はそ
れぞれ、第１及び第２のＮＭＯＳトランジスタＮ11及び
Ｎ12の負帰還動作により、ＶREF1及びＶREF2となり、従
って抵抗Ｒには、外部条件変動によらず一定の基準電流
Ｉ0 ＝（ＶREF1−ＶREF2）／Ｒが流れることになる。
第２の基準電圧ＶREF1及びＶREF2は外部条件によらず一
定であるとする。このとき、端子ＡおよびＢの電圧はそ
れぞれ、第１及び第２のＮＭＯＳトランジスタＮ11及び
Ｎ12の負帰還動作により、ＶREF1及びＶREF2となり、従
って抵抗Ｒには、外部条件変動によらず一定の基準電流
Ｉ0 ＝（ＶREF1−ＶREF2）／Ｒが流れることになる。
【００１７】この様な基準電流源回路１により制御され
るスイッチングドライブ段２においては、ゲート及びド
レインがそれぞれ第１の信号入力端子ＩＮ１及び信号出
力端子ＯＵＴに接続されたスイッチング用ＰＭＯＳトラ
ンジスタＰ11のソースは、プルアップ用ＮＭＯＳトラン
ジスタＮ13を介してＶDDに接続されている。ＮＭＯＳト
ランジスタＮ13のゲートは第１のＮＭＯＳトランジスタ
Ｎ11のゲートと共通接続されている。一方、ゲート及び
ドレインがそれぞれ第２の信号入力端子ＩＮ２及び信号
出力端子ＯＵＴに接続されたスイッチング用ＮＭＯＳト
ランジスタＮ15のソースは電流源用ＮＭＯＳトランジス
タＮ14を介してＶSSに接続されている。このＮＭＯＳト
ランジスタＮ14のゲートは、第２のＮＭＯＳトランジス
タＮ12のゲートと共通接続されている。
るスイッチングドライブ段２においては、ゲート及びド
レインがそれぞれ第１の信号入力端子ＩＮ１及び信号出
力端子ＯＵＴに接続されたスイッチング用ＰＭＯＳトラ
ンジスタＰ11のソースは、プルアップ用ＮＭＯＳトラン
ジスタＮ13を介してＶDDに接続されている。ＮＭＯＳト
ランジスタＮ13のゲートは第１のＮＭＯＳトランジスタ
Ｎ11のゲートと共通接続されている。一方、ゲート及び
ドレインがそれぞれ第２の信号入力端子ＩＮ２及び信号
出力端子ＯＵＴに接続されたスイッチング用ＮＭＯＳト
ランジスタＮ15のソースは電流源用ＮＭＯＳトランジス
タＮ14を介してＶSSに接続されている。このＮＭＯＳト
ランジスタＮ14のゲートは、第２のＮＭＯＳトランジス
タＮ12のゲートと共通接続されている。
【００１８】この実施例の定電流駆動回路の動作は基本
的に図６と同じである。第１，第２の信号入力端子ＩＮ
１及びＩＮ２が共に“Ｌ”のとき、スイッチング用ＰＭ
ＯＳトランジスタＰ11がオン、スイッチング用ＮＭＯＳ
トランジスタＮ15がオフになり、負荷充電が行われる。
第１，第２の信号入力端子ＩＮ１，ＩＮ２が共に“Ｈ”
のとき、スイッチング用ＰＭＯＳトランジスタＰ11がオ
フ、スイッチング用ＮＭＯＳトランジスタＮ15がオンに
なり、負荷放電が行われる。第１の信号入力端子ＩＮ１
が“Ｈ”，第２の信号入力端子ＩＮ２が“Ｌ”のとき、
スイッチング用ＰＭＯＳトランジスタＰ11，ＮＭＯＳト
ランジスタＮ15共にオフのスタンバイ状態となる。
的に図６と同じである。第１，第２の信号入力端子ＩＮ
１及びＩＮ２が共に“Ｌ”のとき、スイッチング用ＰＭ
ＯＳトランジスタＰ11がオン、スイッチング用ＮＭＯＳ
トランジスタＮ15がオフになり、負荷充電が行われる。
第１，第２の信号入力端子ＩＮ１，ＩＮ２が共に“Ｈ”
のとき、スイッチング用ＰＭＯＳトランジスタＰ11がオ
フ、スイッチング用ＮＭＯＳトランジスタＮ15がオンに
なり、負荷放電が行われる。第１の信号入力端子ＩＮ１
が“Ｈ”，第２の信号入力端子ＩＮ２が“Ｌ”のとき、
スイッチング用ＰＭＯＳトランジスタＰ11，ＮＭＯＳト
ランジスタＮ15共にオフのスタンバイ状態となる。
【００１９】基準電流源回路１の第２のＮＭＯＳトラン
ジスタＮ12とスイッチングドライブ段２の電流源用ＮＭ
ＯＳトランジスタＮ14とは、ゲート・ソース間電圧が同
じである。従って、これらの素子パラメータが同じであ
るとすれば、ＮＭＯＳトランジスタＮ15及びＮ14を通し
て流れる放電電流Ｉ12は、抵抗Ｒを流れる基準電流Ｉ0
と等しい。即ち、外部条件変動があっても、負荷放電電
流は一定になる。一方、基準電流源回路１の第１のＮＭ
ＯＳトランジスタＮ11とスイッチングドライブ段２のプ
ルアップ用ＮＭＯＳトランジスタＮ13とは、ゲート・ソ
ース間電圧が必ずしも同じにならない。しかしながら、
これらの素子パラメータが同じであり、かつ負荷条件に
応じて第３のＮＭＯＳトランジスタＮ13がピンチオフ領
域で動作するように、ゲートしきい値電圧やバイアス条
件を設定すれば、ＮＭＯＳトランジスタＮ13及びＰＭＯ
ＳトランジスタＰ11を通して流れる負荷充電電流Ｉ11
は、負荷変動や電源変動の影響を受けることなく、基準
電流Ｉ0 とほぼ等しくなる。
ジスタＮ12とスイッチングドライブ段２の電流源用ＮＭ
ＯＳトランジスタＮ14とは、ゲート・ソース間電圧が同
じである。従って、これらの素子パラメータが同じであ
るとすれば、ＮＭＯＳトランジスタＮ15及びＮ14を通し
て流れる放電電流Ｉ12は、抵抗Ｒを流れる基準電流Ｉ0
と等しい。即ち、外部条件変動があっても、負荷放電電
流は一定になる。一方、基準電流源回路１の第１のＮＭ
ＯＳトランジスタＮ11とスイッチングドライブ段２のプ
ルアップ用ＮＭＯＳトランジスタＮ13とは、ゲート・ソ
ース間電圧が必ずしも同じにならない。しかしながら、
これらの素子パラメータが同じであり、かつ負荷条件に
応じて第３のＮＭＯＳトランジスタＮ13がピンチオフ領
域で動作するように、ゲートしきい値電圧やバイアス条
件を設定すれば、ＮＭＯＳトランジスタＮ13及びＰＭＯ
ＳトランジスタＰ11を通して流れる負荷充電電流Ｉ11
は、負荷変動や電源変動の影響を受けることなく、基準
電流Ｉ0 とほぼ等しくなる。
【００２０】上述のように、負荷充電電流Ｉ11は負荷条
件の影響を受けるが、図７の回路と比較すると、負荷放
電電流Ｉ12は負荷条件の影響を受けず、また外部条件変
動の影響を受けない基準電流Ｉ0 に一致するから、定電
流特性は優れたものとなる。そして、負荷充電電流Ｉ11
が流れて出力端子ＯＵＴが“Ｈ”になるとき、その
“Ｈ”レベル電圧は、ＮＭＯＳトランジスタＮ13のゲー
トしきい値電圧をＶTN，ゲート電圧をＶG として、ＶG
−ＶTNとなる。即ち、電源ＶDDより低い値に振幅制限さ
れる。また、第１のＮＭＯＳトランジスタＮ11に対する
プルアップ用ＮＭＯＳトランジスタＮ13のサイズ比（チ
ャネル幅Ｗとチャネル長Ｌの比）Ｗ／Ｌをｎとし、同様
に第２のＮＭＯＳトランジスタＮ12に対する電流源用Ｎ
ＭＯＳトランジスタＮ14のＷ／Ｌ比をｎとすれば、充放
電電流は、Ｉ11＝Ｉ12＝ｎ×Ｉ0 となる。
件の影響を受けるが、図７の回路と比較すると、負荷放
電電流Ｉ12は負荷条件の影響を受けず、また外部条件変
動の影響を受けない基準電流Ｉ0 に一致するから、定電
流特性は優れたものとなる。そして、負荷充電電流Ｉ11
が流れて出力端子ＯＵＴが“Ｈ”になるとき、その
“Ｈ”レベル電圧は、ＮＭＯＳトランジスタＮ13のゲー
トしきい値電圧をＶTN，ゲート電圧をＶG として、ＶG
−ＶTNとなる。即ち、電源ＶDDより低い値に振幅制限さ
れる。また、第１のＮＭＯＳトランジスタＮ11に対する
プルアップ用ＮＭＯＳトランジスタＮ13のサイズ比（チ
ャネル幅Ｗとチャネル長Ｌの比）Ｗ／Ｌをｎとし、同様
に第２のＮＭＯＳトランジスタＮ12に対する電流源用Ｎ
ＭＯＳトランジスタＮ14のＷ／Ｌ比をｎとすれば、充放
電電流は、Ｉ11＝Ｉ12＝ｎ×Ｉ0 となる。
【００２１】図２は、図１における基準電流源回路１の
接続関係を変更した実施例である。この実施例の場合、
第１の演算増幅器ＯＰ１側の第１の基準電圧ＶREF1を第
２の演算増幅器ＯＰ２側の第２の基準電圧ＶREF2より低
く設定しており、この場合には、第１の演算増幅器ＯＰ
１の反転入力端子には第２のＮＭＯＳトランジスタＮ12
のドレイン、即ち端子Ｂを帰還接続し、第２の演算増幅
器ＯＰ２の非反転入力端子には第１のＮＭＯＳトランジ
スタのソース、即ち端子Ａを帰還接続する。この様なタ
スキがけの帰還接続を行うことにより、抵抗Ｒでは、Ｉ
0＝（ＶREF2−ＶREF1）／Ｒなる一定の基準電流が得ら
れる。その他は先の実施例と同様であり、この実施例に
よっても先の実施例と同様の効果が得られる。
接続関係を変更した実施例である。この実施例の場合、
第１の演算増幅器ＯＰ１側の第１の基準電圧ＶREF1を第
２の演算増幅器ＯＰ２側の第２の基準電圧ＶREF2より低
く設定しており、この場合には、第１の演算増幅器ＯＰ
１の反転入力端子には第２のＮＭＯＳトランジスタＮ12
のドレイン、即ち端子Ｂを帰還接続し、第２の演算増幅
器ＯＰ２の非反転入力端子には第１のＮＭＯＳトランジ
スタのソース、即ち端子Ａを帰還接続する。この様なタ
スキがけの帰還接続を行うことにより、抵抗Ｒでは、Ｉ
0＝（ＶREF2−ＶREF1）／Ｒなる一定の基準電流が得ら
れる。その他は先の実施例と同様であり、この実施例に
よっても先の実施例と同様の効果が得られる。
【００２２】図３は、この発明を差動型スイッチングド
ライブ段をもつ定電流駆動回路に適用した実施例であ
る。基準電流源回路１の構成は、図１の実施例と変わら
ない。この基準電流源回路１により制御される差動型ス
イッチングドライブ段４は、ソース及びドレインがそれ
ぞれ負荷ＲL の一方の端子Ｃに接続され相補的信号入力
端子ＩＮ１，ＩＮ２によりゲートが選択的に駆動される
第１及び第２のスイッチング用ＮＭＯＳトランジスタＮ
52，Ｎ53と、ソース及びドレインがそれぞれ負荷ＲL の
他方の端子Ｄに接続され相補的信号入力端子ＩＮ２，Ｉ
Ｎ１によりゲートが選択的に駆動される第３及び第４の
スイッチング用ＮＭＯＳトランジスタＮ56，Ｎ57とを有
する。
ライブ段をもつ定電流駆動回路に適用した実施例であ
る。基準電流源回路１の構成は、図１の実施例と変わら
ない。この基準電流源回路１により制御される差動型ス
イッチングドライブ段４は、ソース及びドレインがそれ
ぞれ負荷ＲL の一方の端子Ｃに接続され相補的信号入力
端子ＩＮ１，ＩＮ２によりゲートが選択的に駆動される
第１及び第２のスイッチング用ＮＭＯＳトランジスタＮ
52，Ｎ53と、ソース及びドレインがそれぞれ負荷ＲL の
他方の端子Ｄに接続され相補的信号入力端子ＩＮ２，Ｉ
Ｎ１によりゲートが選択的に駆動される第３及び第４の
スイッチング用ＮＭＯＳトランジスタＮ56，Ｎ57とを有
する。
【００２３】第１及び第３のスイッチング用ＮＭＯＳト
ランジスタＮ52及びＮ56とＶDD端子の間にはそれぞれ、
第１及び第２のＰＭＯＳトランジスタＰ42及びＰ43を介
して、基準電流源回路１の第１のＮＭＯＳトランジスタ
Ｎ11のゲートと共通にゲートが駆動される一対のプルア
ップ用ＮＭＯＳトランジスタＮ51及びＮ55が設けられて
いる。また第２及び第４のスイッチング用ＮＭＯＳトラ
ンジスタＮ53及びＮ57とＶSS端子の間には、基準電流源
回路１の第２のＮＭＯＳトランジスタＮ12のゲートと共
通にゲートが駆動される一対の電流源用ＮＭＯＳトラン
ジスタＮ54及びＮ58を有する。
ランジスタＮ52及びＮ56とＶDD端子の間にはそれぞれ、
第１及び第２のＰＭＯＳトランジスタＰ42及びＰ43を介
して、基準電流源回路１の第１のＮＭＯＳトランジスタ
Ｎ11のゲートと共通にゲートが駆動される一対のプルア
ップ用ＮＭＯＳトランジスタＮ51及びＮ55が設けられて
いる。また第２及び第４のスイッチング用ＮＭＯＳトラ
ンジスタＮ53及びＮ57とＶSS端子の間には、基準電流源
回路１の第２のＮＭＯＳトランジスタＮ12のゲートと共
通にゲートが駆動される一対の電流源用ＮＭＯＳトラン
ジスタＮ54及びＮ58を有する。
【００２４】差動型スイッチングドライブ段４のＶDD側
に挿入したＰＭＯＳトランジスタＰ42，Ｐ43に所定のバ
イアスを与えるために、バイアス回路３が設けられてい
る。このバイアス回路３は、第１のＮＭＯＳトランジス
タＮ11のゲートと共通にゲートが駆動されドレインがＶ
DD端子に接続された第３のＮＭＯＳトランジスタＮ41
と、第２のＮＭＯＳトランジスタＮ12のゲートと共通に
ゲートが駆動されソースがＶSS端子に接続された第４の
ＮＭＯＳトランジスタＮ42と、これらのＮＭＯＳトラン
ジスタＮ41，Ｎ42の間にゲート・ドレインを短絡した飽
和結線（ダイオード接続）をもって介挿された第３のＰ
ＭＯＳトランジスタＰ41とにより構成されている。ＰＭ
ＯＳトランジスタＰ41のゲート・ドレイン端子が差動ス
イッチングドライブ段４のＰＭＯＳトランジスタＰ42，
Ｐ43のゲートに接続される。
に挿入したＰＭＯＳトランジスタＰ42，Ｐ43に所定のバ
イアスを与えるために、バイアス回路３が設けられてい
る。このバイアス回路３は、第１のＮＭＯＳトランジス
タＮ11のゲートと共通にゲートが駆動されドレインがＶ
DD端子に接続された第３のＮＭＯＳトランジスタＮ41
と、第２のＮＭＯＳトランジスタＮ12のゲートと共通に
ゲートが駆動されソースがＶSS端子に接続された第４の
ＮＭＯＳトランジスタＮ42と、これらのＮＭＯＳトラン
ジスタＮ41，Ｎ42の間にゲート・ドレインを短絡した飽
和結線（ダイオード接続）をもって介挿された第３のＰ
ＭＯＳトランジスタＰ41とにより構成されている。ＰＭ
ＯＳトランジスタＰ41のゲート・ドレイン端子が差動ス
イッチングドライブ段４のＰＭＯＳトランジスタＰ42，
Ｐ43のゲートに接続される。
【００２５】この実施例の回路において、相補入力端子
ＩＮ１，ＩＮ２がそれぞれ、“Ｈ”，“Ｌ”のとき、ス
イッチング用ＮＭＯＳトランジスタＮ52とＮ57がオン、
スイッチング用ＮＭＯＳトランジスタＮ53とＮ56がオフ
になり、負荷ＲL には実線で示すように電流Ｉ23が供給
される。相補入力端子ＩＮ１，ＩＮ２が逆になると、負
荷ＲL には破線で示すように電流Ｉ22が供給される。図
４は、このときの信号入力波形と、端子Ｃ，Ｄの電圧Ｖ
C ，ＶD 、及びこれらの差電圧ＶCDの波形を示す。
ＩＮ１，ＩＮ２がそれぞれ、“Ｈ”，“Ｌ”のとき、ス
イッチング用ＮＭＯＳトランジスタＮ52とＮ57がオン、
スイッチング用ＮＭＯＳトランジスタＮ53とＮ56がオフ
になり、負荷ＲL には実線で示すように電流Ｉ23が供給
される。相補入力端子ＩＮ１，ＩＮ２が逆になると、負
荷ＲL には破線で示すように電流Ｉ22が供給される。図
４は、このときの信号入力波形と、端子Ｃ，Ｄの電圧Ｖ
C ，ＶD 、及びこれらの差電圧ＶCDの波形を示す。
【００２６】この実施例においては、ＶSS側のＮＭＯＳ
トランジスタＮ12，Ｎ42，Ｎ54及び，Ｎ58は、ゲートが
共通接続されてカレントミラー回路を構成しているか
ら、これらの素子寸法を同じとすれば、バイアス回路３
に流れる電流Ｉ21、及び差動スイッチングドライブ段４
により負荷ＲL に流れる電流Ｉ22，Ｉ23は全て、基準電
流Ｉ0 と一致する定電流となる。即ち、負荷電流は、外
部条件変動の影響を受けない。
トランジスタＮ12，Ｎ42，Ｎ54及び，Ｎ58は、ゲートが
共通接続されてカレントミラー回路を構成しているか
ら、これらの素子寸法を同じとすれば、バイアス回路３
に流れる電流Ｉ21、及び差動スイッチングドライブ段４
により負荷ＲL に流れる電流Ｉ22，Ｉ23は全て、基準電
流Ｉ0 と一致する定電流となる。即ち、負荷電流は、外
部条件変動の影響を受けない。
【００２７】次に、図４に示す、負荷ＲL の端子Ｃ，Ｄ
に得られる“Ｈ”レベル電圧ＶH については、プルアッ
プ用ＰＭＯＳトランジスタＮ51，Ｎ55による電圧降下
と、ＰＭＯＳトランジスタＰ42，Ｐ43による電圧降下の
分だけ、ＶDDより低いものとなる。それぞれ定電流Ｉ2
3，Ｉ22が流れたときのＰＭＯＳトランジスタＰ42，Ｐ4
3による電圧降下は、バイアス回路３の飽和結線された
ＰＭＯＳトランジスタＰ41の電圧降下により決まる。こ
れらのＰＭＯＳトランジスタＰ42，Ｐ43，Ｐ41が同じ素
子パラメータをもって形成されて、そのバックバイアス
効果を含めたしきい値電圧がＶTPであるとすると、ある
レベル以上の電流でこれらのＰＭＯＳトランジスタＰ4
2，Ｐ43，Ｐ41での電圧降下分は、ほぼ｜ＶTP｜であ
る。
に得られる“Ｈ”レベル電圧ＶH については、プルアッ
プ用ＰＭＯＳトランジスタＮ51，Ｎ55による電圧降下
と、ＰＭＯＳトランジスタＰ42，Ｐ43による電圧降下の
分だけ、ＶDDより低いものとなる。それぞれ定電流Ｉ2
3，Ｉ22が流れたときのＰＭＯＳトランジスタＰ42，Ｐ4
3による電圧降下は、バイアス回路３の飽和結線された
ＰＭＯＳトランジスタＰ41の電圧降下により決まる。こ
れらのＰＭＯＳトランジスタＰ42，Ｐ43，Ｐ41が同じ素
子パラメータをもって形成されて、そのバックバイアス
効果を含めたしきい値電圧がＶTPであるとすると、ある
レベル以上の電流でこれらのＰＭＯＳトランジスタＰ4
2，Ｐ43，Ｐ41での電圧降下分は、ほぼ｜ＶTP｜であ
る。
【００２８】一方、プルアップ用ＮＭＯＳトランジスタ
Ｎ51，Ｎ55は、ＮＭＯＳトランジスタＮ11と共にゲート
が共通駆動される。基準電圧ＶREF1がＶDDに近い値であ
るとすれば、これらのゲート電圧はＶG＝ＶDDとなるか
ら、ＮＭＯＳトランジスタＮ11，Ｎ41，Ｎ51，Ｎ55が同
じ素子パラメータをもって形成されて、そのバックバイ
アス効果を含むしきい値電圧がＶTNであるとすれば、あ
るレベル以上の定電流Ｉ23，Ｉ22が流れたときのプルア
ップ用ＮＭＯＳトランジスタＮ51，Ｎ55での電圧降下
は、ほぼＶTNである。従って、“Ｈ”レベル電圧ＶH
は、ＶDD−ＶTN−｜ＶTP｜となる。
Ｎ51，Ｎ55は、ＮＭＯＳトランジスタＮ11と共にゲート
が共通駆動される。基準電圧ＶREF1がＶDDに近い値であ
るとすれば、これらのゲート電圧はＶG＝ＶDDとなるか
ら、ＮＭＯＳトランジスタＮ11，Ｎ41，Ｎ51，Ｎ55が同
じ素子パラメータをもって形成されて、そのバックバイ
アス効果を含むしきい値電圧がＶTNであるとすれば、あ
るレベル以上の定電流Ｉ23，Ｉ22が流れたときのプルア
ップ用ＮＭＯＳトランジスタＮ51，Ｎ55での電圧降下
は、ほぼＶTNである。従って、“Ｈ”レベル電圧ＶH
は、ＶDD−ＶTN−｜ＶTP｜となる。
【００２９】以上のようにこの実施例の回路では、
“Ｈ”レベル電圧ＶH 、従って負荷にかかる差電圧ＶCD
の振幅をより抑えた状態で負荷の定電流駆動が行われ
る。また、“Ｈ”レベル電圧ＶH は上の式から明らかな
ように電源変動の影響を受けるが、温度変動及びプロセ
ス変動に対しては、ＮＭＯＳトランジスタのしきい値Ｖ
TNとＰＭＯＳトランジスタのしきい値｜ＶTP｜が逆方向
に変動することから、その変動分が相殺されて、ほぼ一
定値を保つことができる。
“Ｈ”レベル電圧ＶH 、従って負荷にかかる差電圧ＶCD
の振幅をより抑えた状態で負荷の定電流駆動が行われ
る。また、“Ｈ”レベル電圧ＶH は上の式から明らかな
ように電源変動の影響を受けるが、温度変動及びプロセ
ス変動に対しては、ＮＭＯＳトランジスタのしきい値Ｖ
TNとＰＭＯＳトランジスタのしきい値｜ＶTP｜が逆方向
に変動することから、その変動分が相殺されて、ほぼ一
定値を保つことができる。
【００３０】なおこの実施例の回路においても、基準電
流源回路１のＮＭＯＳトランジスタＮ12に対して、差動
スイッチングドライブ段４の電流源ＮＭＯＳトランジス
タＮ54，Ｎ58の寸法比を選ぶことにより、負荷ＲL に供
給する電流Ｉ22，Ｉ23の基準電流Ｉ0 に対する比を適宜
設定することができる。但し、バイアス回路３のＶSS側
ＮＭＯＳトランジスタＮ42と差動スイッチングドライブ
段４のＶSS側ＮＭＯＳトランジスタＮ54，Ｎ58とは同じ
寸法であること、同様に、バイアス回路３のＶDD側ＮＭ
ＯＳトランジスタＮ41と差動スイッチングドライブ段４
のＶDD側ＮＭＯＳトランジスタＮ51，Ｎ55とは同じ寸法
であること、更にＰＭＯＳトランジスタＰ41，Ｐ42，Ｐ
43が同じ寸法であることが好ましい。
流源回路１のＮＭＯＳトランジスタＮ12に対して、差動
スイッチングドライブ段４の電流源ＮＭＯＳトランジス
タＮ54，Ｎ58の寸法比を選ぶことにより、負荷ＲL に供
給する電流Ｉ22，Ｉ23の基準電流Ｉ0 に対する比を適宜
設定することができる。但し、バイアス回路３のＶSS側
ＮＭＯＳトランジスタＮ42と差動スイッチングドライブ
段４のＶSS側ＮＭＯＳトランジスタＮ54，Ｎ58とは同じ
寸法であること、同様に、バイアス回路３のＶDD側ＮＭ
ＯＳトランジスタＮ41と差動スイッチングドライブ段４
のＶDD側ＮＭＯＳトランジスタＮ51，Ｎ55とは同じ寸法
であること、更にＰＭＯＳトランジスタＰ41，Ｐ42，Ｐ
43が同じ寸法であることが好ましい。
【００３１】図５は、図３の実施例において、第１の基
準電圧ＶREF1を第２の基準電圧ＶREF2より低く設定した
場合に、基準電流源回路１の接続関係を、図２の実施例
と同様のタスキがけ接続に変更した実施例である。この
実施例によっても、図３の実施例と同様の効果が得られ
る。
準電圧ＶREF1を第２の基準電圧ＶREF2より低く設定した
場合に、基準電流源回路１の接続関係を、図２の実施例
と同様のタスキがけ接続に変更した実施例である。この
実施例によっても、図３の実施例と同様の効果が得られ
る。
【００３２】
【発明の効果】以上述べたようにこの発明によれば、プ
ルアップ用トランジスタとしてＮＭＯＳトランジスタを
用いて、“Ｈ”レベル出力振幅を制限しながら、電源，
温度，プロセス等の変動の影響を受けない定電流負荷駆
動を行うことを可能とした定電流駆動回路を得ることが
できる。
ルアップ用トランジスタとしてＮＭＯＳトランジスタを
用いて、“Ｈ”レベル出力振幅を制限しながら、電源，
温度，プロセス等の変動の影響を受けない定電流負荷駆
動を行うことを可能とした定電流駆動回路を得ることが
できる。
【図１】 この発明の一実施例による定電流駆動回路を
示す。
示す。
【図２】 図１の接続関係を変形した実施例の定電流駆
動回路を示す。
動回路を示す。
【図３】 この発明の他の実施例による定電流駆動回路
を示す。
を示す。
【図４】 図３の定電流駆動回路の動作電圧波形を示
す。
す。
【図５】 図３の接続関係を変形した実施例の定電流駆
動回路を示す。
動回路を示す。
【図６】 従来の定電流駆動回路を示す。
【図７】 図６の回路を変形した定電流駆動回路を示
す。
す。
１…基準電流源回路、２…スイッチングドライブ段、３
…バイアス回路、４…差動型スイッチングドライブ段、
ＯＰ１…第１の演算増幅器、ＯＰ２…第２の演算増幅
器、Ｎ11…第１のＮＭＯＳトランジスタ、Ｎ12…第２の
ＮＭＯＳトランジスタ、Ｒ…抵抗、Ｐ11…スイッチング
用ＰＭＯＳトランジスタ、Ｎ15…スイッチング用ＮＭＯ
Ｓトランジスタ、Ｎ52，Ｎ53，Ｎ54，Ｎ55…第１〜第４
のスイッチングＮＭＯＳトランジスタ、Ｐ42，Ｐ43…第
１，第２のＰＭＯＳトランジスタ、Ｐ41…第３のＰＭＯ
Ｓトランジスタ、Ｎ13，Ｎ51，Ｎ55…プルアップ用ＮＭ
ＯＳトランジスタ、Ｎ14，Ｎ54，Ｎ58…電流源用ＮＭＯ
Ｓトランジスタ、ＩＮ１…第１の信号入力端子、ＩＮ２
…第２の信号入力端子、ＯＵＴ…信号出力端子、ＶREF1
…第１の基準電圧、ＶREF2…第２の基準電圧。
…バイアス回路、４…差動型スイッチングドライブ段、
ＯＰ１…第１の演算増幅器、ＯＰ２…第２の演算増幅
器、Ｎ11…第１のＮＭＯＳトランジスタ、Ｎ12…第２の
ＮＭＯＳトランジスタ、Ｒ…抵抗、Ｐ11…スイッチング
用ＰＭＯＳトランジスタ、Ｎ15…スイッチング用ＮＭＯ
Ｓトランジスタ、Ｎ52，Ｎ53，Ｎ54，Ｎ55…第１〜第４
のスイッチングＮＭＯＳトランジスタ、Ｐ42，Ｐ43…第
１，第２のＰＭＯＳトランジスタ、Ｐ41…第３のＰＭＯ
Ｓトランジスタ、Ｎ13，Ｎ51，Ｎ55…プルアップ用ＮＭ
ＯＳトランジスタ、Ｎ14，Ｎ54，Ｎ58…電流源用ＮＭＯ
Ｓトランジスタ、ＩＮ１…第１の信号入力端子、ＩＮ２
…第２の信号入力端子、ＯＵＴ…信号出力端子、ＶREF1
…第１の基準電圧、ＶREF2…第２の基準電圧。
Claims (4)
- 【請求項１】 非反転入力端子に第１の基準電圧が入力
される第１の演算増幅器と、 この第１の演算増幅器の出力によりゲートが駆動され、
ドレインが高レベル側電源端子に接続され、ソースが前
記第１の演算増幅器の反転入力端子に帰還接続された第
１のＮＭＯＳトランジスタと、 反転入力端子に前記第１の基準電圧より低い第２の基準
電圧が入力される第２の演算増幅器と、 この第２の演算増幅器の出力によりゲートが駆動され、
ソースが低レベル側電源端子に接続され、ドレインが前
記第２の演算増幅器の非反転入力端子に帰還接続された
第２のＮＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタのソースと第２のＮＭ
ＯＳトランジスタのドレインとの間に接続された抵抗
と、 ゲート及びドレインがそれぞれ第１の信号入力端子及び
信号出力端子に接続されたスイッチング用ＰＭＯＳトラ
ンジスタと、 ゲート及びドレインがそれぞれ第２の信号入力端子及び
前記信号出力端子に接続されたスイッチング用ＮＭＯＳ
トランジスタと、 前記スイッチング用ＰＭＯＳトランジスタと高レベル側
電源端子の間に介挿接続され、ゲートが前記第１のＮＭ
ＯＳトランジスタのゲートと共通接続されたプルアップ
用ＮＭＯＳトランジスタと、 前記スイッチング用ＮＭＯＳトランジスタと低レベル側
電源端子の間に介挿接続され、ゲートが前記第２のＮＭ
ＯＳトランジスタと共通接続された電流源用ＮＭＯＳト
ランジスタとを有することを特徴とする定電流駆動回
路。 - 【請求項２】 前記第１の演算増幅器に入力される前記
第１の基準電圧が前記第２の演算増幅器に入力される前
記第２の基準電圧より低く設定され、かつ前記第１の演
算増幅器の反転入力端子には前記第２のＮＭＯＳトラン
ジスタのドレインが、前記第２の演算増幅器の非反転入
力端子には前記第１のＮＭＯＳトランジスタのソースが
それぞれ帰還接続されるようにしたことを特徴とする請
求項１記載の定電流駆動回路。 - 【請求項３】 非反転入力端子に第１の基準電圧が入力
される第１の演算増幅器と、 この第１の演算増幅器の出力によりゲートが駆動され、
ドレインが高レベル側電源端子に接続され、ソースが前
記第１の演算増幅器の反転入力端子に帰還接続された第
１のＮＭＯＳトランジスタと、 反転入力端子に前記第１の基準電圧より低い第２の基準
電圧が入力される第２の演算増幅器と、 この第２の演算増幅器の出力によりゲートが駆動され、
ソースが低レベル側電源端子に接続され、ドレインが前
記第２の演算増幅器の非反転入力端子に帰還接続された
第２のＮＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタのソースと第２のＮＭ
ＯＳトランジスタのドレインとの間に接続された抵抗
と、 ソース及びドレインがそれぞれ負荷の一端に接続され相
補的入力信号によりゲートが選択的に駆動される第１及
び第２のスイッチング用ＮＭＯＳトランジスタ、ソース
及びドレインがそれぞれ前記負荷の他端に接続され前記
相補的入力信号によりゲートが選択的に駆動される第３
及び第４のスイッチング用ＮＭＯＳトランジスタ、前記
第１及び第３のスイッチング用ＮＭＯＳトランジスタと
高レベル側電源端子の間にそれぞれ第１及び第２のＰＭ
ＯＳトランジスタを介して設けられて前記第１のＮＭＯ
Ｓトランジスタのゲートと共通にゲートが駆動される一
対のプルアップ用ＮＭＯＳトランジスタ、及び前記第２
及び第４のスイッチング用ＮＭＯＳトランジスタと低レ
ベル側電源端子の間に設けられて前記第２のＮＭＯＳト
ランジスタのゲートと共通にゲートが駆動される一対の
電流源用ＮＭＯＳトランジスタを有する差動型スイッチ
ングドライブ段と、 前記第１のＮＭＯＳトランジスタのゲートと共通にゲー
トが駆動されドレインが高レベル側電源端子に接続され
た第３のＮＭＯＳトランジスタ、前記第２のＮＭＯＳト
ランジスタのゲートと共通にゲートが駆動されソースが
低レベル側電源端子に接続された第４のＮＭＯＳトラン
ジスタ、及びこれら第３のＮＭＯＳトランジスタと第４
のＮＭＯＳトランジスタの間にゲート・ドレインを短絡
して介挿接続されてそのゲート・ドレイン端子が前記第
１及び第２のＰＭＯＳトランジスタのゲートに接続され
た第３のＰＭＯＳトランジスタを有するバイアス回路と
を有することを特徴とする定電流駆動回路。 - 【請求項４】 前記第１の演算増幅器に入力される前記
第１の基準電圧が前記第２の演算増幅器に入力される前
記第２の基準電圧より低く設定され、かつ前記第１の演
算増幅器の反転入力端子には前記第２のＮＭＯＳトラン
ジスタのドレインが、前記第２の演算増幅器の非反転入
力端子には前記第１のＮＭＯＳトランジスタのソースが
それぞれ帰還接続されるようにしたことを特徴とする請
求項３記載の定電流駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06847397A JP3334548B2 (ja) | 1997-03-21 | 1997-03-21 | 定電流駆動回路 |
| US09/040,419 US5990711A (en) | 1997-03-21 | 1998-03-18 | Constant current driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06847397A JP3334548B2 (ja) | 1997-03-21 | 1997-03-21 | 定電流駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270992A JPH10270992A (ja) | 1998-10-09 |
| JP3334548B2 true JP3334548B2 (ja) | 2002-10-15 |
Family
ID=13374704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06847397A Expired - Fee Related JP3334548B2 (ja) | 1997-03-21 | 1997-03-21 | 定電流駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5990711A (ja) |
| JP (1) | JP3334548B2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2851767B2 (ja) * | 1992-10-15 | 1999-01-27 | 三菱電機株式会社 | 電圧供給回路および内部降圧回路 |
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-
1997
- 1997-03-21 JP JP06847397A patent/JP3334548B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-18 US US09/040,419 patent/US5990711A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5990711A (en) | 1999-11-23 |
| JPH10270992A (ja) | 1998-10-09 |
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