JP2008028446A - 高精度プルアップ／プルダウン回路 - Google Patents

Abstract

【課題】高い精度でプルアップ電流とプルダウン電流の電流値を一致させることが可能な高精度プルアップ／プルダウン回路を提供する。
【解決手段】高精度プルアップ／プルダウン回路１は、ＰチャネルトランジスタＴＰ１，ＴＰ２と、ＮチャネルトランジスタＴＮ１，ＴＮ２と、参照電圧源１１と、制御回路１２とから構成される。制御回路１２は、演算増幅回路の構成であり、−入力端子にノードＮＡ，ＮＢの電圧であるＶｒｅｆが入力され、フィードバック構成によりＰチャネルトランジスタＴＰ２とＮチャネルトランジスタＴＮ２の接続点（Ｃ点）の電圧がＶｒｅｆと等しくなるように制御される。このとき、電流Ｉｐｕｏと電流Ｉｐｄｏの電流値が等しく、電流Ｉｐｕｏが正確に電流Ｉｐｕにミラーされ、且つ電流Ｉｐｄｏが正確に電流Ｉｐｄにミラーされるため、プルアップ電流Ｉｐｕとプルダウン電流Ｉｐｄの電流値を高精度に一致させることができる。
【選択図】図１

Description

本発明は、出力電圧値の定まっているノードに対してプルアップ電流及びプルダウン電流を流し込む高精度プルアップ／プルダウン回路に関し、より詳しくは、プルアップ電流及びプルダウン電流の電流値を精度よく一致させる回路に関する。

従来、二つのノードに流す電流値を一致させる回路としては、図８に示すようにカレントミラー回路を折り返しで用いる回路が知られている。図８において、電流源Ｉ８１から流れる電流は、ＮチャネルトランジスタＴＮ８３及びＴＮ８５で構成されるカレントミラー回路によってＮチャネルトランジスタＴＮ８５のドレイン電流へとミラーされ、ノードＮＢから低圧側電源へ電流を流し出すプルダウン電流となる。

一方、電流源Ｉ８１から流れる電流は、ＮチャネルトランジスタＴＮ８３及びＴＮ８４で構成されるカレントミラー回路によってＮチャネルトランジスタＴＮ８４のドレイン電流へとミラーされ、さらにＰチャネルトランジスタＴＰ８１及びＴＰ８２で構成されるカレントミラー回路によってＰチャネルトランジスタＴＰ８２のドレイン電流へとミラーされ、高圧側電源からノードＮＡへ電流を流し込むプルアップ電流となる。
なお、本願発明に関する従来技術の参考文献として、例えば特許文献１が知られている。
特開２００５−２１０３９８号公報

しかし、図８のようにカレントミラー回路を折り返しで用いる場合には、仮にカレントミラー回路を構成する各トランジスタの特性にばらつきがなく、さらにミラー性を高めるためにカスコード接続をしたとしても、ＰチャネルトランジスタＴＰ８３のドレインとＮチャネルトランジスタＴＮ８２のドレインとの接続点（Ｃ´点）の電位が電源電圧内の任意の電位になりうるため、電位の定まったノードＮＡとノードＮＢに対しては、Ｃ´点の電位によってノードＮＡへ流れ込む電流とノードＮＢから流れ出す電流とに数％の誤差が出るという課題があった。

本発明は上記事情を考慮してなされたもので、その目的は、電位の定まっているノードに対して、高い精度でプルアップ電流とプルダウン電流の電流値を一致させることが可能な高精度プルアップ／プルダウン回路を提供することにある。

本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、所定の電圧の第一ノード（例えば、実施の形態におけるノードＮＡ）へプルアップ電流を流し込み、該所定の電圧の第二ノード（例えば、実施の形態におけるノードＮＢ）からプルダウン電流を流し出す高精度プルアップ／プルダウン回路であって、前記第一ノードと高圧側電源との間に介挿され、該第一ノードにプルアップ電流を流し込む第一導電型の第一トランジスタ（例えば、実施の形態におけるＰチャネルトランジスタＴＰ１）と、前記第二ノードと低圧側電源との間に介挿され、該第二ノードからプルダウン電流を流し出す第二導電型の第一トランジスタ（例えば、実施の形態におけるＮチャネルトランジスタＴＮ１）と、高圧側電源に電流経路の一端が接続された第一導電型の第二トランジスタ（例えば、実施の形態におけるＰチャネルトランジスタＴＰ２）と、前記第一導電型の第二トランジスタと低圧側電源との間に介挿された前記第二導電型の第二トランジスタ（例えば、実施の形態におけるＮチャネルトランジスタＴＮ２）と、前記第一導電型の第一トランジスタの制御電極と前記第一導電型の第二トランジスタの制御電極とに第一の参照電圧を供給する参照電圧源と、前記第一導電型の第二トランジスタと前記第二導電型の第二トランジスタとの接続点の電圧が前記所定の電圧となるように制御し、且つ前記第二導電型の第一トランジスタの制御電極と前記第二導電型の第二トランジスタの制御電極とに第二の参照電圧を供給する制御回路とを具備することを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記制御回路は、逆相入力端子に前記所定の電圧を入力し、正相入力端子が前記第一導電型の第二トランジスタと前記第二導電型の第二トランジスタとの接続点と接続され、出力端子が前記第二導電型の第一トランジスタの制御電極と前記第二導電型の第二トランジスタの制御電極とに接続された演算増幅回路であることを特徴とする。

また、請求項３に記載の発明は、請求項１に記載の発明において、前記制御回路は、
高圧側電源に電流経路の一端が接続された第一導電型の第三トランジスタ（例えば、実施の形態におけるＰチャネルトランジスタＴＰ３）と、電流経路の一端が前記第一導電型の第三トランジスタの電流経路の他端に接続された第一導電型の第四トランジスタ（例えば、実施の形態におけるＰチャネルトランジスタＴＰ４）と、前記第一導電型の第四トランジスタと低圧側電源との間に介挿された第二導電型の第三トランジスタ（例えば、実施の形態におけるＮチャネルトランジスタＴＮ３）と、前記第一導電型の第三トランジスタと低圧側電源との間に介挿された第一導電型の第五トランジスタ（例えば、実施の形態におけるＰチャネルトランジスタＴＰ５）とで構成され、前記第一導電型の第四トランジスタの制御電極に前記所定の電圧が入力され、前記第一導電型の第五トランジスタの制御電極が前記第一導電型の第二トランジスタと前記第二導電型の第二トランジスタとの接続点と接続され、前記第一導電型の第四トランジスタと前記第二導電型の第三トランジスタとの接続点が前記第二導電型の第三トランジスタの制御電極と接続され、前記第二導電型の第三トランジスタの制御電極はさらに前記第二導電型の第一トランジスタの制御電極及び前記第二導電型の第二トランジスタの制御電極と接続されていることを特徴とする。

本発明によれば、制御回路により第一導電型の第二トランジスタと第二導電型の第二トランジスタとの接続点の電圧が第一ノード及び第二ノードと同じ電圧となるように制御することで、第一導電型の第二トランジスタを流れる電流を第一導電型の第一トランジスタを流れる電流に正確にミラーし、第二導電型の第二トランジスタを流れる電流を第二導電型の第一トランジスタを流れる電流に正確にミラーすることが可能となるため、第一導電型の第一トランジスタから第一ノードに流れ込むプルアップ電流と第二ノードから第二導電型の第一トランジスタへ流れ出すプルダウン電流とを高精度に一致させることができる。

さらに、制御回路を請求項３に記載の回路構成とすることで、入力に対して一段の増幅を行い出力する演算増幅回路の構成となり、フィードバック構成としても位相が１８０度以上回転することがなく、位相補償を行う必要がない。このため、位相補償を考慮して複雑な設計を行うことなく、容易に本発明の高精度プルアップ／プルダウン回路を設計することができる。

以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明の一実施形態に係る高精度プルアップ／プルダウン回路の構成を示す図である。図１において、高精度プルアップ／プルダウン回路１は、ＰチャネルトランジスタＴＰ１，ＴＰ２と、ＮチャネルトランジスタＴＮ１，ＴＮ２と、参照電圧源１１と、制御回路１２とから構成される。

ＰチャネルトランジスタＴＰ１はノードＮＡと高圧側電源ＶＤＤとの間に介挿され、そのソースが高圧側電源ＶＤＤと接続され、ドレインがノードＮＡと接続される。また、ＰチャネルトランジスタＴＰ１のゲートは、ＰチャネルトランジスタＴＰ２のゲート及び参照電圧源１１と接続される。

ＮチャネルトランジスタＴＮ１はノードＮＢと低圧側電源ＶＳＳとの間に介挿され、そのソースが低圧側電源ＶＳＳと接続され、ドレインがノードＮＢと接続される。また、ＮチャネルトランジスタＴＮ１のゲートは、ＮチャネルトランジスタＴＮ２のゲート及び制御回路１２の出力端子と接続される。

ＰチャネルトランジスタＴＰ２及びＮチャネルトランジスタＴＮ２は、高圧側電源ＶＤＤと低圧側電源ＶＳＳとの間に直列に介挿され、ＰチャネルトランジスタＴＰ２のソースが高圧側電源ＶＤＤと接続され、ＮチャネルトランジスタＴＮ２のソースが低圧側電源ＶＳＳと接続される。

参照電圧源１１は、ＰチャネルトランジスタＴＰ１及びＴＰ２のゲート電圧を設定するものである。制御回路１２は、演算増幅回路の構成であり、−入力端子（逆相入力端子）に電圧Ｖｒｅｆが入力され、＋入力端子（正相入力端子）はＰチャネルトランジスタＴＰ２とＮチャネルトランジスタＴＮ２の接続点（Ｃ点）と接続され、フィードバック構成によりＣ点の電圧がＶｒｅｆと等しくなるように制御される。ここで、入力電圧をＶｒｅｆに設定するのは、後述するようにノードＮＡ及びＮＢの電位がＶｒｅｆ（相当）に保持されることを想定するためである。

図１に示した高精度プルアップ／プルダウン回路１では、制御回路１２によりＣ点の電圧がＶｒｅｆとなるように制御されるため、ノードＮＡ、ノードＮＢおよびＣ点の３箇所の電位がＶｒｅｆになる。したがって、従来よりノードＮＡへ流れ込む電流とノードＮＢから流れ出す電流との誤差を減らすことができる。

ここで、ＰチャネルトランジスタＴＰ１のドレイン電流をＩｐｕ、ＰチャネルトランジスタＴＰ２のドレイン電流をＩｐｕｏ、ＰチャネルトランジスタＴＰ２に対するＰチャネルトランジスタＴＰ１のサイズ比をｍとおくと、ゲート電圧及びドレイン電圧が共通であるため、電流Ｉｐｕｏが電流Ｉｐｕに正確にミラーされ、Ｉｐｕ＝ｍ×Ｉｐｕｏとなる。

同様に、ＮチャネルトランジスタＴＮ２のドレイン電流をＩｐｄｏ、ＮチャネルトランジスタＴＮ１のドレイン電流をＩｐｄ、ＮチャネルトランジスタＴＮ２に対するＮチャネルトランジスタＴＮ１のサイズ比をｎとおくと、ゲート電圧及びドレイン電圧が共通であるため、電流Ｉｐｄｏが電流Ｉｐｄに正確にミラーされ、Ｉｐｄ＝ｎ×Ｉｐｄｏとなる。

電流Ｉｐｕｏと電流Ｉｐｄｏは等しいため、サイズ比ｍとサイズ比ｎとが等しくなるように設計すると、電流Ｉｐｕと電流Ｉｐｄとが等しくなり、ノードＮＡに流れるプルアップ電流とノードＮＢに流れるプルダウン電流が一致する。

図１の高精度プルアップ／プルダウン回路１の利用方法として、例えば図２に示すように、抵抗の両端に接続することが挙げられる。
図２において、符号２１は図１の高精度プルアップ／プルダウン回路１においてプルアップ電流Ｉｐｕを流す回路を模式的に電流源として表したものであり、符号２２は図１の高精度プルアップ／プルダウン回路１においてプルダウン電流Ｉｐｄを流す回路を模式的に電流源として表したものである。

プルアップ電流Ｉｐｕ及びプルダウン電流Ｉｐｄが等しい場合、電流Ｉｐｕ（＝Ｉｐｄ）によって抵抗Ｒ１の両端で電圧降下が発生するが、この電流はＶｉｎ側及びＶｏｕｔ側のどちら側にも流れることはないため、Ｖｉｎ側及びＶｏｕｔ側の回路の動作に影響を及ぼすことはない。したがって、図２の回路を直列に接続することで、回路上の任意の箇所に電圧降下を発生させることができる。

続いて、図３及び図４を参照して高精度プルアップ／プルダウン回路１の具体的な回路構成を説明する。
図３において、参照電流源１１は、電流源２３及びＰチャネルトランジスＴＰ６から構成される。ＰチャネルトランジスタＴＰ６のソースは高圧側電源ＶＤＤに接続され、ゲートはドレインと接続される。また、ＰチャネルトランジスタＴＰ６のドレインは電流源２３とも接続される。

図４は、電流源２３の回路構成を示す図である。図４において、オペアンプＯＰ１は図示していないバンドギャップ基準電圧源の出力電圧バンドギャップ電圧ＶＢＧ（約１．２５Ｖ）を＋入力端子に入力し、フィードバックループによりＰチャネルトランジスタＴＰ７のドレイン側の電圧がＶＢＧとなるように制御する。

抵抗Ｒ２の抵抗値をＲとすると、抵抗Ｒ２を流れる電流はＶＢＧ／Ｒとなり、この電流がＰチャネルトランジスタＴＰ８及びＴＰ９で構成されるカレントミラー回路によってＰチャネルトランジスタＴＰ９のドレイン側にミラーされ、さらにＮチャネルトランジスタＴＮ４及びＴＮ５で構成されるカレントミラー回路によってＮチャネルトランジスタＴＮ５のドレイン側にミラーされ、電流源２３から流れる電流となる。

図３に戻って、制御回路１２は、ＰチャネルトランジスタＴＰ３，ＴＰ４，ＴＰ５とＮチャネルトランジスタＴＮ３から構成される。ＰチャネルトランジスタＴＰ３のゲートは、参照電圧源１１内のＰチャネルトランジスタＴＰ６のゲートと接続され、ソースは高圧側電源ＶＤＤに接続される。

ＰチャネルトランジスタＴＰ３のドレインは、ＰチャネルトランジスタＴＰ４のソース及びＰチャネルトランジスタＴＰ５のソースと接続される。ＰチャネルトランジスタＴＰ４のドレインはＮチャネルトランジスタＴＮ３のドレインと接続され、ゲートは電源Ｖｒｅｆと接続される。

ＰチャネルトランジスタＴＰ５のドレインは低圧側電源ＶＳＳに接続され、ゲートはＰチャネルトランジスタＴＰ２のドレイン及びＮチャネルトランジスタＴＮ２のドレインに接続される。ＮチャネルトランジスタＴＮ３のソースは低圧側電源ＶＳＳに接続され、ゲートはドレインと接続される。また、ＮチャネルトランジスタＴＮ３のゲートは、ＮチャネルトランジスタＴＮ２のゲート及びＮチャネルトランジスタＴＮ１のゲートと接続される。

ＰチャネルトランジスタＴＰ２のソースは高圧側電源ＶＤＤと接続され、ゲートは参照電圧源１１内のＰチャネルトランジスタＴＰ６のゲートと接続される。ＮチャネルトランジスタＴＮ２のソースは低圧側電源ＶＳＳと接続される。

制御回路１２の構成は、入力に対して一段の増幅を行い出力する演算増幅回路の構成であり、フィードバック構成としても位相が１８０度以上回転することがなく、位相補償を行う必要がない。

次に、図５及び図６を参照し、図３の高精度プルアップ／プルダウン回路をアンプ５の入力部５０に設け、入力部５０で発生するオフセット電圧のキャンセルを行う実施形態について説明する。
図５は、図３の高精度プルアップ／プルダウン回路をアンプ５の入力部に設けたオーディオシステムの構成を示す構成図である。

図５において、入力部５０はアンプ５の入力段を示し、増幅部５１は一対の差動信号を入力とし、パルス幅変調等の処理を行いスピーカＳＰ１に音声信号を出力する。入力部５０及び増幅部５１からアンプ５を構成し、さらにスピーカＳＰ１と合わせてオーディオシステムを構成する。

キャパシタＣ１を介して入力部５０に入力される入力信号は、抵抗Ｒ３の一端へと出力される。抵抗Ｒ３の他端は、オペアンプＯＰ２の−入力端子及びオフセット電圧キャンセル回路５３の一端Ｂ（ノードＮＢ）と接続される。

オフセット電圧キャンセル回路５３の他端Ａ（ノードＮＡ）は抵抗Ｒ４の一端と接続される。オペアンプＯＰ２の＋入力端子の電圧はＶｒｅｆであり、出力端子は抵抗Ｒ４の他端、抵抗Ｒ５の一端及び増幅部５１の一方の入力端子と接続される。抵抗Ｒ４は、オペアンプＯＰ２のフィードバック抵抗である。したがって、オフセット電圧キャンセル回路５３のノードＮＡとＮＢの電位は、オペアンプＯＰ２の＋入力端子の電位がＶｒｅｆであるため、Ｖｒｅｆとなる。厳密には、ノードＮＡとＮＢとの間に設けられる後述の抵抗Ｒ７に流れる電流により、ノードＮＡの電位はＶｒｅｆからオフセット電圧回路のオフセット電圧キャンセル分だけ変位する。

抵抗Ｒ５の他端は、抵抗Ｒ６の一端及び電源Ｖｏｓの一端と接続される。電源Ｖｏｓの他端はオペアンプＯＰ３の−入力端子と接続される。ここで、電圧ＶｏｓはオペアンプＯＰ３で発生するオフセット電圧を、−入力端子への入力電圧に換算して表したものである。

オペアンプＯＰ３の＋入力端子の電圧はＶｒｅｆであり、出力端子は抵抗Ｒ６の他端及び増幅部５１の他方の入力端子と接続される。抵抗Ｒ６は、オペアンプＯＰ３のフィードバック抵抗である。コンパレータＣＯＭＰ１の二つの入力端子は、増幅部５１への二つの信号線にそれぞれ接続され、コンパレータＣＯＭＰ１の出力は論理回路５２に出力される。論理回路５２の出力はオフセット電圧キャンセル回路５３に入力され、その入力に応じてＡ−Ｂ間に発生する電圧が変化する。

本実施形態では、入力信号が無い場合において電源Ｖｏｓが原因で増幅部５１への二つの入力信号に電位差が生じた場合に、オフセット電圧キャンセル回路５３で発生させる電圧を調整することで二つの入力信号の電位差を０とする。

図６は、オフセット電圧キャンセル回路５３の具体的な回路構成を示す図である。オフセット電圧キャンセル回路５３は高精度プルアップ／プルダウン回路を元に構成される。したがって、図６において、図３と同様のものに関しては同じ符号を付与し、重複した説明を省略する。なお、図６内の論理回路５２は図５の論理回路５２を示している。

電流源６１及び６２は四つのトランジスタと各トランジスタのドレインに接続された四つのスイッチから構成させる。図５の論理回路５２からの信号により四つのスイッチのＯＮ／ＯＦＦを切り替えることでドレイン電流を制御する。

電流源６１を構成する四つのトランジスタのサイズ比を例えば１：２：４：８とし、サイズ比の最も小さいトランジスタのドレイン電流をＩｄとおくと、論理回路５２によるスイッチの切換により、電流源６１から流し込む電流量を０，Ｉｄ，２Ｉｄ，…，１４Ｉｄ，１５Ｉｄの１６段階でバイナリデータに対応させて制御することが可能となる。電流源６２についても同様である。

電流源６１の出力はスイッチＳＷ１の一端及びスイッチＳＷ３の一端と接続され、スイッチＳＷ１の他端は抵抗Ｒ７の一端（Ａ点、ノードＮＡ）と接続される。一方、スイッチＳＷ３の他端は抵抗Ｒ７の他端（Ｂ点、ノードＮＢ）と接続される。

電流源６２の出力はスイッチＳＷ２の一端及びスイッチＳＷ４の一端と接続され、スイッチＳＷ４の他端は抵抗Ｒ７の一端（Ａ点）と接続される。一方、スイッチＳＷ２の他端は抵抗Ｒ７の他端（Ｂ点）と接続される。

スイッチＳＷ１〜ＳＷ４は論理回路５２によりＯＮ／ＯＦＦが切り替えられ、スイッチＳＷ１及びスイッチＳＷ２がＯＮ、スイッチＳＷ３及びスイッチＳＷ４がＯＦＦの時はＡ点が高電位側となる。一方、スイッチＳＷ１及びスイッチＳＷ２がＯＦＦ、スイッチＳＷ３及びスイッチＳＷ４がＯＮの時はＢ点が高電位側となる。

このように、抵抗Ｒ７に対して電流を流す経路上にスイッチを設け、該スイッチの切換により電流を流す方向を反転させることで、本実施形態ではオフセット電圧の極性によらずキャンセルすることができる。

電流源６１を構成するＰチャネルトランジスタと電流源６２を構成するＮチャネルトランジスタのサイズ比が同じになるようにスイッチを制御すると、参照電圧源１１、制御回路１２、ＰチャネルトランジスタＴＰ２及びＮチャネルトランジスタＴＮ２により、電流源６１から抵抗Ｒ７へ流れ込むプルアップ電流と抵抗Ｒ７から電流源６２へ流れ出すプルダウン電流とが等しくなる。

したがって、図３のオフセット電圧キャンセル回路５３は、Ａ点及びＢ点に接続される回路の動作に影響を与えることなく、抵抗Ｒ７の両端（Ａ−Ｂ間）にオフセット電圧を生成することができる。

また、この抵抗Ｒ７は、図５のフィードバック抵抗Ｒ４やＲ７のように回路設計で抵抗値が固定されるものではないため、例えば５０Ω程度の小さな抵抗を使うことも可能であり、電流源６１及び６２の電流調整の感度を上げることなく、容易にオフセット電圧調整の精度を上げることができる。

続いて、図５のオーディオシステムにおいてオフセット電圧をキャンセルする手順について説明する。なお、オフセット電圧のキャンセルはオーディオシステムの起動シーケンス中に行う。

オフセット電圧キャンセルの手順においては、まず外部からの入力信号を遮断し、さらにアンプ５の出力をディスエーブル状態としてスピーカＳＰ１から音が出ない状態にする。続いて、図５の論理回路５２は図６のスイッチＳＷ１及びスイッチＳＷ２をＯＮ、スイッチＳＷ３及びスイッチＳＷ４をＯＦＦとする。

論理回路５２は、オフセット電圧キャンセル回路５３に対して最大の電流を流すように指定する。図６で前述したように、電流源６１及び６２からの電流が０，Ｉｄ，２Ｉｄ，…，１４Ｉｄ，１５Ｉｄの１６段階で制御可能な場合は、論理回路５２はバイナリで“１５”を電流源６１及び６２に出力し、電流源６１及び６２の全てのスイッチをＯＮとする。

以後、論理回路５２は電流源６１及び６２に対して“１４”，“１３”，…のようにデクリメントしながら出力し電流量を減らしていく。論理回路５２の出力が“０”となり電流源６１及び６２の全てのスイッチがＯＦＦとなると、論理回路５２は、図６のスイッチＳＷ１及びスイッチＳＷ２をＯＦＦ、スイッチＳＷ３及びスイッチＳＷ４をＯＮに切り替え、電流を流す方向を反転させる。

続いて、論理回路５２は電流源６１及び６２に対して“１”，“２”，…のようにインクリメントしながら出力し電流量を増やしていき、“１５”の出力となり最大電流を流したところで停止する。

以上の過程において、出力データをデクリメントあるいはインクリメントする度に、論理回路５２はコンパレータＣＯＭＰ１の出力を取り込み、コンパレータ出力の論理が反転した場合には、その状態で電流源６１及び電流源６２のスイッチの状態を固定する。そして、その時点で出力していたバイナリーコードを論理回路５２内のレジスタに保持し、オフセット電圧キャンセルの手順を終了する。最後に、外部入力を受け付ける状態とし、さらにアンプ５の出力をイネーブル状態にしてスピーカＳＰ１から音が出る状態にする。

次に、オフセット電圧をキャンセルする別の実施形態について図７を参照して説明する。
図７において、キャパシタＣ２を介して入力された信号は二つに分岐され、一方はオペアンプＯＰ４を介して増幅部５１の一方の入力端子へ出力される。

分岐された他方は、オペアンプＯＰ５により反転された後、オペアンプＯＰ６を介して増幅部５１の他方の入力端子へ出力される。オペアンプＯＰ５の−入力端子と抵抗Ｒ１０の一端の間には図６のオフセット電圧キャンセル回路５３が接続される。

図７においては、論理回路５２によりオフセット電圧キャンセル回路５３で生成する電圧を制御することで、オペアンプＯＰ４及び又はオペアンプＯＰ６で発生するオフセット電圧をキャンセルすることができる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。本実施形態においては高精度プルアップ／プルダウン回路によりオフセット電圧をキャンセルする一例としてアンプの入力段で発生するオフセット電圧をキャンセルする例を説明したが、これに限られることはない。具体的には、例えばアンプ５がＤ級アンプである場合には、内部の積分回路に図６のオフセット電圧キャンセル回路を接続し、積分回路で発生するオフセット電圧をキャンセルしてもよい。また、制御回路１２の入力電圧はＶｒｅｆでなくてもよい。

本発明は、電位の定まっているノードに対してプルアップ電流及びプルダウン電流を流し込む高精度プルアップ／プルダウン回路に用いて好適である。

本発明の一実施形態に係る高精度プルアップ／プルダウン回路１の構成を示す図である。 図１の高精度プルアップ／プルダウン回路１を抵抗の両端に接続して使用する際の図である。 図１の高精度プルアップ／プルダウン回路１の具体的な回路構成を示す図である。 図３の電流源２３の回路構成を示す図である。 オフセット電圧をキャンセルするオーディオシステムの構成を示す構成図である。 図５のオフセット電圧キャンセル回路５３の具体的な回路構成を示す図である。 オフセット電圧をキャンセルする別の実施形態におけるオーディオシステムの構成を示す図である。 等しい電流値のプルアップ電流及びプルダウン電流を生成する従来の回路を示す図である。

符号の説明

１…高精度プルアップ／プルダウン回路、５…アンプ、１１…参照電圧源、１２…制御回路、２１〜２３，６１，６２…電流源、５０…入力部、５１…増幅部、５２…論理回路、５３…オフセット電圧キャンセル回路、ＮＡ…第一ノード、ＮＢ…第二ノード、ＴＰ１…第一導電型の第一トランジスタ、ＴＰ２…第一導電型の第二トランジスタ、ＴＮ１…第二導電型の第一トランジスタ、ＴＮ２…第二導電型の第二トランジスタ、ＴＰ３…第一導電型の第三トランジスタ、ＴＰ４…第一導電型の第四トランジスタ、ＴＰ５…第一導電型の第五トランジスタ、ＴＮ３…第二導電型の第三トランジスタ、ＴＰ６〜ＴＰ９…Ｐチャネルトランジスタ、ＴＮ４，ＴＮ５…Ｎチャネルトランジスタ、Ｒ１〜Ｒ１１…抵抗、Ｃ１，Ｃ２…キャパシタ、ＯＰ１〜ＯＰ６…オペアンプ、ＣＯＭＰ１…コンパレータ、ＳＷ１〜ＳＷ４…スイッチ

Claims (3)

1. 所定の電圧の第一ノードへプルアップ電流を流し込み、該所定の電圧の第二ノードからプルダウン電流を流し出す高精度プルアップ／プルダウン回路であって、
   前記第一ノードと高圧側電源との間に介挿され、該第一ノードにプルアップ電流を流し込む第一導電型の第一トランジスタと、
   前記第二ノードと低圧側電源との間に介挿され、該第二ノードからプルダウン電流を流し出す第二導電型の第一トランジスタと、
   高圧側電源に電流経路の一端が接続された第一導電型の第二トランジスタと、
   前記第一導電型の第二トランジスタと低圧側電源との間に介挿された前記第二導電型の第二トランジスタと、
   前記第一導電型の第一トランジスタの制御電極と前記第一導電型の第二トランジスタの制御電極とに第一の参照電圧を供給する参照電圧源と、
   前記第一導電型の第二トランジスタと前記第二導電型の第二トランジスタとの接続点の電圧が前記所定の電圧となるように制御し、且つ前記第二導電型の第一トランジスタの制御電極と前記第二導電型の第二トランジスタの制御電極とに第二の参照電圧を供給する制御回路と
   を具備することを特徴とする高精度プルアップ／プルダウン回路。
2. 前記制御回路は、逆相入力端子に前記所定の電圧を入力し、正相入力端子が前記第一導電型の第二トランジスタと前記第二導電型の第二トランジスタとの接続点と接続され、出力端子が前記第二導電型の第一トランジスタの制御電極と前記第二導電型の第二トランジスタの制御電極とに接続された演算増幅回路であることを特徴とする請求項１に記載の高精度プルアップ／プルダウン回路。
3. 前記制御回路は、
   高圧側電源に電流経路の一端が接続された第一導電型の第三トランジスタと、
   電流経路の一端が前記第一導電型の第三トランジスタの電流経路の他端に接続された第一導電型の第四トランジスタと、
   前記第一導電型の第四トランジスタと低圧側電源との間に介挿された第二導電型の第三トランジスタと、
   前記第一導電型の第三トランジスタと低圧側電源との間に介挿された第一導電型の第五トランジスタとで構成され、
   前記第一導電型の第四トランジスタの制御電極に前記所定の電圧が入力され、前記第一導電型の第五トランジスタの制御電極が前記第一導電型の第二トランジスタと前記第二導電型の第二トランジスタとの接続点と接続され、前記第一導電型の第四トランジスタと前記第二導電型の第三トランジスタとの接続点が前記第二導電型の第三トランジスタの制御電極と接続され、前記第二導電型の第三トランジスタの制御電極はさらに前記第二導電型の第一トランジスタの制御電極及び前記第二導電型の第二トランジスタの制御電極と接続されていることを特徴とする請求項１に記載の高精度プルアップ／プルダウン回路。

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