JPH04117010A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、過大入力時の過渡特性を改善した増幅回路に
関する。

（従来の技術） 従来より、第１２図に示すような制御システムか広く用
いられている。このシステムは増幅回路１とこれにより
制御される被制御系２とから構成されている。増幅回路
１の負側入力端子Ｎ１には、所望の基準信号Ｖ　ｒｅｆ
が入力され、正側入力端子Ｎ２には被制御系２の制御出
力が帰還入力されている。このシステムは、被制御系２
の制御出力と基準信号Ｖ　ｒｅｆ’の誤差分を増幅して
被制御系２の制御出力を基準信号レベルに近付ける、と
いう制御を行うものである。

この様な制御システムに用いられる増幅回路１として従
来、第１１図に示すような回路が知られている。この増
幅回路は、初段の能動負荷型差動増幅器１１と２段目の
増幅器１２とから構成されている。差動回路を構成する
ｐチャネルＭＯＳトランジスタＭＰＩ、ＭＰ２のゲート
がそれぞれ、基準信号か入る負側入力端子Ｎｌ、制御出
力が入る正側入力端子Ｎ２となる。差動増幅器１１の出
力端子Ｎ４と２段目増幅器１２の出力端子Ｎ３の間、す
なわち２段目増幅器１２の入出力端子間には位相補償用
のコンデンサＣＰが設けられている。

この制御システムにおいて、電源投入時の被制御系２の
時間応答か遅く、被制御系２の制御出力が基準信号レベ
ルより遥かに小さい場合の過渡応答動作を考える。この
とき増幅回路ユの出力は、はぼ接地電位ｖＳＳに近い状
態に下がる。当初、差動増幅器１１にその電流源ＭＯＳ
トランジスタＭＰＣ２を介して流れる電流１．は、すべ
て差動回路を構成するＭＯ３Ｉ−ランジスタＭＰＩＭＰ
２のうちＭＰ２側に流れる。そしてＭＯＳトランジスタ
ＭＰ２のドレイン電位すなわち差動増幅器１１の出力端
子Ｎ３の電位はほぼＭＰ２のソース電位まで上昇する。

この出力端子Ｎ３の電位は位相補償用コンデンサＣＦお
よびトレインに付随する寄生容量に充電される。そして
このＭＰ２のドレイン電位がソース電位近くまで上昇し
てＭＯＳ）ランジスタＭＰ２がオフし始めると、ＭＯＳ
）ランジスタＭＰ２の電流が一部ＭＯＳトランジスタＭ
ＰＩ側に流れるようになる。最終的には、入力端子Ｎ１
への基準入力に対して入力端子Ｎ２への制御入力が低い
状態であるにも拘らず、差動増幅器１１を構成するＭＯ
Ｓ）ランジスタＭＰＩ　、ＭＰ２にそれぞれＩ３／２の
電流が流れるまで、出力端子Ｎ４の電位は上がる。この
ときの出力端子Ｎ４の電位を例えばＶＳＡとする。やが
て、制御系２の制御出力が基準信号レベルよりも高くな
ると、差動増幅器１１では電流Ｉ８かＭＯＳトランジス
タＭＰＩ側に流れるようになり、ｎチャネルＭＯＳトラ
ンジスタＭＮＩ　、ＭＮ２で構成されるカレントミラー
回路により折り返されて出力端子Ｎ４の電位を下げるこ
とになるが、その変化率はコンデンサＣ６の容量をＣＰ
で表して、Ｉ　Ｂ／　Ｃｐとなるため、次段増幅器１２
のｎチャネルＭＯＳトランジスタＭＮ３をオフさせるま
でには相当長い遷移時間τを要する。ｎチャネルＭＯＳ
トランジスタＭＮ３かオフになる差動増幅器１１の出力
端子Ｎ４の電位をＶ。、Ｆとすると、遷移時間はτ−（
ＶＳＡ−ＶＯＰＰ　）　　Ｉ　Ｂ　／　Ｃｐとなる。つ
まり、差動増幅器１１の正側入力端子電位が負側入力端
子より高いにもかかわらず、所定時間の間増幅回路１の
出力端子Ｎ３は低いまま保たれ、したがって被制御系２
０制御出力はさらに高くなるという事態が生じる。この
様に第１１図および第１２図に示した従来のシステムで
は、電源投入時等の過渡状態より定常状態への遷移が遅
いという難点があった。

また以上の過渡応答において、差動増幅器１１の出力端
子電位は非常に高いものとなり、これにより次段の増幅
器１２のｎチャネルＭｏｓトランジスタＭＮ３か深くオ
ンして過大な電流が流れる。

これは、被制御系２を破壊し、或いは誤動作させる原因
ともなる。

（発明が解決しようとする課題） 以上のように、少なくとも初段が差動型である増幅回路
は、電源投入時等の過大人力時の過渡状態から定常状態
への遷移時間が長く、また出力振幅や出力電流が必要以
上に大きくなる、といった問題があった。

本発明は、この様な問題を解決した増幅回路を提供する
ことを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、少なくとも初段が差動増幅器である増幅回路
において、差動増幅器の出力端子に出力振幅制限回路を
設けたことを特徴とする。

（作用） 本発明によれば、差動増幅器の出力振幅が制限される結
果、過大入力の過渡状態から定常状態への遷移が短時間
で行われる。特に位相補償用コンデンサが設けられた２
段構成の増幅回路の場合、過大入力時のコンデンサ充電
に起因する遷移時間の遅れか解消される。また最終出力
振幅および出力電流が制限されるため、この増幅回路に
より制御される被制御系の破壊や誤動作も防止される。

（実施例） 以下、本発明の詳細な説明する。

第１図は、一実施例の増幅回路の構成である。

第１１図と対応する部分には第１１図と同一符号を付し
である。回路の基本構成は第１１図の従来例と同様であ
り、能動負荷型差動増幅器からなる初段増幅器１１と２
段目増幅器１２により構成されている。ｐチャネルＭＯ
ＳトランジスタＭＰＣ２〜ＭＰＣ４は、ｐチャネルＭＯ
ＳトランジスタＭＰＣＩとのカレントミラーにより、初
段増幅器１１および２段目増幅器１２の電流源を構成し
ている。初段増幅器１１は、差動対を構成するｐチャネ
ルＭＯ５）ランジスタＭＰＩ　、ＭＰ２とカレントミラ
ー回路を構成するｎチャネルＭＯＳトランジスタＭＮＬ
　、ＭＮ２により構成されている。ｎチャネルＭＯＳト
ランジスタＭＮ３は２段目増幅器１２のドライバである
。２段目増幅器１２の入出力端子間に位相補償用コンデ
ンサＣＦか接続されている。

初段増幅器１１の出力端子Ｎ４には、振幅制限回路が設
けられている。振幅制限回路は、一方の入力端子か出力
端子Ｎ４に接続され、他方の入力端子Ｎ５に制限基準電
位ＶＬ１Ｍが入力された比較回路１３と、この比較回路
１３の出力に応じてカレントミラー回路のＭＯＳトラン
ジスタＭＮＩにドレイン電流を供給する電流源回路１４
により構成されている。電流源回路１４は、ゲートが比
較回路１３の出力端子に接続され、ソースかカレントミ
ラーＭＯＳトランジスタＭＮＩのドレインに接続された
アナログスイッチとしてのｎチャネルＭＯＳトランジス
タＭＮＳＬと、このＭＯＳトランジスタＭＮＳＩのドレ
インに接続された電流源ＭＯＳ）ランジスタＭＰＣ４に
より構成されている。ここで、電流源トランジスタＭＮ
Ｃ２とＭＮＣ４は同じ電流Ｉ８を流すようにデイメンジ
ョンが設定されているとする。

このように構成された増幅回路の動作を、第１２図の制
御システムに適用した場合について次に説明する。電源
投入時、被制御系２の応答が遅く被制御系２の制御出力
レベルが初段増幅器１１の入力端子Ｎ１に入る基準信号
レベルより遥かに低いレベルから推移する場合、従来例
で説明したように２段目増幅器１２の出力端子Ｎ３はｖ
ＳＳレベル近くまで下がる。この状態では、電流源トラ
ンジスタＭＰＣ２が供給する電流ＩＢはすべて初段増幅
器１１のＭＯＳｌ−ランジスタＭＰ２側に流れる。これ
により、初段増幅器１１の出力端子Ｎ２は電位が上昇し
、位相補償用コンデンサｃｐに充電かなされる。しかし
この出力端子Ｎ２のレベルが比較回路１３に入る制限基
準電位ＶＬＩＭより高くなると、比較回路１３の出力電
位は高くなり、これにより電流源回路１４のＭＯＳトラ
ンジスタＭＮＳＩかオンになる。ＭＯＳトランジスタＭ
ＮＳＩがオンになると、電流源トランジスタＭＰＣ２よ
り供給される電流ＩＢはこのＭＯｓトランジスタＭＮＳ
Ｉを介して初段増幅器１１のカレントミラー回路を構成
するＭＯＳ）ランジスタＭＮＩに流れる。ＭＯＳ）ラン
ジスタＭＮＬに電流か流れることにより、カレントミラ
ー効果によってこれと同じ電流かＭＯＳトランジスタＭ
Ｎ２に流れるから、初段増幅器１１のＭＯＳ）ランジス
タＭＰ２に流れる電流はすべてＭＯＳ）ランジスタＭＮ
Ｌに流れることになる。この結果、初段増幅器１１の出
力端子Ｎ４の電位は制限基準電位Ｖ　ＬＩＭ以上には上
昇しない。

被制御系２の制御出力か基準信号レベルよりも高くなる
と、初段増幅器１１の出力端子Ｎ４の出力電位は下がる
。この時、比較回路１３によって電流源回路１４はオフ
になる。２段目増幅器１２のドライバトランジスタＭＮ
３がオフになる初段増幅器１１の出力端子Ｎ４の電位を
Ｖ。、Ｐとすると、初段増幅器１１の出力端子Ｎ４の電
位の遷移幅は、ＶＬＩＭ　　ｖｏｐｐである。したかっ
て従来例で説明した初段増幅器の“Ｈ”レベル電位ＶＳ
Ａに対して、ＶＬ　Ｉ　Ｍ　＜　Ｖ　Ｓ＾に設定してお
けば、２段目増幅器１２の出力端子Ｎ３が高い電位にな
るまで０時間は従来に比べて短縮される。

こうしてこの実施例によれば、初段増幅器１１の入力端
子Ｎ２の電位か他方の入力端子Ｎ１の基準電位より高く
なっているにもかかわらず、２段目増幅器１２の出力端
子Ｎ３が低いままである期間か短くなり、過渡状態から
定常状態への遷移時間か唖縮される。また初段増幅器１
１の出力端子Ｎ４の電位振幅が制限されるから、２段目
増幅器１２のＭＯＳトランジスタＮＭ３が余り深いオン
状態になることは防止され、このＭＯＳトランジスタＮ
Ｍ３による電流引き込みが小さいものとなる。

第２図は他の実施例の増幅回路である。この実施例では
、初段増幅器１１の出力端子Ｎ４の振幅制限回路を一個
のｎチャネルＭＯ９Ｉ−ラ〉ジスタＭＮＬにより構成し
ている。それ以外は先の実施例と同様である。振幅制限
用のｎチャネルＭＯＳトランジスタＭＮＬは、ゲートが
初段増幅器１１の出力端子Ｎ４に接続され、ソースかカ
レントミラー回路のＭＯＳトランジスタＭＮＬのドレイ
ンに接続され、ドレインか電源ＶＤＤに接続されている
。

この実施例の場合、初段増幅器１１の出力端子Ｎ４の電
位か上昇しようとすると、ｎチャネルｋｉＯＳトランジ
スタＭ　Ｎ　ｌおよびＭＮＬのしきい値電圧をｖｔｈと
し、て、２ｖｔｈになるとＭＯＳトランジスタＭＮＬが
オンする。これにより、ＭＯＳトランジスタＭＮＬおよ
びＭＮＩに電ｇ　Ｖ　ＤＤより電流か流れ、これがＭＯ
Ｓ）ランジスタＭＮＩＭＮ２からなるカレントミラー回
路により折り返されてＭＯＳトランジスタＭＰ２に流れ
る電流の一部がＭＯＳｌ−ランジスタＭＮ２に流れる。

そして出力端子Ｎ４の上昇によりＭＯＳトランンスタＭ
ＮＬ、ＭＮＩに流れる電流は大きくなり、ＭＯＳトラン
ジスタＭＰ２に流れる電流ＩＢすべてがＭＯＳｌ−ラン
ジスタＭＮ２に流れるようになり、端子Ｎ４の電位上昇
がが抑えられる。その制限電位はおよそ、ｎチャネルＭ
Ｏ５ＦＥＴ２個のしきい値分となる。

したがってこの実施例によっても、先の実施例と同様の
効果が得られる。

なお第２図においては、初段増幅器１１をｎチャネルＭ
ＯＳ）ランジスタにより差動対を構成し、ｎチャネルＭ
Ｏ５Ｉ−ランジスタによりカレントミラー回路を構成し
ているが、これを逆にしてもよい。

第３図は、第２図を変形した実施例であり、第２図にお
けるｎチャネルＭＯＳトランジスタをｎｐｎトランジス
タに置き換え、ｎチャネルＭＯＳトランジスタをｐｎｐ
トランジスタに置き換えたものである。ＭＯＳトランジ
スタの場合と同様に、ｎｐｎ　トランジスタにより差動
対を構成し、ｐｎｐ）ランジスタによりカレントミラー
回路を構成してもよい。

第４図は、第２図の実施例における位相補償用コンデン
サＣＰと初段増幅器１１の出力端子Ｎ４の間にアナログ
スイッチとしてｎチャネルＭＯＳトランジスタＭＮ５．
２を設けた実施例である。

ｎチャネルＭＯＳ）ランジスタＭＮＳ２のゲートは、２
個のゲートとドレインが接続されたｎチャネルＭＯＳ）
ランジスタＭＮＢＩ　、ＭＮＢ２と電流源としてのｐチ
ャネルＭＯＳトランジスタＭＰＣ４により構成されたバ
イアス回路によりほぼ２Ｖｔｈのバイアスが与えられて
いる。

この実施例について、特にアナログスイッチとしてのＭ
ＯＳトランジスタＭＮＳ２の機能に着目して動作を説明
すると、次の通りである。先の実施例で説明したように
電源導入時、初段増幅器１１では電流源の電流ＩＢかす
べてＭＯＳトランジスタＭＰＺ側を流れて、出力端子Ｎ
４の電位が上昇する。当初、ＭＯＳ）ランジスタＭＮＳ
２はオンであり、出力端子Ｎ４の上昇に伴ってコンデン
サＣ１および寄生容量に充電か行われる。そして第２図
の実箱ψ［で説明したように、出力端子Ｎ４の電位はほ
ぼ２Ｖｔｈで制限される。この実施例においては、出力
端子Ｎ４が２Ｖｔｈになる前に、ｖｔｈになるとＭＯＳ
トランジスタＭＮＳ２がオフになる。ＭＯＳ）ランジス
タＭＮＳ２のゲートにはバイアス回路により２Ｖｔｈが
印加されており、コンデンサＣＦの充電電圧がｖｔｈを
越えると、ＭＯＳトランンスタＭ　Ｎ　Ｓ　２のゲート
・ソース間電圧はｖｔｈ以下になるからである。したか
ってこの実施例では、初段増幅器１１の出力端子Ｎ４か
制限された電位２Ｖｔｈから低下していって定常状態に
遷移する場合に、それかＶｔｈになるまではコンデンサ
Ｃｐは出力端子Ｎ４から切り離されているから、遷移時
間の一層の短縮が図られる。

第５図は、これまでの実施例の２段目増幅器１２の部分
を、ドライバにｐチャネルＭＯＳトランジスタＭＰＦＩ
を用いてソースフォロア回路１２′に置換した実施例で
ある。初段増幅器１１の電位制限回路は、基本的に第２
図の実施例と同様であるが、１個のｎチャネルＭＯＳ）
ランジスタＭ　Ｎ　Ｌの部分に２個のｎチャネルＭＯＳ
トランンスクＭＬＩ　、ＭＬ２を用いている。したかっ
てこの実施例では、振幅制限値が約３Ｖｔｈになってい
る。

第６図は、ＭＯ５Ｉ−ランシスタとバイポーラトランジ
スタを混在させた実施例である。すなわち第２図の実施
例における初段増幅器１１のドライバＭＯＳトランジス
タＭＰ１．ＭＰ２の部分をｐｎｐ　トランジスタＱＰ１
．ＱＰ２に置換し、振幅制限回路としてのｎチャネルＭ
ＯＳ）ランジスタＭＮＬ部分をｎｐｎバイポーラトラン
ジスタＱＮＬに置換したものである。

第７図は他の実施例で、初段の増幅器１１の出力端子Ｎ
４の振幅制限回路をドレインとゲートを接続したＭＯＳ
トランジスタＭＤＬにより構成している。振幅制限用の
ＭＯＳトランジスタＭＤＬは、ケート・ドレインが初段
増幅器１１の出力端子Ｎ４に接続され、ソースがカレン
トミラー回路のＭＯＳ）ランジスタＭＮＩのドレインに
接続されている。

この実施例の場合、初段増幅器１１の出力端子Ｎ４の電
位が上昇しようとすると、ＭＯＳトランジスタＭＮＩお
よびＭＤＬのしきい値電圧をｖｔｈとして、２Ｖｔｈと
なるとＭＯＳトランジスタＭＤＬかオンする。これによ
り、ＭＯＳトランジスタＭＮＩとＭＤＬにＭＰ２側に流
れる電流の一部が流れ、これかＭＮＩ　、ＭＮ２からな
るカレントミラー回路により折り返されてＭ　Ｎ　２に
流れる。

そして出力端子Ｎ４の電位上昇により、ＭＯＳトランジ
スタＭＤＬ、ＭＮＩに流れる電流かＭＯＳトランジスタ
ＭＰ２に流れる電１ｙｔＥ　Ｉ　ｓの１／２、つまりＩ
Ｂ／２となるまで大きくなり、このとき前述のカレント
ミラー回路によりＭＮ２にもＩＢ／２の電流か流れ、端
子Ｎ４の電位上昇が抑えられる。その制限電位はおよそ
２ｖｔｈとなる。

第７図の実施例では、振幅制限回路としてｎチャネルの
ＭＯＳトランジスタを用いたか、ｐチャネルのＭＯ５Ｉ
−ランジスタを用いてもよい。このときはｐチャネルＭ
Ｏ５Ｉ−ランジスタのドレイン・ゲートをＭＮＩのドレ
インに、ソースを端子Ｎ４に接続すればよい。さらには
、ゲート・トレインを接続したＭＯ５Ｉ−ランジスタの
代りに、ベース・コレクタを接続したバイポーラトラン
ジスタやダイオードを用いても同様の効果が得られる。

第８図はさらに他の実施例で、初段増幅器１１の出力端
子Ｎ４の振幅制限回路をｐｎｐ）ランジスタＱＰＬによ
り構成している。振幅制限用のｐｎｐ）ランジスタＱＰ
Ｌは、コレクタがＶＳＳに、ベースかカレントミラー回
路のＭＯＳトランジスタＭＮＩのゲートに、エミッタが
出力端子Ｎ４にそれぞれ接続されている。

この実施例の場合、ｐｎｎ　トランジスタＱＰＬの電流
増幅率βか非常に大きいとすると、出力端子Ｎ４の電位
か上昇して、ＶＳＳに対してほぼ０．７Ｖ程度となると
ＱＰＬにはおよそＩ　５ｅＸｐ（０，７９／ｋＴ）なる
電流が流れる。ここで、Ｉ５は飽和電流、ｋはボルツマ
ン定数、Ｔは絶対温度、ｑは電子電荷である。これによ
り、ＭＰ２に流れる電流ＩＢのすべてかＱＰＬに流れ込
み、それ以上端子Ｎ４の電位は上からない。もしトラン
ジスタＱＰＬの電流増幅率βが小さい時は、ＱＰＬのエ
ミッタに流れ込む電流の１／βがＱＰＬのベースからＭ
ＮＩに流れるため、ＭＮＩのゲート電位はほぼＭＮＩか
オンしている時のｖｔｈ近くなる。

よってこのとき、端子Ｎ４の振幅制限値は、およそＶｔ
ｈ＋０．７　［Ｖ］　とな；５゜第９図は、第８図にお
けるｐｎｐ）ランジスタＱＰＬの代りに、ｐチャネルＭ
ＯＳトランジスタＭＰＬを用いた実施例であり、この場
合端子Ｎ４の振幅制限値はおよそＭＯＳトランジスタＭ
ＰＬのオンするしきい値電圧ｖｔｈとなる。

第１０図は、第９図において、ＭＯＳトランジスタＭＰ
Ｌのソースと端子Ｎ４の間にゲート・ドレインを接続し
たＭＯＳ）ランジスタＭＬ３を挿入した実施例である。

この実施例では、端子Ｎ４の振幅制限値はおよそ、Ｖ　
ｔｈ　（ｐｃｈ）　十Ｖ　ｔｈ　（ｎｃｈ）である。こ
こで、ｖ　ｔｈ　（ｐｅｈ）はｐチャネルＭＯＳトラン
ジスタＭＰＬのオンするしきい値電圧であり、Ｖ　ｔｈ
　（ｎｃｈ）はｎチャネルＭＯＳトランジスタＭＬ３が
オンするし１い値電圧である。

これらの実施例によっても先の各実施例と同様の効果が
簿られる。

［発明の効果］ 以上述べたように本発明によれば、過大入力時の過渡状
態から定常状態への遷移時間が短く、また出力振幅や出
力電流か必要以上に大きくならないようにした増幅回路
を得ることかできる。

【図面の簡単な説明】

第１図は、本発明の一実施例の増幅回路を示す図、 第２図は他の実施例の増幅回路を示す図、第３図は第２
図のＭＯＳトランジスタを／＜イポーラトランジスタに
置換した実施例の増幅回路を示す図、 第４図は第２図の実施例を変形した増幅回路を示す図、 第５図は２段目をソースフォロア段とした実施例の増幅
回路を示す図、 第６図はＭＯＳトランジスタとバイポーラトランジスタ
を混在させた実施例の増幅回路を示す図、第７図は差動
増幅器の振幅制限手段としてゲート・ドレインを接続し
たＭＯＳトランジスタを用いた実施例を示す図、 第８図は差動増幅器の振幅制限手段としてｐｎｐトラン
ジスタを用いた実施例を示す図、第９図は第８図におい
てｐｎｐ）ランジスタをｐチャネルＭＯ３）ランジスタ
とした実施例を示す図、 第１０図は第９図を変形した実施例を示す図、第１１図
は増幅回路を用いた制御システム例を示す図、 第１２図はそのシステムに用いられる従来の増幅回路を
示す図である。 １１・・・初段増幅器（差動増幅器）、１２・・・２段
目増幅器、ＣＰ・・・位相補償用コンデンサ、１３・・
・比較回路、１４・・・電流源回路、ＭＮＬ、ＱＮＬＭ
ＬＩ　、ＭＬ２・・・振幅制限用トランジスタ。 第１図 出願人代理人　弁理士　鈴江武彦 第 図 第 図 第 図 嬉７１ＩＩ 第 第９図 第 図

Claims (4)

【特許請求の範囲】
1. （１）差動増幅器と、 この差動増幅器の出力端子に接続された出力振幅制限回
   路と、 を備えたことを特徴とする増幅回路。
2. （２）差動増幅器からなる第１の増幅器と、この第１の
   増幅器の出力端子に接続された第２の増幅器と、 この第２の増幅器の入出力端子間に接続された位相補償
   用コンデンサと、 前記第１の増幅器の出力端子に設けられた出力振幅制限
   回路と、 を備えたことを特徴とする増幅回路。
3. （３）第１の増幅器は、能動負荷型差動増幅器である請
   求項２記載の増幅回路。
4. （４）出力振幅制限回路は、第１の増幅器の出力レベル
   と所望の値に設定された基準レベルとを比較する比較回
   路と、この比較回路の出力により制御されて第１の増幅
   器の能動負荷に電流を流す電流源回路とから構成されて
   いる請求項２記載の増幅回路。