JP2013150192A - オペアンプおよびシリーズレギュレータ - Google Patents
オペアンプおよびシリーズレギュレータ Download PDFInfo
- Publication number
- JP2013150192A JP2013150192A JP2012009960A JP2012009960A JP2013150192A JP 2013150192 A JP2013150192 A JP 2013150192A JP 2012009960 A JP2012009960 A JP 2012009960A JP 2012009960 A JP2012009960 A JP 2012009960A JP 2013150192 A JP2013150192 A JP 2013150192A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- circuit
- output
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
【課題】消費電流の増加を抑えつつ、位相補償コンデンサを設けたことによる過渡状態における応答性の低下を防止する。
【解決手段】シリーズレギュレータ1の誤差アンプであるオペアンプ11は、差動増幅回路12、折り返し構成の出力増幅回路13および位相補償コンデンサ14を備えている。MOSトランジスタ7がオフすると、MOSトランジスタ5がオンして出力電圧Voが急上昇し、位相補償コンデンサ14を介してノードn2の電圧V2も急上昇する。クランプ回路32は、電圧V2を2Vf(Vf:PN接合の順方向電圧)に制限する。出力電圧Voの上昇に伴いトランジスタ22、23、25に流れる電流が増加するので、ドライバ6の入力容量への充電が急速に行われてノードn4の電圧V4が急激に上昇する。出力電圧Voが目標出力電圧に達する前に電圧V4が立ち上がるので、オーバーシュートの発生を抑えられる。
【選択図】図1
【解決手段】シリーズレギュレータ1の誤差アンプであるオペアンプ11は、差動増幅回路12、折り返し構成の出力増幅回路13および位相補償コンデンサ14を備えている。MOSトランジスタ7がオフすると、MOSトランジスタ5がオンして出力電圧Voが急上昇し、位相補償コンデンサ14を介してノードn2の電圧V2も急上昇する。クランプ回路32は、電圧V2を2Vf(Vf:PN接合の順方向電圧)に制限する。出力電圧Voの上昇に伴いトランジスタ22、23、25に流れる電流が増加するので、ドライバ6の入力容量への充電が急速に行われてノードn4の電圧V4が急激に上昇する。出力電圧Voが目標出力電圧に達する前に電圧V4が立ち上がるので、オーバーシュートの発生を抑えられる。
【選択図】図1
Description
本発明は、折り返し構成の出力増幅回路を備えたオペアンプおよびそれを用いたシリーズレギュレータに関する。
オペアンプは、差動増幅回路とその後段に接続された出力増幅回路とから構成されている。差動増幅回路の多くは、差動出力ノードを挟んで第1電源線側に差動対トランジスタが配置され、第2電源線側に能動負荷として機能する負荷トランジスタが配置されている。出力増幅回路には、特許文献1に記載されているように、差動対トランジスタに対して差動出力ノードから第1電源線側に折り返すように設けられた回路形態を備えたものがある。
特許文献1には記載されていないが、上記構成を有するオペアンプは、ドミナントポールを低周波側に移動させて位相余裕を確保するため、差動出力ノードに位相補償コンデンサの一端を接続して用いられる。位相補償コンデンサの他端は、ミラー効果を利用可能なように差動出力ノードとは逆相となるノードに接続される。このノードは、例えば上記オペアンプをシリーズレギュレータの誤差アンプとして用いる場合には、電圧出力端子またはその分圧ノードが適当である。
定常動作状態において、十分な位相余裕を得て安定化を図るには、負荷容量等に応じて十分な容量値を持つ位相補償コンデンサが必要となる。しかし、例えばシリーズレギュレータをスタンバイ状態から動作状態に切り替えると、出力電圧の急峻な立ち上がりが位相補償コンデンサを介して差動出力ノードの電位を変動させる。この場合、位相補償コンデンサの容量値が大きいほど、検出電圧と指令電圧とに基づいた差動増幅により定まる電位(定常動作点)から大きくずれることになる。
このずれた差動出力ノードの電位を差動増幅により定まる本来の電位(定常動作点)に戻すのに必要な復帰時間は、オペアンプの動作電流とずれた電位に依存する。従って、定常状態での安定性を高めるために位相補償コンデンサを大きくするほど、過渡状態からの復帰が遅くなり応答性が低下してしまう。これに対しては、オペアンプの動作電流を増やせばよいが、近年の低消費電力の要請に逆行する結果となり採用し難い。
本発明は上記事情に鑑みてなされたもので、その目的は、折り返し構成の出力増幅回路を備えたものにおいて、消費電流の増加を抑えつつ、位相補償コンデンサを設けたことによる過渡状態における応答性の低下を防止できるオペアンプおよびそれを用いたシリーズレギュレータを提供することにある。
請求項1に記載したオペアンプは、第1電源線側に差動対トランジスタが配置され、第2電源線側に負荷トランジスタが配置され、これら差動対トランジスタと負荷トランジスタとの間に第1および第2差動出力ノードが形成された差動増幅回路と、第1電源線と第1および第2差動出力ノードとの間に形成された折り返し構成を持つ出力増幅回路と、第2差動出力ノードに一端が接続された位相補償コンデンサとを備えている。
出力増幅回路は、第1電源線に接地された第1および第2トランジスタを有し、第1トランジスタがダイオード接続されたカレントミラー回路と、第1トランジスタと第1差動出力ノードとの間に配置され、制御端子に共通バイアス電圧が与えられた第3トランジスタと、第2トランジスタと第2差動出力ノードとの間に接続され、制御端子に共通バイアス電圧が与えられた第4トランジスタと、第2差動出力ノードに接続され、第2差動出力ノードの定常動作電位からの電位変化を制限するクランプ回路とを備えている。
クランプ回路を備えたことにより、位相補償コンデンサの他端の電位が急激に変化しても、位相補償コンデンサを介した差動出力ノードの電位変動が制限される。これにより、過渡的な電位変動状態から定常的な電位状態に復帰するのに要する時間を短縮できる。また、差動出力ノードの電位変動に起因してオペアンプの応答性を低下させる異常な電流経路の形成が阻止される。その結果、位相補償コンデンサの容量値を大きくしても、オペアンプの動作電流を増やすことなく、過渡状態における応答性の低下を極力防止できる。
請求項2に記載した手段によれば、第1差動出力ノードに接続され、クランプ回路と同一構成を持つ電流補償回路を備えている。クランプ回路の中には、高温時等にリーク電流が大きくなるものがある。クランプ回路のリーク電流が増大すると、差動増幅回路の差動対の電流バランスが崩れてオフセット電圧が増大する。これに対しては、オペアンプの動作電流を増やしてリーク電流の影響を低減すればよいが、上述したように近年の低消費電力の要請に逆行する結果となる。これに対し、本手段によれば第1差動出力ノードと第2差動出力ノードに等量のリーク電流を発生させるので、差動増幅回路の電流バランスの崩れを防止することができる。
請求項3、4に記載した手段によれば、クランプ回路は、第2差動出力ノードと定電位を持つノードとの間に設けられている。定常状態における第2差動出力ノードの電位はほぼ一定である。従って、定電位を持つノードに対して第2差動出力ノードをクランプすることにより、定常動作電位からのずれ量を一定値以下に抑えることができる。この場合、クランプ回路は、第2差動出力ノードと第2電源線との間に設けることが好ましい。
請求項5、6、7に記載した手段によれば、クランプ回路は、ダイオードから構成されている。ダイオードは、ツェナーダイオードまたはダイオード接続されたトランジスタにより構成することが好ましい。
請求項8に記載したシリーズレギュレータは、第1電源線と出力端子との間に設けられた出力トランジスタと、出力端子の電圧を検出する検出回路と、検出回路から出力される検出電圧と目標出力電圧に応じた指令電圧とを入力し、これらの差動増幅電圧に基づいて出力トランジスタを駆動する上述したオペアンプとを備えている。上述したオペアンプの作用により、シリーズレギュレータの立ち上げ時、負荷や入力電圧が大きく変化した時などの過渡時において、出力電圧のオーバーシュートやアンダーシュートを抑えられ、目標出力電圧への整定時間を短縮することができる。
各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
(第1の実施形態)
以下、本発明の第1の実施形態について図1ないし図3を参照しながら説明する。図1に示すシリーズレギュレータ1は、図示しないバッテリから第1、第2電源線2、3を通して電圧VB(例えば10V)を入力し、その電圧VBを降圧および安定化した電圧Vo(例えば4.6V)を出力端子4から出力するようになっている。
(第1の実施形態)
以下、本発明の第1の実施形態について図1ないし図3を参照しながら説明する。図1に示すシリーズレギュレータ1は、図示しないバッテリから第1、第2電源線2、3を通して電圧VB(例えば10V)を入力し、その電圧VBを降圧および安定化した電圧Vo(例えば4.6V)を出力端子4から出力するようになっている。
電源線2と出力端子4との間には、Pチャネル型のMOSトランジスタ5(出力トランジスタ)のソース・ドレイン間が接続されている。このMOSトランジスタ5は、ドライバ6から出力されるゲート信号によりオンオフ駆動される。電源線2とMOSトランジスタ5のゲートとの間にはPチャネル型のMOSトランジスタ7が接続されており、そのゲートにはスタンバイ状態の時にLレベル(例えば0V)になるスタンバイ信号STBYが与えられている。出力端子4と電源線3との間には、直列接続された抵抗8、9からなる出力電圧Voの検出回路10が接続されている。
オペアンプ11は、バイポーラトランジスタから構成されており、上記電圧VBの供給を受けて動作する。非反転入力端子には検出回路10から出力される検出電圧Vdが入力されており、反転入力端子には目標出力電圧(4.6V)に対応した指令電圧Vrefが入力されている。
オペアンプ11は、差動増幅回路12、出力増幅回路13および位相補償コンデンサ14を備えている。差動増幅回路12は、PNP形のトランジスタ15、16(差動対トランジスタ)を備えており、電源線2とトランジスタ15、16のエミッタとの間には定電流回路17が接続されている。トランジスタ15、16のコレクタはそれぞれ第1、第2差動出力ノードn1、n2であって、そのノードn1、n2と電源線3との間にはNPN形のトランジスタ18、19(負荷トランジスタ)が接続されている。電源線2、3間には定電流回路20とダイオード接続されたトランジスタ21が直列に接続されており、そのトランジスタ21と上記トランジスタ18、19とによりカレントミラー回路が構成されている。
出力増幅回路13は、電源線2とノードn1、n2との間に設けられており、トランジスタ15、16に対してノードn1、n2から電源線2側に折り返された回路形態となっている。エミッタが電源線2に接地されたPNP形のトランジスタ22、23(第1、第2トランジスタ)は、カレントミラー回路24を構成している。ここで、トランジスタ22はダイオード接続されている。
トランジスタ22のコレクタ(ノードn3)とノードn1との間およびトランジスタ23のコレクタ(ノードn4)とノードn2との間には、それぞれNPN形のトランジスタ25、26(第3、第4トランジスタ)が接続されている。電源線2、3間には定電流回路27とツェナーダイオード28、29が直列に接続されており、そのツェナーダイオード28、29の順方向電圧(共通バイアス電圧)がトランジスタ25、26のベース(制御端子)に与えられている。
ノードn2と電源線3との間には、順方向に直列接続されたツェナーダイオード30、31からなるクランプ回路32が設けられている。ノードn1と電源線3との間には、順方向に直列接続されたツェナーダイオード33、34からなる電流補償回路35が設けられている。すなわち、クランプ回路32と電流補償回路35は同一構成であり同一特性を有している。ノードn4はオペアンプ11の出力端子であって、ドライバ6の入力端子に接続されている。位相余裕を確保するために必要となる位相補償コンデンサ14は、ノードn2とシリーズレギュレータ1の出力端子4との間に接続されている。
次に、図2および図3を参照しながら本実施形態の作用を説明する。オペアンプ11は、シリーズレギュレータ1の誤差アンプとして動作する。定常状態での動作は以下の通りである。すなわち、検出電圧Vdが指令電圧Vrefよりも低下すると、差動増幅回路12においてトランジスタ15の電流が増加してノードn1の電圧が上昇し、トランジスタ16の電流が減少してノードn2の電圧が低下する。
この電圧変化を受けた出力増幅回路13において、トランジスタ25のベース・エミッタ間電圧よりもトランジスタ26のベース・エミッタ間電圧が高くなるので、ノードn4の電圧V4が低下する。その結果、MOSトランジスタ5のゲート電位VGが低下して、すなわちゲート・ソース間電圧が増加して、出力電圧Voが上昇する。検出電圧Vdが指令電圧Vrefよりも高くなると、上記電流と電圧の変化は逆になる。
これに対し、スタンバイ信号STBYがLレベルからHレベルに変化してスタンバイ状態が解除された過渡状態の動作は以下の通りである。図2は、この時のノードn1の電圧V1、ノードn2の電圧V2および出力電圧Voのシミュレーション波形を示している。(a)はクランプ回路32と電流補償回路35を備えた図1に示す回路構成(ケース1)であり、(b)はクランプ回路32と電流補償回路35が存在しない従来の回路構成(ケース2)である。図3は、時間軸を拡大した(a)出力電圧Vo、(b)ノードn2の電圧V2、(c)ノードn4の電圧V4、(d)MOSトランジスタのゲート電位VGのケース1、2についてのシミュレーション波形を示している。
MOSトランジスタ7がオンしているスタンバイ状態では位相補償コンデンサ14を介した電位変動がないので、電圧V1、V2は、ツェナーダイオード28、29のツェナー電圧2Vf(VfはPN接合の順方向電圧)からトランジスタ25、26のベース・エミッタ間電圧Vfだけ低い電圧Vf(0.7V〜0.8V)になっている。ただし、V1>V2である。MOSトランジスタ7がオフすると、MOSトランジスタ5のゲート電位VGが低下するので、MOSトランジスタ5がオンして出力電圧Voが急激に上昇する。
この出力電圧Voの急上昇は、位相補償コンデンサ14を介したカップリングによりノードn2の電圧V2を急上昇させる。クランプ回路32と電流補償回路35を設けたケース1(図1に示す回路構成)では、電圧V2の上昇が2Vf(約1.5V)に制限されるのに対し、クランプ回路32と電流補償回路35を設けないケース2では、電圧V2はほぼ2倍の3V程度にまで上昇する。何れのケースでも、電圧V2がVfを超えている期間ではトランジスタ26はオフする。このトランジスタ26のオフ期間では、電圧V2がトランジスタ26を介して電圧V4に影響を及ぼすことはない。
出力電圧Voが目標出力電圧に向かって上昇する期間ではトランジスタ15がオンするので、トランジスタ15からトランジスタ18に電流が流れる。ケース1の場合、出力電圧Voが上昇するに従いトランジスタ15からの電流が減少し、トランジスタ22からトランジスタ25を介してトランジスタ18に流れ込む電流が増加する。このため、トランジスタ23に流れる電流も増加して、ドライバ6の入力容量への充電が急速に行われて電圧V4が急激に上昇する。ケース1では、出力電圧Voが目標出力電圧に達する前に電圧V4が立ち上がるので、MOSトランジスタ5のゲート電圧が低減してオーバーシュートの発生を抑えられる。
これに対しケース2の場合には、ノードn2の電圧V2が3V程度にまで上昇して、トランジスタ15、16のエミッタの電圧V5(=Vref+Vf)よりも高くなる。このため、トランジスタ16が逆向きに導通し、図1に破線で示すように位相補償コンデンサ14から、ノードn2、トランジスタ16、トランジスタ15を介した異常な経路で電流が流れる。これにより、トランジスタ15からトランジスタ18に流れる電流が増えて、トランジスタ22、23に流れる電流が減少する。その結果、ドライバ6の入力容量への充電電流が減少して電圧V4の立ち上がりが遅れるので、MOSトランジスタ5のゲート電圧の立ち上がりも遅れてオーバーシュートが発生する。
図2、図3によれば、ケース1ではスタンバイ状態の解除から約1.7μsで電圧V1とV2がほぼ等しい定常状態に戻っているのに対し、ケース2では5μs以上経過しないと電圧V2が定常値Vfにまで下がらず、過渡状態が長引くことが分かる。
ところで、定常状態において、ノードn2の電圧V2はほぼVfになるので、クランプ回路32は非導通となる。しかし、クランプ回路32を構成するツェナーダイオード30、31には微少ではあるがリーク電流が流れるので、差動増幅回路12の差動対の電流バランスが崩れてオフセット電圧の原因となる。そこで、ノードn2に対し対称位置にあるノードn1にもクランプ回路32と同一構成の電流補償回路35を接続して、クランプ回路32に流れるリーク電流に等しいリーク電流を流すように補償している。その結果、クランプ回路32を付加したことによるオフセット電圧の発生を防止できる。
以上説明したように、本実施形態のシリーズレギュレータ1に用いたオペアンプ11は、折り返し構成の出力増幅回路13内に、ノードn2の電位変化を制限するクランプ回路32を備えている。これにより、シリーズレギュレータ1のスタンバイを解除した時、図示しない負荷や電圧VBが急激に変化した時など出力電圧Voが目標出力電圧から大きくずれた過渡時において、出力電圧Voのオーバーシュートやアンダーシュートを抑えられ、目標出力電圧への復帰時間を短縮することができる。
オペアンプ11にクランプ回路32を備えたことにより、位相補償コンデンサ14の容量値を大きくして一層の安定化を図ることができる。この場合、オペアンプ11の動作電流を増やすことなく、過渡状態における応答性の低下を極力防止できる。また、ノードn1にもクランプ回路32と同一構成の電流補償回路35を接続したので、オペアンプ11の動作電流を増やすことなく、クランプ回路32のリーク電流に起因する差動増幅回路12の電流のアンバランスを補償できる。
(第2の実施形態)
図4に示す本実施形態のシリーズレギュレータ41は、NPN形の差動対トランジスタを有するオペアンプ42を備えている点において、図1に示したシリーズレギュレータ1と異なる。オペアンプ42は、差動増幅回路43、出力増幅回路44および位相補償コンデンサ45を備えている。本実施形態における電源線2、3は、それぞれ第2、第1電源線に相当する。
図4に示す本実施形態のシリーズレギュレータ41は、NPN形の差動対トランジスタを有するオペアンプ42を備えている点において、図1に示したシリーズレギュレータ1と異なる。オペアンプ42は、差動増幅回路43、出力増幅回路44および位相補償コンデンサ45を備えている。本実施形態における電源線2、3は、それぞれ第2、第1電源線に相当する。
差動増幅回路43は、NPN形のトランジスタ46、47(差動対トランジスタ)を備えており、それらのエミッタと電源線3との間には定電流回路48が接続されている。トランジスタ46、47のコレクタはそれぞれ第1、第2差動出力ノードn1、n2であって、電源線2とノードn1、n2との間にはPNP形のトランジスタ49、50(負荷トランジスタ)が接続されている。電源線2、3間にはダイオード接続されたトランジスタ51と定電流回路52が直列に接続されており、そのトランジスタ51と上記トランジスタ49、50とによりカレントミラー回路が構成されている。
出力増幅回路44は、ノードn1、n2と電源線3との間に設けられている。NPN形のトランジスタ53、54(第1、第2トランジスタ)は、カレントミラー回路55を構成している。ノードn1とトランジスタ53のコレクタ(ノードn3)との間およびノードn2とトランジスタ54のコレクタ(ノードn4)との間には、それぞれPNP形のトランジスタ56、57(第3、第4トランジスタ)が接続されている。電源線2、3間にはツェナーダイオード58、59と定電流回路60が直列に接続されており、そのツェナーダイオード58、59の順方向電圧(共通バイアス電圧)がトランジスタ56、57のベース(制御端子)に与えられている。
電源線2とノードn2との間には、順方向に直列接続されたツェナーダイオード61、62からなるクランプ回路63が設けられている。電源線2とノードn1との間には、順方向に直列接続されたツェナーダイオード64、65からなる電流補償回路66が設けられている。すなわち、クランプ回路63と電流補償回路66は同一構成であり同一特性を有している。位相補償コンデンサ45は、ノードn2とシリーズレギュレータ41の出力端子4との間に接続されている。
本実施形態のオペアンプ42は、第1の実施形態で示したオペアンプ11と実質的に同一の構成を備えている。従って、本実施形態によっても第1の実施形態と同様の作用および効果が得られる。
(第3、第4の実施形態)
図5に示すように、シリーズレギュレータ71が備えるオペアンプ72の出力増幅回路73は、クランプ回路74と電流補償回路75を備えている。クランプ回路74は順方向に直列接続されたダイオード76、77から構成されており、電流補償回路75は順方向に直列接続されたダイオード78、79から構成されている。その他の構成は、第1の実施形態と同様である。
図5に示すように、シリーズレギュレータ71が備えるオペアンプ72の出力増幅回路73は、クランプ回路74と電流補償回路75を備えている。クランプ回路74は順方向に直列接続されたダイオード76、77から構成されており、電流補償回路75は順方向に直列接続されたダイオード78、79から構成されている。その他の構成は、第1の実施形態と同様である。
図6に示すように、シリーズレギュレータ81が備えるオペアンプ82の出力増幅回路83は、クランプ回路84と電流補償回路85を備えている。クランプ回路84はダイオード接続されたトランジスタ86、87が直列に接続されて構成されており、電流補償回路85はダイオード接続されたトランジスタ88、89が直列に接続されて構成されている。その他の構成は、第1の実施形態と同様である。
これら第3、第4の実施形態によっても第1の実施形態と同様の作用および効果が得られる。
これら第3、第4の実施形態によっても第1の実施形態と同様の作用および効果が得られる。
(その他の実施形態)
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
第2の実施形態においても、クランプ回路63と電流補償回路66をダイオードまたはダイオード接続されたトランジスタにより構成してもよい。
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
第2の実施形態においても、クランプ回路63と電流補償回路66をダイオードまたはダイオード接続されたトランジスタにより構成してもよい。
各実施形態で備えた電流補償回路35、66、75、85は、オフセット電圧を低減するためには有効であるが、オフセット電圧の大きさなどを考慮して必要に応じて設ければよい。
各実施形態において、一端がノードn2に接続されたクランプ回路32、63、74、84は、ノードn2の定常動作電位からの電位変化を制限する作用を有していればよい。従って、他端の接続ノードは第2電源線3または2に限定されないが、定電位を持つノードに接続することが好ましい。また、クランプ回路はダイオードに限定されない。
各実施形態において、一端がノードn2に接続されたクランプ回路32、63、74、84は、ノードn2の定常動作電位からの電位変化を制限する作用を有していればよい。従って、他端の接続ノードは第2電源線3または2に限定されないが、定電位を持つノードに接続することが好ましい。また、クランプ回路はダイオードに限定されない。
各実施形態で説明したオペアンプ11、42、72、82は、MOSトランジスタにより構成されていてもよい。また、これらのオペアンプは、当然のことながらシリーズレギュレータ以外にも適用できる。
図面中、1、41、71、81はシリーズレギュレータ、2は第1または第2電源線、3は第2または第1電源線、4は出力端子、5はMOSトランジスタ(出力トランジスタ)、10は検出回路、11、42、72、82はオペアンプ、12、43は差動増幅回路、13、44、73、83は出力増幅回路、14、45は位相補償コンデンサ、15、16、46、47はトランジスタ(差動対トランジスタ)、18、19、49、50はトランジスタ(負荷トランジスタ)、22、53はトランジスタ(第1トランジスタ)、23、54はトランジスタ(第2トランジスタ)、24、55はカレントミラー回路、25、56はトランジスタ(第3トランジスタ)、26、57はトランジスタ(第4トランジスタ)、30、31、61、62はダイオード(ツェナーダイオード)、32、63、74、84はクランプ回路、35、66、75、85は電流補償回路、76、77はダイオード、86、87はダイオード接続されたトランジスタ、n1、n2は第1、第2差動出力ノードである。
Claims (8)
- 第1電源線側に差動対トランジスタが配置され、第2電源線側に負荷トランジスタが配置され、これら差動対トランジスタと負荷トランジスタとの間に第1および第2差動出力ノードが形成された差動増幅回路と、前記第1電源線と前記第1および第2差動出力ノードとの間に形成された出力増幅回路と、前記第2差動出力ノードに一端が接続された位相補償コンデンサとを備え、
前記出力増幅回路は、
前記第1電源線に接地された第1および第2トランジスタを有し、前記第1トランジスタがダイオード接続されたカレントミラー回路と、
前記第1トランジスタと前記第1差動出力ノードとの間に配置され、制御端子に共通バイアス電圧が与えられた第3トランジスタと、
前記第2トランジスタと前記第2差動出力ノードとの間に接続され、制御端子に前記共通バイアス電圧が与えられた第4トランジスタと、
前記第2差動出力ノードに接続され、前記第2差動出力ノードの定常動作電位からの電位変化を制限するクランプ回路とを備えていることを特徴とするオペアンプ。 - 前記第1差動出力ノードに接続され、前記クランプ回路と同一構成を持つ電流補償回路を備えていることを特徴とする請求項1記載のオペアンプ。
- 前記クランプ回路は、前記第2差動出力ノードと定電位を持つノードとの間に設けられていることを特徴とする請求項1または2記載のオペアンプ。
- 前記クランプ回路は、前記第2差動出力ノードと前記第2電源線との間に設けられていることを特徴とする請求項3記載のオペアンプ。
- 前記クランプ回路は、ダイオードから構成されていることを特徴とする請求項1ないし4の何れかに記載のオペアンプ。
- 前記ダイオードは、ツェナーダイオードであることを特徴とする請求項5記載のオペアンプ。
- 前記ダイオードは、ダイオード接続されたトランジスタであることを特徴とする請求項5記載のオペアンプ。
- 第1電源線と出力端子との間に設けられた出力トランジスタと、
前記出力端子の電圧を検出する検出回路と、
前記検出回路から出力される検出電圧と目標出力電圧に応じた指令電圧とを入力し、これらの差動増幅電圧に基づいて前記出力トランジスタを駆動する請求項1ないし7の何れかに記載のオペアンプと
を備えていることを特徴とするシリーズレギュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012009960A JP2013150192A (ja) | 2012-01-20 | 2012-01-20 | オペアンプおよびシリーズレギュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012009960A JP2013150192A (ja) | 2012-01-20 | 2012-01-20 | オペアンプおよびシリーズレギュレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013150192A true JP2013150192A (ja) | 2013-08-01 |
Family
ID=49047286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012009960A Pending JP2013150192A (ja) | 2012-01-20 | 2012-01-20 | オペアンプおよびシリーズレギュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013150192A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020022103A (ja) * | 2018-08-02 | 2020-02-06 | 富士電機株式会社 | 差動増幅回路を備える装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04117010A (ja) * | 1990-09-03 | 1992-04-17 | Toshiba Corp | 増幅回路 |
JPH10111723A (ja) * | 1996-10-04 | 1998-04-28 | Seiko Epson Corp | 電圧安定化回路 |
JPH11312931A (ja) * | 1998-04-30 | 1999-11-09 | Asahi Kasei Micro Syst Co Ltd | gmセルおよびこれを用いたカレントインターポレーションA/D変換器 |
US7068098B1 (en) * | 2002-11-25 | 2006-06-27 | National Semiconductor Corporation | Slew rate enhancement circuit |
-
2012
- 2012-01-20 JP JP2012009960A patent/JP2013150192A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04117010A (ja) * | 1990-09-03 | 1992-04-17 | Toshiba Corp | 増幅回路 |
JPH10111723A (ja) * | 1996-10-04 | 1998-04-28 | Seiko Epson Corp | 電圧安定化回路 |
JPH11312931A (ja) * | 1998-04-30 | 1999-11-09 | Asahi Kasei Micro Syst Co Ltd | gmセルおよびこれを用いたカレントインターポレーションA/D変換器 |
US7068098B1 (en) * | 2002-11-25 | 2006-06-27 | National Semiconductor Corporation | Slew rate enhancement circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020022103A (ja) * | 2018-08-02 | 2020-02-06 | 富士電機株式会社 | 差動増幅回路を備える装置 |
JP7305934B2 (ja) | 2018-08-02 | 2023-07-11 | 富士電機株式会社 | 差動増幅回路を備える装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10481625B2 (en) | Voltage regulator | |
US10503189B1 (en) | Voltage regulator and dynamic bleeder current circuit | |
JP5331508B2 (ja) | ボルテージレギュレータ | |
US10541677B2 (en) | Low output impedance, high speed and high voltage generator for use in driving a capacitive load | |
US9104222B2 (en) | Low dropout voltage regulator with a floating voltage reference | |
JP2017523530A (ja) | 電圧レギュレータのための短絡保護 | |
US9710002B2 (en) | Dynamic biasing circuits for low drop out (LDO) regulators | |
KR102225712B1 (ko) | 볼티지 레귤레이터 | |
US9927828B2 (en) | System and method for a linear voltage regulator | |
US10877501B1 (en) | Power supply powering-on structure | |
TWI672572B (zh) | 電壓調節器 | |
US9531259B2 (en) | Power supply circuit | |
CN107305399B (zh) | Pmos功率电晶体线性降压稳压电路 | |
US9494959B2 (en) | Current source for voltage regulator and voltage regulator thereof | |
JP2008191001A (ja) | ドライバ回路及びそれを用いた半導体試験装置 | |
JP2013150192A (ja) | オペアンプおよびシリーズレギュレータ | |
JP5767855B2 (ja) | レギュレータ回路 | |
JP2008015779A (ja) | 定電流源回路および電源回路 | |
KR20150071646A (ko) | 볼티지 레귤레이터 | |
JP6079184B2 (ja) | レギュレータ回路 | |
JP5759787B2 (ja) | 温度検出回路 | |
JP2011227744A (ja) | 直流電源装置およびレギュレータ用半導体集積回路 | |
JP5598431B2 (ja) | オペアンプ | |
JP5763970B2 (ja) | 電圧検出回路 | |
JP2023176355A (ja) | チャージポンプの電圧検出回路及びゲート駆動回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140908 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150520 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150526 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20151006 |