CN107305399B - Pmos功率电晶体线性降压稳压电路 - Google Patents

Abstract

本发明的实施例提供了一种PMOS功率电晶体线性降压稳压电路，包含有一PMOS功率电晶体、一回授网路、一误差放大器、以及一主动抑制电源涟波杂讯单元。PMOS功率电晶体，其第一端耦接一输入电压，其第二端耦接一负载。回授网路耦接PMOS电晶体的第二端；误差放大器接收回授网路产生的回授讯号，比较回授讯号与一参考电压产生一差值，将差值放大产生一误差讯号。主动抑制电源涟波杂讯单元，一端耦接PMOS功率电晶体的第一端，另一端耦接PMOS功率电晶体的控制端与误差放大器；侦测PMOS功率电晶体的该第一端的输入电压，依据输入电压的变化对应调整控制端的电压以稳定控制端与第一端之间的电压。

Description

PMOS功率电晶体线性降压稳压电路

技术领域

本发明是关于一种线性降压稳压电路；特别关于一种利用主动抑制电源涟波杂讯机制以稳定电压的PMOS功率电晶体线性降压稳压电路。

背景技术

供应电源给可携式电子设备、车用电子、医疗设备的电源应用电路需要稳定且低杂讯的电压，在这些应用电路中的电源供应抑制比(Power Supply Rejection Ratio,PSRR)非常重要。线性降压稳压电路(LDO，Low Dropout Regulator)，适合使用在上述应用电路，需要抑制来自高速数位电路、降压转换器或晶片上其他开关电路的杂讯。线性降压稳压电路的电源供应抑制比资料是用来量化线性降压稳压电路对不同频率的输入电源纹波的抑制能力的，它反映了线性降压稳压电路不受杂讯和电压波动、保持输出电压稳定的能力。电源供应抑制比被定义为输出电压和输入电压中纹波的幅度的比值，因此电源供应抑制比值越低，代表其性能越好。

图1为一习知P型的金氧半场效电晶体(PMOS)功率电晶体(以下简写为PMOS功率电晶体)的线性降压稳压电路100。线性降压稳压电路100包含有一PMOS功率电晶体101、一负载102、一回授网路103一误差放大器104。线性降压稳压电路100，对输入电压源VIN(Inputvoltage)的杂讯抑制能力不佳，因为输入电压源VIN(Input voltage)变动会直接影响PMOS功率电晶体的闸源电压VGS，闸源电压VGS＝闸极电压VG-输入电压VIN，闸源电压VGS会直接改变PMOS功率电晶体101电流变化，因此输入电压VIN变化时很容易就影响线性降压稳压电路输出电压，导致电源供应抑制比不佳、或瞬间闸源电压VGS过大导致PMOS功率电晶体101烧毁。

发明内容

本发明的目的之一在提供一种具主动抑制电源涟波杂讯机制的PMOS功率电晶体线性降压稳压电路。

依据本发明的一实施例，提供了一种PMOS功率电晶体线性降压稳压电路，包含有一PMOS功率电晶体、一回授网路、一误差放大器、以及一主动抑制电源涟波杂讯单元。PMOS功率电晶体，其第一端耦接一输入电压，其第二端耦接一负载。回授网路耦接PMOS电晶体的第二端；误差放大器接收回授网路产生的回授讯号，比较回授讯号与一参考电压产生一差值，将差值放大产生一误差讯号。主动抑制电源涟波杂讯单元，一端耦接PMOS功率电晶体的第一端，另一端耦接PMOS功率电晶体的控制端与误差放大器；侦测PMOS功率电晶体的该第一端的输入电压，依据输入电压的变化对应调整控制端的电压以稳定控制端与第一端之间的电压。

依据本发明的另一实施例，提供了一种PMOS功率电晶体线性降压稳压方法，包含有下列步骤：提供一PMOS功率电晶体，其第一端耦接一输入电压，其第二端耦接一负载。侦测PMOS功率电晶体的该第一端的输入电压，依据输入电压的变化对应调整PMOS功率电晶体的控制端电压以稳定控制端与该第一端之间的电压。

本发明实施例的PMOS功率电晶体线性降压稳压电路在输入电压变化时主动侦测输入电压的杂讯，主动稳定PMOS功率电晶体的闸源电压VGS，可解决习知技术电源供应抑制比不佳、或瞬间闸源电压VGS过大导致PMOS功率电晶体烧毁的问题。

附图说明

图1为习知PMOS功率电晶体线性降压稳压电路的示意图。

图2A为本发明一实施例的PMOS功率电晶体线性降压稳压电路的示意图。

图2B为本发明另一实施例的PMOS功率电晶体线性降压稳压电路的示意图。

图3为本发明另一实施例的PMOS功率电晶体线性降压稳压电路的示意图。

图4为本发明一实施例的主动抑制涟波杂讯单元的示意图。

图5A、5B为本发明一实施例的PMOS功率电晶体线性降压稳压方法的流程图。

具体实施方式

图2A、2B为本发明一实施例的一种PMOS功率电晶体线性降压稳压电路200，包含有一参考电压源(图未示)、一PMOS功率电晶体201、一负载202、一回授网路(FeedbackNetwork)203、一误差放大器(Error Amplifier)204、以及一主动抑制电源涟波杂讯单元(Active enhanced PSRR unit)205。

参考电压源用以提供精准的参考电压VREF。

PMOS功率电晶体(Power Transistor)201，如图2B的示例所示，其源极(第一端)耦接一输入电压VIN，汲极(第二端)耦接负载202，其闸极(控制端)接收主动抑制涟波杂讯单元205与误差放大器204的讯号。线性降压稳压电路200运作时由输入电压VIN透过PMOS功率电晶体提供能量给输出端Vout，使输出端Vout可以到达设计的电压值。

回授网路203耦接PMOS电晶体201的汲极。

误差放大器204接收回授网路203产生的回授讯号VFB，比较回授讯号VFB与参考电压VREF产生一差值，将差值放大产生一误差讯号VD。

主动抑制电源涟波杂讯单元205的一端耦接PMOS功率电晶体201的源极，另一端耦接PMOS功率电晶体的闸极与误差放大器204。主动抑制电源涟波杂讯单元205用于侦测PMOS功率电晶体201源极的输入电压VIN，并依据输入电压VIN的变化对应调整PMOS功率电晶体201闸极电压以稳定闸源电压VGS。详细的说，主动抑制电源涟波杂讯单元205作为PMOS功率电晶体201闸极的主动控制电路、用以将输入电压VIN的杂讯直接反映在PMOS功率电晶体的闸极端，确保杂讯不会影响PMOS功率电晶体的闸源电压值VGS，让线性降压稳压电路的输出电压不会受输入电压杂讯影响，因此可以达成改善线性降压稳压电路的电源供应抑制比(PowerSupply Rejection Ratio,PSRR)。

本发明的一实施例中，主动抑制电源涟波杂讯单元205进行向上追踪(UpTracking):当输入电压VIN的杂讯向上时，主动抑制电源涟波杂讯单元205将向上杂讯的等效电压差反映在PMOS功率电晶体201的闸极，确保PMOS功率电晶体201的闸源电压VGS不会因输入电压VIN的杂讯而变动。本发明的另一实施例中，主动抑制电源涟波杂讯单元205进行向下追踪(Down Tracking):输入电压VIN的杂讯向下时，主动抑制电源涟波杂讯单元205将向下杂讯的等效电压差反映在PMOS功率电晶体201的闸极，确保PMOS功率电晶体201的闸源电压VGS不会因输入电压VIN的杂讯而变动。

本发明的一实施例中，主动抑制电源涟波杂讯单元205可为一电压转电流单元或一电压转电压单元。如图3为本发明主动抑制电源涟波杂讯单元205以电压转电流单元305实施的示意图。当电压转电流单元305侦测到输入电压VIN的杂讯变化量△VIN时，电压转电流单元305依据输入电压VIN的杂讯变化量△VIN产生一差值电流△I，流过电组R后，在节点N产生等效电压差△V并提供给PMOS电晶体201的闸极，使得PMOS功率电晶体的闸极电压能够跟上源极电压的变化，进而稳定PMOS电晶体201的闸源电压VGS。

图4为本发明主动抑制电源涟波杂讯单元205一实施例的示意图。本实施例中，主动抑制电源涟波杂讯单元205以中心点的中央电组Rd分成两组电路，左侧的第一电路包含有第一NMOS电晶体Mn1、第三NMOS电晶体Mn3、第五NMOS电晶体Mn5，第一PMOS电晶体Mp1、第三PMOS电晶体Mp3、第五PMOS电晶体Mp5，三个第一电流源Ib、Ib与Ib2，以及一低通滤波器LPF。

右侧的第二电路包含有第二NMOS电晶体Mn2、第四NMOS电晶体Mn4、第六NMOS电晶体Mn6，第二PMOS电晶体Mp2、第四PMOS电晶体Mp4、第六PMOS电晶体Mp6，三个第二电流源Ib、Ib与Ib2。

中央电组Rd，其第一节点N1耦接第一电路，其第二节点N2耦接第二电路。

其中，左侧的第一电路中的元件，除了低通滤波器LPF以外，皆与右侧的第二电路中的元件对称。详细地说，第一NMOS电晶体Mn1、第三NMOS电晶体Mn3、第五NMOS电晶体Mn5分别与第二NMOS电晶体Mn2、第四NMOS电晶体Mn4、第六NMOS电晶体Mn6对称。第一PMOS电晶体Mp1、第三PMOS电晶体Mp3、第五PMOS电晶体Mp5分别与第二PMOS电晶体Mp2、第四PMOS电晶体Mp4、第六PMOS电晶体Mp6对称。该三个第一电流源分别与该三个第二电流源对称。

输入电压VIN(包含杂讯)输入至第二电路的电晶体Mn2，第二电路的第二节点N2反映出包含杂讯的输入电压；同时，输入电压VIN(包含杂讯)输入至第一电路的低通滤波器LPF，滤除杂讯后，再提供给电晶体Mn1于第一节点N1可接收到滤除杂讯的输入电压。依此方式，于第一节点N1与第二节点N2之间，即中央电组Rd上可得到杂讯的大小。接著藉由第一电路与第二电路间形成的电流镜，将此杂讯分别反映至输出产生向上差值电流△Iup与向下差值电流△Idown，向上差值电流△Iup与向下差值电流△Idown流过误差放大器204耦接的电组R，最后于输出节点No产生等效电压差△V并提供给PMOS电晶体201的闸极，使得PMOS功率电晶体的闸极电压能够跟上源极电压的变化，进而稳定PMOS电晶体201的闸源电压VGS。

图5A、5B为本发明一实施例的PMOS功率电晶体线性降压稳压方法的流程图。该方法包含有下列步骤：

步骤S502：开始。

步骤S504：提供一PMOS功率电晶体，其第一端耦接一输入电压，其第二端耦接一负载。

步骤S506：侦测PMOS功率电晶体的第一端的输入电压，依据输入电压的变化对应调整PMOS功率电晶体的控制端电压以稳定控制端与该第一端之间的电压。其中PMOS功率电晶体的第一端为源极，第二端为汲极，控制端为闸极，控制端的电压为闸极电压，控制端与第一端之间的电压为闸源电压。

步骤S508：结束。

图5B为步骤S506的子步骤，亦即侦测PMOS功率电晶体的第一端的输入电压的子步骤，包含有：

步骤S5061：接收输入电压。

步骤S5062：利用一低通滤波器滤除输入电压的杂讯，产生一过滤后输入电压；

步骤S5063：依据输入电压与过滤后输入电压，得到输入电压的杂讯大小，以产生杂讯的等效电压差来调整PMOS功率电晶体控制端的电压。

依此方式，本发明实施例的PMOS功率电晶体线性降压稳压电路在输入电压VIN变化时可解决习知技术电源供应抑制比不佳、或瞬间闸源电压VGS过大导致PMOS功率电晶体烧毁的问题。

以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该行业者进行的各种变形或变更均落入本发明的申请专利范围。

Claims (8)

1.一种PMOS功率晶体管线性降压稳压电路，包含有：

一PMOS功率晶体管，具有一第一端、一第二端、及一控制端，该第一端耦接一输入电压，且该第二端耦接一负载；

一回授网路，耦接该PMOS晶体管的该第二端；

一误差放大器，接收该回授网路产生的回授讯号，比较该回授讯号与一参考电压产生一差值，将该差值放大产生一误差讯号；以及

一主动抑制电源涟波杂讯单元，其一端耦接该PMOS功率晶体管的该第一端，另一端耦接该PMOS功率晶体管的该控制端与该误差放大器；该主动抑制电源涟波杂讯单元侦测该PMOS功率晶体管的该第一端的该输入电压，并依据该输入电压的变化对应调整该控制端的电压以稳定该控制端与该第一端之间的电压；

其中该输入电压包含一杂讯，且该主动抑制电源涟波杂讯单元将该杂讯的等效电压差反映在该PMOS功率晶体管的该控制端，以确保该PMOS功率晶体管的该控制端的电压不因该输入电压的杂讯而变动。

2.根据权利要求1所述的电路，其中该第一端为源极，该第二端为漏极，该控制端为栅极，该控制端的电压为栅极电压，该控制端与该第一端之间的电压为栅源电压。

3.根据权利要求1所述的电路，其中该主动抑制电源涟波杂讯单元为一电压转电流单元或一电压转电压单元。

4.根据权利要求1所述的电路，其中该主动抑制电源涟波杂讯单元，包含有：

一第一电路，包含有一第一NMOS晶体管、一第三NMOS晶体管、一第五NMOS晶体管，一第一PMOS晶体管、一第三PMOS晶体管、一第五PMOS晶体管，第一电流源、第二电流源、第三电流源，以及一低通滤波器；

一第二电路，包含有一第二NMOS晶体管、一第四NMOS晶体管、一第六NMOS晶体管，一第二PMOS晶体管、一第四PMOS晶体管、一第六PMOS晶体管，第四电流源、第五电流源、第六电流源；以及

一中央电阻，其第一节点耦接该第一电路，其第二节点耦接该第二电路；

其中，该第一NMOS晶体管的栅极耦接该低通滤波器的一端，源极耦接该第一节点，漏极耦接该第三PMOS晶体管的源极；该第三NMOS晶体管的栅极耦接该第三PMOS晶体管的漏极，源极接地，漏极耦接该第一节点；该第五NMOS晶体管的栅极耦接该第三PMOS晶体管的漏极，源极接地，漏极耦接该第一PMOS晶体管的漏极；该第一PMOS晶体管的源极耦接该输入电压；该第三PMOS晶体管的栅极耦接耦接该第五PMOS晶体管的漏极；该第五PMOS晶体管的栅极耦接其漏极，源极耦接该输入电压；该低通滤波器的另一端耦接该输入电压；该第一电流源的一端耦接该第三PMOS晶体管的栅极，另一端接地；该第二电流源的一端耦接该第三PMOS晶体管的漏极，另一端接地；该第三电流源的一端耦接该输入电压，另一端耦接该第一NMOS晶体管的漏极；

该第二NMOS晶体管的栅极耦接该输入电压，源极耦接该第一节点，漏极耦接该第四PMOS晶体管的源极；该第四NMOS晶体管的栅极耦接该第四PMOS晶体管的漏极，源极接地，漏极耦接该第一节点；该第六NMOS晶体管的栅极耦接该第四PMOS晶体管的漏极，源极接地，漏极耦接输出节点；该第二PMOS晶体管的源极耦接该输入电压，漏极耦接该输出节点；该第四PMOS晶体管的栅极耦接耦接该第六PMOS晶体管的漏极；该第六PMOS晶体管的栅极耦接其漏极，源极耦接该输入电压；该第四电流源的一端耦接该第四PMOS晶体管的栅极，另一端接地；该第五电流源的一端耦接该第四PMOS晶体管的漏极，另一端接地；该第六电流源的一端耦接该输入电压，另一端耦接该第二NMOS晶体管的漏极；该输出节点耦接该PMOS晶体管的该控制端与该误差放大器；

其中，该第一电路的该第一PMOS晶体管的栅极耦接该第二电路的该第二PMOS晶体管的栅极；

其中，该第一NMOS晶体管、该第三NMOS晶体管、该第五NMOS晶体管分别与该第二NMOS晶体管、该第四NMOS晶体管、该第六NMOS晶体管对称；该第一PMOS晶体管、该第三PMOS晶体管、该第五PMOS晶体管分别与该第二PMOS晶体管、该第四PMOS晶体管、该第六PMOS晶体管对称；该第一电流源、第二电流源、第三电流源分别与该第四电流源、第五电流源、第六电流源对称。

5.根据权利要求4所述的电路，其中该输入电压包含一杂讯，且该输入电压输入至该第二电路的该第二NMOS晶体管，该第二电路耦接的该第二节点反映包含该杂讯的该输入电压；且该输入电压输入至该第一电路的该低通滤波器，该低通滤波器滤除该输入电压的杂讯后提供给该第一NMOS晶体管，以于该第一节点接收滤除该杂讯后的该输入电压。

6.根据权利要求5所述的电路，其中该主动抑制电源涟波杂讯单元于该第一节点与该第二节点之间取得该输入电压的该杂讯，且利用该第一电路与该第二电路分别产生一向上差值电流与一向下差值电流提供给该PMOS功率晶体管的该控制端，以稳定该控制端与该第一端之间的电压。

7.一种PMOS功率晶体管线性降压稳压方法，包含有：

提供一PMOS功率晶体管，其具有一第一端、一第二端、及一控制端，其中该第一端耦接一输入电压，且该第二端耦接一负载；以及

侦测该PMOS功率晶体管的该第一端的该输入电压，依据该输入电压的变化对应调整该PMOS功率晶体管的该控制端的电压以稳定该控制端与该第一端之间的电压；

其中侦测该PMOS功率晶体管的该第一端的输入电压的步骤包含有：

接收该输入电压；

利用一低通滤波器滤除该输入电压的杂讯，产生一过滤后输入电压；以及

依据该输入电压与该过滤后输入电压，得到该输入电压的杂讯大小，以产生该杂讯的等效电压差来调整该控制端的电压。

8.根据权利要求7所述的方法，其中该第一端为源极，该第二端为漏极，该控制端为栅极。