JP6316632B2

JP6316632B2 - ボルテージレギュレータ

Info

Publication number: JP6316632B2
Application number: JP2014061699A
Authority: JP
Inventors: 照夫鈴木
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2014-03-25
Filing date: 2014-03-25
Publication date: 2018-04-25
Anticipated expiration: 2034-03-25
Also published as: KR20150111301A; US9639101B2; TW201606475A; US20150277458A1; JP2015184983A; CN104950970A

Description

本発明は、入力電圧を受けて一定の出力電圧Ｖｏｕｔを発生するボルテージレギュレータに関し、より詳しくはボルテージレギュレータの出力電圧精度に関する。

一般的にボルテージレギュレータは、電源電圧ＶＤＤを受けて出力端子に一定の出力電圧Ｖｏｕｔを発生する。ボルテージレギュレータは、負荷の変動に応じて電流を供給し、出力電圧Ｖｏｕｔを常に一定に保つ。

図４は、従来のボルテージレギュレータの回路図である。従来のボルテージレギュレータは、基準電圧回路１０３と、誤差増幅器１０４と、ＮＭＯＳトランジスタ１０９と、抵抗１０５、１０６と、容量３０１と、電源端子１０１と、グラウンド端子１００と、出力端子１０２を備えている。

基準電圧回路１０３の基準電圧Ｖｒｅｆが出力端子１０２の出力電圧Ｖｏｕｔを抵抗１０５、１０６で分圧した分圧電圧Ｖｆｂよりも大きい時、誤差増幅器１０４の出力は高くなりＮＭＯＳトランジスタ１０９のオン抵抗を低くさせる。そして、出力電圧Ｖｏｕｔを上昇させ、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しくなるように動作する。基準電圧Ｖｒｅｆが分圧電圧Ｖｆｂよりも小さい時は、誤差増幅器１０４の出力は低くなりＮＭＯＳトランジスタ１０９のオン抵抗を高くさせる。そして、出力電圧Ｖｏｕｔを低下させ、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しくなるように動作する。
ボルテージレギュレータは、常に、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆを等しく保つことで、一定の出力電圧Ｖｏｕｔを発生している（例えば、特許文献１図５参照）。

特開平５−１２７７６３号公報

しかしながら、従来のボルテージレギュレータでは、ＮＭＯＳトランジスタ１０９の基板電位が接地した時、基板効果によって抵抗１０５、１０６をトリミングする前後でＮＭＯＳトランジスタ１０９の閾値電圧が変わり出力電圧Ｖｏｕｔの精度が確保できないとう課題があった。
本発明は、上記課題に鑑みてなされ、任意の出力電圧を設定しても、出力電圧の精度を保つボルテージレギュレータを提供する。

従来の課題を解決するために、本発明のボルテージレギュレータは以下のような構成とした。
バックゲートが接地されたＮＭＯＳトランジスタで構成される出力トランジスタと、前記出力トランジスタの出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、を備えたボルテージレギュレータであって、定電圧回路と、ゲートに前記定電圧回路の電圧が入力され、ドレインが前記出力トランジスタのゲートに接続され、ソースが前記出力トランジスタのソースに接続されたトランジスタを備えた。

トリミングの前後で出力トランジスタの閾値が変化することを抑え、任意の出力電圧に設定しても出力電圧の精度を保つことができる。

第一の実施形態のボルテージレギュレータの回路図である。第二の実施形態のボルテージレギュレータの回路図である。第三の実施形態のボルテージレギュレータの回路図である。従来のボルテージレギュレータ回路の回路図である。

以下、本発明のボルテージレギュレータを、図面を参照して説明する。

＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。
第一の実施形態のボルテージレギュレータは、基準電圧回路１０３と、誤差増幅器１０４と、ＮＭＯＳトランジスタ１０９、１１３、１１４と、ＰＭＯＳトランジスタ１０７、１０８と、抵抗１０５、１０６、１１５と、容量１１６と、定電圧回路１３０と、電源端子１０１と、グラウンド端子１００と、出力端子１０２と、入力端子１２０を備えている。

誤差増幅器１０４と、ＮＭＯＳトランジスタ１１３と、ＰＭＯＳトランジスタ１０７、１０８と、抵抗１１５と、容量１１６で２段構成の誤差増幅回路を構成する。また、抵抗１１５と容量１１６は、位相補償回路を構成する。

第一の実施形態のボルテージレギュレータの接続について説明する。誤差増幅器１０４は、非反転入力端子は基準電圧回路１０３の正極が接続され、反転入力端子に抵抗１０５と１０６の接続点が接続され、出力端子はＮＭＯＳトランジスタ１１３のゲートに接続される。ＰＭＯＳトランジスタ１０７は、ドレインが誤差増幅器１０４に電流源として接続される。基準電圧回路１０３の負極はグラウンド端子１００に接続され、抵抗１０６のもう一方の端子はグラウンド端子１００に接続され、抵抗１０５のもう一方の端子は出力端子１０２に接続される。ＰＭＯＳトランジスタ１０７は、ゲートは入力端子１２０に接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１１３は、ドレインは容量１１６の一方の端子に接続され、ソースはグラウンド端子１００に接続される。抵抗１１５は、一方の端子は容量１１６のもう一方の端子に接続され、もう一方の端子は誤差増幅器１０４の出力端子に接続される。

ＰＭＯＳトランジスタ１０８は、ゲートは入力端子１２０に接続され、ドレインはＮＭＯＳトランジスタ１１３のドレインに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１０９は、ゲートはＮＭＯＳトランジスタ１１３のドレインに接続され、ドレインは電源端子１０１に接続され、ソースは出力端子１０２に接続され、バックゲートはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１１４は、ゲートは定電圧回路１３０の正極に接続され、ソースは出力端子１０２に接続され、ドレインはＰＭＯＳトランジスタ１０９のゲートに接続される。定電圧回路１３０の負極はグラウンド端子１００に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗１０５と１０６は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅器１０４は、基準電圧回路１０３の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＮＭＯＳトランジスタ１１３を介して、出力トランジスタとして動作するＮＭＯＳトランジスタ１０９のゲート電圧を制御する。入力端子１２０は、図示はしないがバイアス回路に接続され、ＰＭＯＳトランジスタ１０７およびＰＭＯＳトランジスタ１０８を介して、誤差増幅器１０４とＮＭＯＳトランジスタ１１３にバイアス電流を流す。

出力電圧Ｖｏｕｔを任意の値に設定するには、電源電圧ＶＤＤを入力後、出力電圧Ｖｏｕｔを測定し、その出力電圧Ｖｏｕｔを元に抵抗１０５、１０６をトリミングして抵抗値を調節することで任意の出力電圧Ｖｏｕｔを作り出すことができる。出力電圧Ｖｏｕｔを低い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧は低くなる。そして、ゲートに出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流を増加させ、ＮＭＯＳトランジスタ１０９のゲート電圧を低下させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の低下に伴いＮＭＯＳトランジスタ１０９の閾値電圧も下がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。こうして、トリミングの前後にてＮＭＯＳトランジスタ１０９の閾値の変化を抑えることができるため、出力電圧Ｖｏｕｔの精度を保つことができる。

出力電圧Ｖｏｕｔを高い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧も高くなる。そして、ゲートに出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流を減少させ、ＮＭＯＳトランジスタ１０９のゲート電圧を上昇させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の上昇に伴いＮＭＯＳトランジスタ１０９の閾値電圧が上がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。こうして、トリミングの前後にてＮＭＯＳトランジスタ１０９の閾値の変化を抑えることができるため、出力電圧Ｖｏｕｔの精度を保つことができる。

なお、第一の実施形態のボルテージレギュレータでは２段構成の誤差増幅回路を用いて説明したが、この構成に限らず出力トランジスタを制御する誤差増幅回路であればどのような構成であっても良い。

以上記載したように、第一の実施形態のボルテージレギュレータは、トリミングの前後で出力トランジスタの閾値が変化することを抑え、任意の出力電圧に設定しても出力電圧の精度を保つことができる。

＜第二の実施形態＞
図２は、第二の実施形態のボルテージレギュレータの回路図である。第一の実施形態との違いはＰＭＯＳトランジスタ１１１、１１２を追加し、ＮＭＯＳトランジスタ１１４のドレインをＰＭＯＳトランジスタ１１２のゲート及びドレインに接続した点である。

ＰＭＯＳトランジスタ１１１は、ドレインはＰＭＯＳトランジスタ１０８のゲートに接続され、ゲートはＰＭＯＳトランジスタ１１２のゲート及びドレインに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１１２のソースは電源端子１０１に接続される。他は第一の実施形態と同様である。

第二の実施形態のボルテージレギュレータの動作について説明する。出力電圧Ｖｏｕｔを任意の値に設定するには、電源電圧ＶＤＤを入力後に出力電圧を測定し、その出力電圧を元に抵抗１０５、１０６をトリミングして抵抗値を調節することで任意の出力電圧Ｖｏｕｔを作り出すことができる。出力電圧Ｖｏｕｔを低い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧も低くなる。そして、ゲートに出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流を増加させる。ＰＭＯＳトランジスタ１１２、１１１はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流を受けて、ＰＭＯＳトランジスタ１１１のオン抵抗が小さくなり、ＰＭＯＳトランジスタ１０８のゲート電圧を電源電圧ＶＤＤに近づける。こうして、ＰＭＯＳトランジスタ１０８のオン抵抗が大きくなり、ＮＭＯＳトランジスタ１０９のゲート電圧を低下させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の低下に伴いＮＭＯＳトランジスタ１０９の閾値電圧も下がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。こうして、トリミングの前後にてＮＭＯＳトランジスタ１０９の閾値の変化を抑えることができるため、出力電圧Ｖｏｕｔの精度を保つことができる。

出力電圧Ｖｏｕｔを高い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧も高くなる。そして、ゲートに出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流を減少させる。ＰＭＯＳトランジスタ１１２、１１１はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流を受けて、ＰＭＯＳトランジスタ１１１のオン抵抗が大きくなり、ＰＭＯＳトランジスタ１０８のゲート電圧が下がってＰＭＯＳトランジスタ１０８のオン抵抗を小さくさせる。こうして、ＮＭＯＳトランジスタ１０９のゲート電圧を上昇させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の上昇に伴いＮＭＯＳトランジスタ１０９の閾値電圧が上がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。こうして、トリミングの前後にてＮＭＯＳトランジスタ１０９の閾値の変化を抑えることができるため、出力電圧Ｖｏｕｔの精度を保つことができる。

以上記載したように、第二の実施形態のボルテージレギュレータは、トリミングの前後で出力トランジスタの閾値が変化することを抑え、任意の出力電圧に設定しても出力電圧の精度を保つことができる。

＜第三の実施形態＞
図３は、第三の実施形態のボルテージレギュレータの回路図である。第二の実施形態との違いは抵抗１１５を抵抗２０１に変更し、ＰＭＯＳトランジスタ２０３と定電流回路２０２を追加した点である。

ＰＭＯＳトランジスタ２０３は、ゲートはＰＭＯＳトランジスタ１１２のゲート及びドレインに接続され、ドレインは定電流回路２０２に接続され、ソースは電源端子１０１に接続される。定電流回路２０２のもう一方の端子はグラウンド端子１００に接続される。抵抗２０２はＰＭＯＳトランジスタ２０３のドレインと定電流回路２０２の接続点の電圧で抵抗値を制御される。他は第二の実施形態と同様である。

第三の実施形態のボルテージレギュレータの動作について説明する。出力電圧Ｖｏｕｔを任意の値に設定するには、電源電圧ＶＤＤを入力後出力電圧を測定し、その出力電圧を元に抵抗１０５、１０６をトリミングして抵抗値を調節することで任意の出力電圧Ｖｏｕｔを作り出すことができる。出力電圧Ｖｏｕｔを低い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧も低くなる。そして、ゲートに出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流を増加させる。ＰＭＯＳトランジスタ１１２、１１１はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流を受けて、ＰＭＯＳトランジスタ１１１のオン抵抗が小さくなり、ＰＭＯＳトランジスタ１０８のゲート電圧を電源電圧ＶＤＤに近づける。こうして、ＰＭＯＳトランジスタ１０８のオン抵抗が大きくなり、ＮＭＯＳトランジスタ１０９のゲート電圧を低下させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の低下に伴いＮＭＯＳトランジスタ１０９の閾値電圧も下がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。

ＰＭＯＳトランジスタ２０３、１１２はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流の増加を受けて、ＰＭＯＳトランジスタ２０３のドレイン電流も増加し、定電流回路２０２の電流を上回ると抵抗２０１の抵抗値を切り替える。こうして、抵抗２０１と容量１１６で決まる位相補償のゼロ点の周波数を変化させ、ボルテージレギュレータの安定性を改善し出力電圧Ｖｏｕｔの精度を向上させることができる。

こうして、トリミングの前後にてＮＭＯＳトランジスタ１０９の閾値の変化を抑えることで出力電圧Ｖｏｕｔの精度を保ち、ゼロ点周波数を変えることで出力電圧Ｖｏｕｔの精度を向上させることができる。

出力電圧Ｖｏｕｔを高い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧も高くなる。そして、ゲートに出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流を減少させ、ＮＭＯＳトランジスタ１０９のゲート電圧を上昇させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の上昇に伴いＮＭＯＳトランジスタ１０９の閾値電圧が上がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。

ＰＭＯＳトランジスタ２０３、１１２はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流の減少を受けて、ＰＭＯＳトランジスタ２０３のドレイン電流も減少し、定電流回路２０２の電流を下回ると抵抗２０１の抵抗値を切り替える。こうして、抵抗２０１と容量１１６で決まる位相補償のゼロ点の周波数を変化させ、ボルテージレギュレータの安定性を改善し出力電圧Ｖｏｕｔの精度を向上させることができる。

以上記載したように、第三の実施形態のボルテージレギュレータは、トリミングの前後で出力トランジスタの閾値が変化することを抑え、任意の出力電圧に設定しても出力電圧の精度を保つことができる。また、ゼロ点周波数を変えることで出力電圧Ｖｏｕｔの精度を向上させることができる。

１００グラウンド端子
１０１電源端子
１０２出力端子
１０３基準電圧回路
１０４誤差増幅器
１２０入力端子
１３０定電圧回路
２０２定電流回路

Claims

バックゲートが接地されたＮＭＯＳトランジスタで構成される出力トランジスタと、
前記出力トランジスタの出力する出力電圧を分圧した分圧電圧と基準電圧が入力される第一の増幅段と、前記出力トランジスタを制御する第二の増幅段と、前記第二の増幅段にバイアス電流を流す第一のトランジスタと、を有する誤差増幅回路と、を備えたボルテージレギュレータであって、
定電圧回路と、
ゲートに前記定電圧回路の電圧が入力され、ソースが前記出力トランジスタのソースに接続された第二のトランジスタと、
入力が前記第二のトランジスタのドレインに接続され、出力が前記第一のトランジスタのゲートに接続されたカレントミラー回路と、を備えることを特徴とするボルテージレギュレータ。
ゲートが前記第二のトランジスタのドレインに接続された第三のトランジスタと、
前記第三のトランジスタのドレインに接続された定電流回路と、を備え、
前記第三のトランジスタのドレインと前記定電流回路の接続点の電圧にて前記誤差増幅回路の位相補償回路を調整する、ことを特徴とする請求項１に記載のボルテージレギュレータ。