JP6632358B2 - 増幅回路及びボルテージレギュレータ - Google Patents

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Description

本発明は、位相特性を改善することが可能な増幅回路及び、この増幅回路を備えたボルテージレギュレータに関する。
図５は、従来の負帰還増幅回路の回路図である。
従来の負帰還増幅回路５００は、ソース接地増幅回路の増幅回路５１０と、増幅回路５２０とから成る。増幅回路５１０は、直列に接続された電流源５１１とＮＭＯＳトランジスタ５１２から成る。
増幅回路５１０の出力は、増幅回路５２０の入力に接続される。増幅回路５２０の出力は、増幅回路５１０のＮＭＯＳトランジスタ５１２のゲートに接続される。
増幅回路５１０は、ＮＭＯＳトランジスタ５１２の駆動電流に基づき、増幅回路５１０に入力された電圧を増幅し出力する。増幅回路５２０は、増幅回路５１０の出力電圧Ｖ１ａを増幅し出力する。増幅回路５２０によって生成された帰還電圧Ｖ２が、増幅回路５１０に入力される。
従って、負帰還増幅回路５００は、動作点を一定値に保つように動作する。例えば、増幅回路５１０の出力電圧Ｖ１ａと増幅回路５２０の出力電圧Ｖ２は、ＮＭＯＳトランジスタ５１２の駆動電流が電流源５１１の電流と凡そ等しいことを以って、一定値に保たれようとする（例えば、特許文献１参照）。
特開平７−１８３７３６号公報
しかし、従来の負帰還増幅回路５００は、増幅回路の出力で現れる極のため、帰還電圧の位相が遅れ、負帰還回路が発振に至る可能性が高い、という問題があった。
極が現れる周波数は、負荷容量と負荷抵抗の影響を受ける。例えば、負荷容量が小さく負荷抵抗が小さいとき、極は高い周波数に現れ、位相遅れをもたらす。また例えば、負荷容量が大きく負荷抵抗が大きいとき、極は低い周波数に現れ、位相遅れをもたらす。ところで、アプリケーションによって、負荷容量や負荷抵抗の条件は異なる。
負帰還回路が発振に至る可能性を低下させるため、直面するアプリケーションの負荷容量や負荷抵抗の条件に基づき、極が現れる周波数を正しく捉え、対処することが肝心である。
本発明は、以上のような問題を解消するために成されたものであり、位相特性を改善することが可能な増幅回路及び、この増幅回路を備えたボルテージレギュレータを、提供するものである。
従来の問題を解決するために、本発明の、増幅回路及び、この増幅回路を備えたボルテージレギュレータは、以下のような構成とした。
すなわち、入力端子に入力された電圧を増幅し、出力端子に出力する増幅回路であって、電流源と、ゲートが前記入力端子に接続される第１のトランジスタと、ドレインが前記電流源に接続され、ソースが前記第１のトランジスタのドレインに接続され、ゲートが前記入力端子に接続される第２のトランジスタと、一方の端子が前記第２のトランジスタのソースに接続された容量と、を備え、前記第２のトランジスタのドレインが前記出力端子に接続されたことを特徴とする増幅回路、とした。
また、その増幅回路を備えたボルテージレギュレータとした。
本発明の位相特性を改善することが可能な増幅回路及び、この増幅回路を備えたボルテージレギュレータによれば、位相進み電流を生ずる容量による信号伝搬経路を備えたため、帰還電圧の位相遅れの緩和が図られる。このため、負帰還回路が発振に至る可能性を低下でき、位相特性を改善することが可能な増幅回路及び、この増幅回路を備えたボルテージレギュレータを、提供することが可能となる。
本実施形態の増幅回路の一例を示す回路図である。 本実施形態の増幅回路の他の例を示す回路図である。 本実施形態の増幅回路を備えたボルテージレギュレータの回路である。 本実施形態の増幅回路を備えたボルテージレギュレータの他の例を示す回路である。 従来の負帰還増幅回路の回路図である。
図１は、本実施形態の増幅回路の一例を示す回路図である。
図１の、本実施形態の増幅回路１１０は、電流源１１１と、ＮＭＯＳトランジスタ１１２及び１１３と、容量１１４と、を備えている。
ＮＭＯＳトランジスタ１１２は、ソースが接地端子（ＶＳＳ）に接続され、ゲートが増幅回路１１０の入力端子に接続される。ＮＭＯＳトランジスタ１１３は、ソースがＮＭＯＳトランジスタ１１２のドレインに接続され、ゲートが増幅回路１１０の入力端子に接続される。電流源１１１は、電源端子（ＶＤＤ）とＮＭＯＳトランジスタ１１３のドレインの間に接続される。容量１１４は、ＮＭＯＳトランジスタ１１３のソースと接地端子の間に接続される。増幅回路１１０の出力端子は、ＮＭＯＳトランジスタ１１３のドレインに接続される。
本実施形態の増幅回路１１０の動作について説明する。
ＮＭＯＳトランジスタ１１２のゲートには、増幅回路１１０の入力電圧である電圧Ｖ２が与えられる。ＮＭＯＳトランジスタ１１２のゲート・ソース間電圧は、電圧Ｖ２に同期した電圧となるため、ＮＭＯＳトランジスタ１１２は電圧Ｖ２に応じた電流を流す。
ＮＭＯＳトランジスタ１１３のゲートにも、電圧Ｖ２が与えられる。ＮＭＯＳトランジスタ１１３は、いわゆるソースフォロワのため、ソースには電圧Ｖ２に同期した電圧が現れる。容量１１４に生じる電流は、容量１１４に掛かる電圧よりも位相が進むため、電圧Ｖ２に同期した電圧が掛かる容量１１４には、電圧Ｖ２よりも位相が進む電流が流れる。
増幅回路１１０は、ＮＭＯＳトランジスタ１１２が駆動する電流と容量１１４を経由する電流を加算した電流に基づき、入力された電圧Ｖ２を増幅し電圧Ｖ１ａとして出力する。
容量は、周波数が高いほどインピーダンスが低くなる。このため、容量１１４を経由する電流は、周波数が高いほど大きくなる。電圧Ｖ２の周波数が高くなると、電圧Ｖ２よりも位相が進む容量１１４を経由する電流が比較的大きくなるため、電圧Ｖ１ａは位相が進む。
従って、本実施形態の増幅回路を負帰還増幅回路に用いた場合は、帰還電圧（電圧Ｖ２）の位相遅れが緩和され、即ち位相補償効果が得られ、安定した負帰還増幅回路を構成する事が出来る。
以上説明した様に、本実施形態の増幅回路によれば、位相進み電流を生ずる容量による信号伝搬経路を設けたので、この増幅回路を備えた負帰還増幅回路は、帰還電圧の位相遅れが緩和され、位相特性を改善することが可能である。従って、この増幅回路を備えた負帰還増幅回路（例えば、ボルテージレギュレータ）は、発振に至る可能性を低下できるので、安定して動作することが可能となる。
なお、電流源１１１は増幅回路１１０における負荷を担う素子であれば、その内容は電流源に限定される必要はない。例えば、抵抗など、使用可能な素子の中から適当に選択すれば良い。
また、容量１１４は、図２に示すように、直列に抵抗２１１を備えても良い。この場合、容量１１４を経由する電流は、抵抗２１１による制限を受けるため、増幅回路２１０は帯域を制限する効果が期待でき、耐高周波ノイズ特性の良い増幅回路を実現できるメリットが見込める。
また、容量１１４は接地端子に接続された構成としているが、図２に示すように、接地端子の電圧を基準とした電圧源２１２を備えても、同様の効果が得られる。例えば、電圧源２１２の電圧は電源端子の電圧と同じであってもよい。
また、ＮＭＯＳトランジスタ１１３のゲートには、増幅回路の入力端子とＮＭＯＳトランジスタ１１３のゲートとの間に電圧源２１３を備えてもよい。即ち、ＮＭＯＳトランジスタ１１３のソースは、増幅回路の入力電圧Ｖ２に電圧源２１３の電圧が加算された電圧に同期した電圧が現れるとしても、同様の効果が得られることは明らかである。また、電圧源２１３は、増幅回路の入力端子とＮＭＯＳトランジスタ１１２のゲートとの間に電圧源２１３を備えてもよい。
また、以上の説明では、本実施形態の増幅回路は、ＮＭＯＳトランジスタの使用を前提として説明したが、ＰＭＯＳトランジスタの使用を前提とした増幅回路であっても、同様にして位相進み電流を生ずる容量による信号伝搬経路を設けることにより、位相特性を改善することが可能である。従って、この増幅回路を備えた負帰還増幅回路（例えば、ボルテージレギュレータ）は、発振に至る可能性を低下できるので、安定して動作することが可能となる。
次に、図３に示す本実施形態の増幅回路を備えたボルテージレギュレータの実施形態について説明する。
ボルテージレギュレータ１００は、図１に示した増幅回路１１０と、増幅回路１２０と、出力端子１０１と、を備える。増幅回路１２０は、ＮＭＯＳトランジスタ１２１と、抵抗１２２と、抵抗１２３と、を備える。
増幅回路１１０は、出力端子が増幅回路１２０の入力端子に接続される。増幅回路１２０は、出力端子がボルテージレギュレータ１００の出力端子１０１に接続され、帰還電圧出力端子が増幅回路１１０の入力端子に接続される。
ＮＭＯＳトランジスタ１２１と抵抗１２２及び抵抗１２３は、電源端子と接地端子の間に直列に接続されている。ＮＭＯＳトランジスタ１２１は、ゲートが増幅回路１２０の入力端子に接続され、ソースが増幅回路１２０の出力端子に接続される。抵抗１２２と抵抗１２３の接続点は、増幅回路１２０の帰還電圧出力端子に接続される。
次に、ボルテージレギュレータ１００の動作について説明する。
増幅回路１２０は、入力された電圧Ｖ１ａに基づいて増幅動作が成され、増幅した電圧ＶＯＵＴを出力する。また、増幅回路１２０は、電圧ＶＯＵＴを抵抗１２２及び抵抗１２３で分圧して帰還電圧である電圧Ｖ２を増幅回路１１０の入力端子に出力する。従って、増幅回路１１０と増幅回路１２０とは、互いに入力端子と出力端子とが接続されているため、負帰還増幅回路を構成している。電圧ＶＯＵＴが低くなると、即ち帰還電圧である電圧Ｖ２が低くなると、増幅回路１１０は、ＮＭＯＳトランジスタ１１２及び１１３がオフしていくので、出力する電圧Ｖ１ａは高くなる。増幅回路１２０は、ＮＭＯＳトランジスタ１２１がオンしていくので、出力する電圧ＶＯＵＴは高くなる。また、電圧ＶＯＵＴが高くなると、即ち帰還電圧である電圧Ｖ２が高くなると、増幅回路１１０は、ＮＭＯＳトランジスタ１１２及び１１３をオンしていくので、出力する電圧Ｖ１ａは低くなる。増幅回路１２０は、ＮＭＯＳトランジスタ１２１がオフしていくので、出力する電圧ＶＯＵＴは低くなる。即ち、ボルテージレギュレータ１００は、電圧ＶＯＵＴが一定に保たれるように動作する。
増幅回路１１０は、図１の実施形態の説明において、帰還電圧の位相遅れの緩和が図られる効果について、明らかにした。従って、本実施形態の増幅回路１１０を備えた負帰還増幅回路であるボルテージレギュレータ１００は、帰還電圧の位相が遅れの緩和が図られるから、安定して動作することが可能となる。
なお、ボルテージレギュレータ１００は、増幅回路１１０を、上述したように、例えば増幅回路２１０のような回路構成としても、同様の効果が得られる。
図４は、本実施形態の増幅回路を備えたボルテージレギュレータの他の例を示す回路である。
ボルテージレギュレータ２００は、増幅回路１１０と、増幅回路１３０と、増幅回路１４０と、出力端子１０１と、を備える。
増幅回路１３０は、ＮＭＯＳトランジスタ１３１と、抵抗１３２を備える。増幅回路１４０は、ＰＭＯＳトランジスタ１４１と、抵抗１４２と、抵抗１４３と、を備える。
ボルテージレギュレータ２００は、ＰＭＯＳトランジスタ１４１による増幅回路１４０を備えたので、増幅回路１１０の出力する電圧Ｖ１ａの増幅極性を反転させる増幅回路１３０を備えている。
このように構成したボルテージレギュレータ２００は、ボルテージレギュレータ１００と同様に負帰還増幅回路を構成するので、同様の効果が得られることは自明である。
以上説明したように、本実施形態の増幅回路によれば、位相特性を改善することが可能である。従って、この増幅回路を備えた負帰還増幅回路であるボルテージレギュレータは、帰還電圧の位相遅れの緩和が図られるため、発振に至る可能性を低下でき、即ち、安定して動作するボルテージレギュレータを提供することが可能となる。
１１０、１２０、１３０、１４０ 増幅回路
１１１ 電流源
２１２、２１３ 電圧源

Claims (6)

  1. 入力端子に入力された電圧を増幅し、出力端子に出力する増幅回路であって、
    電流源と、
    ゲートが前記入力端子に接続される第１のトランジスタと、
    ドレインが前記電流源に接続され、ソースが前記第１のトランジスタのドレインに接続され、ゲートが前記入力端子に接続される第２のトランジスタと、
    一方の端子が前記第２のトランジスタのソースに接続され、他方の端子が接地端子に接続された容量と、を備え、
    前記第２のトランジスタのドレインが前記出力端子に接続されたことを特徴とする増幅回路。
  2. 前記電流源は、抵抗素子であることを特徴とする請求項１に記載する増幅回路。
  3. 前記容量の他方の端子と接地端子の間に電圧源を備えたことを特徴とする請求項１に記載する増幅回路。
  4. 前記容量と直列に抵抗素子を備えたことを特徴とする請求項１に記載する増幅回路。
  5. 前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートの間に電圧源を備えたことを特徴とする請求項１に記載する増幅回路。
  6. 出力電圧に応じた帰還電圧が前記入力端子に入力される請求項１から５のいずれかに記載の増幅回路を備えたことを特徴とするボルテージレギュレータ。
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