JP2017147615A - 半導体装置および通信モジュール - Google Patents

Abstract

【課題】大型化を抑制しつつ高調波成分を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置１０は、増幅器１４、スルーレート調整回路１３、検出回路１５と制御回路１６を備える。増幅器は入力信号を増幅する。スルーレート調整回路は入力信号のスルーレートを調整する。検出回路はスルーレート調整回路と増幅器との間で、入力信号のスルーレートを検出する。制御回路は検出回路の検出結果に基づいて、スルーレート調整回路を制御する。
【選択図】図１

Description

本発明の実施形態は、半導体装置および通信モジュールに関する。

無線通信に用いられる通信モジュールは、例えば、パワーアンプやインピーダンス整合回路等を備える。このパワーアンプには、近年、非線形パワーアンプを用いる場合がある。非線形パワーアンプでは矩形波信号を利用するので、その電力効率は、一般的に、正弦波信号を利用する線形パワーアンプの電力効率よりも高い。

しかし、非線形パワーアンプの出力信号には、多くの高調波成分が含まれる。この高調波成分を除去するために、一般には高性能な外付けフィルタを用いており、これが通信モジュールの大型化を招くおそれがある。

特開２０１２−１５６１１号公報

本実施形態は、大型化を抑制しつつ高調波成分も抑制することが可能な半導体装置、および通信モジュールを提供することである。

本実施形態に係る半導体装置は、増幅器と、スルーレート調整回路と、検出回路と、制御回路と、を備える。増幅器は、入力信号を増幅する。スルーレート調整回路は、入力信号のスルーレートを調整する。検出回路は、スルーレート調整回路と増幅器との間で、入力信号のスルーレートを検出する。制御回路は、検出回路の検出結果に基づいて、スルーレート調整回路を制御する。

実施形態に係る通信モジュールの構成を示すブロック図である。 スルーレートを説明するための模式図である。 スルーレート調整回路の一例を示す回路図である。 増幅器の一例を示す回路図である。 増幅器の他の例を示す回路図である。 検出回路の一例を示す回路図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、実施形態に係る通信モジュールの構成を示すブロック図である。図１に示すように、本実施形態に係る通信モジュール１は、半導体装置１０と、整合回路２０と、を備える。さらに、半導体装置１０は、発振器１１と、バッファ回路１２と、スルーレート調整回路１３と、増幅器１４と、検出回路１５と、制御回路１６と、を備える。半導体装置１０を構成するこれらの要素は、１つの半導体チップ内に設けられている。

本実施形態では、増幅器１４の入出力の間で、高調波成分の相関が高いことに着目し、増幅器１４の入力信号に含まれる高調波成分を抑制することで出力信号の高調波成分の抑制を図っている。すなわち、増幅器１４に入力される信号のスルーレートおよびパルス幅の最適化を図っている。以下、本実施形態の構成要素について説明する。

発振器１１は、発振信号Ｓ１１を生成し、生成した発振信号Ｓ１１をバッファ回路１２へ出力する。発振器１１は、例えば、発振信号Ｓ１１の位相を基準信号の位相と同期させるようにフィードバック制御するＰＬＬ（Phase Locked Loop）回路を有する。

バッファ回路１２は、発振器１１からの発振信号Ｓ１１を矩形波信号Ｓ１２に変換する。そして、バッファ回路１２は、その矩形波信号Ｓ１２をスルーレート調整回路１３へ出力する。

スルーレート調整回路１３は、バッファ回路１２からの矩形波信号Ｓ１２に基づいて台形波信号Ｓ１３を生成し、生成した台形波信号Ｓ１３を増幅器１４へ出力する。このとき、スルーレート調整回路１３は、制御回路１６の制御に基づいて、台形波信号Ｓ１２のスルーレートを調整する。ここで、図２を参照して、スルーレートについて説明する。

図２は、スルーレートを説明するための模式図である。図２に示すように、スルーレートには、立ち上がりスルーレートＳＲ１と、立ち下がりスルーレートＳＲ２とがある。立ち上がりスルーレートＳＲ１は、所定電圧Ｖを、立ち上がり時間ｔ１で除した値である。一方、立ち下がりスルーレートＳＲ２は、所定電圧Ｖを、立ち下がり時間ｔ２で除した値である。

図３は、スルーレート調整回路１３の一例を示す回路図である。図３に示すように、スルーレート調整回路１３は、第１のＰ型ＭＯＳトランジスタＰ０と、第１のＮ型ＭＯＳトランジスタＮ０と、複数の第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍと、複数の第２のＮ型ＭＯＳトランジスタＮ１〜Ｎｍと、複数の第１のスイッチＳｐ１〜Ｓｐｍと、複数の第２のスイッチＳｎ１〜Ｓｎｍと、を有する。なお、第２のＰ型ＭＯＳトランジスタ、第２のＮ型ＭＯＳトランジスタ、第１のスイッチ、および第２のスイッチは、それぞれ単数であってもよい。

第１のＰ型ＭＯＳトランジスタＰ０と第１のＮ型ＭＯＳトランジスタＮ０は、直列に接続されている。また、第１のＰ型ＭＯＳトランジスタＰ０のソースは電源に接続され、第１のＮ型ＭＯＳトランジスタＮ０のソースは接地されている。さらに、第１のＰ型ＭＯＳトランジスタＰ０のゲートおよび第１のＮ型ＭＯＳトランジスタＮ０のゲートは、入力端子ＶＩＮ１に接続されている。

第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍのゲートは、第１のＰ型ＭＯＳトランジスタＰ０のドレイン（第１のＮ型ＭＯＳトランジスタＮ０のドレイン）にそれぞれ接続されている。また、第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍのソースは、電源に接続されている。

第２のＮ型ＭＯＳトランジスタＮ１〜Ｎｍのゲートも、第１のＰ型ＭＯＳトランジスタＰ０のドレイン（第１のＮ型ＭＯＳトランジスタＮ０のドレイン）にそれぞれ接続されている。また、第２のＮ型ＭＯＳトランジスタＮ１〜Ｎｍのソースは、それぞれ接地されている。

第１のスイッチＳｐ１〜Ｓｐｍは、第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍにそれぞれ直列接続されている。第１のスイッチＳｐ１〜Ｓｐｍは、例えば、制御回路１６の制御に基づいて、オン状態およびオフ状態に切り替わるＰ型ＭＯＳトランジスタで構成されている。第１のスイッチＳｐ１〜Ｓｐｍがオン状態の時に、第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍが出力端子ＶＯＵＴ１と電気的に接続される。このとき、第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍがオン状態であれば、出力端子ＶＯＵＴ１の電位を電源と同電位に引き上げようとする。

第２のスイッチＳｎ１〜Ｓｎｍは、第１のスイッチＳｐ１〜Ｓｐｍを介して第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍにそれぞれ直列接続されている。第２のスイッチＳｎ１〜Ｓｎｍは、例えば、制御回路１６の制御に基づいて、オン状態およびオフ状態に切り替わるＮ型ＭＯＳトランジスタで構成されている。第２のスイッチＳｎ１〜Ｓｎｍがオン状態の時に、第２のＮ型ＭＯＳトランジスタＮ１〜Ｎｍが出力端子ＶＯＵＴ１と電気的に接続される。このとき、第２のＮ型ＭＯＳトランジスタＮ１〜Ｎｍがオン状態であれば、出力端子ＶＯＵＴ１の電位を、接地電位（０Ｖ）に引き下げようとする。

上記のように構成されたスルーレート調整回路１３によれば、矩形波信号Ｓ１２が入力端子ＶＩＮ１に入力されると、台形波信号Ｓ１３が出力端子ＶＯＵＴ１から出力される。スルーレート調整回路１３内では、矩形波信号Ｓ１２の電圧レベルに応じて、第１のＰ型ＭＯＳトランジスタＰ０および第１のＮ型ＭＯＳトランジスタＮ０のオン状態とオフ状態が切り替わる。

また、オン状態の第１のスイッチＳｐ１〜Ｓｐｍの数、およびオン状態の第２のスイッチＳｎ１〜Ｓｎｍの数に対応して、出力端子ＶＯＵＴ１に接続される第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍの数および第２のＮ型ＭＯＳトランジスタＮ１〜Ｎｍの数が変化する。この変化に応じて、台形波信号Ｓ１３の立ち上がり時間ｔ１および立ち下がり時間ｔ２が変化する。これにより、台形波信号Ｓ１３の立ち上がりスルーレートＳＲ１および立ち下がりスルーレートＳＲ２が調整される。

増幅器１４は、スルーレート調整回路１３から入力された台形波信号Ｓ１３を増幅し、増幅信号Ｓ１４を整合回路２０へ出力する。本実施形態では、台形波信号Ｓ１３が、増幅器１４の入力信号に相当する。以下、図４および図５を参照して増幅器１４の構成について説明する。

図４は、増幅器の一例を示す回路図である。図４に示す増幅器１４は、いわゆるＤ級パワーアンプである。具体的には、この増幅器１４は、Ｐ型ＭＯＳトランジスタＰ１１と、Ｎ型ＭＯＳトランジスタＮ１１と、インダクタＬ１と、キャパシタＣ１と、を有する。

Ｐ型ＭＯＳトランジスタＰ１１とＮ型ＭＯＳトランジスタＮ１１は、直列に接続されている。また、Ｐ型ＭＯＳトランジスタＰ１１のソースは電源に接続され、Ｎ型ＭＯＳトランジスタＮ１１のソースは接地されている。さらに、Ｐ型ＭＯＳトランジスタＰ１１のゲートおよびＮ型ＭＯＳトランジスタＮ１１のゲートは、入力端子ＶＩＮ２に接続されている。

インダクタＬ１の一端は、Ｐ型ＭＯＳトランジスタＰ１１のドレイン（Ｎ型ＭＯＳトランジスタＮ１１のドレイン）に接続されている。インダクタＬ１の他端は、キャパシタＣ１を介して出力端子ＶＯＵＴ２に接続されている。

上記増幅器１４によれば、台形波信号Ｓ１３が入力端子ＶＩＮ２に入力されると、増幅信号Ｓ１４が出力端子ＶＯＵＴ２から出力される。このとき、台形波信号Ｓ１３の電圧レベルに応じて、Ｐ型ＭＯＳトランジスタＰ１１およびＮ型ＭＯＳトランジスタＮ１１のオン状態とオフ状態が切り替わる。このようなスイッチング動作と、インダクタＬ１と、キャパシタＣ１によって、増幅信号Ｓ１４が生成されて出力端子ＶＯＵＴ２から出力される。

図５は、増幅器の他の例を示す回路図である。図５に示す増幅器１４は、いわゆるＥ級パワーアンプである。具体的には、この増幅器１４は、Ｎ型ＭＯＳトランジスタＮ１１と、インダクタＬ１、Ｌ２と、キャパシタＣ１、Ｃ２と、を有する。Ｎ型ＭＯＳトランジスタＮ１１と、インダクタＬ１と、キャパシタＣ１については、上述した増幅器１４と同様の構成なので説明を省略する。

インダクタＬ２の一端は電源に接続され、その他端は、Ｎ型ＭＯＳトランジスタＮ１１のドレインに接続されている。また、キャパシタＣ２は、Ｎ型ＭＯＳトランジスタＮ１１に並列に接続されている。

上記増幅器１４によれば、台形波信号Ｓ１３が入力端子ＶＩＮ２に入力されると、増幅信号Ｓ１４が出力端子ＶＯＵＴ２から出力される。このとき、インダクタＬ２を介してＮ型ＭＯＳトランジスタＮ１１に電流が供給され、台形波信号Ｓ１３の電圧レベルに応じてＮ型ＭＯＳトランジスタＮ１１のオン状態とオフ状態が切り替わる。このようなスイッチング動作と、インダクタＬ１と、キャパシタＣ１、Ｃ２によって、増幅信号Ｓ１４が生成されて出力端子ＶＯＵＴ２から出力される。

検出回路１５は、台形波信号Ｓ１３のスルーレートを検出する。以下、図６を参照して検出回路１５の構成について説明する。

図６は、検出回路１５の一例を示す回路図である。図６に示すように、検出回路１５は、第１の比較器１５１（ＣＭＰ１）と、第２の比較器１５２（ＣＭＰ２）と、ＡＮＤ回路１５３と、カウンタ回路１５４（ＣＮＴ）と、を有する。

第１の比較器１５１は、台形波信号Ｓ１３の電圧を第１の電圧ＶＨと比較する。台形波信号Ｓ１３は、第１の比較器１５１の反転入力端子（−）に入力される。第１の電圧ＶＨは、第１の比較器１５１の非反転入力端子（＋）に入力される。

第２の比較器１５２は、台形波信号Ｓ１３の電圧を第２の電圧ＶＬと比較する。この第２の電圧ＶＬは、第１の電圧ＶＨよりも小さい。台形波信号Ｓ１３は、第２の比較器１５２の非反転入力端子（＋）に入力される。第２の電圧ＶＬは、第２の比較器１５２の反転入力端子（−）に入力される。

ＡＮＤ回路１５３には、第１の比較器１５１の比較結果、および第２の比較器１５２の比較結果が入力される。ＡＮＤ回路１５３は、第１の比較器１５１の比較結果に基づいて台形波信号Ｓ１３の電圧が第１の電圧よりも小さいことを検出する。さらに、ＡＮＤ回路１５３は、第２の比較器１５２の比較結果に基づいて台形波信号Ｓ１３の電圧が第２の電圧よりも大きいことも検出する。すなわち、ＡＮＤ回路１５３は、台形波信号Ｓ１３の電圧が変化中であることを検出する、換言すると台形波信号Ｓ１３の立ち上がりおよび立ち下がりを検出する。

カウンタ回路１５４は、ＡＮＤ回路１５３の検出結果に基づいて、台形波信号Ｓ１３の電圧が変化している時間を測定する。この時間は、立ち上がり時間ｔ１および立ち下がり時間ｔ２に相当する。その後、カウンタ回路１５４は、測定結果を制御回路１６へ出力する。

制御回路１６は、カウンタ回路１５４の測定結果に基づいて、スルーレート調整回路１３の第１のスイッチＳｐ１〜Ｓｐｍおよび第２のスイッチＳｎ１〜Ｓｎｍをそれぞれ制御する。具体的には、制御回路１６は、立ち上がり時間ｔ１および立ち下がり時間ｔ２に応じて、第１のスイッチＳｐ１〜Ｓｐｍの状態および第２のスイッチＳｎ１〜Ｓｎｍの状態を設定した論理回路を有する。制御回路１６は、第１のスイッチＳｐ１〜Ｓｐｍおよび第２のスイッチＳｎ１〜Ｓｎｍを制御することによって、増幅器１４に入力される台形波信号Ｓ１３のスルーレートおよびパルス幅を最適化している。

例えば、前回の測定結果に対して、立ち上がりスルーレートＳＲ１を大きくするとともに立ち下がりスルーレートＳＲ２を小さくする必要がある場合には、制御回路１６は、オン状態の第１のスイッチＳｐ１〜Ｓｐｍの数を増やすか、またはオン状態の第２のスイッチＳｎ１〜Ｓｎｍの数を減らす。

上記のような制御によって、オン状態の第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍの数が増加するとともに、オン状態の第２のＮ型ＭＯＳトランジスタＮ１〜Ｎｍの数が減少する。その結果、立ち上がり時間ｔ１が速くなるとともに、立ち下がり時間ｔ２が遅くなるので、立ち上がりスルーレートＳＲ１が大きくなるとともに立ち下がりスルーレートＳＲ２が小さくなる。

逆に、前回の測定結果に対して、立ち上がりスルーレートＳＲ１を小さくするとともに立ち下がりスルーレートＳＲ２を大きくする必要がある場合には、制御回路１６は、オン状態の第１のスイッチＳｐ１〜Ｓｐｍの数を減らすか、またはオン状態の第２のスイッチＳｎ１〜Ｓｎｍの数を増やす。

上記のような制御によって、オン状態の第２のＰ型ＭＯＳトランジスタＰ１〜Ｐｍの数が減少するとともに、オン状態の第２のＮ型ＭＯＳトランジスタＮ１〜Ｎｍの数が増加する。その結果、立ち上がり時間ｔ１が遅くなるとともに、立ち下がり時間ｔ２が速くなるので、立ち上がりスルーレートＳＲ１が小さくなるとともに立ち下がりスルーレートＳＲ２が大きくなる。

整合回路２０は、増幅器１４から出力された増幅信号Ｓ１４のインピーダンスを所定のインピーダンス、例えば５０Ωに整合する。同時に、増幅信号Ｓ１４は、正弦波信号に変換される。

本実施形態では、検出回路１５が増幅器１４の入力信号である台形波信号Ｓ１３のスルーレートを検出する。続いて、制御回路１６が、検出回路１５の検出結果に基づいて、スルーレート調整回路１３を制御し、これによって、台形波信号Ｓ１３のスルーレートが、高調波成分の抑制に対して最適化される。そのため、増幅器１４の出力信号である増幅信号Ｓ１４の高調波成分も抑制される。

以上説明した本実施形態によれば、増幅器１４の出力信号に含まれる高調波成分を抑制するための手段、すなわちスルーレート調整回路１３、検出回路１５、および制御回路１６は、いずれも半導体装置１内に設けられている。そのため、この半導体装置１０に外付けされるフィルタを簡素化しても、上記高調波成分は抑制される。よって、通信モジュール１の大型化を抑制しつつ、増幅器１４の出力信号に含まれる高調波成分も抑制することが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０ 半導体装置、１３ スルーレート調整回路、１４ 増幅器、１５ 検出回路、１６ 制御回路、２０ 整合回路、１５１ 第１の比較器、１５２ 第２の比較器、１５３ ＡＮＤ回路、１５４ カウンタ回路、Ｐ０ 第１のＰ型ＭＯＳトランジスタ、Ｐ１〜Ｐｍ 第２のＰ型ＭＯＳトランジスタ、Ｎ０ 第１のＮ型ＭＯＳトランジスタ、Ｎ１〜Ｎｍ 第２のＮ型ＭＯＳトランジスタ、Ｓｐ１〜Ｓｐｍ 第１のスイッチ、Ｓｎ１〜Ｓｎｍ 第２のスイッチ

Claims (8)

1. 入力信号を増幅する増幅器と、
   前記入力信号のスルーレートを調整するスルーレート調整回路と、
   前記スルーレート調整回路と前記増幅器との間で、前記入力信号のスルーレートを検出する検出回路と、
   前記検出回路の検出結果に基づいて、前記スルーレート調整回路を制御する制御回路と、
   を備える半導体装置。
2. 前記検出回路は、
   前記入力信号の電圧を第１の電圧と比較する第１の比較器と、
   前記入力信号の前記電圧を、前記第１の電圧よりも小さい第２の電圧と比較する第２の比較器と、
   前記第１の比較器の比較結果および前記第２の比較器の比較結果が入力され、前記入力信号の前記電圧が、前記第２の電圧よりも大きくて前記第１の電圧よりも小さいことを検出するＡＮＤ回路と、
   前記ＡＮＤ回路の検出結果に基づいて前記入力信号の立ち上がり時間および立ち下がり時間を測定し、測定結果を前記制御回路へ出力するカウンタ回路と、を有する、請求項１に記載の半導体装置。
3. 前記スルーレート調整回路は、
   第１のＰ型ＭＯＳトランジスタと、
   前記第１のＰ型ＭＯＳトランジスタに直列接続された第１のＮ型ＭＯＳトランジスタと、
   ゲートが、前記第１のＰ型ＭＯＳトランジスタのドレインに接続された第２のＰ型ＭＯＳトランジスタと、
   前記第２のＰ型ＭＯＳトランジスタに直列接続された第１のスイッチと、
   前記第１のスイッチを介して前記第２のＰ型ＭＯＳトランジスタに直列接続された第２のスイッチと、
   ゲートが前記ドレインに接続され、前記第１のスイッチおよび前記第２のスイッチを介して前記第２のＰ型ＭＯＳトランジスタに直列接続された第２のＮ型ＭＯＳトランジスタと、を有し、
   前記制御回路は、前記測定結果に基づいて、前記第１のスイッチおよび前記第２のスイッチを制御する、請求項２に記載の半導体装置。
4. 前記第２のＰ型ＭＯＳトランジスタと、前記第２のＮ型ＭＯＳトランジスタと、前記第１のスイッチと、前記第２のスイッチとが、それぞれ複数設けられている、請求項３に記載の半導体装置。
5. 前記制御回路は、前記カウンタ回路の前回の測定結果に対して、前記立ち上がり時間を速めるとともに前記立ち下がり時間を遅らせる場合に、オン状態の前記第１のスイッチの数を増やすか、またはオン状態の前記第２のスイッチの数を減らす、請求項４に記載の半導体装置。
6. 前記制御回路は、前記カウンタ回路の前回の測定結果に対して、前記立ち上がり時間を遅らせるとともに前記立ち下がり時間を速める場合に、オン状態の前記第１のスイッチの数を減らすか、またはオン状態の前記第２のスイッチの数を増やす、請求項４に記載の半導体装置。
7. 前記第１のスイッチが、Ｐ型ＭＯＳトランジスタで構成され、
   前記第２のスイッチが、Ｎ型ＭＯＳトランジスタで構成されている、請求項３から６のいずれかに記載の半導体装置。
8. 入力信号を増幅する増幅器と、
   前記入力信号のスルーレートを調整するスルーレート調整回路と、
   前記スルーレート調整回路と前記増幅器との間で、前記入力信号のスルーレートを検出する検出回路と、
   前記検出回路の検出結果に基づいて、前記スルーレート調整回路を制御する制御回路と、
   前記増幅器で増幅された信号のインピーダンスを所定のインピーダンスに整合する整合回路と、
   を備える通信モジュール。

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