JP4814747B2

JP4814747B2 - 定電圧回路

Info

Publication number: JP4814747B2
Application number: JP2006263535A
Authority: JP
Inventors: 幸輔高田
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2006-08-30
Filing date: 2006-08-30
Publication date: 2011-11-16
Anticipated expiration: 2026-08-30
Also published as: JP2008059541A

Description

本発明は、定電圧回路に関し、回路の発振を防止する位相補償回路を含む。

定電圧回路は、ＩＣチップに形成されたマイコンシステムに電源として組み込まれ、その電源は他のＩＣやセンサなどの外部回路にも供給される。
通常、基準電圧源、出力トランジスタ、分圧抵抗、及び差動増幅器を有する定電圧回路は、負帰還を利用することで定電圧を生成する。この定電圧回路において、差動増幅器及び出力トランジスタにはポール（極点）という周波数が存在するため、ゲインが減少するとともに位相が遅れる。ゲインが０ｄＢまで減少したときの位相余裕が小さいと回路の動作は不安定になり、位相遅れが１８０度を超えると回路は発振してしまう。回路の発振を防止し、動作を安定させるために、位相補償コンデンサや位相補償抵抗によって構成される位相補償回路を定電圧回路に組み込み、ポールとは逆の性質を有するゼロ（零点）を発生させることによって位相余裕を確保し、位相補償を行う。

図５は特許文献１に係る従来の定電圧回路の回路図である。従来の定電圧回路は、差動増幅器６１と、ＰＭＯＳトランジスタからなる出力トランジスタ６２と、抵抗６３と抵抗６４とからなる分圧回路部６５と、を有し、定電圧回路の出力端には、出力電圧を安定させる出力安定化コンデンサ６６と、出力安定化コンデンサ６６の内部抵抗であるＥＳＲ（等価直列抵抗）６７の抵抗を補う配線抵抗６８と、負荷抵抗６９とが接続される。

差動増幅器６１は、反転入力端子に基準電圧源（ＶＲＥＦ）が接続され、出力端に出力トランジスタ６２のゲートが接続される。出力トランジスタ６２のソースは電源（ＶＤＤ）に接続され、ドレインは抵抗６３の一端に接続される。差動増幅器６１の非反転入力端子は抵抗６３の他端と抵抗６４の一端との間に接続され、抵抗６４の他端は接地される。
出力トランジスタ６２の出力電圧は出力端子６０から出力されるとともに抵抗６３と抵抗６４とからなる分圧回路部６５によって分圧される。分圧回路部６５によって分圧された出力トランジスタの出力電圧は差動増幅器６１の非反転入力端子に入力され、差動増幅器６１の反転入力端子に入力される基準電圧ＶＲＥＦと比較された誤差電圧が差動増幅器６１の出力端から出力される。誤差電圧は出力トランジスタ６２のゲートに入力され、出力トランジスタ６２の出力電圧が基準電圧ＶＲＥＦに基づく一定の電圧値に近づくように出力トランジスタ６２を制御することで定電圧が生成される。

出力安定化コンデンサ６６は、出力トランジスタ６２からの出力電圧を安定させる効果を有するもので、配線抵抗６８を介して出力端子６０と接地間に接続されている。また、出力安定化コンデンサ６６には内部抵抗であるＥＳＲ６７が存在し、出力安定化コンデンサ６６の容量とＥＳＲ６７の抵抗によって発生するゼロを利用して位相遅れを戻すことによって位相補償を行い、発振を防止する。
配線抵抗６８は、ＥＳＲ６７の抵抗を補うもので、配線長や配線の幅等を変えることによって抵抗値を調整し、ゼロを低周波側に発生させることが可能である。
特開２００３−８６６８３号公報

しかしながら、従来の定電圧回路は、十分な位相補償を行うために挿入する配線抵抗によって電力損失が発生するという問題があった。

本発明は以上の問題点に鑑み、出力安定化コンデンサに接続される配線抵抗を排除し、電力損失を抑制した位相補償を行なうことが可能な定電圧回路を提供することを目的とする。

上記の問題を解決するため、本発明の第１の観点に係る定電圧回路は、第１の電源の電圧を定電圧に変換して出力する出力トランジスタと、前記出力トランジスタの出力電圧を分圧する分圧回路部と、前記分圧回路部からの分圧電圧を基準電圧と比較して差信号を出力する差動増幅器と、出力端が前記出力トランジスタの制御端に接続されて前記出力トランジスタを駆動させる定電流源と、一端が前記定電流源の出力端に接続されて前記差動増幅器からの出力に基づいて前記出力トランジスタの制御端の入力電圧を調節する駆動トランジスタとを有し、前記駆動トランジスタの他端と第２の電源との間に接続される位相補償抵抗と、前記位相補償抵抗に並列接続される位相補償コンデンサと、を備える位相補償手段を有することを特徴とする。

本発明の第１の観点に係る定電圧回路は、入力端が前記定電流源の出力端に接続されるとともに出力端が前記出力トランジスタの制御端に接続されるボルテージフォロアを備えてもよい。

本発明の第１の観点に係る定電圧回路は、前記駆動トランジスタ、前記位相補償抵抗、及び前記位相補償コンデンサからなる位相補償手段を複数有してもよい。

本発明によれば、出力安定化コンデンサに位相補償用の抵抗を接続することなく位相補償を行なうことが可能であり、出力電圧の損失を抑制した位相補償ができる。

以下、本発明の実施例を図面に基づいて説明する。図１は、本発明の実施例１に係る定電圧回路の回路図である。

本発明の第１の実施例に係る定電圧回路は、ＮＭＯＳトランジスタからなる駆動トランジスタ１７、定電流源１６、位相補償抵抗１８、位相補償コンデンサ１９、ＰＭＯＳトランジスタからなる出力トランジスタ１２、抵抗１３と抵抗１４とからなる分圧回路部１５、及び差動増幅器１１を備える。

出力トランジスタ１２のソースは電源に接続され、ドレインは抵抗１３の一端に接続される。抵抗１３の他端は差動増幅器１１の反転入力端子及び抵抗１４の一端に接続され、抵抗１４の他端は接地（第２の電源に接続）される。差動増幅器１１の非反転入力端子は基準電圧源に接続され、その出力端は駆動トランジスタ１７のゲートに接続される。定電流源１６の入力端は電源に接続され、出力端は出力トランジスタ１２のゲート及び駆動トランジスタ１７のドレインに接続される。駆動トランジスタ１７のソースは位相補償抵抗１８の一端ならびに位相補償コンデンサ１９の一端に接続され、位相補償抵抗１８の他端及び位相補償コンデンサ１９の他端は接地される。

電源電圧（ＶＤＤ）は出力トランジスタ１２のソースに入力され、出力トランジスタ１２のドレインから出力電圧として出力される。出力トランジスタ１２の出力電圧は出力端子１０及び分圧回路部１５を構成する抵抗１３に出力され、抵抗１３及び抵抗１４によって分圧される出力トランジスタ１２の出力電圧が分圧電圧として差動増幅器１１の反転入力端子にフィードバックされる。反転入力端子に入力される分圧電圧は非反転入力端子に入力される基準電圧（ＶＲＥＦ）と比較され、誤差電圧が駆動トランジスタ１７のゲートに出力される。

定電流源１６の入力端には電源電圧（ＶＤＤ）が入力され、出力端から駆動トランジスタ１７のドレインに電流を流す。定電流源１６は能動負荷であり、駆動トランジスタ１７、位相補償抵抗１８、及び位相補償コンデンサとともに、駆動トランジスタ１７のソース接地増幅回路を構成する。負荷に定電流源１６を使用するため、抵抗を用いる場合よりも高利得を得ることができる。駆動トランジスタ１７のソース接地増幅回路は、駆動トランジスタ１７のゲートに入力される差動増幅器１１からの誤差電圧を増幅し、出力トランジスタ１２のゲートに出力する。ゲート電圧を制御された出力トランジスタ１２の出力は定電圧となる。
また、差動増幅器１１の出力端と出力トランジスタ１２のゲートとの間に駆動トランジスタ１７のソース接地回路が設置されることにより、出力トランジスタ１２は低インピーダンスで駆動される。

駆動トランジスタ１７と、駆動トランジスタ１７のソースに接続された位相補償抵抗１８及び位相補償コンデンサ１９は位相補償手段として機能する。位相補償抵抗１８及び位相補償コンデンサ１９によって、ゲインが０ｄＢ付近でゼロを発生させ、ポールによる位相遅れを戻すことで位相補償がなされる。

定電圧回路の出力端子１０には、出力安定化コンデンサ２１及び負荷抵抗２３が接続される。出力安定化コンデンサ２１によって出力端子１０からの出力電圧が安定する。出力安定化コンデンサ２１及び該コンデンサの内部抵抗２２によってゼロが発生し、位相補償に利用することが可能である。

以上のように、本実施例に係る定電圧回路は、出力安定化コンデンサ２１に配線抵抗を接続せず、駆動トランジスタに接続される位相補償抵抗及び位相補償コンデンサによって位相補償を行なう構成であるため、出力電圧の損失を抑制した位相補償を行なうことが可能である。

尚、本実施例では定電流源１６を利用しているが、定電圧源１６の代わりに抵抗を使用してもよい。また、出力トランジスタ及び駆動トランジスタにはＭＯＳトランジスタを用いているが、バイポーラトランジスタを使用することも可能である。

図２は、本発明に係る第２の実施例を表す回路図である。実施例２の定電圧回路は、実施例１における定電流源の出力端と出力トランジスタ１２のゲートとの間にボルテージフォロア３１が接続される。具体的にはボルテージフォロア３１の入力端が定電流源１６の出力端に接続され、ボルテージフォロア３１の出力端が出力トランジスタ１２のゲートに接続される。その他の構成は実施例１と同様である。

定電流源１６と出力トランジスタ１２との間にボルテージフォロア３１を挿入することで、出力トランジスタ１２のゲートをより低インピーダンスで駆動させることが可能である。

図３は、本発明に係る第３の実施例を表す定電圧回路の回路図である。第３の実施例に係る定電圧回路は、実施例１の定電圧回路に位相補償手段を追加したものであり、駆動トランジスタ４１と位相補償抵抗４２及び位相補償コンデンサ４３が付加される。
駆動トランジスタ４１のゲートは差動増幅器１１の出力端に接続され、ドレインは定電流源１６に接続され、ソースは位相補償抵抗４２の一端と位相補償コンデンサ４３の一端に接続される。位相補償抵抗４２の他端と位相補償コンデンサ４３の他端は接地される。その他の構成は実施例１と同様である。

駆動トランジスタ４１、位相補償抵抗４２及び位相補償コンデンサ４３の動作は実施例１における駆動トランジスタ１７、位相補償抵抗１８及び位相補償コンデンサ１９の動作と同様であり、位相補償抵抗４２の抵抗と位相補償コンデンサ４３の容量によって発生するゼロを利用し、位相補償を行なうことが可能である。

本実施例の定電圧回路では、実施例１の定電圧回路の構成に加えて、駆動トランジスタと位相補償抵抗及び位相補償コンデンサからなる位相補償手段を一組付加しているが、本発明はこの形態に限定されるものではない。駆動トランジスタ、位相補償抵抗及び位相補償コンデンサを二組以上付加することも可能である。

尚、本実施例では定電流源１６を負荷に利用しているが、定電圧源１６の代わりに抵抗を使用してもよい。また、出力トランジスタ及び駆動トランジスタにはＭＯＳトランジスタを用いているが、バイポーラトランジスタを使用することも可能である。

本発明に係る定電圧回路は、図４に示すように、位相補償抵抗１８よりも十分に抵抗値の小さい抵抗５１、５２を付加してもよい。この場合、抵抗５１、５２は駆動トランジスタ１７と位相補償抵抗１８及び位相補償コンデンサ１９の間に設けられる。抵抗５１の一端は駆動トランジスタ１７のソースに接続され、他端は位相補償抵抗１８の一端に接続される。また、抵抗５１の他端は抵抗５２を介して位相補償コンデンサ１９に接続される。その他の構成は実施例１と同様である。

本発明の第１の実施例に係る定電圧回路の回路図である。本発明の第２の実施例に係る定電圧回路の回路図である。本発明の第３の実施例に係る定電圧回路の回路図である。本発明の第４の実施例に係る定電圧回路の回路図である。従来の定電圧回路を表す回路図である。

符号の説明

１１差動増幅器
１６定電流源
１７、４１駆動トランジスタ
１２出力トランジスタ
１９、４３位相補償コンデンサ
２１出力安定化コンデンサ
２２ＥＳＲ
１３、１４分圧抵抗
２３負荷抵抗
１８、４２、位相補償抵抗
５１、５２抵抗

Claims

第１の電源の電圧を定電圧に変換して出力する出力トランジスタと、前記出力トランジスタの出力電圧を分圧する分圧回路部と、前記分圧回路部からの分圧電圧を基準電圧と比較して差信号を出力する差動増幅器と、出力端が前記出力トランジスタの制御端に接続されて前記出力トランジスタを駆動させる定電流源と、一端が前記定電流源の出力端に接続されて前記差動増幅器からの出力に基づいて前記出力トランジスタの制御端の入力電圧を調節する駆動トランジスタとを有し、前記駆動トランジスタの他端と第２の電源との間に接続される位相補償抵抗と、前記位相補償抵抗に並列接続される位相補償コンデンサと、を備える位相補償手段を有することを特徴とする定電圧回路。
入力端が前記定電流源の出力端に接続されるとともに出力端が前記出力トランジスタの制御端に接続されるボルテージフォロアを備えることを特徴とする請求項１に記載の定電圧回路。
前記駆動トランジスタ、前記位相補償抵抗、及び前記位相補償コンデンサからなる位相補償手段を複数有することを特徴とする請求項１に記載の定電圧回路。