JP2000284843A - シリーズレギュレータ電源回路 - Google Patents
シリーズレギュレータ電源回路Info
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- JP2000284843A JP2000284843A JP11092677A JP9267799A JP2000284843A JP 2000284843 A JP2000284843 A JP 2000284843A JP 11092677 A JP11092677 A JP 11092677A JP 9267799 A JP9267799 A JP 9267799A JP 2000284843 A JP2000284843 A JP 2000284843A
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Abstract
(57)【要約】
【課題】 システムのコストアップを抑制あるいは軽減
し、動作的に安定性が高く、高性能なシリーズレギュレ
ータ電源回路を提供することを目的とする。 【解決手段】 基準電圧回路２から基準電圧Ｖrefと分
圧回路３から出力電圧ＶO UTを分圧した電圧とを入力と
し、出力信号でＰＭＯＳ−ＦＥＴの出力制御トランジス
タＭ０を制御して出力端子５に安定化された出力電圧Ｖ
OUTを出力する演算増幅回路１において、その出力段に
演算増幅回路１の最大出力電圧と入力電圧Ｖ INとの差が
０．３Ｖ以内であって出力抵抗が低くなるバッファ回路
６を設けた。これにより、低電圧動作が可能になり、動
作が安定し、また、小容量の出力コンデンサＣを使うこ
とが可能になる。
し、動作的に安定性が高く、高性能なシリーズレギュレ
ータ電源回路を提供することを目的とする。 【解決手段】 基準電圧回路２から基準電圧Ｖrefと分
圧回路３から出力電圧ＶO UTを分圧した電圧とを入力と
し、出力信号でＰＭＯＳ−ＦＥＴの出力制御トランジス
タＭ０を制御して出力端子５に安定化された出力電圧Ｖ
OUTを出力する演算増幅回路１において、その出力段に
演算増幅回路１の最大出力電圧と入力電圧Ｖ INとの差が
０．３Ｖ以内であって出力抵抗が低くなるバッファ回路
６を設けた。これにより、低電圧動作が可能になり、動
作が安定し、また、小容量の出力コンデンサＣを使うこ
とが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明はシリーズレギュレー
タ電源回路に関し、特に小型化、低電圧化された電子機
器および半導体集積回路に電源を供給するシリーズレギ
ュレータ電源回路に関する。
タ電源回路に関し、特に小型化、低電圧化された電子機
器および半導体集積回路に電源を供給するシリーズレギ
ュレータ電源回路に関する。
【０００２】
【従来の技術】近年、回路の小型化、低電圧化が進み、
回路に電源を供給する電源回路にも小型化、低電圧化が
要求されてきている。電源回路には、スイッチングレギ
ュレータ方式、シリーズレギュレータ方式があるが、現
在の主流はスイッチングレギュレータ方式である。しか
し、スイッチングレギュレータ方式は、その原理動作上
スイッチングノイズが不可避的に発生するため、信頼性
が要求される回路にはシリーズレギュレータが用いられ
ている。
回路に電源を供給する電源回路にも小型化、低電圧化が
要求されてきている。電源回路には、スイッチングレギ
ュレータ方式、シリーズレギュレータ方式があるが、現
在の主流はスイッチングレギュレータ方式である。しか
し、スイッチングレギュレータ方式は、その原理動作上
スイッチングノイズが不可避的に発生するため、信頼性
が要求される回路にはシリーズレギュレータが用いられ
ている。
【０００３】図８は従来のシリーズレギュレータ電源回
路の一例を示す図である。このシリーズレギュレータ電
源回路は、差動入力を有する演算増幅回路１と、この演
算増幅回路１によって制御される出力制御トランジスタ
Ｍ１００と、基準電圧Ｖrefを発生する基準電圧回路２
と、出力電圧変動を検出するための分圧回路３とから構
成されている。
路の一例を示す図である。このシリーズレギュレータ電
源回路は、差動入力を有する演算増幅回路１と、この演
算増幅回路１によって制御される出力制御トランジスタ
Ｍ１００と、基準電圧Ｖrefを発生する基準電圧回路２
と、出力電圧変動を検出するための分圧回路３とから構
成されている。
【０００４】演算増幅回路１は、八つのトランジスタＭ
１０１〜Ｍ１０８を有し、ＰＭＯＳ−ＦＥＴ（P-channe
l Metal Oxide Semiconductor Field Effect Transisto
r）のトランジスタＭ１０１，Ｍ１０２およびＮＭＯＳ
−ＦＥＴ（N-channel MetalOxide Semiconductor Field
Effect Transistor）のトランジスタＭ１０８は、Ａ級
動作の２段増幅回路を構成し、ＰＭＯＳ−ＦＥＴのトラ
ンジスタＭ１０３，Ｍ１０４，Ｍ１０７およびＮＭＯＳ
−ＦＥＴのトランジスタＭ１０５，Ｍ１０６は、２段増
幅回路の各トランジスタに一定の電流を供給する定電流
源を構成している。また、２段目のトランジスタＭ１０
８のゲート・ドレイン間には位相補償用のコンデンサＣ
ｃおよび抵抗Ｒｃが接続され、抵抗Ｒbiasは２段増幅回
路に供給するバイアス電流Ｉbiasを発生させるためのも
のである。
１０１〜Ｍ１０８を有し、ＰＭＯＳ−ＦＥＴ（P-channe
l Metal Oxide Semiconductor Field Effect Transisto
r）のトランジスタＭ１０１，Ｍ１０２およびＮＭＯＳ
−ＦＥＴ（N-channel MetalOxide Semiconductor Field
Effect Transistor）のトランジスタＭ１０８は、Ａ級
動作の２段増幅回路を構成し、ＰＭＯＳ−ＦＥＴのトラ
ンジスタＭ１０３，Ｍ１０４，Ｍ１０７およびＮＭＯＳ
−ＦＥＴのトランジスタＭ１０５，Ｍ１０６は、２段増
幅回路の各トランジスタに一定の電流を供給する定電流
源を構成している。また、２段目のトランジスタＭ１０
８のゲート・ドレイン間には位相補償用のコンデンサＣ
ｃおよび抵抗Ｒｃが接続され、抵抗Ｒbiasは２段増幅回
路に供給するバイアス電流Ｉbiasを発生させるためのも
のである。
【０００５】ＰＭＯＳ−ＦＥＴの出力制御トランジスタ
Ｍ１００は、そのソースを非安定化の入力電圧ＶINに接
続し、ゲートを演算増幅回路１の出力に接続し、ドレイ
ンをこのシリーズレギュレータ電源回路の出力端子に接
続している。この出力端子は、負荷ＲＬに接続され、安
定化された出力電圧ＶOUTを供給する。
Ｍ１００は、そのソースを非安定化の入力電圧ＶINに接
続し、ゲートを演算増幅回路１の出力に接続し、ドレイ
ンをこのシリーズレギュレータ電源回路の出力端子に接
続している。この出力端子は、負荷ＲＬに接続され、安
定化された出力電圧ＶOUTを供給する。
【０００６】シリーズレギュレータ電源回路の出力端子
に接続された分圧回路３は、二つの抵抗Ｒ１，Ｒ２で構
成され、それらの接続点は、演算増幅回路１の一方の入
力に接続されている。演算増幅回路１の他方の入力は、
入力電圧ＶINから作られた基準電圧Ｖrefを供給する基
準電圧回路２の出力に接続されている。
に接続された分圧回路３は、二つの抵抗Ｒ１，Ｒ２で構
成され、それらの接続点は、演算増幅回路１の一方の入
力に接続されている。演算増幅回路１の他方の入力は、
入力電圧ＶINから作られた基準電圧Ｖrefを供給する基
準電圧回路２の出力に接続されている。
【０００７】なお、シリーズレギュレータ電源回路の出
力端子には、負荷ＲＬとともにレギュレート動作を安定
させる出力コンデンサＣが接続されており、その出力コ
ンデンサＣの容量成分をＣｏとし、抵抗成分をＥＳＲと
している。
力端子には、負荷ＲＬとともにレギュレート動作を安定
させる出力コンデンサＣが接続されており、その出力コ
ンデンサＣの容量成分をＣｏとし、抵抗成分をＥＳＲと
している。
【０００８】ここで、演算増幅回路１は、分圧回路３に
よって検出された出力電圧と基準電圧Ｖrefとを入力
し、その差を増幅して出力制御トランジスタＭ１００を
制御し、出力電圧ＶOUTを一定に制御する。
よって検出された出力電圧と基準電圧Ｖrefとを入力
し、その差を増幅して出力制御トランジスタＭ１００を
制御し、出力電圧ＶOUTを一定に制御する。
【０００９】図９は従来のシリーズレギュレータ電源回
路の別の例を示す図である。このシリーズレギュレータ
電源回路は、演算増幅回路１として、ＮＭＯＳ−ＦＥＴ
のトランジスタＭ１１１，Ｍ１１２からなる１段の差動
増幅回路と、ＰＭＯＳ−ＦＥＴのトランジスタＭ１１
３，Ｍ１１４およびＮＭＯＳ−ＦＥＴのトランジスタＭ
１１５，Ｍ１１６からなる定電流源とで構成されてい
る。また、出力制御トランジスタＭ１００のゲートとド
レインとの間には、位相補償用のコンデンサＣｃおよび
抵抗Ｒｃが接続されている。
路の別の例を示す図である。このシリーズレギュレータ
電源回路は、演算増幅回路１として、ＮＭＯＳ−ＦＥＴ
のトランジスタＭ１１１，Ｍ１１２からなる１段の差動
増幅回路と、ＰＭＯＳ−ＦＥＴのトランジスタＭ１１
３，Ｍ１１４およびＮＭＯＳ−ＦＥＴのトランジスタＭ
１１５，Ｍ１１６からなる定電流源とで構成されてい
る。また、出力制御トランジスタＭ１００のゲートとド
レインとの間には、位相補償用のコンデンサＣｃおよび
抵抗Ｒｃが接続されている。
【００１０】このシリーズレギュレータ電源回路におい
ても同様に、演算増幅回路１は、分圧回路３によって検
出された出力電圧と基準電圧Ｖrefとを入力し、その差
を増幅して出力制御トランジスタＭ０を制御し、出力電
圧ＶOUTが一定になるように制御する。
ても同様に、演算増幅回路１は、分圧回路３によって検
出された出力電圧と基準電圧Ｖrefとを入力し、その差
を増幅して出力制御トランジスタＭ０を制御し、出力電
圧ＶOUTが一定になるように制御する。
【００１１】
【発明が解決しようとする課題】以上の従来のシリーズ
レギュレータ電源回路においては、演算増幅回路の出力
抵抗は高く、さらに低ドロップ出力を実現するため出力
制御トランジスタにＰＭＯＳ−ＦＥＴを使用しており、
出力負荷を含めると電圧増幅の形態となっている。その
ため、レギュレート動作を安定させるには出力に接続す
るコンデンサを数μＦ以上の容量のものを使用しなけれ
ばならない。しかし、安定性を良くするためにコンデン
サの容量を大きくするということは、レギュレータ電源
回路全体のシステムのコストアップにつながるという問
題が生じる。
レギュレータ電源回路においては、演算増幅回路の出力
抵抗は高く、さらに低ドロップ出力を実現するため出力
制御トランジスタにＰＭＯＳ−ＦＥＴを使用しており、
出力負荷を含めると電圧増幅の形態となっている。その
ため、レギュレート動作を安定させるには出力に接続す
るコンデンサを数μＦ以上の容量のものを使用しなけれ
ばならない。しかし、安定性を良くするためにコンデン
サの容量を大きくするということは、レギュレータ電源
回路全体のシステムのコストアップにつながるという問
題が生じる。
【００１２】また、図８のシリーズレギュレータ電源回
路では、最大出力電流を増そうとすると出力制御トラン
ジスタのサイズを大きくしなければならず、それによっ
てゲート容量が増えることにより、位相補償の容量を増
やしたり出力段のバイアス電流を増やして演算増幅回路
自体の安定性を確保する必要がある。位相補償容量を増
やした場合、チップ面積が増え、バイアス電流を増やし
た場合、消費電流の増加という問題が生じる。
路では、最大出力電流を増そうとすると出力制御トラン
ジスタのサイズを大きくしなければならず、それによっ
てゲート容量が増えることにより、位相補償の容量を増
やしたり出力段のバイアス電流を増やして演算増幅回路
自体の安定性を確保する必要がある。位相補償容量を増
やした場合、チップ面積が増え、バイアス電流を増やし
た場合、消費電流の増加という問題が生じる。
【００１３】さらに、図８のシリーズレギュレータ電源
回路の演算増幅回路において、差動段に電流を供給して
いるトランジスタＭ１０３，Ｍ１０４によるカレントミ
ラー回路の出力抵抗はｒdsであるとする。このカレント
ミラー回路の構成では、カレントミラー回路の最小動作
電圧がＭＯＳトランジスタの最小飽和電圧となり、演算
増幅回路の電源である入力電圧を低くできるが、出力抵
抗のｒdsは数１００ｋΩなので、電源変動すなわち入力
電圧の変動の影響を受け易い。差動段が電源変動による
誤差を生じると、その誤差を増幅段で増幅し、最終的に
シリーズレギュレータ電源回路の出力電圧に入力電圧の
変動の影響が出て、シリーズレギュレータ電源回路のリ
ップル除去率が低下するという問題がある。
回路の演算増幅回路において、差動段に電流を供給して
いるトランジスタＭ１０３，Ｍ１０４によるカレントミ
ラー回路の出力抵抗はｒdsであるとする。このカレント
ミラー回路の構成では、カレントミラー回路の最小動作
電圧がＭＯＳトランジスタの最小飽和電圧となり、演算
増幅回路の電源である入力電圧を低くできるが、出力抵
抗のｒdsは数１００ｋΩなので、電源変動すなわち入力
電圧の変動の影響を受け易い。差動段が電源変動による
誤差を生じると、その誤差を増幅段で増幅し、最終的に
シリーズレギュレータ電源回路の出力電圧に入力電圧の
変動の影響が出て、シリーズレギュレータ電源回路のリ
ップル除去率が低下するという問題がある。
【００１４】本発明はこのような点に鑑みてなされたも
のであり、システムのコストアップを抑制あるいは軽減
し、動作的に安定性が高く、高性能なシリーズレギュレ
ータ電源回路を提供することを目的とする。
のであり、システムのコストアップを抑制あるいは軽減
し、動作的に安定性が高く、高性能なシリーズレギュレ
ータ電源回路を提供することを目的とする。
【００１５】また、本発明は、リップル除去率を改善し
たシリーズレギュレータ電源回路を提供することを目的
とする。
たシリーズレギュレータ電源回路を提供することを目的
とする。
【００１６】
【課題を解決するための手段】本発明では上記問題を解
決するために、入力電圧を制御して安定化された出力電
圧を得るＰＭＯＳ−ＦＥＴの出力制御トランジスタと、
前記出力電圧を分圧する分圧回路と、基準電圧を出力す
る基準電圧回路と、非反転入力に前記分圧回路によって
分圧された電圧を入力し反転入力に前記基準電圧を入力
し出力を前記出力制御トランジスタのゲートに接続した
演算増幅回路とから構成されるシリーズレギュレータ電
源回路において、前記演算増幅回路は、前記出力制御ト
ランジスタを駆動する出力段に、最大出力電圧と前記入
力電圧との差を０．３Ｖ以内にするとともに出力抵抗を
低くするためのバッファ回路を備えていることを特徴と
するシリーズレギュレータ電源回路が提供される。
決するために、入力電圧を制御して安定化された出力電
圧を得るＰＭＯＳ−ＦＥＴの出力制御トランジスタと、
前記出力電圧を分圧する分圧回路と、基準電圧を出力す
る基準電圧回路と、非反転入力に前記分圧回路によって
分圧された電圧を入力し反転入力に前記基準電圧を入力
し出力を前記出力制御トランジスタのゲートに接続した
演算増幅回路とから構成されるシリーズレギュレータ電
源回路において、前記演算増幅回路は、前記出力制御ト
ランジスタを駆動する出力段に、最大出力電圧と前記入
力電圧との差を０．３Ｖ以内にするとともに出力抵抗を
低くするためのバッファ回路を備えていることを特徴と
するシリーズレギュレータ電源回路が提供される。
【００１７】このようなシリーズレギュレータ電源回路
によれば、演算増幅回路の出力段に最大出力電圧を入力
電圧から０．３Ｖ差し引いた電圧以上にまで振ることが
できるバッファ回路を備えたことにより、演算増幅回路
は、低ドロップ出力が可能になり、出力制御トランジス
タを低出力抵抗で駆動することができるようになる。こ
れにより、このシリーズレギュレータ電源回路の出力に
接続する出力コンデンサの容量を小さくすることができ
るので、システムのコストアップを抑制することが可能
になり、ゲート容量の大きい出力制御トランジスタでも
位相補償容量を増やすことなく安定した制御動作を行う
ことができるようになる。
によれば、演算増幅回路の出力段に最大出力電圧を入力
電圧から０．３Ｖ差し引いた電圧以上にまで振ることが
できるバッファ回路を備えたことにより、演算増幅回路
は、低ドロップ出力が可能になり、出力制御トランジス
タを低出力抵抗で駆動することができるようになる。こ
れにより、このシリーズレギュレータ電源回路の出力に
接続する出力コンデンサの容量を小さくすることができ
るので、システムのコストアップを抑制することが可能
になり、ゲート容量の大きい出力制御トランジスタでも
位相補償容量を増やすことなく安定した制御動作を行う
ことができるようになる。
【００１８】また、本発明によれば、演算増幅回路の差
動段の電流源回路を、出力抵抗が高く最小動作電圧がＭ
ＯＳトランジスタの最小飽和電圧の２倍以下となるカレ
ントミラー回路で構成したことを特徴とする。これによ
り、差動段の出力に電源電圧の変動に対する変動が生じ
にくくなり、リップル除去率を向上させることができ
る。
動段の電流源回路を、出力抵抗が高く最小動作電圧がＭ
ＯＳトランジスタの最小飽和電圧の２倍以下となるカレ
ントミラー回路で構成したことを特徴とする。これによ
り、差動段の出力に電源電圧の変動に対する変動が生じ
にくくなり、リップル除去率を向上させることができ
る。
【００１９】さらに、本発明によれば、演算増幅回路の
差動段の次の増幅段を、定電流源と、この定電流源を負
荷とするカスコード増幅回路とで構成したことを特徴と
する。これにより、電源電圧の変動と差動段の出力の変
動を等しくさせ、リップル除去率を向上させることがで
きる。
差動段の次の増幅段を、定電流源と、この定電流源を負
荷とするカスコード増幅回路とで構成したことを特徴と
する。これにより、電源電圧の変動と差動段の出力の変
動を等しくさせ、リップル除去率を向上させることがで
きる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は本発明によるシリー
ズレギュレータ電源回路の基本構成を示す図である。シ
リーズレギュレータ電源回路は、差動入力を有する演算
増幅回路１と、この演算増幅回路１により制御されるＰ
ＭＯＳ−ＦＥＴの出力制御トランジスタＭ０と、基準電
圧Ｖrefを発生する基準電圧回路２と、出力電圧変動を
検出するための分圧回路３とから構成されている。
を参照して詳細に説明する。図１は本発明によるシリー
ズレギュレータ電源回路の基本構成を示す図である。シ
リーズレギュレータ電源回路は、差動入力を有する演算
増幅回路１と、この演算増幅回路１により制御されるＰ
ＭＯＳ−ＦＥＴの出力制御トランジスタＭ０と、基準電
圧Ｖrefを発生する基準電圧回路２と、出力電圧変動を
検出するための分圧回路３とから構成されている。
【００２１】分圧回路３は、シリーズレギュレータ電源
回路の出力端子５とグランドとの間に直列に接続された
二つの抵抗Ｒ１，Ｒ２から構成され、それらの接続点は
演算増幅回路１の非反転入力に接続される。演算増幅回
路１の反転入力には、基準電圧回路２の出力が接続さ
れ、基準電圧Ｖrefが供給される。入力電圧ＶINが供給
されるシリーズレギュレータ電源回路の入力端子４は、
演算増幅回路１および基準電圧回路２の電源端子と、出
力制御トランジスタＭ０のソースとに接続されている。
出力制御トランジスタＭ０のゲートは、演算増幅回路１
の出力端子に接続され、ドレインは、分圧回路３および
出力電圧ＶOUTが出力されるシリーズレギュレータ電源
回路の出力端子５に接続されている。この出力端子５に
は、負荷ＲＬとレギュレート動作を安定させるための出
力コンデンサＣとが接続される。この出力コンデンサＣ
において、その容量成分はＣｏ、抵抗成分はＥＳＲで示
してある。
回路の出力端子５とグランドとの間に直列に接続された
二つの抵抗Ｒ１，Ｒ２から構成され、それらの接続点は
演算増幅回路１の非反転入力に接続される。演算増幅回
路１の反転入力には、基準電圧回路２の出力が接続さ
れ、基準電圧Ｖrefが供給される。入力電圧ＶINが供給
されるシリーズレギュレータ電源回路の入力端子４は、
演算増幅回路１および基準電圧回路２の電源端子と、出
力制御トランジスタＭ０のソースとに接続されている。
出力制御トランジスタＭ０のゲートは、演算増幅回路１
の出力端子に接続され、ドレインは、分圧回路３および
出力電圧ＶOUTが出力されるシリーズレギュレータ電源
回路の出力端子５に接続されている。この出力端子５に
は、負荷ＲＬとレギュレート動作を安定させるための出
力コンデンサＣとが接続される。この出力コンデンサＣ
において、その容量成分はＣｏ、抵抗成分はＥＳＲで示
してある。
【００２２】ここで、演算増幅回路１の出力段には、バ
ッファ回路６が設けられている。バッファ回路６は、Ｐ
ＭＯＳ−ＦＥＴのトランジスタからなる定電流源を負荷
としたＰＭＯＳ−ＦＥＴのトランジスタによるソースフ
ォロアの構成にし、定電流源のトランジスタのドレイン
とソースフォロアのトランジスタのソースとの接続点を
演算増幅回路１の出力としている。この演算増幅回路１
の出力は、出力制御トランジスタＭ０のゲートに接続さ
れ、出力制御トランジスタＭ０は、バッファ回路６を介
して制御されることになる。
ッファ回路６が設けられている。バッファ回路６は、Ｐ
ＭＯＳ−ＦＥＴのトランジスタからなる定電流源を負荷
としたＰＭＯＳ−ＦＥＴのトランジスタによるソースフ
ォロアの構成にし、定電流源のトランジスタのドレイン
とソースフォロアのトランジスタのソースとの接続点を
演算増幅回路１の出力としている。この演算増幅回路１
の出力は、出力制御トランジスタＭ０のゲートに接続さ
れ、出力制御トランジスタＭ０は、バッファ回路６を介
して制御されることになる。
【００２３】次に、このシリーズレギュレータ電源回路
についてさらに詳細に説明する。まず、シリーズレギュ
レータ電源回路の周波数特性に着目すると、周波数特性
には、出力コンデンサＣの容量Ｃｏ、負荷ＲＬおよび分
割抵抗Ｒ１，Ｒ２で決まる極点周波数ｆｐ１と、出力制
御トランジスタＭ０のゲート容量および演算増幅回路１
の出力抵抗ｒｏで決まる極点周波数ｆｐ２と、出力コン
デンサＣの容量Ｃｏおよび等価直列抵抗ＥＳＲで決まる
零点周波数ｆｚ１との主な極点および零点が存在する。
三つの周波数のうち、極点周波数ｆｐ１が一番低くなる
が、極点周波数ｆｐ２と零点周波数ｆｚ１との周波数の
関係は、出力コンデンサＣの種類や演算増幅回路１の構
成により決定される。
についてさらに詳細に説明する。まず、シリーズレギュ
レータ電源回路の周波数特性に着目すると、周波数特性
には、出力コンデンサＣの容量Ｃｏ、負荷ＲＬおよび分
割抵抗Ｒ１，Ｒ２で決まる極点周波数ｆｐ１と、出力制
御トランジスタＭ０のゲート容量および演算増幅回路１
の出力抵抗ｒｏで決まる極点周波数ｆｐ２と、出力コン
デンサＣの容量Ｃｏおよび等価直列抵抗ＥＳＲで決まる
零点周波数ｆｚ１との主な極点および零点が存在する。
三つの周波数のうち、極点周波数ｆｐ１が一番低くなる
が、極点周波数ｆｐ２と零点周波数ｆｚ１との周波数の
関係は、出力コンデンサＣの種類や演算増幅回路１の構
成により決定される。
【００２４】シリーズレギュレータ電源回路の動作的安
定性を高めるには、極点周波数ｆｐ２を零点周波数ｆｚ
１よりも大きくする必要がある。極点周波数ｆｐ１と零
点周波数ｆｚ１とは出力端子５に接続される負荷ＲＬお
よび出力コンデンサＣによるが、極点周波数ｆｐ２は出
力制御トランジスタＭ０および演算増幅回路１によるた
め、あらかじめ極点周波数ｆｐ２が大きくなるように回
路を構成することが必要である。また、出力制御トラン
ジスタＭ０のゲート容量は、シリーズレギュレータ電源
回路の最大出力電流で決まり、最大出力電流が多くなる
ほど出力制御トランジスタＭ０のゲート容量は大きくな
るので、この容量が大きくなっても極点周波数ｆｐ２を
高くするには、演算増幅回路１の出力抵抗を低くしなけ
ればならない。
定性を高めるには、極点周波数ｆｐ２を零点周波数ｆｚ
１よりも大きくする必要がある。極点周波数ｆｐ１と零
点周波数ｆｚ１とは出力端子５に接続される負荷ＲＬお
よび出力コンデンサＣによるが、極点周波数ｆｐ２は出
力制御トランジスタＭ０および演算増幅回路１によるた
め、あらかじめ極点周波数ｆｐ２が大きくなるように回
路を構成することが必要である。また、出力制御トラン
ジスタＭ０のゲート容量は、シリーズレギュレータ電源
回路の最大出力電流で決まり、最大出力電流が多くなる
ほど出力制御トランジスタＭ０のゲート容量は大きくな
るので、この容量が大きくなっても極点周波数ｆｐ２を
高くするには、演算増幅回路１の出力抵抗を低くしなけ
ればならない。
【００２５】また、入力電圧と出力電圧との差がなく、
負荷電流が僅かか０アンペアのとき、出力制御トランジ
スタＭ０のゲート・ソース間電圧は、スレッショルド電
圧より低くなければならない。そのためには、演算増幅
回路１の最大出力電圧を入力電圧ＶINから出力制御トラ
ンジスタＭ０のスレッショルド電圧を差し引いた値より
も高く設定する必要がある。そのスレッショルド電圧
は、半導体プロセスやトランジスタの大きさによるの
で、動作的に安定させるには、演算増幅回路１の最大出
力電圧は、入力電圧ＶINから０．３Ｖ差し引いた値以上
にしなければならない。
負荷電流が僅かか０アンペアのとき、出力制御トランジ
スタＭ０のゲート・ソース間電圧は、スレッショルド電
圧より低くなければならない。そのためには、演算増幅
回路１の最大出力電圧を入力電圧ＶINから出力制御トラ
ンジスタＭ０のスレッショルド電圧を差し引いた値より
も高く設定する必要がある。そのスレッショルド電圧
は、半導体プロセスやトランジスタの大きさによるの
で、動作的に安定させるには、演算増幅回路１の最大出
力電圧は、入力電圧ＶINから０．３Ｖ差し引いた値以上
にしなければならない。
【００２６】以上の演算増幅回路１の出力抵抗を低くす
ること、および演算増幅回路１の最大出力電圧を入力電
圧ＶINから０．３Ｖ差し引いた値以上にすることは、演
算増幅回路１の出力段にバッファ回路６を設け、そのバ
ッファ回路６をＰＭＯＳ−ＦＥＴのトランジスタからな
る定電流源を負荷とするＰＭＯＳ−ＦＥＴのトランジス
タをソースフォロア構成にすることで実現している。こ
のソースフォロア構成にしたとき、ＰＭＯＳ−ＦＥＴの
トランスコンダクタンスをｇmとすると、出力抵抗値は
１／ｇmとなる。この値は、従来回路での演算増幅回路
の出力抵抗値よりも２桁小さくなる。この結果、シリー
ズレギュレータの周波数特性において、極点周波数ｆｐ
２が２桁大きくなるので、従来回路より安定性が良くな
る。
ること、および演算増幅回路１の最大出力電圧を入力電
圧ＶINから０．３Ｖ差し引いた値以上にすることは、演
算増幅回路１の出力段にバッファ回路６を設け、そのバ
ッファ回路６をＰＭＯＳ−ＦＥＴのトランジスタからな
る定電流源を負荷とするＰＭＯＳ−ＦＥＴのトランジス
タをソースフォロア構成にすることで実現している。こ
のソースフォロア構成にしたとき、ＰＭＯＳ−ＦＥＴの
トランスコンダクタンスをｇmとすると、出力抵抗値は
１／ｇmとなる。この値は、従来回路での演算増幅回路
の出力抵抗値よりも２桁小さくなる。この結果、シリー
ズレギュレータの周波数特性において、極点周波数ｆｐ
２が２桁大きくなるので、従来回路より安定性が良くな
る。
【００２７】このように、バッファ回路６により、演算
増幅回路１の出力が、最大出力電圧を入力電圧から０．
３Ｖ差し引いた値以上にし、かつ低出力抵抗となること
によって、低ドロップ出力が可能で、出力端子に接続さ
れる負荷ＲＬおよび出力コンデンサＣに拘らず、シリー
ズレギュレータの動作的安定度を増すことができるよう
になる。
増幅回路１の出力が、最大出力電圧を入力電圧から０．
３Ｖ差し引いた値以上にし、かつ低出力抵抗となること
によって、低ドロップ出力が可能で、出力端子に接続さ
れる負荷ＲＬおよび出力コンデンサＣに拘らず、シリー
ズレギュレータの動作的安定度を増すことができるよう
になる。
【００２８】図２は本発明によるシリーズレギュレータ
電源回路の具体的な構成例を示す回路図である。演算増
幅回路１は、二つのＰＭＯＳ−ＦＥＴのトランジスタＭ
１，Ｍ２からなる差動入力段と、この差動入力段に低電
流を供給するＰＭＯＳ−ＦＥＴのトランジスタＭ３，Ｍ
４と、差動入力段の二つのトランジスタＭ１，Ｍ２に等
しい電流を流す二つのＮＭＯＳ−ＦＥＴのトランジスタ
Ｍ５，Ｍ６と、２段目の増幅段を構成するＮＭＯＳ−Ｆ
ＥＴのトランジスタＭ８と、このトランジスタＭ８に定
電流を供給するＰＭＯＳ−ＦＥＴのトランジスタＭ７
と、バッファ回路６を構成する二つのＰＭＯＳ−ＦＥＴ
のトランジスタＭ９，Ｍ１０とから構成されている。な
お、抵抗Ｒbiasは、演算増幅回路１のバイアス電流を決
めており、他のバイアス電流源回路を用いてもよい。
電源回路の具体的な構成例を示す回路図である。演算増
幅回路１は、二つのＰＭＯＳ−ＦＥＴのトランジスタＭ
１，Ｍ２からなる差動入力段と、この差動入力段に低電
流を供給するＰＭＯＳ−ＦＥＴのトランジスタＭ３，Ｍ
４と、差動入力段の二つのトランジスタＭ１，Ｍ２に等
しい電流を流す二つのＮＭＯＳ−ＦＥＴのトランジスタ
Ｍ５，Ｍ６と、２段目の増幅段を構成するＮＭＯＳ−Ｆ
ＥＴのトランジスタＭ８と、このトランジスタＭ８に定
電流を供給するＰＭＯＳ−ＦＥＴのトランジスタＭ７
と、バッファ回路６を構成する二つのＰＭＯＳ−ＦＥＴ
のトランジスタＭ９，Ｍ１０とから構成されている。な
お、抵抗Ｒbiasは、演算増幅回路１のバイアス電流を決
めており、他のバイアス電流源回路を用いてもよい。
【００２９】バッファ回路６において、トランジスタＭ
１０は、ゲートを前段のトランジスタＭ８のドレインに
接続し、ドレインをグランドに接続し、ソースを出力制
御トランジスタＭ０のゲートに接続して、ソースの出力
で出力制御トランジスタＭ０を制御駆動するソースフォ
ロアの回路構成にしている。また、このトランジスタＭ
１０には、定電流源を構成するトランジスタＭ９が接続
されている。このトランジスタＭ９のソースは入力電圧
ＶINを受ける入力端子４のラインに接続され、ドレイン
はソースフォロアのトランジスタＭ１０のソースに接続
され、ゲートは差動入力段に定電流を供給しているカレ
ントミラー回路に接続されている。
１０は、ゲートを前段のトランジスタＭ８のドレインに
接続し、ドレインをグランドに接続し、ソースを出力制
御トランジスタＭ０のゲートに接続して、ソースの出力
で出力制御トランジスタＭ０を制御駆動するソースフォ
ロアの回路構成にしている。また、このトランジスタＭ
１０には、定電流源を構成するトランジスタＭ９が接続
されている。このトランジスタＭ９のソースは入力電圧
ＶINを受ける入力端子４のラインに接続され、ドレイン
はソースフォロアのトランジスタＭ１０のソースに接続
され、ゲートは差動入力段に定電流を供給しているカレ
ントミラー回路に接続されている。
【００３０】この演算増幅回路１の他の接続に関して
は、図１の構成と同じである。すなわち、演算増幅回路
１の二つの入力には、基準電圧回路２から基準電圧Ｖre
fと分圧回路３の出力から出力電圧ＶOUTを分圧した電圧
とをそれぞれ受けるように接続され、出力には、出力制
御トランジスタＭ０のゲートが接続されている。出力制
御トランジスタＭ０のドレインは、分圧回路３およびこ
のシリーズレギュレータ電源回路の出力端子５に接続さ
れ、この出力端子５は負荷ＲＬと出力コンデンサＣとに
接続されている。
は、図１の構成と同じである。すなわち、演算増幅回路
１の二つの入力には、基準電圧回路２から基準電圧Ｖre
fと分圧回路３の出力から出力電圧ＶOUTを分圧した電圧
とをそれぞれ受けるように接続され、出力には、出力制
御トランジスタＭ０のゲートが接続されている。出力制
御トランジスタＭ０のドレインは、分圧回路３およびこ
のシリーズレギュレータ電源回路の出力端子５に接続さ
れ、この出力端子５は負荷ＲＬと出力コンデンサＣとに
接続されている。
【００３１】次に、バッファ回路６の定電流源を構成す
るトランジスタＭ９について説明する。まず、演算増幅
回路１の最大出力電圧Ｖｏ(max)は次のようになる。
るトランジスタＭ９について説明する。まず、演算増幅
回路１の最大出力電圧Ｖｏ(max)は次のようになる。
【００３２】
【数１】
【００３３】ここで、ＶINは入力電圧、ＶGS9はトラン
ジスタＭ９のゲート・ソース間電圧、ＶTPはＰＭＯＳ−
ＦＥＴのスレッショルド電圧である。トランジスタＭ９
のゲート・ソース間電圧ＶGS9は次のように表される。
ジスタＭ９のゲート・ソース間電圧、ＶTPはＰＭＯＳ−
ＦＥＴのスレッショルド電圧である。トランジスタＭ９
のゲート・ソース間電圧ＶGS9は次のように表される。
【００３４】
【数２】
【００３５】ここで、Ｉ9はトランジスタＭ９に流れる
電流、（Ｗ／Ｌ）9はトランジスタＭ９のサイズ、ｋ’
はプロセスに依存する定数であって、ｋ’＝μ0・Ｃox
で表される。μ0は移動度、Ｃoxはゲート絶縁膜の単位
面積当りの容量である。
電流、（Ｗ／Ｌ）9はトランジスタＭ９のサイズ、ｋ’
はプロセスに依存する定数であって、ｋ’＝μ0・Ｃox
で表される。μ0は移動度、Ｃoxはゲート絶縁膜の単位
面積当りの容量である。
【００３６】これより、（ＶGS9−ＶTP）はおおよそ
０．２Ｖ〜０．３Ｖとなる。したがって、演算増幅回路
１の最大出力電圧はＶｏ(max)≧ＶIN−０．３となる。
次に、バッファ回路６の、すなわち演算増幅回路１の出
力抵抗ｒｏについて説明する。演算増幅回路１の出力抵
抗ｒｏは、トランジスタＭ９の抵抗とトランジスタＭ１
０の抵抗との並列抵抗で表される。トランジスタＭ９の
抵抗はｒds9であり、トランジスタＭ１０の抵抗は１／
ｇm10であるので、出力抵抗ｒｏは、
０．２Ｖ〜０．３Ｖとなる。したがって、演算増幅回路
１の最大出力電圧はＶｏ(max)≧ＶIN−０．３となる。
次に、バッファ回路６の、すなわち演算増幅回路１の出
力抵抗ｒｏについて説明する。演算増幅回路１の出力抵
抗ｒｏは、トランジスタＭ９の抵抗とトランジスタＭ１
０の抵抗との並列抵抗で表される。トランジスタＭ９の
抵抗はｒds9であり、トランジスタＭ１０の抵抗は１／
ｇm10であるので、出力抵抗ｒｏは、
【００３７】
【数３】
【００３８】で表される。ここで、トランジスタＭ９の
抵抗ｒds9は、トランジスタＭ１０の抵抗１／ｇm10に比
べて２桁程度大きいので、出力抵抗ｒｏは実質上、トラ
ンジスタＭ１０の抵抗１／ｇm10で近似することができ
る。
抵抗ｒds9は、トランジスタＭ１０の抵抗１／ｇm10に比
べて２桁程度大きいので、出力抵抗ｒｏは実質上、トラ
ンジスタＭ１０の抵抗１／ｇm10で近似することができ
る。
【００３９】したがって、バッファ回路６により演算増
幅回路１の出力抵抗を低くすることができ、この低出力
抵抗を持つ演算増幅回路１で出力制御トランジスタＭ０
を駆動できることから、レギュレート動作を安定させる
ために使用される出力コンデンサＣは、容量を小さくす
ることができ、動作安定性が高いだけでなく、システム
のコストを下げることができる。
幅回路１の出力抵抗を低くすることができ、この低出力
抵抗を持つ演算増幅回路１で出力制御トランジスタＭ０
を駆動できることから、レギュレート動作を安定させる
ために使用される出力コンデンサＣは、容量を小さくす
ることができ、動作安定性が高いだけでなく、システム
のコストを下げることができる。
【００４０】次に、リップル除去率を考慮したシリーズ
レギュレータ電源回路について説明する。図３はリップ
ル除去率を考慮したシリーズレギュレータ電源回路の基
本構成を示す図である。この図において、演算増幅回路
１以外の構成については、図２に示したものと同じであ
るため、ここでは、演算増幅回路１について詳細に説明
する。
レギュレータ電源回路について説明する。図３はリップ
ル除去率を考慮したシリーズレギュレータ電源回路の基
本構成を示す図である。この図において、演算増幅回路
１以外の構成については、図２に示したものと同じであ
るため、ここでは、演算増幅回路１について詳細に説明
する。
【００４１】演算増幅回路１は、差動入力段を構成する
二つのＰＭＯＳ−ＦＥＴのトランジスタＭ１１，Ｍ１２
と、これらのトランジスタＭ１１，Ｍ１２に流す電流を
等しくする二つのＮＭＯＳ−ＦＥＴのトランジスタＭ１
３，Ｍ１４と、２段目の増幅段１１と、バッファ回路１
２と、差動入力段に定電流を供給する電流源である高出
力抵抗カレントミラー回路１３とから構成される。な
お、電流源Ｉbiasは演算増幅回路１に供給するバイアス
電流である。
二つのＰＭＯＳ−ＦＥＴのトランジスタＭ１１，Ｍ１２
と、これらのトランジスタＭ１１，Ｍ１２に流す電流を
等しくする二つのＮＭＯＳ−ＦＥＴのトランジスタＭ１
３，Ｍ１４と、２段目の増幅段１１と、バッファ回路１
２と、差動入力段に定電流を供給する電流源である高出
力抵抗カレントミラー回路１３とから構成される。な
お、電流源Ｉbiasは演算増幅回路１に供給するバイアス
電流である。
【００４２】高出力抵抗カレントミラー回路１３は、電
流源としての出力抵抗が高く、かつ最小の動作電圧範囲
がＭＯＳトランジスタの最小飽和電圧の２倍以下となる
ようにしている。さらに、演算増幅回路１の増幅段１１
は、定電流源負荷のカスコード増幅器を用いており、そ
のカスコード増幅器においては、定電流源負荷のＭＯＳ
トランジスタの出力抵抗が増幅部のＭＯＳトランジスタ
の出力抵抗より低くしている。
流源としての出力抵抗が高く、かつ最小の動作電圧範囲
がＭＯＳトランジスタの最小飽和電圧の２倍以下となる
ようにしている。さらに、演算増幅回路１の増幅段１１
は、定電流源負荷のカスコード増幅器を用いており、そ
のカスコード増幅器においては、定電流源負荷のＭＯＳ
トランジスタの出力抵抗が増幅部のＭＯＳトランジスタ
の出力抵抗より低くしている。
【００４３】ここで、このシリーズレギュレータ電源回
路の入力変動の出力への影響を考察してみる。まず、演
算増幅回路１の差動入力段の入力電圧変動△ＶINに対す
る差動入力段の出力変動△ＶDOについて説明する。
路の入力変動の出力への影響を考察してみる。まず、演
算増幅回路１の差動入力段の入力電圧変動△ＶINに対す
る差動入力段の出力変動△ＶDOについて説明する。
【００４４】差動入力段のカレントミラー回路より供給
するバイアス電流Ｉbiasの入力電圧変動に対する変動△
Ｉbiasは、
するバイアス電流Ｉbiasの入力電圧変動に対する変動△
Ｉbiasは、
【００４５】
【数４】ΔＩbias＝△ＶIN／Ａ・ｒds ・・・（４） で表される。ここで、ｒdsは従来の１段のカレントミラ
ー回路の出力抵抗、Ａは高出力抵抗のカレントミラー回
路の抵抗利得である。
ー回路の出力抵抗、Ａは高出力抵抗のカレントミラー回
路の抵抗利得である。
【００４６】式（４）より、差動入力段の出力変動は次
のようになる。
のようになる。
【００４７】
【数５】 ΔＶDO＝α1・ΔＩbias＝α1・△ＶIN／Ａ・ｒds ・・・（５） ここで、α1は、ディメンジョンが抵抗［Ω］の定数で
ある。
ある。
【００４８】次に、２段目の増幅段１１において、入力
電圧変動△ＶINに対する増幅段の出力変動△Ｖ2Oについ
て説明する。定電流源負荷の抵抗をｒup、カスコード接
続の増幅ＭＯＳトランジスタの抵抗をｒdwnとすると、
２段目の増幅段１１の出力変動△Ｖ2Oは、
電圧変動△ＶINに対する増幅段の出力変動△Ｖ2Oについ
て説明する。定電流源負荷の抵抗をｒup、カスコード接
続の増幅ＭＯＳトランジスタの抵抗をｒdwnとすると、
２段目の増幅段１１の出力変動△Ｖ2Oは、
【００４９】
【数６】
【００５０】となる。ここで、α2は、２段目の増幅段
１１の増幅率である。最後に、シリーズレギュレータ電
源回路における出力制御トランジスタＭ０のゲート・ソ
ース間電圧の入力電圧変動に対する変動について説明す
る。なお、演算増幅回路１の出力に設けられたバッファ
回路１２の入力電圧変動に対する変動は、２段目の増幅
段１１の出力における変動とほぼ等しい。
１１の増幅率である。最後に、シリーズレギュレータ電
源回路における出力制御トランジスタＭ０のゲート・ソ
ース間電圧の入力電圧変動に対する変動について説明す
る。なお、演算増幅回路１の出力に設けられたバッファ
回路１２の入力電圧変動に対する変動は、２段目の増幅
段１１の出力における変動とほぼ等しい。
【００５１】出力制御トランジスタＭ０のゲート・ソー
ス間電圧の変動△ＶGSは、
ス間電圧の変動△ＶGSは、
【００５２】
【数７】
【００５３】で表される。このゲート・ソース間電圧の
変動△ＶGSが小さいと、リップル除去率は高くなる。さ
て、演算増幅回路１の差動入力段の高出力抵抗カレント
ミラー回路１３が高出力抵抗であると、式（５）より、
Ａ≧１００であり、従来の１段のカレントミラー回路の
出力低抗ｒdsに比べてはるかに大きくなることから、
変動△ＶGSが小さいと、リップル除去率は高くなる。さ
て、演算増幅回路１の差動入力段の高出力抵抗カレント
ミラー回路１３が高出力抵抗であると、式（５）より、
Ａ≧１００であり、従来の１段のカレントミラー回路の
出力低抗ｒdsに比べてはるかに大きくなることから、
【００５４】
【数８】
【００５５】とすることができる。したがって、式
（７）のΔＶDOを含む２項目を無視することができるた
め、出力制御トランジスタＭ０のゲート・ソース間電圧
の変動△ＶGSは、従来より小さくなり、リップル除去率
が高くなる。
（７）のΔＶDOを含む２項目を無視することができるた
め、出力制御トランジスタＭ０のゲート・ソース間電圧
の変動△ＶGSは、従来より小さくなり、リップル除去率
が高くなる。
【００５６】さらに、２段目の増幅段１１の定電流源負
荷の抵抗ｒupとカスコード接続された増幅用ＭＯＳトラ
ンジスタの抵抗ｒdwnとの関係が、ｒdwn≫ｒupであるな
らば、
荷の抵抗ｒupとカスコード接続された増幅用ＭＯＳトラ
ンジスタの抵抗ｒdwnとの関係が、ｒdwn≫ｒupであるな
らば、
【００５７】
【数９】
【００５８】と近似することができる。したがって、式
（７）の１項目も無視できるようになり、差動入力段の
高出力抵抗カレントミラー回路１３と合わせることによ
り、ゲート・ソース間電圧の変動△ＶGSは、０と近似す
ることができる。
（７）の１項目も無視できるようになり、差動入力段の
高出力抵抗カレントミラー回路１３と合わせることによ
り、ゲート・ソース間電圧の変動△ＶGSは、０と近似す
ることができる。
【００５９】よって、シリーズレギュレータ電源回路の
フィードバック系での入力電圧変動に対する影響をなく
すことができ、高いリップル除去率を得ることができ
る。図４はリップル除去率を考慮したシリーズレギュレ
ータ電源回路の具体的な構成例を示す回路図である。こ
こで、高出力抵抗カレントミラー回路１３は、四つのＰ
ＭＯＳ−ＦＥＴのトランジスタＭ１５〜Ｍ１８によって
２段構成にされている。すなわち、この高出力抵抗カレ
ントミラー回路１３では、カレントミラー回路を構成す
るトランジスタＭ１５，Ｍ１６は、そのソースを演算増
幅回路１の電源入力である入力端子４にそれぞれ接続
し、ゲートは互いに接続されている。これらトランジス
タＭ１５，Ｍ１６にカスケード接続されたトランジスタ
Ｍ１７，Ｍ１８は、そのゲートをそれぞれバイアス電圧
源Ｖbiasに接続し、トランジスタＭ１７のソースはトラ
ンジスタＭ１５のドレインに、ドレインは定電流源Ｉbi
asに接続されている。トランジスタＭ１８のソースはト
ランジスタＭ１６のドレインに、ドレインは差動増幅を
行うトランジスタＭ１１，Ｍ１２のソースに接続されて
いる。そして、トランジスタＭ１５，１６のゲートはま
た、定電流源Ｉbiasに接続されている。
フィードバック系での入力電圧変動に対する影響をなく
すことができ、高いリップル除去率を得ることができ
る。図４はリップル除去率を考慮したシリーズレギュレ
ータ電源回路の具体的な構成例を示す回路図である。こ
こで、高出力抵抗カレントミラー回路１３は、四つのＰ
ＭＯＳ−ＦＥＴのトランジスタＭ１５〜Ｍ１８によって
２段構成にされている。すなわち、この高出力抵抗カレ
ントミラー回路１３では、カレントミラー回路を構成す
るトランジスタＭ１５，Ｍ１６は、そのソースを演算増
幅回路１の電源入力である入力端子４にそれぞれ接続
し、ゲートは互いに接続されている。これらトランジス
タＭ１５，Ｍ１６にカスケード接続されたトランジスタ
Ｍ１７，Ｍ１８は、そのゲートをそれぞれバイアス電圧
源Ｖbiasに接続し、トランジスタＭ１７のソースはトラ
ンジスタＭ１５のドレインに、ドレインは定電流源Ｉbi
asに接続されている。トランジスタＭ１８のソースはト
ランジスタＭ１６のドレインに、ドレインは差動増幅を
行うトランジスタＭ１１，Ｍ１２のソースに接続されて
いる。そして、トランジスタＭ１５，１６のゲートはま
た、定電流源Ｉbiasに接続されている。
【００６０】この高出力抵抗カレントミラー回路１３
は、カスコード接続により出力抵抗を高くすることがで
き、その出力抵抗ｒCMは次のように表すことができる。
は、カスコード接続により出力抵抗を高くすることがで
き、その出力抵抗ｒCMは次のように表すことができる。
【００６１】
【数１０】 ｒCM＝（ｇm18・ｒds18）・ｒds16 ・・・（１０） ここで、ｇm18はＰＭＯＳ−ＦＥＴのトランジスタＭ１
８のトランスコンダクタンス、ｒds18およびｒds16はＰ
ＭＯＳ−ＦＥＴのトランジスタＭ１８，Ｍ１６の出力抵
抗である。
８のトランスコンダクタンス、ｒds18およびｒds16はＰ
ＭＯＳ−ＦＥＴのトランジスタＭ１８，Ｍ１６の出力抵
抗である。
【００６２】また、この高出力抵抗カレントミラー回路
１３の最小動作電圧Ｖsatは次のようになり、これはＭ
ＯＳトランジスタの最小飽和電圧の２倍以下である。
１３の最小動作電圧Ｖsatは次のようになり、これはＭ
ＯＳトランジスタの最小飽和電圧の２倍以下である。
【００６３】
【数１１】
【００６４】図５はリップル除去率を考慮したシリーズ
レギュレータ電源回路の具体的な別の構成例を示す回路
図である。この高出力抵抗カレントミラー回路１３は、
四つのＰＭＯＳ−ＦＥＴのトランジスタＭ１９〜Ｍ２２
によって構成され、２組のカレントミラー回路を用い、
その電流出力側のトランジスタをカスコード接続した２
段構成にしている。すなわち、トランジスタＭ１９，Ｍ
２０は、そのソースを演算増幅回路１の電源入力である
入力端子４にそれぞれ接続し、トランジスタＭ１９のゲ
ートは自分のドレインとトランジスタＭ２０のゲートと
に接続され、ドレインは定電流源Ｉbias2に接続されて
いる。トランジスタＭ２１は、ソースを演算増幅回路１
の電源入力である入力端子４に接続し、ゲートは自分の
ドレインとトランジスタＭ２２のゲートとに接続され、
ドレインは定電流源Ｉbias1に接続されている。そし
て、トランジスタＭ２０のドレインはトランジスタＭ２
２のソースに接続され、トランジスタＭ２２のドレイン
は差動増幅を行うトランジスタＭ１１，Ｍ１２のソース
に接続されている。
レギュレータ電源回路の具体的な別の構成例を示す回路
図である。この高出力抵抗カレントミラー回路１３は、
四つのＰＭＯＳ−ＦＥＴのトランジスタＭ１９〜Ｍ２２
によって構成され、２組のカレントミラー回路を用い、
その電流出力側のトランジスタをカスコード接続した２
段構成にしている。すなわち、トランジスタＭ１９，Ｍ
２０は、そのソースを演算増幅回路１の電源入力である
入力端子４にそれぞれ接続し、トランジスタＭ１９のゲ
ートは自分のドレインとトランジスタＭ２０のゲートと
に接続され、ドレインは定電流源Ｉbias2に接続されて
いる。トランジスタＭ２１は、ソースを演算増幅回路１
の電源入力である入力端子４に接続し、ゲートは自分の
ドレインとトランジスタＭ２２のゲートとに接続され、
ドレインは定電流源Ｉbias1に接続されている。そし
て、トランジスタＭ２０のドレインはトランジスタＭ２
２のソースに接続され、トランジスタＭ２２のドレイン
は差動増幅を行うトランジスタＭ１１，Ｍ１２のソース
に接続されている。
【００６５】この高出力抵抗カレントミラー回路１３に
おいても、差動増幅を行うトランジスタＭ１，Ｍ２に電
流を供給する側のトランジスタをカスコード接続するこ
とによって高出力抵抗を実現しており、その出力抵抗ｒ
CMは次のようになる。
おいても、差動増幅を行うトランジスタＭ１，Ｍ２に電
流を供給する側のトランジスタをカスコード接続するこ
とによって高出力抵抗を実現しており、その出力抵抗ｒ
CMは次のようになる。
【００６６】
【数１２】 ｒCM＝（ｇm22・ｒds22）・ｒds20 ・・・（１０） ここで、ｇm22はＰＭＯＳ−ＦＥＴのトランジスタＭ２
２のトランスコンダクタンス、ｒds22およびｒds20はＰ
ＭＯＳ−ＦＥＴのトランジスタＭ２２，Ｍ２０の出力抵
抗である。
２のトランスコンダクタンス、ｒds22およびｒds20はＰ
ＭＯＳ−ＦＥＴのトランジスタＭ２２，Ｍ２０の出力抵
抗である。
【００６７】また、この高出力抵抗カレントミラー回路
１３の最小動作電圧Ｖsatは次のようになり、これはＭ
ＯＳトランジスタの最小飽和電圧の２倍以下である。
１３の最小動作電圧Ｖsatは次のようになり、これはＭ
ＯＳトランジスタの最小飽和電圧の２倍以下である。
【００６８】
【数１３】
【００６９】図６はリップル除去率を考慮したシリーズ
レギュレータ電源回路の具体的なさらに別の構成例を示
す回路図である。この高出力抵抗カレントミラー回路１
３は、三つのＰＭＯＳ−ＦＥＴのトランジスタＭ２３〜
Ｍ２５および一つのＮＭＯＳ−ＦＥＴのトランジスタＭ
２６によって構成され、カスコード接続によらずに高出
力抵抗を実現した構成にしている。すなわち、トランジ
スタＭ２３，Ｍ２４，Ｍ２５は、そのソースを演算増幅
回路１の電源入力である入力端子４にそれぞれ接続し、
ゲートは互いに接続されている。トランジスタＭ２３の
ドレインは定電流源Ｉbiasに接続され、トランジスタＭ
２４のドレインは差動増幅を行うトランジスタＭ１１，
Ｍ１２のソースに接続され、トランジスタＭ２５のドレ
インはトランジスタＭ２３，Ｍ２４，Ｍ２５のゲートに
接続されている。トランジスタＭ２６のゲートはトラン
ジスタＭ２４のドレインに接続され、ソースはトランジ
スタＭ２３のドレインに接続され、ドレインはトランジ
スタＭ２３，Ｍ２４，Ｍ２５のゲートに接続されてい
る。
レギュレータ電源回路の具体的なさらに別の構成例を示
す回路図である。この高出力抵抗カレントミラー回路１
３は、三つのＰＭＯＳ−ＦＥＴのトランジスタＭ２３〜
Ｍ２５および一つのＮＭＯＳ−ＦＥＴのトランジスタＭ
２６によって構成され、カスコード接続によらずに高出
力抵抗を実現した構成にしている。すなわち、トランジ
スタＭ２３，Ｍ２４，Ｍ２５は、そのソースを演算増幅
回路１の電源入力である入力端子４にそれぞれ接続し、
ゲートは互いに接続されている。トランジスタＭ２３の
ドレインは定電流源Ｉbiasに接続され、トランジスタＭ
２４のドレインは差動増幅を行うトランジスタＭ１１，
Ｍ１２のソースに接続され、トランジスタＭ２５のドレ
インはトランジスタＭ２３，Ｍ２４，Ｍ２５のゲートに
接続されている。トランジスタＭ２６のゲートはトラン
ジスタＭ２４のドレインに接続され、ソースはトランジ
スタＭ２３のドレインに接続され、ドレインはトランジ
スタＭ２３，Ｍ２４，Ｍ２５のゲートに接続されてい
る。
【００７０】このように、トランジスタＭ２５，Ｍ２６
によりトランジスタＭ２４に帰還をかけることで、トラ
ンジスタＭ２４の出力抵抗を高くしている。したがっ
て、この高出力抵抗カレントミラー回路１３の出力抵抗
ｒCMは次のようになる。
によりトランジスタＭ２４に帰還をかけることで、トラ
ンジスタＭ２４の出力抵抗を高くしている。したがっ
て、この高出力抵抗カレントミラー回路１３の出力抵抗
ｒCMは次のようになる。
【００７１】
【数１４】
【００７２】ここで、ｇm23およびｇm26はＰＭＯＳ−Ｆ
ＥＴのトランジスタＭ２３，Ｍ２６のトランスコンダク
タンス、ｒds23およびｒds24はＰＭＯＳ−ＦＥＴのトラ
ンジスタＭ２３，Ｍ２４の出力抵抗、Ｒ25はｇm25およ
びｒds25をＰＭＯＳ−ＦＥＴのトランジスタＭ２５のト
ランスコンダクタンスおよび出力抵抗とするとき（１／
ｇm25）／／ｒds25である。
ＥＴのトランジスタＭ２３，Ｍ２６のトランスコンダク
タンス、ｒds23およびｒds24はＰＭＯＳ−ＦＥＴのトラ
ンジスタＭ２３，Ｍ２４の出力抵抗、Ｒ25はｇm25およ
びｒds25をＰＭＯＳ−ＦＥＴのトランジスタＭ２５のト
ランスコンダクタンスおよび出力抵抗とするとき（１／
ｇm25）／／ｒds25である。
【００７３】また、この高出力抵抗カレントミラー回路
１３の最小動作電圧Ｖsatは次のようになり、これはＭ
ＯＳトランジスタの最小飽和電圧以下である。
１３の最小動作電圧Ｖsatは次のようになり、これはＭ
ＯＳトランジスタの最小飽和電圧以下である。
【００７４】
【数１５】
【００７５】以上のように、差動入力段に電流を供給す
る部分を高出力抵抗カレントミラー回路１３によって構
成することにより、入力電圧ＶINの変動に対してこの差
動入力段における出力変動を小さくすることができ、こ
れによってリップル除去率を改善することができる。こ
のリップル率は、２段目の増幅段１１において、定電流
源負荷のトランジスタの出力抵抗を増幅部のトランジス
タの出力抵抗より低くして入力電圧ＶINの変動と増幅段
１１の出力の変動を等しくすることによってさらに改善
することができる。
る部分を高出力抵抗カレントミラー回路１３によって構
成することにより、入力電圧ＶINの変動に対してこの差
動入力段における出力変動を小さくすることができ、こ
れによってリップル除去率を改善することができる。こ
のリップル率は、２段目の増幅段１１において、定電流
源負荷のトランジスタの出力抵抗を増幅部のトランジス
タの出力抵抗より低くして入力電圧ＶINの変動と増幅段
１１の出力の変動を等しくすることによってさらに改善
することができる。
【００７６】図７はリップル除去率の改善を考慮したシ
リーズレギュレータ電源回路の具体的な構成例を示す回
路図である。図示の構成例によれば、増幅部のトランジ
スタをカスコード接続の構成にすることによって増幅部
の出力抵抗を高め、定電流源負荷のトランジスタの出力
抵抗を増幅部のトランジスタの出力抵抗より低くなる回
路構成にしている。
リーズレギュレータ電源回路の具体的な構成例を示す回
路図である。図示の構成例によれば、増幅部のトランジ
スタをカスコード接続の構成にすることによって増幅部
の出力抵抗を高め、定電流源負荷のトランジスタの出力
抵抗を増幅部のトランジスタの出力抵抗より低くなる回
路構成にしている。
【００７７】２段目の増幅段１１において、増幅部は、
二つのＮＭＯＳ−ＦＥＴのトランジスタＭ２７，Ｍ２８
によって構成され、定電流源は、二つのＰＭＯＳ−ＦＥ
ＴのトランジスタＭ２９，Ｍ３０によるカレントミラー
回路によって構成されている。増幅部において、トラン
ジスタＭ２７のゲートは差動入力段の出力であるトラン
ジスタＭ１２のドレインに接続され、ソースはグランド
に接続され、ドレインはトランジスタＭ２８のソースに
接続されている。カスコード接続のトランジスタＭ２８
は、そのゲートを基準電圧回路２の出力、すなわち差動
入力段のトランジスタＭ１１のゲートに接続している。
位相補償用の抵抗ＲｃおよびコンデンサＣｃは、この増
幅部の入出力を構成しているトランジスタＭ２７のゲー
トとトランジスタＭ２８のドレインとの間に接続されて
いる。定電流源においては、トランジスタＭ２９，Ｍ３
０は、ソースを演算増幅回路１の電源入力である入力端
子４にそれぞれ接続し、ゲートは互いに接続されてい
る。トランジスタＭ２９のドレインは自身のゲートとバ
イアス電流源Ｉbias3とに接続され、トランジスタＭ３
０のドレインは増幅部のカスコード接続のトランジスタ
Ｍ２８のドレインに接続されている。
二つのＮＭＯＳ−ＦＥＴのトランジスタＭ２７，Ｍ２８
によって構成され、定電流源は、二つのＰＭＯＳ−ＦＥ
ＴのトランジスタＭ２９，Ｍ３０によるカレントミラー
回路によって構成されている。増幅部において、トラン
ジスタＭ２７のゲートは差動入力段の出力であるトラン
ジスタＭ１２のドレインに接続され、ソースはグランド
に接続され、ドレインはトランジスタＭ２８のソースに
接続されている。カスコード接続のトランジスタＭ２８
は、そのゲートを基準電圧回路２の出力、すなわち差動
入力段のトランジスタＭ１１のゲートに接続している。
位相補償用の抵抗ＲｃおよびコンデンサＣｃは、この増
幅部の入出力を構成しているトランジスタＭ２７のゲー
トとトランジスタＭ２８のドレインとの間に接続されて
いる。定電流源においては、トランジスタＭ２９，Ｍ３
０は、ソースを演算増幅回路１の電源入力である入力端
子４にそれぞれ接続し、ゲートは互いに接続されてい
る。トランジスタＭ２９のドレインは自身のゲートとバ
イアス電流源Ｉbias3とに接続され、トランジスタＭ３
０のドレインは増幅部のカスコード接続のトランジスタ
Ｍ２８のドレインに接続されている。
【００７８】ここで、定電流源のトランジスタＭ３０の
抵抗ｒupおよびカスコード接続された増幅用のトランジ
スタＭ２７，Ｍ２８の抵抗ｒdwnは、それぞれ次のよう
になる。
抵抗ｒupおよびカスコード接続された増幅用のトランジ
スタＭ２７，Ｍ２８の抵抗ｒdwnは、それぞれ次のよう
になる。
【００７９】
【数１６】ｒup＝ｒds30 ・・・（１６ａ） ｒdwn＝（ｇm28・ｒds28）・ｒds27 ・・・（１６ｂ） ここで、ｇm28はトランジスタＭ２８のトランスコンダ
クタンス、ｒds27，ｒds2 8およびｒds30はトランジスタ
Ｍ２７，Ｍ２８およびＭ３０の出力抵抗である。これよ
り、ｇm≫（１／ｒds）であるから次のように近似でき
る。
クタンス、ｒds27，ｒds2 8およびｒds30はトランジスタ
Ｍ２７，Ｍ２８およびＭ３０の出力抵抗である。これよ
り、ｇm≫（１／ｒds）であるから次のように近似でき
る。
【００８０】
【数１７】
【００８１】つまり、増幅部の抵抗ｒdwnは定電流源の
抵抗ｒupよりも十分に大きい関係になり、２段目の増幅
段１１におけるリップル除去率が高くなる。
抵抗ｒupよりも十分に大きい関係になり、２段目の増幅
段１１におけるリップル除去率が高くなる。
【００８２】
【発明の効果】以上説明したように、本発明では、出力
制御トランジスタを制御する演算増幅回路の出力段に、
最大出力電圧と前記入力電圧との差を０．３Ｖ以内にす
るとともに出力抵抗を低くするためのバッファ回路を備
える構成にした。これにより、従来のシリーズレギュレ
ータ電源回路と比べ、動作がより安定になる。また、演
算増幅回路の出力抵抗が小さいため、出力に接続される
出力コンデンサを１μＦ以下にすることが可能であり、
さらに等価直列抵抗ＥＳＲの小さいセラミックコンデン
サを用いることができるので、システムのコストが下が
り、より経済的なシリーズレギュレータ電源回路を構成
することができる。
制御トランジスタを制御する演算増幅回路の出力段に、
最大出力電圧と前記入力電圧との差を０．３Ｖ以内にす
るとともに出力抵抗を低くするためのバッファ回路を備
える構成にした。これにより、従来のシリーズレギュレ
ータ電源回路と比べ、動作がより安定になる。また、演
算増幅回路の出力抵抗が小さいため、出力に接続される
出力コンデンサを１μＦ以下にすることが可能であり、
さらに等価直列抵抗ＥＳＲの小さいセラミックコンデン
サを用いることができるので、システムのコストが下が
り、より経済的なシリーズレギュレータ電源回路を構成
することができる。
【００８３】また、演算増幅回路の差動入力段に電流を
供給する電流源回路として出力抵抗が高く最小動作電圧
がＭＯＳトランジスタの最小飽和電圧の２倍以下となる
カレントミラー回路を備え、２段目の増幅段として定電
流源負荷のカスコード増幅器を備えるように構成した。
これにより、従来のシリーズレギュレータ電源回路と比
べ、高いリップル除去率特性を持つシリーズレギュレー
タ電源回路を実現することができる。また、演算増幅回
路の差動入力段にバイアス電流を流すカレントミラー回
路はその最小動作電圧が高々０．５Ｖ程度であるので、
入力電圧を低電圧化することが可能である。
供給する電流源回路として出力抵抗が高く最小動作電圧
がＭＯＳトランジスタの最小飽和電圧の２倍以下となる
カレントミラー回路を備え、２段目の増幅段として定電
流源負荷のカスコード増幅器を備えるように構成した。
これにより、従来のシリーズレギュレータ電源回路と比
べ、高いリップル除去率特性を持つシリーズレギュレー
タ電源回路を実現することができる。また、演算増幅回
路の差動入力段にバイアス電流を流すカレントミラー回
路はその最小動作電圧が高々０．５Ｖ程度であるので、
入力電圧を低電圧化することが可能である。
【図１】本発明によるシリーズレギュレータ電源回路の
基本構成を示す図である。
基本構成を示す図である。
【図２】本発明によるシリーズレギュレータ電源回路の
具体的な構成例を示す回路図である。
具体的な構成例を示す回路図である。
【図３】リップル除去率を考慮したシリーズレギュレー
タ電源回路の基本構成を示す図である。
タ電源回路の基本構成を示す図である。
【図４】リップル除去率を考慮したシリーズレギュレー
タ電源回路の具体的な構成例を示す回路図である。
タ電源回路の具体的な構成例を示す回路図である。
【図５】リップル除去率を考慮したシリーズレギュレー
タ電源回路の具体的な別の構成例を示す回路図である。
タ電源回路の具体的な別の構成例を示す回路図である。
【図６】リップル除去率を考慮したシリーズレギュレー
タ電源回路の具体的なさらに別の構成例を示す回路図で
ある。
タ電源回路の具体的なさらに別の構成例を示す回路図で
ある。
【図７】リップル除去率の改善を考慮したシリーズレギ
ュレータ電源回路の具体的な構成例を示す回路図であ
る。
ュレータ電源回路の具体的な構成例を示す回路図であ
る。
【図８】従来のシリーズレギュレータ電源回路の一例を
示す図である。
示す図である。
【図９】従来のシリーズレギュレータ電源回路の別の例
を示す図である。
を示す図である。
１ 演算増幅回路 ２ 基準電圧回路 ３ 分圧回路 ４ 入力端子 ５ 出力端子 ６ バッファ回路 １１ 増幅段 １２ バッファ回路 １３ 高出力抵抗カレントミラー回路 Ｍ０ 出力制御トランジスタ ＶIN 入力電圧 ＶOUT 出力電圧 ＲＬ 負荷 Ｃ 出力コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 兵庫 明 千葉県野田市山崎2641 東京理科大学内 Ｆターム(参考） 5H420 NA32 NB02 NB25 NC02 NC03 NE28 5H730 BB13 DD04 DD28 FD01 FD31
Claims (8)
- 【請求項１】 入力電圧を制御して安定化された出力電
圧を得るＰＭＯＳ−ＦＥＴの出力制御トランジスタと、
前記出力電圧を分圧する分圧回路と、基準電圧を出力す
る基準電圧回路と、非反転入力に前記分圧回路によって
分圧された電圧を入力し反転入力に前記基準電圧を入力
し出力を前記出力制御トランジスタのゲートに接続した
演算増幅回路とから構成されるシリーズレギュレータ電
源回路において、 前記演算増幅回路は、前記出力制御トランジスタを駆動
する出力段に、最大出力電圧と前記入力電圧との差を
０．３Ｖ以内にするとともに出力抵抗を低くするための
バッファ回路を備えていることを特徴とするシリーズレ
ギュレータ電源回路。 - 【請求項２】 前記バッファ回路は、ＰＭＯＳ−ＦＥＴ
のトランジスタによる定電流源と、前記定電流源を負荷
としたソースフォロアの構成をとるＰＭＯＳ−ＦＥＴの
トランジスタとで構成したことを特徴とする請求項１記
載のシリーズレギュレータ電源回路。 - 【請求項３】 前記演算増幅回路は、差動段の電流源回
路を、出力抵抗が高く最小動作電圧がＭＯＳトランジス
タの最小飽和電圧の２倍以下となるカレントミラー回路
で構成したことを特徴とする請求項１記載のシリーズレ
ギュレータ電源回路。 - 【請求項４】 前記カレントミラー回路は、ソースを前
記演算増幅器の電源である入力に接続したＰＭＯＳ−Ｆ
ＥＴの第１のトランジスタと、ソースを前記演算増幅器
の電源である入力に接続し、ゲートを前記第１のトラン
ジスタのゲートに接続したＰＭＯＳ−ＦＥＴの第２のト
ランジスタと、ゲートにバイアス電圧を印加し、ソース
を前記第１のトランジスタのドレインに接続し、ドレイ
ンを前記第１および第２のトランジスタのゲートおよび
バイアス電流源に接続したＰＭＯＳ−ＦＥＴの第３のト
ランジスタと、ゲートに前記バイアス電圧を印加し、ソ
ースを前記第２のトランジスタのドレインに接続し、ド
レインを前記差動段への電流出力としたＰＭＯＳ−ＦＥ
Ｔの第４のトランジスタとで構成したことを特徴とする
請求項３記載のシリーズレギュレータ電源回路。 - 【請求項５】 前記カレントミラー回路は、ソースを前
記演算増幅器の電源である入力に接続し、ゲートおよび
ドレインを第１のバイアス電流源に接続したＰＭＯＳ−
ＦＥＴの第１のトランジスタと、ソースを前記演算増幅
器の電源である入力に接続し、ゲートを前記第１のトラ
ンジスタのゲートに接続したＰＭＯＳ−ＦＥＴの第２の
トランジスタと、ソースを前記演算増幅器の電源である
入力に接続し、ゲートおよびドレインを第２のバイアス
電流源に接続したＰＭＯＳ−ＦＥＴの第３のトランジス
タと、ソースを前記第２のトランジスタのドレインに接
続し、ゲートを前記第３のトランジスタのゲートに接続
し、ドレインを前記差動段への電流出力としたＰＭＯＳ
−ＦＥＴの第４のトランジスタとで構成したことを特徴
とする請求項３記載のシリーズレギュレータ電源回路。 - 【請求項６】 前記カレントミラー回路は、ソースを前
記演算増幅器の電源である入力に接続し、ドレインをバ
イアス電流源に接続したＰＭＯＳ−ＦＥＴの第１のトラ
ンジスタと、ゲートを前記第１のトランジスタのゲート
に接続し、ソースを前記演算増幅器の電源である入力に
接続し、ドレインを前記差動段への電流出力としたＰＭ
ＯＳ−ＦＥＴの第２のトランジスタと、ソースを前記演
算増幅器の電源である入力に接続し、ゲートおよびドレ
インを前記第１および第２のトランジスタのゲートに接
続したＰＭＯＳ−ＦＥＴの第３のトランジスタと、ゲー
トを前記第２のトランジスタのドレインに接続し、ソー
スを前記第１のトランジスタのドレインに接続し、ドレ
インを前記第１および第２のトランジスタのゲートに接
続したＮＭＯＳ−ＦＥＴの第４のトランジスタとで構成
したことを特徴とする請求項３記載のシリーズレギュレ
ータ電源回路。 - 【請求項７】 前記演算増幅回路は、前記差動段の次の
増幅段を、定電流源と、前記定電流源を負荷とするカス
コード増幅回路とで構成したことを特徴とする請求項１
記載のシリーズレギュレータ電源回路。 - 【請求項８】 前記増幅段は、ゲートを前記差動段の出
力に接続し、ソースをグランドに接続したＮＭＯＳ−Ｆ
ＥＴの第１のトランジスタと、ゲートを前記基準電圧を
入力する前記差動段の非反転入力に接続し、ソースを前
記第１のトランジスタのドレインに接続し、ドレインを
前記バッファ回路への入力として前記第１のトランジス
タとともに前記カスコード増幅回路を構成するＮＭＯＳ
−ＦＥＴの第２のトランジスタと、ソースを前記演算増
幅器の電源である入力に接続し、ドレインを前記第第２
のトランジスタのドレインに接続して前記カスコード増
幅回路の前記定電流源を構成するＰＭＯＳ−ＦＥＴの第
３のトランジスタとで構成したことを特徴とする請求項
７記載のシリーズレギュレータ電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11092677A JP2000284843A (ja) | 1999-03-31 | 1999-03-31 | シリーズレギュレータ電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11092677A JP2000284843A (ja) | 1999-03-31 | 1999-03-31 | シリーズレギュレータ電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000284843A true JP2000284843A (ja) | 2000-10-13 |
Family
ID=14061126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11092677A Pending JP2000284843A (ja) | 1999-03-31 | 1999-03-31 | シリーズレギュレータ電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000284843A (ja) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151969A (ja) * | 2000-11-15 | 2002-05-24 | Rohm Co Ltd | 半導体装置 |
| JP2002163024A (ja) * | 2000-11-28 | 2002-06-07 | Mitsumi Electric Co Ltd | シリーズレギュレータ |
| US6686728B2 (en) | 2001-05-29 | 2004-02-03 | Sharp Kabushiki Kaisha | Dropper-type DC stabilized power supply circuit provided with difference amplifiers for supplying a stable output voltage |
| JP2005025596A (ja) * | 2003-07-04 | 2005-01-27 | Ricoh Co Ltd | 半導体装置 |
| KR100472719B1 (ko) * | 2001-07-13 | 2005-03-10 | 세이코 인스트루 가부시키가이샤 | 전압 레귤레이터의 과전류 보호 회로 |
| JP2005332364A (ja) * | 2004-04-22 | 2005-12-02 | Oki Electric Ind Co Ltd | 定電流発生回路 |
| US7030595B2 (en) | 2004-08-04 | 2006-04-18 | Nanopower Solutions Co., Ltd. | Voltage regulator having an inverse adaptive controller |
| JP2006318327A (ja) * | 2005-05-16 | 2006-11-24 | Fuji Electric Device Technology Co Ltd | 差動増幅回路およびシリーズレギュレータ |
| US7205831B2 (en) | 2002-04-23 | 2007-04-17 | Nanopower Solution Co., Ltd. | Noise filter circuit |
| JP2007195310A (ja) * | 2006-01-18 | 2007-08-02 | Advantest Corp | ノイズ除去装置、電源装置、及び試験装置 |
| WO2007129765A1 (en) * | 2006-05-09 | 2007-11-15 | Ricoh Company, Ltd. | Constant voltage circuit |
| US7304458B2 (en) | 2005-11-07 | 2007-12-04 | Sanyo Electric Co., Ltd. | Regulator circuit |
| JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
| JP2008059541A (ja) * | 2006-08-30 | 2008-03-13 | Seiko Npc Corp | 定電圧回路 |
| JP2009015810A (ja) * | 2007-07-03 | 2009-01-22 | Holtek Semiconductor Inc | ラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータ |
| JP2009277233A (ja) * | 2008-05-16 | 2009-11-26 | Ricoh Co Ltd | 電圧調整装置 |
| JP2010267068A (ja) * | 2009-05-14 | 2010-11-25 | Sanyo Electric Co Ltd | 電源回路 |
| JP2011090637A (ja) * | 2009-10-26 | 2011-05-06 | Seiko Epson Corp | レギュレーター、集積回路装置及び電子機器 |
| CN102176675A (zh) * | 2011-01-20 | 2011-09-07 | 浙江大学 | 一种电容分压式多比特量化器 |
| CN101727120B (zh) * | 2009-11-26 | 2011-09-07 | 四川和芯微电子股份有限公司 | 一种无需外挂电容快速响应负载变化的线性稳压电路 |
| CN102566634A (zh) * | 2010-12-13 | 2012-07-11 | 联芯科技有限公司 | 一种线性稳压电路 |
| EP2897273A1 (en) | 2014-01-17 | 2015-07-22 | Renesas Electronics Corporation | Semiconductor integrated circuit and method for operating the same |
| US9374077B2 (en) | 2013-02-20 | 2016-06-21 | Sii Semiconductor Corporation | Switch circuit, semiconductor device, and battery device |
| US10345839B1 (en) | 2018-03-19 | 2019-07-09 | Kabushiki Kaisha Toshiba | Voltage regulator |
| US10725487B2 (en) | 2016-09-08 | 2020-07-28 | Kabushiki Kaisha Toshiba | Power circuit including ballast element |
-
1999
- 1999-03-31 JP JP11092677A patent/JP2000284843A/ja active Pending
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151969A (ja) * | 2000-11-15 | 2002-05-24 | Rohm Co Ltd | 半導体装置 |
| JP2002163024A (ja) * | 2000-11-28 | 2002-06-07 | Mitsumi Electric Co Ltd | シリーズレギュレータ |
| US6686728B2 (en) | 2001-05-29 | 2004-02-03 | Sharp Kabushiki Kaisha | Dropper-type DC stabilized power supply circuit provided with difference amplifiers for supplying a stable output voltage |
| KR100472719B1 (ko) * | 2001-07-13 | 2005-03-10 | 세이코 인스트루 가부시키가이샤 | 전압 레귤레이터의 과전류 보호 회로 |
| US7205831B2 (en) | 2002-04-23 | 2007-04-17 | Nanopower Solution Co., Ltd. | Noise filter circuit |
| EP1644783A4 (en) * | 2003-07-04 | 2008-01-23 | Ricoh Kk | SEMICONDUCTOR COMPONENT WITH A CONTROLLER WITH HIGH BREAKTHROUGH VOLTAGE |
| EP1644783A1 (en) * | 2003-07-04 | 2006-04-12 | Ricoh Company, Ltd. | Semiconductor device with high-breakdown-voltage regulator |
| JP2005025596A (ja) * | 2003-07-04 | 2005-01-27 | Ricoh Co Ltd | 半導体装置 |
| WO2005008355A1 (en) * | 2003-07-04 | 2005-01-27 | Ricoh Company, Ltd. | Semiconductor device with high-breakdown-voltage regulator |
| JP2005332364A (ja) * | 2004-04-22 | 2005-12-02 | Oki Electric Ind Co Ltd | 定電流発生回路 |
| US7030595B2 (en) | 2004-08-04 | 2006-04-18 | Nanopower Solutions Co., Ltd. | Voltage regulator having an inverse adaptive controller |
| JP2006318327A (ja) * | 2005-05-16 | 2006-11-24 | Fuji Electric Device Technology Co Ltd | 差動増幅回路およびシリーズレギュレータ |
| US7304458B2 (en) | 2005-11-07 | 2007-12-04 | Sanyo Electric Co., Ltd. | Regulator circuit |
| JP4729404B2 (ja) * | 2006-01-18 | 2011-07-20 | 株式会社アドバンテスト | ノイズ除去装置、電源装置、及び試験装置 |
| JP2007195310A (ja) * | 2006-01-18 | 2007-08-02 | Advantest Corp | ノイズ除去装置、電源装置、及び試験装置 |
| JP2007304716A (ja) * | 2006-05-09 | 2007-11-22 | Ricoh Co Ltd | 定電圧回路 |
| WO2007129765A1 (en) * | 2006-05-09 | 2007-11-15 | Ricoh Company, Ltd. | Constant voltage circuit |
| KR100957062B1 (ko) * | 2006-05-09 | 2010-05-13 | 가부시키가이샤 리코 | 정전압 회로 |
| US7705573B2 (en) | 2006-05-09 | 2010-04-27 | Ricoh Company, Ltd. | Constant voltage circuit |
| JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
| JP2008059541A (ja) * | 2006-08-30 | 2008-03-13 | Seiko Npc Corp | 定電圧回路 |
| JP2009015810A (ja) * | 2007-07-03 | 2009-01-22 | Holtek Semiconductor Inc | ラインレギュレーション特性およびロードレギュレーション特性を高める低ドロップアウトレギュレータ |
| JP2009277233A (ja) * | 2008-05-16 | 2009-11-26 | Ricoh Co Ltd | 電圧調整装置 |
| JP2010267068A (ja) * | 2009-05-14 | 2010-11-25 | Sanyo Electric Co Ltd | 電源回路 |
| JP2011090637A (ja) * | 2009-10-26 | 2011-05-06 | Seiko Epson Corp | レギュレーター、集積回路装置及び電子機器 |
| CN101727120B (zh) * | 2009-11-26 | 2011-09-07 | 四川和芯微电子股份有限公司 | 一种无需外挂电容快速响应负载变化的线性稳压电路 |
| CN102566634B (zh) * | 2010-12-13 | 2014-03-19 | 联芯科技有限公司 | 一种线性稳压电路 |
| CN102566634A (zh) * | 2010-12-13 | 2012-07-11 | 联芯科技有限公司 | 一种线性稳压电路 |
| CN102176675B (zh) * | 2011-01-20 | 2013-07-24 | 浙江大学 | 一种电容分压式多比特量化器 |
| CN102176675A (zh) * | 2011-01-20 | 2011-09-07 | 浙江大学 | 一种电容分压式多比特量化器 |
| US9374077B2 (en) | 2013-02-20 | 2016-06-21 | Sii Semiconductor Corporation | Switch circuit, semiconductor device, and battery device |
| EP2897273A1 (en) | 2014-01-17 | 2015-07-22 | Renesas Electronics Corporation | Semiconductor integrated circuit and method for operating the same |
| CN104793677A (zh) * | 2014-01-17 | 2015-07-22 | 瑞萨电子株式会社 | 半导体集成电路及其动作方法 |
| US9600005B2 (en) | 2014-01-17 | 2017-03-21 | Renesas Electronics Corporation | Semiconductor integrated circuit and method for operating the same for a stabilizing power supply |
| US10725487B2 (en) | 2016-09-08 | 2020-07-28 | Kabushiki Kaisha Toshiba | Power circuit including ballast element |
| US10345839B1 (en) | 2018-03-19 | 2019-07-09 | Kabushiki Kaisha Toshiba | Voltage regulator |
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