JP2005332364A - 定電流発生回路 - Google Patents
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Abstract
【解決手段】 NMOS1aのゲートに基準電位Vrを与え、基準抵抗5の一端に接続されたノードN3の電位VnがNMOS1bのゲートに与えられる。基準抵抗4に直列接続されたPMOS4とカレントミラー回路を形成するPMOS8に直列に負荷回路9が接続される。ノードN3の電位Vnが基準電位Vrよりも高いとき、NMOS1aの電流が小さくなり、PMOS4のゲート電位が上昇し、流れる電流が減少し、ノードN3の電位Vnが低下する。
【選択図】 図2
Description
演算増幅器20の差動入力段の後段に、PMOS24及びNMOS25で形成された出力段があり、さらにPMOS31と基準抵抗32とで構成された定電流部が演算増幅器20の出力側に接続されているので、回路規模が大きく、電源にとっての負荷が大きくなる。
第1の主電極)と、第2の主電極と、基準電位が与えられる制御電極とを有する第1の導電型の第1のトランジスタと、
第1の主電極と、第2の主電極と、内部ノードに接続された制御電極とを有する上記第1の導電型の第2のトランジスタと、
第1の電源ノードに接続された第1の主電極と、上記第1のトランジスタの上記第2の主電極に接続された第2の主電極と、上記第2のトランジスタの第2の主電極に接続された内部ノードに接続された制御電極とを有する第2の導電型の第3のトランジスタと、
上記第1の電源ノードに接続された第1の主電極と、上記第2のトランジスタの上記第2の主電極に接続された第2の主電極及び制御電極とを有する上記第2の導電型の第4のトランジスタと、
第2の電源ノードに接続された第1の主電極と、上記第1及び第2のトランジスタの上記第1の主電極に接続された第2の主電極及び制御電極とを有する上記第1の導電型の第5のトランジスタと、
上記第1の電源ノードに接続された第1の主電極と、上記内部ノードに接続された第2の主電極と、上記第1のトランジスタの上記第2の主電極に接続された制御電極とを有する上記第2の導電型の第6のトランジスタと、
上記内部ノードと上記第2の電源ノードとの間に接続された基準抵抗と、
上記第1の電源ノードに接続された第1の主電極と、負荷回路の一端との接続のための第2の主電極とを有する上記第2の導電型の第7のトランジスタと、
上記負荷回路の他端は、上記第2の電源ノードに接続され、
上記第7のトランジスタは、上記第6のトランジスタの上記制御電極に接続されて、上記第6及び第7のトランジスタでカレントミラー回路が構成されている
ことを特徴とする定電流発生回路を提供する。
第1乃至第7のトランジスタがMOSFETで構成される場合、nチャンネルMOSFETを第1導電型のトランジスタとして用い、pチャンネルMOSFETを第2導電型のトランジスタとして用いることができる。この場合、MOSFETのソース及びドレインがトランジスタの第1及び第2の主電極として用いられ、MOSFETのゲートがトランジスタの制御電極として用いられる。
第1乃至第7のトランジスタがバイポーラトランジスタで構成される場合、NPNトランジスタを第1導電型のトランジスタとして用い、PNPトランジスタを第2導電型のトランジスタとして用いることができる。この場合、バイポーラトランジスタのエミッタ及びコレクタがトランジスタの第1及び第2の主電極として用いられ、バイポーラトランジスタのベースがトランジスタの制御電極として用いられる。
図2は、本発明の実施の形態1の定電流発生回路を示す。図示の定電流発生回路は、一対のNMOS1a及び1bを含む差動入力段を有する。NMOS1aのゲートは基準電位Vrを受けるように接続されている。NMOS1a及び1bのドレインは、それぞれPMOS2a及び2bのドレインに接続されている。PMOS2a及び2bのソースは電源ノードVddに接続されている。この電源ノードは第1の電源ノードとも呼ばれる。NMOS1a及び1bのソースは、ゲートにバイアス電位Vbが与えられたNMOS3のドレインに接続され、NMOS3のソースはグラウンドVssに接続されている。グラウンドVssは第2の電源ノードとも呼ばれる。
基準電位VrがNMOS1aのゲートに供給され、内部ノードN3の電位VnがNMOS1bのゲートに供給される。NMOS1aのドレインの電位により、出力段のPMOS4の導通状態が制御され、内部ノードN3の電位を常に基準電位Vrと等しくなるように制御される。
I4 = Vr/R
ここで、Rは基準抵抗5の抵抗値を表す。また、PMOS4とPMOS8はカレントミラー回路を形成するので、PMOS8に流れる電流I8は、以下の式で与えられる一定値に保たれる。
I8 = n8×Vr/R
ここで、n8は、PMOS4及び8で形成されるカレントミラー回路のミラー比である。
この一定電流I8(n8×Vr/R)が負荷回路9に供給される。
キャパシタ7の容量を小さくすることができる。従って、回路の規模を小さくすることができる。
図3は、本発明の実施の形態2の定電流発生回路を示す。図3に示される定電流発生回路は、図2に示されるものと類似であるが、電源ノードの電位の極性が逆であり、図2のPMOSがNMOSに置きかえられ、図2のNMOSがPMOSに置きかえられている。
NMOS12a及び12bのゲートは、PMOS11bのドレインに接続されている。
しかし、基準抵抗15に流れる電流I14は、以下の式で与えられる。
I14 = (Vdd − Vr)/R
ここで、Rは基準抵抗15の抵抗である。
NMOS18及び付加回路19に流れる電流は以下の式で当たられる。
I18 = n18×(Vdd − Vr)/R
ここで、n18は、NMOS14及び18で構成されるカレントミラー回路のミラー比である。
実施の形態2の利点は、実施の形態1の利点と同様である。
図4は、本発明の実施の形態3の定電流発生回路を示す。 図4の回路は、図2の回路に類似であるが、MOS1a〜8の代わりにバイポーラトランジスタ101a〜108が用いられている。より詳しく言うと、NMOSの代わりにNPNトランジスタが、第1導電型のトランジスタとして用いられ、PMOSの代わりにNPNトランジスタが、第2導電型のトランジスタとして用いられている。MOSのソース、ドレイン及びゲートの代わりに、バイポーラトランジスタのエミッタ、コレクタ、及びベースが用いられている。図4の第1の電源ノードがVccの記号を付され、第2の電源ノードは同じ符号(Vss)の記号を付されている。
図4の回路の動作は図2の回路の動作と同様である。
図5は、本発明の実施の形態4の定電流発生回路を示す。図5の回路は、図3の回路と同様であるが、MOS11a〜18の代わりにバイポーラトランジスタ111a〜118が用いられている。より詳しく言うと、PMOSの代わりにPNPトランジスタが、第1導電型のトランジスタとして用いられ、NMOSの代わりにNPNトランジスタが、第2導電型のトランジスタとして用いられている。MOSのソース、ドレイン及びゲートの代わりに、バイポーラトランジスタのエミッタ、コレクタ、及びベースが用いられている。
図5の第2の電源ノードがVccの記号を付され、第1の電源ノードは同じ符号(Vss)の記号を付されている。
図5の回路の動作は図3の回路の動作と同様である。
図6は、本発明の実施の形態5の定電流発生回路を示す。図6に示される定電流発生回路は、図2の示される定電流発生回路と類似であり、図2と同じ部材には同じ符号が付されている。図6の定電流発生回路はさらに、PMOS208、NMOS209乃至214、及び負荷回路221乃至224を備えている。
I211 = n8×n211×I4 = n8×n211×Vr/R
I212 = n8×n212×I4 = n8×n212×Vr/R
I213 = n8×n213×I4 = n8×n213×Vr/R
I214 = n208×n214×I4 = n208×n214×Vr/R
2a、2b、4、8、11a、11b、13、208 PMOS、
5、15、105、115 基準抵抗、
6、16、106、116 抵抗、
7、17、107、117 キャパシタ、
9、19、109、119、221、222、223、224 負荷回路、
101a、101b、103、112a、112b、114、118 NPNトランジスタ、
102a、102b、104、108、111a、111b、113 PNPトランジスタ。
Claims (8)
- 第1の主電極と、第2の主電極と、基準電位が与えられる制御電極とを有する第1の導電型の第1のトランジスタと、
第1の主電極と、第2の主電極と、内部ノードに接続された制御電極とを有する上記第1の導電型の第2のトランジスタと、
第1の電源ノードに接続された第1の主電極と、上記第1のトランジスタの上記第2の主電極に接続された第2の主電極と、上記第2のトランジスタの第2の主電極に接続された内部ノードに接続された制御電極とを有する第2の導電型の第3のトランジスタと、
上記第1の電源ノードに接続された第1の主電極と、上記第2のトランジスタの上記第2の主電極に接続された第2の主電極及び制御電極とを有する上記第2の導電型の第4のトランジスタと、
第2の電源ノードに接続された第1の主電極と、上記第1及び第2のトランジスタの上記第1の主電極に接続された第2の主電極及び制御電極とを有する上記第1の導電型の第5のトランジスタと、
上記第1の電源ノードに接続された第1の主電極と、上記内部ノードに接続された第2の主電極と、上記第1のトランジスタの上記第2の主電極に接続された制御電極とを有する上記第2の導電型の第6のトランジスタと、
上記内部ノードと上記第2の電源ノードとの間に接続された基準抵抗と、
上記第1の電源ノードに接続された第1の主電極と、負荷回路の一端との接続のための第2の主電極とを有する上記第2の導電型の第7のトランジスタと、
上記負荷回路の他端は、上記第2の電源ノードに接続され、
上記第7のトランジスタは、上記第6のトランジスタの上記制御電極に接続されて、上記第6及び第7のトランジスタでカレントミラー回路が構成されている
ことを特徴とする定電流発生回路。 - さらに、上記内部ノードと上記第1のトランジスタの上記第2の主電極の間に接続された、抵抗とキャパシタの直列回路を含む位相補償回路を有する
ことを特徴とする請求項1に記載の定電流発生回路。 - 上記第1の導電型のトランジスタは、pチャンネルMOSFETであり、
上記第2の導電型のトランジスタは、nチャンネルMOSFETであり、
上記トランジスタの各々の上記第1の主電極はソースであり、
上記トランジスタの各々の上記第2の主電極はドレインであり、
上記トランジスタの各々の上記制御電極はゲートである
ことを特徴とする請求項1又は2に記載の定電流発生回路。 - 上記第1の導電型のトランジスタは、nチャンネルMOSFETであり、
上記第2の導電型のトランジスタは、pチャンネルMOSFETであり、
上記トランジスタの各々の上記第1の主電極はソースであり、
上記トランジスタの各々の上記第2の主電極はドレインであり、
上記トランジスタの各々の上記制御電極はゲートである
ことを特徴とする請求項1又は2に記載の定電流発生回路。 - 上記第1の導電型のトランジスタは、PNPトランジスタであり、
上記第2の導電型のトランジスタは、NPNトランジスタであり、
上記トランジスタの各々の上記第1の主電極はエミッタであり、
上記トランジスタの各々の上記第2の主電極はコレクタであり、
上記トランジスタの各々の上記制御電極はベースである
ことを特徴とする請求項1又は2に記載の定電流発生回路。 - 上記第1の導電型のトランジスタは、NPNトランジスタであり、
上記第2の導電型のトランジスタは、PNPトランジスタであり、
上記トランジスタの各々の上記第1の主電極はエミッタであり、
上記トランジスタの各々の上記第2の主電極はコレクタであり、
上記トランジスタの各々の上記制御電極はベースである
ことを特徴とする請求項1又は2に記載の定電流発生回路。 - 上記第1の電源ノードは、上記第2の電源ノードよりも高電位であることを特徴とする請求項3又は5に記載の定電流発生回路。
- 上記第2の電源ノードは、上記第1の電源ノードよりも高電位であることを特徴とする請求項3又は5に記載の定電流発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005050973A JP2005332364A (ja) | 2004-04-22 | 2005-02-25 | 定電流発生回路 |
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JP2005050973A JP2005332364A (ja) | 2004-04-22 | 2005-02-25 | 定電流発生回路 |
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Family
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JP2009037372A (ja) * | 2007-08-01 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | 定電流・定電圧回路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6282414A (ja) * | 1985-10-05 | 1987-04-15 | Rohm Co Ltd | 基準電流発生回路 |
JPH09160663A (ja) * | 1995-11-20 | 1997-06-20 | Motorola Inc | 低参照電圧回路およびその動作方法 |
JP2000284843A (ja) * | 1999-03-31 | 2000-10-13 | Fuji Electric Co Ltd | シリーズレギュレータ電源回路 |
JP2002251220A (ja) * | 2001-02-23 | 2002-09-06 | Nec Corp | 電源装置 |
-
2005
- 2005-02-25 JP JP2005050973A patent/JP2005332364A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6282414A (ja) * | 1985-10-05 | 1987-04-15 | Rohm Co Ltd | 基準電流発生回路 |
JPH09160663A (ja) * | 1995-11-20 | 1997-06-20 | Motorola Inc | 低参照電圧回路およびその動作方法 |
JP2000284843A (ja) * | 1999-03-31 | 2000-10-13 | Fuji Electric Co Ltd | シリーズレギュレータ電源回路 |
JP2002251220A (ja) * | 2001-02-23 | 2002-09-06 | Nec Corp | 電源装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009037372A (ja) * | 2007-08-01 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | 定電流・定電圧回路 |
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