JP2798022B2 - 基準電圧回路 - Google Patents

基準電圧回路

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JP2798022B2 JP7286740A JP28674095A JP2798022B2 JP 2798022 B2 JP2798022 B2 JP 2798022B2 JP 7286740 A JP7286740 A JP 7286740A JP 28674095 A JP28674095 A JP 28674095A JP 2798022 B2 JP2798022 B2 JP 2798022B2
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吉紀 荒巻
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は基準電圧回路に関
し、特にＭＯＳ集積化に好適とされる回路規模の小さな
基準電圧回路に関する。
【０００２】
【従来の技術】従来、この種の基準電圧回路は、たとえ
ば、文献（アイ・イー・イー・イー・ジャーナル・オブ
・ソリッド・ステート・サーキッツ、第ＳＣ−１３巻、
第６号、第767〜774頁、1978年12月(IEEE JOURNAL OF S
OLID-STATE CIRCUITS, VOL.SC-13, NO.6, pp.767-774,
DECEMBER, 1978)）に記載されている基準電圧回路があ
る。この基準電圧回路は、エンハンスメント型ＭＯＳト
ランジスタのしきい値電圧とデプリーション型ＭＯＳト
ランジスタのしきい値電圧の差を負帰還作用により検出
するＭＯＳ集積化に適した基準電圧回路である。
【０００３】図４は、エンハンスメント型ＮＭＯＳトラ
ンジスタのしきい値電圧とデプリーション型ＮＭＯＳト
ランジスタのしきい値電圧の差を利用した、上記文献記
載の基準電圧回路の構成を示す図である。
【０００４】図４において、Ｍ１１はエンハンスメント
型ＮＭＯＳトランジスタ、Ｍ１２はデプリーション型Ｎ
ＭＯＳトランジスタ、１３、１４は抵抗、Ｉ５はＮＭＯ
ＳトランジスタＭ１１とＭ１２のバイアスのための定電
流源、１６は演算増幅器、ＶＤＤは高電位側電源線、Ｖ
ＳＳは低電位側電源線をそれぞれ示している。図４に示
すように、ＮＭＯＳトランジスタＭ１１とＭ１２とは、
ソースを共通接続して定電流源Ｉ５に接続され、ドレイ
ンはそれぞれ抵抗１３、１４を介して高電位側電源線Ｖ
ＤＤに接続されると共に演算増幅器１６の非反転入力端
と反転入力端に接続され、ゲートはそれぞれ演算増幅器
１６の出力端と、接地端子とに接続されている。
【０００５】ＭＯＳトランジスタＭ１１とＭ１２が飽和
領域にバイアスされていれば、電流Ｉ11、Ｉ12（ドレイ
ン電流）は、次式(1)、(2)で表される。
【０００６】 Ｉ11 = K11(VOUT1 - VS - VT11)2 …(1) Ｉ12 = K12(-VS - VT12)2 …(2)
【０００７】ここで、ＶOUT1はＭＯＳトランジスタＭ１
１のゲート電位、ＶSはトランジスタＭ１１とＭ１２の
ソース電位、ＶT11とＶT12はトランジスタＭ１１とＭ１
２のしきい値電圧を表わし、またＫｉは「トランスコン
ダクタンス係数」と呼ばれ、次式(3)で表される。
【０００８】Ki = (1/2)uCox(Wi/Li) …(3)
【０００９】但し、上式(3)において、ｕはチャネルで
のキャリアの移動度、Ｃoxは単位面積当たりのゲート容
量、Ｗiはチャネル幅、Ｌiはチャネル長を表わしてお
り、式中の添字ｉは、トランジスタＭ１１とＭ１２の添
字に対応しており（すなわちｉ＝11又は12）、以下この
表記を用いる。
【００１０】演算増幅器１６の特性が理想的であれば、
負帰還作用により、抵抗Ｉ３と抵抗Ｉ４に流れる電流は
互いに等しくなる。
【００１１】I11 = I12 …(4)
【００１２】上式(1)、(2)、(4)、から出力電圧ＶOUT1
を求めると次式(5)が導出される。
【００１３】
【数１】
【００１４】ここで、 K12/K11 = 1 …(6) とすれば、出力電圧ＶOUT1は VOUT1 = VT11 - VT12 …(7) となり、ＮＭＯＳトランジスタＭ１１とＭ１２のしきい
値電圧ＶT11とＶT12の差が出力電圧ＶOUT1に現れる。
【００１５】ＭＯＳトランジスタのしきい値電圧は、主
に拡散時のイオン打ち込み量できまり、このため出力電
圧ＶOUT1をある程度可変に制御できる。
【００１６】図４に示す従来の基準電圧回路において
は、温度によるＭＯＳトランジスタのしきい値電圧の変
動分は、しきい値電圧の差をとることにより相殺され
（打ち消され）、温度変動の少ない基準電圧回路を実現
している。
【００１７】そして、この従来の基準電圧回路の出力電
圧ＶOUT1の値は、エンハンスメント型ＮＭＯＳトランジ
スタＭ11のしきい値電圧が０以上の値（正値）であり、
デプリーション型ＮＭＯＳトランジスタＭ12のしきい値
電圧が０以下の値（負値）であるため、基準電圧の値と
しては正の値の電圧値が得られる。
【００１８】
【発明が解決しようとする課題】しかしながら、図４に
示した上記従来の基準電圧回路では、回路内部にしきい
値電圧の差を検出するための負帰還ループが存在するた
め、このループを安定にするための付加回路が必要とな
り、その結果チップ面積が増すという問題点を有する。
そして、ループ安定性のための具体的な付加回路として
は容量が用いられている。
【００１９】従って、本発明の目的は、上記従来技術に
おける容量等の負帰還ループ安定用の付加回路の使用に
よるチップ面積の増加という問題を解消し、回路規模の
増大を抑止したＭＯＳ集積化の可能な基準電圧回路を提
供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ドレイン電極が共に一の電源線に接続さ
れ、ソース電極が第１及び第２の定電流源にそれぞれ接
続され、ゲート電極が定電圧源に共通に接続されてなる
エンハンスメント型のＭＯＳトランジスタとデプリーシ
ョン型のＭＯＳトランジスタを備え、前記エンハンスメ
ント型のＭＯＳトランジスタ及び前記デプリーション型
のＭＯＳトランジスタの二つのソース電極からこれら二
つのＭＯＳトランジスタのしきい値電圧の差を出力電圧
として取り出すことを特徴とする基準電圧回路を提供す
る。
【００２１】すなわち、本発明は、負帰還作用を利用す
ることなしに二つのＭＯＳトランジスタのしきい値電圧
の差を二つのソースホロアを用いて検出する手段を備え
たことを特徴とする基準電圧回路を提供する。
【００２２】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
【００２３】図１は、本発明の一実施形態の構成を示す
図である。図１において、Ｍ１はエンハンスメント型Ｎ
ＭＯＳトランジスタ、Ｍ２はデプリーション型ＮＭＯＳ
トランジスタ、Ｉ３はＮＭＯＳトランジスタＭ１のバイ
アス用定電流源、Ｉ４はＮＭＯＳトランジスタＭ２のバ
イアス用定電流源、ＶＢはＮＭＯＳトランジスタＭ１と
Ｍ２が飽和領域となるようにバイアスするための定電圧
源、ＶＤＤは高電位側電源線、ＶＳＳは低電位側電源線
をそれぞれ示している。
【００２４】ＮＭＯＳトランジスタＭ１とＭ２が飽和領
域にあれば、ＮＭＯＳトランジスタＭ１と定電流源Ｉ
３、ＮＭＯＳトランジスタＭ２と定電流源Ｉ４でそれぞ
れソースホロアとして動作する。
【００２５】このときＮＭＯＳトランジスタＭ１とＭ２
のそれぞれのソース電圧ＶＳ１とＶＳ２は、ＮＭＯＳト
ランジスタＭ１とＭ２が飽和領域にあれば、次式(8)、
(9)で表わされる。
【００２６】VS1 = VB - VT1 - √(I3/K1) …(8) VS2 = VB - VT2 - √(I4/K2) …(9)
【００２７】ＮＭＯＳトランジスタＭ１とＭ２のそれぞ
れのソース電圧ＶＳ２とＶＳ１の差をとれば、出力電圧
ＶOUTは次式(10)で与えられる。
【００２８】
【数２】
【００２９】上式(10)において I3/K1 = I4/K2 …(11) とすれば、 VOUT = VT1 - VT2 …(12) となり、出力電圧として二つのトランジスタのしきい値
電圧の差が現れる。
【００３０】本実施形態の基準電圧回路は、前記従来技
術と原理的に同じであり、エンハンスメント型ＭＯＳト
ランジスタとデプリーション型ＭＯＳトランジスタのし
きい値電圧の差を基準電圧として利用する。この理由に
より、本実施形態の基準電圧回路は、前記従来技術と同
様に、温度変動が少ないという特徴をもつ。
【００３１】また、本実施形態の基準電圧回路は、ＮＭ
ＯＳトランジスタのしきい値電圧の差を二つのソースホ
ロアを利用することで検出しているため、前記従来技術
のように、負帰還を用いてしきい値電圧の差を検出する
回路で必要とされる、帰還安定性のための容量等の付加
回路が不要とされ、比較的小規模な回路として実現でき
る。なお図１に示す上記実施形態において、ＮＭＯＳト
ランジスタＭ１とＭ２をエンハンスメント型とデプリー
ション型のＰＭＯＳトランジスタで構成してもよいこと
は勿論であり、この場合、定電流源Ｉ３とＩ４は電流吸
込型から電流吐出型とされる。
【００３２】図２は、図１に示した本発明の一実施形態
に係る基準電圧回路のより具体的な回路構成の一例を示
す図である。
【００３３】図２において、Ｍ１はエンハンスメント型
ＮＭＯＳトランジスタ、Ｍ２はデプリーション型ＮＭＯ
Ｓトランジスタ、Ｍ３とＭ４とＭ６は定電流源として作
用するエンハンスメント型ＮＭＯＳトランジスタ、Ｍ５
はＮＭＯＳトランジスタＭ１とＭ２のゲートのバイアス
電圧ＶＢを供給するためのエンハンスメント型ＰＭＯＳ
トランジスタ、Ｍ７は定電流源として作用するトランジ
スタＭ３とＭ４とＭ６のゲートのバイアス電圧を供給す
るためのエンハンスメント型ＮＭＯＳトランジスタ、Ｉ
８はトランジスタＭ７のバイアス電流を供給する定電流
源、ＶＤＤは高電位側電源線、ＶＳＳは低電位側電源線
である。
【００３４】図２を参照して、ＮＭＯＳトランジスタＭ
７と、ＮＭＯＳトランジスタＭ３、Ｍ４、Ｍ６とは電流
ミラー回路を構成している（定電流源Ｉ８からトランジ
スタＭ７のドレインに流れ込む電流が電流ミラー回路の
リファレンス電流となる）。
【００３５】ＰＭＯＳトランジスタＭ５のチャネル幅Ｗ
とチャネル長Ｌは、ＮＭＯＳトランジスタＭ１とＭ２が
共に飽和領域でバイアスされるようなバイアス電圧ＶＢ
を発生するように選ぶ。
【００３６】図２に示すトランジスタが全て飽和領域で
動作し、上式(11)が成り立つように各トランジスタのチ
ャネル幅Ｗとチャネル長Ｌを設計すれば、次式(13)が得
られる。
【００３７】VOUT = VT1 - VT2 …(13)
【００３８】ゲートバイアス電圧ＶＢはＮＭＯＳトラン
ジスタＭ１とＭ２のゲート電圧として共通であるため、
ゲートバイアス電圧ＶＢの変動は、出力電圧ＶOUTには
影響しない。
【００３９】また、同様にＮＭＯＳトランジスタＭ１と
Ｍ２に流れる電流が等しくなるように、ＮＭＯＳトラン
ジスタＭ３とＭ４のチャネル幅Ｗとチャネル長Ｌを選ぶ
ことにより、定電流源Ｉ８の電流値の変動も出力電圧Ｖ
OUTには現れない。
【００４０】これらの理由により、本発明の一実施形態
で用いられるバイアス電圧ＶＢと定電流源Ｉ８の電流値
には、特別な精度は必要でなく、図２に示す基準電圧回
路は、ＭＯＳ集積化に適している。
【００４１】図３は、図１に示した本発明の一実施形態
に係る基準電圧回路のより具体的な回路の別の構成例を
示す図である。
【００４２】図３において、Ｍ１はエンハンスメント型
ＰＭＯＳトランジスタ、Ｍ２はデプリーション型ＰＭＯ
Ｓトランジスタ、Ｍ３とＭ４とＭ６は定電流源として作
用するエンハンスメント型ＰＭＯＳトランジスタ、Ｍ５
はトランジスタＭ１とＭ２のゲートのバイアス電圧ＶＢ
を供給するためのエンハンスメント型ＮＭＯＳトランジ
スタ、Ｍ７はトランジスタＭ３とＭ４とＭ６のゲートの
バイアス電圧を供給するためのエンハンスメント型ＰＭ
ＯＳトランジスタ、Ｉ８はＭ７のバイアス電流を供給す
る定電流源、ＶＤＤは高電位側電源線、ＶＳＳは低電位
側電源線である。
【００４３】図３に示すトランジスタが全て飽和領域で
動作しかつ上式(11)が成り立つように各トランジスタの
チャネル幅Ｗとチャネル長Ｌを選べば、図３に示す本実
施形態に係る基準電圧回路は、図２に示した基準電圧回
路と同様な特性が得られ、図２の回路と同じく、上式(1
3)にて出力電圧ＶOUTが与えられる。
【００４４】エンハンスメント型ＰＭＯＳトランジスタ
のしきい値電圧は０以下の値（負値）をとり、一方、デ
プリーション型ＰＭＯＳトランジスタのしきい値電圧は
０以上の値（正値）をとる。このため、図３に示すよう
に、出力電圧ＶOUTの極性をとると、上式(13)で与えら
れる出力電圧ＶOUTは負の値となる。
【００４５】正の値の出力電圧ＶOUTを得るには、出力
電圧ＶOUTの極性を、図３に示している極性と逆に選べ
ばよい。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
負帰還作用を利用することなく、二つのソースホロアを
用いることでしきい値電圧を検出しているため、負帰還
ループ安定化の付加回路が不要であり、回路規模を前記
従来例に比べて小さくできる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る基準電圧回路の構成
を示す図である。
【図２】本発明の一実施形態に係る基準電圧回路の具体
的な構成の一例を示す図である。
【図３】本発明の一実施形態に係る基準電圧回路の具体
的な構成の別の例を示す図である。
【図４】従来の基準電圧回路を示す図である。
【符号の説明】
Ｍ1 エンハンスメント型（形）ＮＭＯＳトランジスタ Ｍ2 デプリーション型（形）ＮＭＯＳトランジスタ Ｉ３，Ｉ４ 定電流源 ＶOUT 出力電圧 ＶDD 高電位側電源 ＶSS 低電位側電源 Ｍ11 エンハンスメント型（形）ＮＭＯＳトランジスタ Ｍ12 デプリーション型（形）ＮＭＯＳトランジスタ １３、１４ 抵抗 １６ 演算増幅器

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】ドレイン電極が共に一の電源線に接続さ
    れ、ソース電極が第１及び第２の定電流源にそれぞれ接
    続され、ゲート電極が定電圧源に共通に接続されてなる
    エンハンスメント型のＭＯＳトランジスタとデプリーシ
    ョン型のＭＯＳトランジスタを備え、 前記エンハンスメント型のＭＯＳトランジスタ及び前記
    デプリーション型のＭＯＳトランジスタの二つのソース
    電極からこれら二つのＭＯＳトランジスタのしきい値電
    圧の差を出力電圧として取り出すように構成されたこと
    を特徴とする基準電圧回路。
  2. 【請求項２】前記二つのＭＯＳトランジスタが共にＮチ
    ャネルＭＯＳトランジスタからなることを特徴とする請
    求項１記載の基準電圧回路。
  3. 【請求項３】前記二つのＭＯＳトランジスタが共にＰチ
    ャネルＭＯＳトランジスタからなることを特徴とする請
    求項１記載の基準電圧回路。
  4. 【請求項４】前記定電圧源が、少なくとも前記二つのＭ
    ＯＳトランジスタを飽和領域でバイアスするような電圧
    を供給することを特徴とする請求項１記載の基準電圧回
    路。
  5. 【請求項５】前記二つのＭＯＳトランジスタが、該ＭＯ
    Ｓトランジスタに流れる電流と該ＭＯＳトランジスタの
    トランスコンダクタンスとの比が互いに等しくなるよう
    に設定されたことを特徴とする請求項１記載の基準電圧
    回路。
  6. 【請求項６】定電流源と、 ドレインとゲートが接続され、該ドレインが該定電流源
    に接続された第１のエンハンスメント型ＮＭＯＳトラン
    ジスタと、 該第１のエンハンスメント型ＮＭＯＳトランジスタとカ
    レントミラー回路を構成する第２、第３、及び第４のエ
    ンハンスメント型ＮＭＯＳトランジスタと、 ソースが高電位側電源線に接続され、ゲートとドレイン
    とが互いに接続されて該第２のエンハンスメント型ＮＭ
    ＯＳトランジスタのドレインと接続された第５のエンハ
    ンスメント型ＰＭＯＳトランジスタと、 を具備し、 前記第１、第２の定電流源が前記第３、第４のエンハン
    スメント型ＮＭＯＳトランジスタからそれぞれ構成さ
    れ、 前記第１の定電圧源が、前記第５のエンハンスメント型
    ＰＭＯＳトランジスタからなることを特徴とする請求項
    ２記載の基準電圧回路。
  7. 【請求項７】定電流源と、 ドレインとゲートが接続され、該ドレインが該定電流源
    に接続された第１のエンハンスメント型ＰＭＯＳトラン
    ジスタと、 該第１のエンハンスメント型ＰＭＯＳトランジスタとカ
    レントミラー回路を構成する第２、第３、及び第４のエ
    ンハンスメント型ＰＭＯＳトランジスタと、 ソースが低電位側電源線に接続され、ゲートとドレイン
    が互いに接続されて該第２のエンハンスメント型ＰＭＯ
    Ｓトランジスタのドレインと接続された第５のエンハン
    スメント型ＮＭＯＳトランジスタと、 を具備し、 前記第１、第２の定電流源が前記第３、第４のエンハン
    スメント型ＰＭＯＳトランジスタからそれぞれ構成さ
    れ、 前記第１の定電圧源が、第５のエンハンスメント型ＮＭ
    ＯＳトランジスタからなることを特徴とする請求項３記
    載の基準電圧回路。
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