KR100957062B1

KR100957062B1 - 정전압 회로

Info

Publication number: KR100957062B1
Application number: KR1020087000509A
Authority: KR
Inventors: 잇페이 노다
Original assignee: 가부시키가이샤 리코
Priority date: 2006-05-09
Filing date: 2007-05-02
Publication date: 2010-05-13
Also published as: CN101341452B; CN102004515A; CN102004514A; CN101341452A; US7705573B2; US20090121693A1; JP4847207B2; KR20080016732A; WO2007129765A1; TW200825655A; TWI334521B; JP2007304716A

Abstract

전압 변동 검출 회로부는, 출력 단자로부터 출력되는 출력 전압의 변동에 대해 제1 오차 증폭 회로로부터 제1 트랜지스터로 출력되는 제어 신호보다 더 빠르게 응답하여 방전 회로부가 방전 동작을 수행하게 하도록, 차동 증폭 회로의 출력 신호의 슬루율이 제1 오차 증폭 회로로부터 출력 트랜지스터로 출력되는 제어 신호의 슬루율보다 크도록 차동 증폭 회로의 출력 신호를 증폭한다.

정전압 회로, 출력 트랜지스터, 전압 변동 검출 회로, 방전 회로, 오차 증폭 회로

Description

정전압 회로{CONSTANT VOLTAGE CIRCUIT}

본 발명은 부하의 급격한 변동에 고속으로 응답할 수 있는 정전압 회로에 관한 것으로서, 특히 저소비 전류를 가지며, 부하 변동으로 인해 일어나는 출력 전압의 변동을 즉시 검출함으로써 출력 전압의 변동을 대폭 감소시킬 수 있는 정전압 회로에 관한 것이다.

입력 전압을 정전압을 갖는 출력 전압으로 변환하여 이것을 출력하는 정전압 회로에서, 통상적으로 출력 전압을 분압하여 얻은 전압이 기준 전압과 비교되고, 전압차를 최소화하도록, 출력 전압을 출력하기 위해 출력 트랜지스터에 피드백 제어가 수행된다. 따라서, 출력 전압의 변화가 출력 트랜지스터로 전달된 후에 출력 전압을 미리 정해진 전압값으로 복귀시키기 위해 얼마간의 시간 지연이 필요하다. 이 전달에 소요되는 이러한 시간 지연이 응답 지연에 대응한다. 이 응답 지연이 클 때, 예를 들어, 부하 전류가 과도적으로 크게 변동한 경우에, 출력 전압이 크게 변동할 수 있고, 최악의 경우에, 출력 전압은 출력 단자에 접속되어 있는 회로의 최저 동작 보증 전압을 밑돌 수 있고, 따라서 그 회로를 사용한 장치가 문제점을 가질 가능성이 있다.

많은 경우에, 이러한 응답 지연은 정전압 회로에 포함되는 트랜지스터의 입 력 커패시턴스, 위상 보상 커패시턴스 및 이들 커패시턴스를 충전 또는 방전하기 위한 전류값에 의존한다. 특히, 대전류를 출력하는 데 사용되는 출력 트랜지스터의 입력 커패시턴스나 위상 보상을 위한 위상 보상 커패시턴스는 아주 클 수 있으며, 따라서 이는 심각한 응답 지연을 야기할 수 있다. 즉, 응답 속도를 개선하기 위해, 상술한 입력 커패시턴스가 감소되어야만 하든가, 상기 커패시턴스를 충전 또는 방전하기 위한 전류의 값이 증가되어야만 한다. 그렇지만, 상기 입력 커패시턴스는 큰 전류를 출력하는 데 필요한 출력 트랜지스터의 크기나, 회로 안정성을 유지하는 데 필요한 커패시턴스의 값에 의해 대략 결정된다. 따라서, 실제로는 상기 입력 커패시턴스를 충전 또는 방전시키기 위한 전류값을 증가시키는 방법이 통상적으로 사용될 수 있다. 충전 또는 방전 전류를 증가시키기 위해, 바이어스 전류값이 증가되어야만 한다. 그 결과, 정전압 회로 자체에서의 소비 전류가 그에 따라 증가한다.

최근에, 환경 문제를 고려하여, 전기 기기의 에너지 절감이 요구되고 있다. 특히, 전지로 구동되는 휴대 기기에서 사용되는 정전압 회로에 있어서는, 기기의 가능한 연속 동작 시간을 늘리기 위하여 정전압 회로에서의 에너지 절감이 달성되어야만 한다. 이를 위해, 정전압 회로에서의 출력 트랜지스터를 제어하는 제어 회로를 동작시키는 데 필요한 소비 전류를, 될 수 있는 한, 감소시키는 것이 바람직하다. 또한, 휴대 기기에 다양한 애플리케이션이 탑재되고, 대전류를 출력할 수 있고 감소된 전압으로 동작할 수 있으며 저전압을 출력할 수 있는 정전압 회로가 요구되며, 그에 따라 출력 트랜지스터가 크기가 증가된다. 그 결과, 심각한 응답 속도의 열화가 따라서 일어날 수 있다. 게다가, 정전압 회로에 접속되는 회로는 동작 보증 전압의 범위를 가지며, 이 범위는 최근에 요구되는 회로의 소형화로 인해 최근 감소되고 있다. 그 결과, 정전압 회로의 출력 전압 변동의 추가적인 감소가 요구된다.

이들 문제를 해결하기 위해, 부하 전류의 있을 수 있는 급격한 변화에 응답하여 출력 전압 응답 속도를 향상시키기 위한 종래 기술의 제1 방법으로서, 예를 들어, 일본 특허 공개 공보 제2000-47740호는, 출력 전압이 저하할 때, 출력 전압의 감소가 커패시터를 통해 비교기의 비반전 입력단으로 전달되고, 이에 따라 비교기의 비반전 입력단의 전압이 저하할 때, 비교기의 출력 신호로 제어되는 PMOS 트랜지스터가 턴온되고 이에 따라 출력 단자가 충전되는 구성을 개시하고 있다. 이로써, 출력 전압의 감소가 제어된다.

종래 기술의 제2 방법으로서, 예를 들어, 일본 특허 공개 공보 제2005-47740호는, 도 7에 나타낸 바와 같이, 통상 시에는 우수한 선형성을 갖는 제1 오차 증폭기(AMPa)에 의해 출력 트랜지스터(M101)의 동작 제어를 수행함으로써 출력 전압(Vout)이 일정하게 되는 구성을 개시하고 있다. 출력 전압(Vout)이 급격히 저하하면, 제1 오차 증폭기(AMPa)가 그에 응답하여 출력 트랜지스터(M101)의 동작 제어를 수행하기 이전에, 출력 전압(Vout)을 일정하게 하기 위해, 미리 정해진 기간 동안 우수한 응답성을 갖는 제2 오차 증폭기(AMPb)가 출력 트랜지스터(M101)의 동작 제어를 수행하는 데 사용된다. 이러한 구성으로 함으로써, 입력 전압이나 부하 전류의 있을 수 있는 급격한 변동에 대한 출력 전압 응답 속도를 개선할 수 있다. 그 결과, 우수한 선형성 및 우수한 응답성 모두를 갖는 정전압 회로를 제공할 수 있다.

종래 기술의 제3 방법으로서, 예를 들어, 일본 특허 공개 공보 제2006-18774호는 전원 전압의 변동을 검출하여 전압 증폭 회로의 동작 전류가 제어되고, 그에 의해 전원 전압의 변동이 없는 통상 동작 시에는 소비 전류가 감소되는 반면, 전원 전압이 변하는 과도 응답 시에는 소비 전류를 증가시켜 응답성이 향상되는 구성을 개시하고 있다.

그렇지만, 상기 제1 방법에서는, 출력 단자를 충전하는 PMOS 트랜지스터는 부하 전류의 있을 수 있는 급격한 변동을 보상하기에 충분한 능력을 가져야만 한다. 그 결과, 그 PMOS 트랜지스터의 크기가 아주 커야만 한다. 그 결과, 상기 PMOS 트랜지스터의 게이트에서의 커패시턴스도 증가된다. 그에 따라, 고속 응답을 달성하도록 상기 PMOS 트랜지스터를 신속하게 턴온시키기 위해서는, 상기 PMOS 트랜지스터를 제어하는 비교기의 소비 전류가 증가되어야만 한다. 그 결과, 그에 따라 소비 전류가 증가한다.

상기 제2 방법에서는, 출력 전압의 급격한 저하를 검출하는 제2 오차 증폭기(AMPb)는 미리 오프셋을 제공받음으로써, 출력 전압의 급격한 저하가 없을 때는 제2 오차 증폭기(AMPb)가 출력 트랜지스터(M101)에 영향을 미치지 않아야 한다. 즉, 출력 전압의 변동이 제2 오차 증폭기(AMPb)의 오프셋 전압보다 적을 때, 출력 값의 변동이 검출될 수 없다. 일반적인 오차 증폭기에서, 제조 과정에서 발생하는 랜덤 오프셋 전압이 ±15mV 정도이다. 그 결과, 이 랜덤 오프셋에 대한 여 유(margin)를 고려하여, 제2 오차 증폭기(AMPb)의 오프셋 전압은 20mV 정도로 설정되어야만 한다. 제조 공정에서 발생하는 랜덤 오프셋이, 예를 들어, +15mV인 경우, 그 오프셋이 미리 설정된 오프셋 전압에 가산되고 이에 따라 총 오프셋이 35mV로 된다.

게다가, 정전압 회로에 포함되는 모든 디바이스에서, 전기적 특성의 변동이 제조 공정에서 발생한다. 그 결과, 응답 특성은 그에 따라 2배 정도 열화할 수 있다. 그 결과, 제2 오차 증폭기(AMPb)가 우수한 응답성을 갖더라도, 제조 공정에서의 상기한 변동으로 인해, 출력 전압의 전압 변동이 35mV × 2 = 70 mV가 될 때까지, 제2 오차 증폭기(AMPb)가 응답하지 않을 가능성이 있다.

예를 들어, 고속 응답이 요구되는 정전압 회로의 부하로서, 90nm 이하의 미세 프로세스로 제조된 로직 회로를 가정하면, 동작 보증 전압 범위는 1V ± 50mV일 수 있을 것으로 예상된다. 이 경우에, 상기 제2 방법에서는 응답 특성이 충분하지 않을 수 있다는 것을 분명히 알 수 있다. 또한, 트리밍에 의해 제조 공정에서 발생하는 상기 변동을 보정할 수 있지만, 트리밍 소자를 배치하는 결과로서 칩 크기가 증대될 수 있고 테스트 공정이 증가될 수 있다. 그에 따라, 비용이 상승할 수 있다.

상기 제3 방법에서는, 부하 전류의 급격한 증가로 인해 전원 전압이 하강하면, 커패시터를 통해 임계값 전압이 다른 2개의 NMOS 트랜지스터의 게이트 전압 각각이 하강되고, 큰 임계값을 갖는 트랜지스터가 턴오프된다. 그 결과, 상기 트랜지스터의 드레인 전압이 상승한다. 상기 드레인 전압의 상승에 응답하여 동작 전 류가 증가되는 결과로서 응답성이 향상된다. 그렇지만, 전원 전압의 변동 레벨이 임계 전압의 전압차에 도달된 후에 동작 전류가 증가한다. 그에 따라, 상기 제2 방법에서와 마찬가지의 문제가 수반될 수 있다.

본 발명은 이들 문제점을 고려하여 고안되었으며, 본 발명의 목적은 칩 크기의 증대 및/또는 테스트 공정의 증가로 인한 비용 상승이 회피되고, 감소된 소비 전류로 응답 속도가 향상되며, 출력 전압의 변동이 대폭 감소될 수 있는 정전압 회로를 제공하는 데 있다.

본 발명에 따르면, 입력 단자로부터 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 그 정전압을 출력 단자로부터 출력하는 정전압 회로는,

상기 입력 단자로부터의 입력 제어 신호에 따른 전류를 상기 출력 단자로 출력하는 출력 트랜지스터,

상기 출력 단자로부터 출력되는 출력 전압에 비례하는 제1 비례 전압이 미리 정해진 제1 기준 전압으로 될 수 있는 방식으로, 상기 출력 트랜지스터의 동작 제어를 수행하는 제1 오차 증폭 회로를 갖는 제어 회로부,

상기 출력 단자로부터 출력되는 출력 전압의 변동을 검출하고, 상기 제1 오차 증폭 회로에 포함된 차동 증폭 회로의 출력 신호를 증폭하고 이 증폭된 신호를 이진 신호로 변환하여 이 이진 신호를 출력하는 전압 변동 검출 회로부, 및

상기 전압 변동 검출 회로부로부터의 출력 전압에 따라, 상기 출력 트랜지스터의 제어 전극에 기생하는 커패시턴스를 방전시키기 위한 방전 전류를 증폭시키는 방전 회로부를 포함하고,

상기 전압 변동 검출 회로부는, 상기 차동 증폭 회로의 출력 신호의 슬루율(slew rate)이 상기 제1 오차 증폭 회로로부터 상기 출력 트랜지스터로 출력되는 상기 제어 신호의 슬루율보다 크게 되도록 상기 차동 증폭 회로의 출력 신호를 증폭하고, 상기 출력 단자로부터 출력되는 출력 전압의 변동에 대해 상기 제1 오차 증폭 회로로부터 상기 출력 트랜지스터로 출력되는 상기 제어 신호보다 빠르게 응답하여 상기 방전 회로부로 하여금 방전 동작을 수행하게 한다.

본 발명에 있어서, 작은 출력 전압의 저하를 즉시 검출하는 것이 가능하고, 이에 따라 출력 트랜지스터를 제어하는 응답성을 향상시킬 수 있다. 그에 따라, 출력 전류의 급격한 변동으로 인해 일어나는 출력 전압의 저하를 대폭 감소시킬 수 있다. 또한, 출력 전류의 급격한 변동으로 인해 출력 전압이 변동할 때에만, 출력 트랜지스터를 제어하는 응답성이 향상될 수 있다. 이에 따라, 종래 기술에서와 같이 응답성을 향상시키기 위해 항상 소비 전류를 증가시킬 필요가 없다. 이에 따라, 휴대 기기 등에서 사용되는 정전압 회로에서도, 감소된 소비 전류로 고속 응답성을 얻을 수 있다.

본 발명의 이들 목적 및 다른 특징은 첨부된 도면을 참조하여 다음의 상세한 설명으로부터 보다 명백해 질 것이다.

도 1은 본 발명의 제1 실시예에서의 정전압 회로의 구성의 일례를 나타낸 도면.

도 2는 차동 증폭 회로의 출력 신호와, 제1 증폭 회로(12), 제2 증폭 회로(15) 및 제3 증폭 회로(16)의 각각의 출력 신호 간의 관계를 나타낸 도면.

도 3은 본 발명의 제2 실시예에서의 정전압 회로의 구성의 일례를 나타낸 도면.

도 4는 본 발명의 제3 실시예에서의 정전압 회로의 구성의 일례를 나타낸 도면.

도 5는 본 발명의 제3 실시예에서의 정전압 회로의 구성의 다른 일례를 나타낸 도면.

도 6은 본 발명의 제4 실시예에서의 정전압 회로의 구성의 일례를 나타낸 도면.

도 7은 종래 기술의 정전압 회로의 구성의 일례를 나타낸 도면.

본 발명의 일 실시예에 따르면, 입력 단자로부터 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 그 정전압을 출력 단자로부터 출력하는 정전압 회로는,

구체적으로는, 상기 전압 변동 검출 회로부는,

상기 차동 증폭 회로의 출력 신호를 증폭하고 이 증폭된 신호를 출력하는 제2 증폭 회로, 및

상기 제2 증폭 회로의 출력 신호를 증폭하고 이 증폭된 신호를 이진 신호로 변환하며 이 이진 신호를 상기 방전 회로부로 출력하는 제3 증폭 회로를 포함하고,

상기 제2 증폭 회로는 출력 신호의 슬루율이 상기 제1 오차 증폭 회로의 출력 신호의 슬루율보다 크다.

게다가, 상기 제1 오차 증폭 회로는,

상기 제1 비례 전압과 상기 제1 기준 전압 간의 전압차를 증폭하고 이 증폭된 신호를 출력하는 차동 증폭 회로, 및

상기 차동 증폭 회로의 출력 신호를 증폭하고 이 증폭된 신호를 상기 출력 트랜지스터의 제어 전극으로 출력하는 제1 증폭 회로를 포함하고,

상기 제2 증폭 회로는 전압 이득이 상기 제1 증폭 회로의 전압 이득보다 크다.

게다가, 상기 제1 증폭 회로는,

제어 전극에 상기 차동 증폭 회로의 출력 신호가 입력되는 것인 전압 증폭 소자로서의 제1 트랜지스터, 및

상기 제1 트랜지스터에 제1 바이어스 전류를 공급하는 제1 전류원을 가질 수 있고,

상기 제2 증폭 회로는,

제어 전극에 상기 차동 증폭 회로의 출력 신호가 입력되는 것인 전압 증폭 소자로서의 제2 트랜지스터, 및

상기 제2 트랜지스터에, 상기 제1 바이어스 전류보다 작은 제2 바이어스 전류를 공급하는 제2 전류원을 가질 수 있다.

게다가, 상기 제1 증폭 회로는,

상기 제1 트랜지스터에 제1 바이어스 전류를 제공하는 제1 전류원을 가질 수 있고,

상기 제2 증폭 회로는,

제어 전극에 상기 차동 증폭 회로의 출력 신호가 입력되는 것인 전류 구동 능력이 상기 제1 트랜지스터의 전류 구동 능력보다 큰, 전압 증폭 소자로서의 제2 트랜지스터, 및

상기 제2 트랜지스터에 제2 바이어스 전류를 제공하는 제2 전류원을 가질 수 있다.

게다가, 상기 제3 증폭 회로는,

제어 전극에 상기 제2 증폭 회로의 출력 신호가 입력되는 것인 전압 증폭 소자로서의 제3 트랜지스터, 및

상기 제3 트랜지스터에 제3 바이어스 전류를 제공하는 제3 전류원을 포함하고,

상기 제3 증폭 회로는 제어 전극의 기생 커패시턴스가 상기 출력 트랜지스터의 기생 커패시턴스보다 작다.

구체적으로는, 상기 방전 회로부는,

상기 출력 트랜지스터의 제어 전극의 커패시턴스를 방전하기 위한 제4 전류원, 및

상기 전압 변동 검출 회로부의 출력 신호에 따라, 상기 출력 트랜지스터의 제어 전극과 상기 제4 전류원 간의 접속 제어를 수행하는 제1 스위칭 소자를 갖는다.

게다가, 상기 방전 회로부는,

상기 차동 증폭 회로의 차동쌍에 공급되는 바이어스 전류를 증가시키기 위한 제5 전류원, 및

상기 전압 변동 검출 회로부의 출력 신호에 따라, 상기 차동 증폭 회로와 상기 제5 전류원 간의 접속 제어를 수행하는 제2 스위칭 소자를 가질 수 있으며,

상기 제2 스위칭 소자는 상기 제1 스위칭 소자의 접속 동작과 동일한 접속 동작을 수행할 수 있다.

또한, 상기 제1 오차 증폭 회로는, 상기 제1 비례 전압과 상기 제1 기준 전압 간의 전압차를 증폭하고 이 증폭된 신호를 출력하는 차동 증폭 회로를 가질 수 있으며,

상기 차동 증폭 회로의 한쪽의 출력단인 제1 출력단으로부터 출력되는 제1 신호가 상기 출력 트랜지스터의 제어 전극에 입력될 수 있고,

상기 차동 증폭 회로의 다른쪽의 출력단인 제2 출력단으로부터 출력되는 제2 신호가 상기 전압 변동 검출 회로부의 제2 증폭 회로로 출력될 수 있다.

게다가, 상기 제2 증폭 회로는 출력 신호의 슬루율이 상기 차동 증폭 회로의 제1 신호의 슬루율보다 클 수 있다.

또한, 상기 차동 증폭 회로는,

제어 전극에 상기 제1 기준 전압이 입력되는 것인 제1 입력 트랜지스터,

제어 전극에 상기 제1 비례 전압이 입력되는 것인 제2 입력 트랜지스터,

상기 제1 입력 트랜지스터의 부하로서 동작하는 제1 부하 회로,

상기 제2 입력 트랜지스터의 부하로서 동작하는 제2 부하 회로, 및

상기 제1 입력 트랜지스터 및 상기 제2 입력 트랜지스터에 바이어스 전류를 공급하는 바이어스 전류원을 가지며,

상기 제1 신호는 상기 제1 입력 트랜지스터와 상기 제1 부하 회로 간의 접속점으로부터 출력되고,

상기 제2 신호는 상기 제2 입력 트랜지스터와 상기 제2 부하 회로 간의 접속점으로부터 출력된다.

또한, 상기 제2 증폭 회로는, 전압 이득이 상기 제1 입력 트랜지스터, 상기 제1 부하 회로 및 상기 바이어스 전류원에 의해 결정되는 전압 이득보다 크다.

구체적으로는, 상기 제2 증폭 회로는,

제어 전극에 상기 차동 증폭 회로의 출력 신호가 입력되는 것인 전압 증폭 소자로서 동작하는 제2 트랜지스터, 및

상기 제2 트랜지스터에 제2 바이어스 전류를 공급하는 제2 전류원을 가지며,

상기 제1 부하 회로 및 상기 제2 부하 회로는, 상기 제2 부하 회로가 입력측 트랜지스터로서 동작하고 상기 제1 부하 회로가 출력측 트랜지스터로서 동작하는 전류 미러 회로를 구성하고,

상기 제2 트랜지스터는 전류 구동 능력이 상기 제1 부하 회로로서 동작하는 트랜지스터의 전류 구동 능력보다 크다.

또한, 상기 방전 회로부는,

상기 차동 증폭 회로의 상기 제1 입력 트랜지스터 및 상기 제2 입력 트랜지 스터에 공급되는 바이어스 전류를 증가시키기 위한 제4 전류원, 및

상기 전압 변동 검출 회로부의 출력 신호에 따라, 상기 차동 증폭 회로와 상기 제4 전류원 간의 접속 제어를 수행하는 제1 스위칭 소자를 갖는다.

이 경우에, 상기 제4 전류원은 상기 바이어스 전류원의 전류보다 작은 전류를 공급한다.

반면에, 상기 방전 회로부는,

상기 출력 단자로부터 출력되는 출력 전압에 비례하는 제2 비례 전압이 미리 정해진 제2 기준 전압이 될 수 있도록 상기 출력 트랜지스터의 동작 제어를 수행하며, 상기 제1 오차 증폭 회로의 응답 속도보다 더 높은 응답 속도를 갖는 제2 오차 증폭 회로, 및

상기 전압 변동 검출 회로부의 출력 신호에 따라, 상기 제2 오차 증폭 회로의 출력단과 상기 출력 트랜지스터의 제어 전극 간의 접속 제어를 수행하는 스위칭 회로를 가지며,

상기 전압 변동 검출 회로부는, 상기 출력 단자로부터 출력되는 출력 전압의 변동에 대해 상기 제1 오차 증폭 회로로부터 상기 출력 트랜지스터로 출력되는 제어 신호의 변동보다 빠르게 응답하여, 상기 제2 오차 증폭 회로의 출력단을 상기 출력 트랜지스터의 제어 전극에 접속하도록 상기 스위칭 회로를 제어한다.

이 경우에, 상기 제1 오차 증폭 회로는 상기 제2 오차 증폭 회로의 소비 전류보다 소비 전류가 작다.

게다가, 상기 방전 회로부는,

상기 출력 트랜지스터로부터 출력되는 전류값을 검출하고, 이와 같이 검출된 전류값이 미리 정해진 값 이상으로 되면 미리 정해진 신호를 출력하는 출력 전류 검출 회로, 및

상기 전압 변동 검출 회로부 및 상기 출력 전류 검출 회로의 각각의 출력 신호에 따라, 상기 스위칭 회로의 동작 제어를 수행하는 스위칭 제어 회로를 가지며,

상기 스위칭 제어 회로는, 상기 제2 오차 증폭 회로의 출력단이 상기 출력 트랜지스터의 제어 전극에 접속되어 있는 것을 나타내는 상기 전압 변동 검출 회로부터의 신호 및/또는 검출된 전류가 미리 정해진 값 이상으로 된 것을 나타내는 상기 출력 전류 검출 회로로부터의 신호가 입력되면, 상기 스위칭 회로로 하여금 상기 제2 오차 증폭 회로의 출력단을 상기 출력 트랜지스터의 제어 전극에 접속시키게 한다.

또한, 상기 방전 회로부는,

상기 제2 비례 전압을 생성하여 출력하는 제2 출력 전압 검출 회로, 및

상기 제2 기준 전압을 생성하여 출력하는 제2 기준 전압 발생 회로를 가지며,

상기 제2 오차 증폭 회로, 상기 제2 출력 전압 검출 회로 및 상기 제2 기준 전압 발생 회로는, 상기 제2 오차 증폭 회로의 출력단과 상기 출력 트랜지스터의 제어 전극 간의 접속을 차단시키는 신호가 상기 스위칭 제어 회로로부터 상기 스위칭 회로로 출력되면, 그들의 동작을 각각 정지하여, 전류 소비를 저감시킨다.

또한, 상기 제2 비례 전압은 상기 제1 비례 전압과 동일할 수 있다.

게다가, 상기 제2 기준 전압은 상기 제1 기준 전압과 동일할 수 있다.

또한, 상기 출력 트랜지스터, 상기 제어 회로부, 상기 전압 변동 검출 회로부 및 상기 방전 회로부는 단일의 집적 회로에 집적될 수 있다.

본 발명의 실시예에서, 작은 출력 전압의 저하를 즉시 검출하는 것이 가능하고, 이에 따라 출력 트랜지스터를 제어하는 응답성을 향상시킬 수 있다. 그에 따라, 출력 전류의 급격한 변동으로 인해 일어나는 출력 전압의 저하를 대폭 감소시킬 수 있다. 또한, 출력 전류의 급격한 변동으로 인해 출력 전압이 변동할 때에만, 출력 트랜지스터를 제어하는 응답성이 향상될 수 있다. 그 결과, 종래 기술에서와 같이 응답성을 향상시키기 위해 항상 소비 전류를 증가시킬 필요가 없다. 이에 따라, 휴대 기기 등에서 사용되는 정전압 회로에서도, 감소된 소비 전류로 고속 응답성을 얻을 수 있다.

그 다음에, 도면들에 도시된 실시예들에 기초하여, 본 발명에 대해 보다 상세히 기술한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예에서의 정전압 회로의 구성의 일례를 나타낸 것이다.

도 1에서, 정전압 회로(1)는 입력 단자(IN)에 입력되는 입력 전압(Vcc)으로부터 미리 정해진 정전압을 생성하고, 출력 전압(Vout)을 출력 단자(OUT)로부터 부하(10)로 출력한다. 출력 단자(OUT)와 접지 전압 사이에는, 커패시터(C1)가 접속되어 있다. 유의할 점은 정전압 회로(1)가 1개의 IC(집적 회로)에 집적될 수 있다 는 것이다.

정전압 회로(1)는 미리 정해진 기준 전압(Vr1)을 생성하여 출력하는 기준 전압 발생 회로(2), 미리 정해진 바이어스 전압(Vbi1)을 생성하여 출력하는 바이어스 전압 발생 회로(3), 출력 전압(Vout)을 분압하여 분압 전압(Vfb1)을 생성하여 출력하는 출력 전압 검출용의 저항(R1, R2), 출력 트랜지스터(M1), 즉 게이트에 입력되는 신호에 따라 출력 단자(OUT)에 출력되는 전류(io)의 제어를 수행하는 PMOS 트랜지스터, 및 분압 전압(Vfb1)이 기준 전압(Vr1)이 되는 방식으로 출력 트랜지스터(M1)의 동작 제어를 수행하는 오차 증폭 회로(4)를 포함하고 있다. 게다가, 정전압 회로(1)는 출력 전압(Vout)의 변동을 검출하는 전압 변동 검출 회로(5), 및 출력 트랜지스터(M1)의 게이트 커패시턴스를 방전시키기 위해 방전 전류를 증가시킴으로써 출력 전압(Vout)을 미리 정해진 전압으로 복귀시키는 출력 전압 복귀 회로(6)를 포함하고 있다.

게다가, 오차 증폭 회로(4)는 기준 전압(Vr1)과 분압 전압(Vfb1) 간의 전압차를 증폭하고 이 증폭된 신호를 출력하는 차동 증폭 회로(11), 및 이 차동 증폭 회로(11)의 출력 신호를 증폭하고 이 증폭된 신호를 출력하는, 소스 접지된 제1 증폭 회로(12)를 포함한다. 전압 변동 검출 회로(5)는 차동 증폭 회로의 출력 신호를 증폭하고 이 증폭된 신호를 출력하는, 소스 접지된 제2 증폭 회로(15), 및 이 제2 증폭 회로(15)의 출력 신호를 증폭하고 이 증폭된 신호를 출력 전압 복귀 회로(6)로 출력하는, 소스 접지된 제3 증폭 회로(16)를 포함한다. 유의할 점은, 기준 전압 발생 회로(2), 저항(R1, R2) 및 오차 증폭 회로(4)가 상기한 제어 회로부 로서 동작하고, 오차 증폭 회로(4)가 상기한 제1 오차 증폭 회로로서 동작하며, 전압 변동 검출 회로(5)가 상기한 전압 변동 검출 회로부로서 동작하고, 출력 전압 복귀 회로(6)가 상기한 방전 회로부로서 동작한다는 것이다. 또한, 분압 전압(Vfb1)은 상기한 제1 비례 전압으로서 기능하고, 기준 전압(Vr1)이 상기한 제1 기준 전압으로서 기능한다는 것이다.

차동 증폭 회로(11)는 NMOS 트랜지스터(M2~M4) 및 PMOS 트랜지스터(M5, M6)를 포함한다. NMOS 트랜지스터(M2 및 M3)는 차동쌍으로서 동작하고, 이 차동쌍의 부하로서 동작하는 PMOS 트랜지스터(M5, M6)는 전류 미러 회로를 구성하고 있다. 제1 증폭 회로(12)는 입력 전압(Vcc)과 접지 전압 사이에 직렬로 접속된 PMOS 트랜지스터(M7) 및 NMOS 트랜지스터(M8)를 포함하고 있다. 이와 마찬가지로, 제2 증폭 회로(15)는 입력 전압(Vcc)과 접지 전압 사이에 직렬로 접속된 PMOS 트랜지스터(M9) 및 NMOS 트랜지스터(M10)를 포함하고 있으며, 제3 증폭 회로(16)는 입력 전압(Vcc)과 접지 전압 사이에 직렬로 접속된 PMOS 트랜지스터(M11) 및 NMOS 트랜지스터(M12)를 포함하고 있다. 또한, 출력 전압 복귀 회로(6)는 NMOS 트랜지스터(M13 및 M14)를 포함하고 있다.

차동 증폭 회로(11)에서, 차동쌍으로서 동작하는 NMOS 트랜지스터(M2, M3)의 각각의 소스는 서로 접속되고, 이 접속점과 접지 전압 사이에 NMOS 트랜지스터(M4)가 접속되어 있다. NMOS 트랜지스터(M4)의 게이트에는, 바이어스 전압(Vbi1)이 입력되고, NMOS 트랜지스터(M4)는 정전류원으로서 동작하고 있다. PMOS 트랜지스터(M5, M6)의 각각의 게이트는 서로 접속되고, 이 접속점은 PMOS 트랜지스터(M5)의 드레인에 접속되어 있다. PMOS 트랜지스터(M5)의 드레인은 NMOS 트랜지스터(M2)의 드레인에 접속되어 있고, PMOS 트랜지스터(M6)의 드레인은 NMOS 트랜지스터(M3)의 드레인에 접속되어 있다. PMOS 트랜지스터(M5, M6)의 각각의 소스에는, 각각 입력 전압(Vcc)이 입력되고 있다. NMOS 트랜지스터(M2)의 게이트는 차동 증폭 회로(11)의 반전 입력단으로서 동작하고, 기준 전압(Vr1)이 그에 입력되고 있다. NMOS 트랜지스터(M3)의 게이트는 차동 증폭 회로(11)의 비반전 입력단으로서 동작하고, 분압 전압(Vfb1)이 그에 입력되고 있다. 또한, PMOS 트랜지스터(M6)와 NMOS 트랜지스터(M3) 간의 접속점은 차동 증폭 회로(11)의 출력단으로서 동작하고, PMOS 트랜지스터(M7, M9)의 각각의 게이트에 각각 접속되어 있다.

다음에, 제1 증폭 회로(12)에서, NMOS 트랜지스터(M8)의 게이트에는, 바이어스 전압(Vbi1)이 입력되고, NMOS 트랜지스터(M8)는 정전류원으로서 동작하고 있다. PMOS 트랜지스터(M7)와 NMOS 트랜지스터(M8) 간의 접속점은 출력 트랜지스터(M1)의 게이트에 접속되어 있다.

이와 마찬가지로, 제2 증폭 회로(15)에서, NMOS 트랜지스터(M10)의 게이트에는, 바이어스 전압(Vbi1)이 입력되고, NMOS 트랜지스터(M10)는 정전류원으로서 동작하고 있다. PMOS 트랜지스터(M9)와 NMOS 트랜지스터(M10) 간의 접속점은 PMOS 트랜지스터(M11)의 게이트에 접속되어 있다.

제3 증폭 회로(16)에서, NMOS 트랜지스터(M12)의 게이트에는, 바이어스 전압(Vbi1)이 입력되고, NMOS 트랜지스터(M12)는 정전류원으로서 동작하고 있다. PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M12) 간의 접속점은 NMOS 트랜지스 터(M13)의 게이트에 접속되어 있다.

출력 전압 복귀 회로(6)에서, 출력 트랜지스터(M1)의 게이트와 접지 전압 사이에는, NMOS 트랜지스터(M13, M14)가 직렬로 접속되고, NMOS 트랜지스터(M14)의 게이트에는 바이어스 전압(Vbi1)이 입력되어 있으며, NMOS 트랜지스터(M14)는 정전류원으로서 동작하고 있다.

유의할 점은, PMOS 트랜지스터(M7)가 상기한 제1 트랜지스터로서 동작하고 있고, NMOS 트랜지스터(M8)가 상기한 제1 전류원으로서 동작하고 있으며, PMOS 트랜지스터(M9)가 상기한 제2 트랜지스터로서 동작하고 있고, NMOS 트랜지스터(M10)가 상기한 제2 전류원으로서 동작하고 있으며, PMOS 트랜지스터(M11)가 상기한 제3 트랜지스터로서 동작하고 있고, NMOS 트랜지스터(M12)가 상기한 제3 전류원으로서 동작하고 있다는 것이다. 또한, NMOS 트랜지스터(M13)는 상기한 제1 스위칭 소자로서 동작하고 있고, NMOS 트랜지스터(M14)는 상기한 제4 전류원으로서 동작하고 있다.

이러한 구성에서, 제3 증폭 회로(16)의 입력 트랜지스터인 PMOS 트랜지스터(M11)는 크기가 출력 트랜지스터(M1)보다 아주 작고, 게이트 커패시턴스도 출력 트랜지스터(M1)보다 아주 작다. 제2 증폭 회로(15)의 출력 부하가 제3 증폭 회로(16)에 대응하기 때문에, 입력 커패시턴스가 아주 작고, 제2 증폭 회로(15)의 출력단인 PMOS 트랜지스터(M9)의 드레인과 NMOS 트랜지스터(M10)의 드레인 간의 접속점의 전압이 차동 증폭 회로(11)의 출력 신호(S11)의 변화에 따라 고속으로 변할 수 있다. 즉, 제2 증폭 회로(15)의 출력 신호(S15)의 슬루율이 제1 증폭 회로(12) 의 출력 신호(S12)의 슬루율보다 아주 크다.

이 결과, 출력 전류(io)의 급격한 증가로 인해 출력 전압(Vout)이 저하하면, 제1 증폭 회로(12)의 출력 신호(S12)가 출력 트랜지스터(M1)의 출력 전류를 증가시키도록 변화하기 이전에, 제2 증폭 회로(15)의 출력 신호(S15)가 변화하고, 출력 전압 복귀 회로(6)의 동작 제어를 수행하기 위한 제어 신호로서 동작하는 제3 증폭 회로(16)의 출력 신호(S16)에 의해, NMOS 트랜지스터(M13)가 턴온되고, 이에 따라 도통 상태에 들어가게 된다. 그 결과, 정전류원으로서 동작하는 NMOS 트랜지스터(M14)가 출력 트랜지스터(M1)의 게이트에 접속되고, 출력 트랜지스터(M1)의 게이트 커패시턴스가 고속으로 방전된다. 이 결과, 출력 트랜지스터(M1)로부터 출력되는 전류가 증가하고, 출력 트랜지스터(M1)의 출력 전압(Vout)이 미리 정해진 전압으로 복귀한다.

유의할 점은, 제2 증폭 회로(15)의 전압 이득이 제1 증폭 회로(12)의 전압 이득보다 크게 되도록 설정되어 있고, 동일한 값을 갖는 전압이 그에 각각 입력된 경우, 제2 증폭 회로(15)의 출력 전압이 제1 증폭 회로(12)의 출력 전압보다 크게 된다는 것이다. 제2 증폭 회로(15)의 전압 이득이 제1 증폭 회로(12)의 전압 이득보다 크게 되도록 하기 위해, 예를 들어, 정전류원으로서 동작하는 NMOS 트랜지스터(M10)에 의해 공급되는 제2 바이어스 전류가 역시 정전류원으로서 동작하는 NMOS 트랜지스터(M8)에 의해 공급되는 제1 바이어스 전류보다 작게 되거나, PMOS 트랜지스터(M9)가 PMOS 트랜지스터(M7)보다 전류 구동 능력이 크게 되도록 해야만 한다.

도 2는 차동 증폭 회로(11)의 출력 신호(S11)와, 제1 증폭 회로(12), 제2 증 폭 회로(15) 및 제3 증폭 회로(16)의 각각의 출력 신호(S12, S15, S16) 간의 관계의 일례를 나타낸 것이다. 유의할 점은, 도 2에서, 실선은 제1 증폭 회로(12)의 출력 신호(S12)를 나타내고, 1점 쇄선은 제2 증폭 회로(15)의 출력 신호(S15)를 나타내며, 2점 쇄선은 제3 증폭 회로(16)의 출력 신호(S16)를 나타내고 있다는 것이다.

제1 증폭 회로(12)의 출력 신호(S12)는 부하 전류(io)에 따라 전원 전압(Vcc)으로부터 거의 0V까지 변화하고, 출력 트랜지스터(M1)로부터 출력되는 전류를 제어한다. 즉, 모든 부하 조건에서, 차동 증폭 회로(11)의 출력 신호(S11)는 Va로부터 Vb까지 변화한다. 이 때, 제2 증폭 회로(15)의 출력 신호(S15)는 전원 전압(Vcc)으로부터 변화하지 않고, 제3 증폭 회로(16)의 출력 신호(S16)도 0V부터 변화하지 않는다. 따라서, 출력 전압 복귀 회로(6)의 NMOS 트랜지스터(M13)는 항상 턴오프된 상태로 있다.

다음에, 출력 전압 복귀 회로(6)의 NMOS 트랜지스터(M13)가 턴온되기 위해서는, 제2 증폭 회로(15)의 출력 신호(S15)의 전압이 저하하여 제3 증폭 회로(16)의 출력 신호(S16)가 0V부터 전원 전압(Vcc)까지 변화해야만 한다. 즉, 도 2에서, 부하 전류(io)가 작을 때, 차동 증폭 회로(11)의 출력 신호(S11)의 전압은 Va이어야 하고, 차동 증폭 회로(11)의 출력 신호(S11)의 전압이 Va로부터 35mV만큼 증가하여 Vc까지 증가해야만 한다.

차동 증폭 회로(11)의 출력 신호(S11)가 35mV만큼 증가하기 위해서는, 차동 증폭 회로(11)의 전압 이득이 30dB인 것으로 가정하면, 분압 전압(Vfb1)이 35mV / 30dB = 1.1mV만큼 변화해야만 한다. 이것을 출력 전압(Vout)의 변화로 환산하면, 저항(R1, R2)의 저항값이 r1 및 r2이고 (r1 + r2) / r2 = 2이라고 가정하면, 1.1mV × (r1 + r2) / r2 = 2.2mV가 얻어진다. 즉, 이 경우에, 겨우 2.2mV만큼의 출력 전압(Vout)의 감소가 검출되고, 출력 전압 복귀 회로(6)의 NMOS 트랜지스터(M13)가 이에 따라 턴온되어 출력 트랜지스터(M1)의 게이트 커패시턴스가 고속으로 방전된다. 또한, 제2 증폭 회로(15)는 제1 증폭 회로(12)보다 전압 이득이 크고, 제2 증폭 회로(15)에서 출력 전압을 저하시키는 데 필요한 입력 전압은 제1 증폭 회로(12)에서보다 크다. 이러한 입력 전압의 차가 제1 증폭 회로(12)와 제2 증폭 회로(12) 간의 오프셋 전압으로서 기능한다. Vc와 Vb의 차가 플러스이면, 부하 전류(io)의 급격한 증가로 인한 출력 전압(Vout)의 저하가 없을 때, NMOS 트랜지스터(M13)가 턴온되지 않는다.

이러한 오프셋 전압이 설정되는 경우, 예를 들어, 제조 과정에서 발생하는 랜덤 오프셋 전압이 ±15mV이라고 가정하면, 이 랜덤 오프셋 전압에 대한 여유를 고려하여 오프셋 전압이 20mV로 설정된다. 이 경우에, 제조 과정에서 랜덤 오프셋 전압이 실제로 +15mV일 경우, Vc와 Va의 차는 최대값, 즉 50mV로 된다. 이것을 출력 전압(Vout)의 변화로 환산하면, 50mV / 30dB × (r1 + r2) / r2 = 3.1mV가 얻어진다. 즉, 오프셋 전압의 변동이 이에 따라 오차 증폭 회로(4)의 전압 이득에 의해 감쇠되며, 따라서 그의 영향이 아주 작다.

이에 따라, 부하 전류가 작은 정상 상태(steady state)에서는, 제2 증폭 회로(15)의 출력 전압이 전원 전압인 입력 전압(Vcc)이고, 제3 증폭 회로(16)는 접지 전압의 신호를 출력하며, 출력 전압 복귀 회로(6)의 NMOS 트랜지스터(M13)는 턴오프된다. 부하 전류(io)가 급격히 증가하여 출력 전압(Vout)이 저하하면, 제2 증폭 회로(15)의 출력 전압은 접지 전압까지 저하하고, 제3 증폭 회로(16)의 출력 전압은 입력 전압(Vcc)으로 되며, 출력 전압 복귀 회로(6)의 NMOS 트랜지스터(M13)가 턴온되어 도통 상태에 들어간다.

이와 같이, 출력 전압 복귀 회로(6)는, 출력 전압(Vout)이 약간만 변동하여도, 출력 트랜지스터(M1)의 게이트 전극의 커패시턴스를 방전시키고 출력 트랜지스터(M1)의 전류를 증가시키도록 동작한다. 이에 따라, 출력 전압(Vout)의 감소로부터 즉시 복귀시킬 수 있다. 또한, 상기 오프셋 전압의 변동은 오차 증폭 회로(4)의 전압 이득에 의해 감소되기 때문에, 그의 영향이 아주 작다. 게다가, 출력 전압(Vout)의 급격한 저하가 없을 때는, 출력 전압 복귀 회로(6)가 동작하지 않고, 이에 따라, 정상 상태 동안에, 차동 증폭 회로(11), 제1 증폭 회로(12) 및 출력 트랜지스터(M1)의 동작에 영향을 미치지 않는다. 그에 따라, 감소된 소비 전류로 고속 응답을 수행할 수 있는 정전압 회로를 제공할 수 있다.

[제2 실시예]

일반적으로 말하면, 차동 증폭 회로가 설계될 때에, 입력 오프셋 전압을 감소시키기 위해, 예를 들어, 차동 증폭 회로(11)에서의 NMOS 트랜지스터(M2, M3)의 드레인 전류를 같게 할 필요가 있다. NMOS 트랜지스터(M2, M3)의 드레인 전류가 PMOS 트랜지스터(M5, M6)에 의해 결정되기 때문에, PMOS 트랜지스터(M5, M6)는 동일한 소자를 사용하여 동일한 크기로 되도록 형성된다. 그러면, PMOS 트랜지스 터(M5, M6)에서 각각의 소스가 접속되고 또한 각각의 게이트가 접속되기 때문에, 이에 따라 PMOS 트랜지스터(M5, M6)의 드레인 전압이 같게 되도록 설계되면, PMOS 트랜지스터(M5, M6)의 드레인 전류가 그에 따라 같게 되고, 따라서 그에 따라 NMOS 트랜지스터(M2, M3)의 드레인 전류도 같게 된다.

여기에서, PMOS 트랜지스터(M5)의 드레인-소스간 전압은 PMOS 트랜지스터(M5)의 게이트-소스간 전압과 같고, 또한 PMOS 트랜지스터(M6)의 드레인-소스간 전압은 PMOS 트랜지스터(M7)의 게이트-소스간 전압과 같다. 그에 따라, PMOS 트랜지스터(M5)의 게이트-소스간 전압이 PMOS 트랜지스터(M7)의 게이트-소스간 전압과 같게 되도록 하는 구성이 제공되어야만 한다.

이를 위해, 출력 전압(Vout)이 급격히 저하할 때에, PMOS 트랜지스터(M7) 뿐만 아니라 PMOS 트랜지스터(M5)의 바이어스 전류도 증가되도록 하는 구성이 제공되어야만 한다. 본 발명의 제2 실시예는 이러한 구성을 갖는다.

도 3은 본 발명의 제2 실시예에서의 정전압 회로의 구성의 일례를 나타낸 것이다. 유의할 점은, 도 3에서는, 도 1과 동일한 소자에 동일한 참조 번호로 부여되어 있다는 것이고, 중복되는 설명이 생략되며 도 1과 다른 점들만이 기술될 것이다.

도 3에 있어서의 도 1과 다른 점들은, 출력 전압 복귀 회로(6)에 NMOS 트랜지스터(M15, M16)를 추가한 것이고, 이에 기초하여, 도 1의 출력 전압 복귀 회로(6)가 출력 전압 복귀 회로(6a)로 변화되고, 또한 도 1의 정전압 회로(1)가 정전압 회로(1a)로 변화되었다.

도 3에서, 정전압 회로(1a)는 입력 단자(IN)에 입력되는 입력 전압(Vcc)으로부터 미리 정해진 정전압을 생성하고, 이 미리 정해진 정전압을 출력 전압(Vout)으로서 출력 단자(OUT)로부터 부하(10)로 출력한다. 유의할 점은, 정전압 회로(1a)가 단일의 IC(집적 회로)에 집적될 수도 있다는 것이다.

정전압 회로(1a)는 기준 전압 발생 회로(2), 바이어스 전압 발생 회로(3), 저항(R1, R2), 오차 증폭 회로(4), 전압 변동 검출 회로(5), 출력 트랜지스터(M1)의 게이트 커패시턴스를 방전하여 출력 전압(Vout)을 미리 정해진 전압으로 복귀시키는 출력 전압 복귀 회로(6a)를 포함한다.

출력 전압 복귀 회로(6a)는 NMOS 트랜지스터(M13~M16)를 갖는다. NMOS 트랜지스터(M15, M16)의 직렬 회로가 NMOS 트랜지스터(M4)와 병렬로 접속되어 있고, NMOS 트랜지스터(M15)의 게이트는 NMOS 트랜지스터(M13)의 게이트에 접속되어 있으며, NMOS 트랜지스터(M16)는 게이트에 바이어스 전압(Vbi1)이 입력되어 정전류원으로서 기능하고 있다. 유의할 점은, 출력 전압 복귀 회로(6a)가 상기한 방전 회로부로서 동작하고, NMOS 트랜지스터(M15)가 상기한 제2 스위칭 소자로서 동작하며, NMOS 트랜지스터(M16)가 상기한 제5 전류원으로서 동작한다는 것이다.

이러한 구성으로 함으로써, 출력 전압(Vout)의 급격한 저하가 발생할 때에, PMOS 트랜지스터(M7) 뿐만 아니라 PMOS 트랜지스터(M5)의 바이어스 전류도 증가될 수 있고, 출력 전압 복귀 회로(6a)가 동작한 경우에도, PMOS 트랜지스터(M5)의 게이트-소스간 전압과 PMOS 트랜지스터(M7)의 게이트-소스간 전압은 항상 같게 된다. 이에 따라, 차동 증폭 회로(11)에 발생하는 입력 오프셋 전압으로 인한 출력 전 압(Vout)의 변동을 저감시킬 수 있다.

[제3 실시예]

상기한 제1 실시예에서는, 오차 증폭 회로(4)가 차동 증폭 회로(11)와 제1 증폭 회로(12)를 포함한다. 그렇지만, 오차 증폭 회로(4)가 차동 증폭 회로(11)만을 포함하고 있어도 된다. 본 발명의 제3 실시예는 이러한 구성을 갖는다.

도 4는 본 발명의 제3 실시예에서의 정전압 회로의 구성의 일례를 나타낸 것이다. 유의할 점은, 도 4에서는, 도 1과 동일한 소자에 동일한 참조 번호가 부여되어 있다는 것이며, 중복되는 설명이 생략되고, 도 1과 다른 점들만이 기술될 것이다.

도 4에서의 도 1과 다른 점은, 제1 증폭 회로(12)가 제거되고, 차동 증폭 회로(11)에서, PMOS 트랜지스터(M5, M6)의 각각의 게이트 간의 접속점이 PMOS 트랜지스터(M6)의 드레인에 접속되고, 출력 트랜지스터(M1)의 게이트가 NMOS 트랜지스터(M2)의 드레인에 접속되며, PMOS 트랜지스터(M9)의 게이트가 NMOS 트랜지스터(M3)의 드레인에 접속되고, 또한 출력 전압 복귀 회로(6)가 NMOS 트랜지스터(M4)에 병렬로 접속되어 있다는 것이다. 이에 기초하여, 도 1의 차동 증폭 회로(11)가 차동 증폭 회로(11b)로 변화되고, 오차 증폭 회로(4)가 오차 증폭 회로(4b)로 변화되며, 도 1의 정전압 회로(1)가 정전압 회로(1b)로 변화된다.

도 4에서, 정전압 회로(1b)는 입력 단자(IN)에 입력되는 입력 전압(Vcc)으로부터 미리 정해진 정전압을 생성하고 이 미리 정해진 정전압을 출력 전압(Vout)으로서 출력 단자(OUT)로부터 부하(10)로 출력한다. 유의할 점은, 정전압 회로(1b) 가 단일의 IC(집적 회로)에 집적될 수도 있다는 것이다.

정전압 회로(1b)는 기준 전압 발생 회로(2), 바이어스 전압 발생 회로(3), 저항(R1, R2), 출력 트랜지스터(M1), 분압 전압(Vfb1)이 기준 전압(Vrl)으로 되도록 출력 트랜지스터(M1)의 동작 제어를 수행하는 오차 증폭 회로(4b), 전압 변동 검출 회로(5), 및 출력 전압 복귀 회로(6)를 포함하고 있다.

또한, 오차 증폭 회로(4b)는 기준 전압(Vrl)과 분압 전압(Vfb1) 간의 전압차를 증폭하고 이 증폭된 신호를 출력하는 차동 증폭 회로(11b)를 포함한다. 전압 변동 검출 회로(5)는 차동 증폭 회로(11b)의 출력 신호를 증폭하고 이 증폭된 신호를 출력하는, 소스 접지된 제2 증폭 회로(15), 및 이 제2 증폭 회로(15)의 출력 신호를 증폭하고 이 증폭된 신호를 출력 전압 복귀 회로(6)에 출력하는, 소스 접지된 제3 증폭 회로(16)를 포함하고 있다. 유의할 점은, 오차 증폭 회로(4b)가 제1 오차 증폭 회로로서 동작하고 있다는 것이다.

차동 증폭 회로(11b)는 NMOS 트랜지스터(M2~M4) 및 PMOS 트랜지스터(M5, M6)를 포함하고 있다. NMOS 트랜지스터(M2, M3)는 차동쌍으로서 동작하며, 이 차동쌍의 부하로서 동작하는 PMOS 트랜지스터(M5, M6)는 전류 미러 회로를 구성하고 있다. PMOS 트랜지스터(M5)와 NMOS 트랜지스터(M2) 간의 접속점은 차동 증폭 회로(11b)의 한쪽 출력단으로서 동작하고 또 상기한 제1 출력으로서 동작하며, 출력 트랜지스터(M1)의 게이트에 접속되어 있다. PMOS 트랜지스터(M6)와 NMOS 트랜지스터(M3) 간의 접속점은 차동 증폭 회로(11b)의 다른쪽 출력단으로서 동작하고 상기한 제2 출력단으로서 동작하며, PMOS 트랜지스터(M9)의 게이트에 접속되어 있다.

출력 전압 복귀 회로(6)에서, NMOS 트랜지스터(M13, M14)의 직렬 회로가 NMOS 트랜지스터(M4)에 병렬로 접속되고, 바이어스 전압(Vbi1)이 NMOS 트랜지스터(M14)의 게이트에 입력되고 있으며, NMOS 트랜지스터(M14)는 정전류원으로서 동작하고 있다.

유의할 점은, NMOS 트랜지스터(M2)가 상기한 제1 입력 트랜지스터로서 동작하고, NMOS 트랜지스터(M3)가 상기한 제2 입력 트랜지스터로서 동작하며, PMOS 트랜지스터(M5)가 상기한 제1 부하 회로로서 동작하고, PMOS 트랜지스터(M6)가 상기한 제2 부하 회로로서 동작하며, NMOS 트랜지스터(M4)가 상기한 바이어스 전류원으로서 동작한다는 것이다.

이러한 구성에서, 제3 증폭 회로(16)의 입력 트랜지스터인 PMOS 트랜지스터(M11)는 출력 트랜지스터(M1)보다 크기가 아주 작고, 게이트 입력 커패시턴스도 출력 트랜지스터(M1)보다 아주 작다. 제2 증폭 회로(15)의 출력 부하가 제3 증폭 회로(16)이기 때문에, 입력 커패시턴스가 아주 작고, 제2 증폭 회로(15)의 출력단으로서 동작하는 PMOS 트랜지스터(M9)의 드레인과 NMOS 트랜지스터(M10)의 드레인 간의 접속점의 전압은 차동 증폭 회로(11b)의 출력 신호의 변화에 따라 고속으로 변화할 수 있다. 즉, 제2 증폭 회로(15)의 출력 신호의 슬루율이 차동 증폭 회로(11b)에서의 출력 트랜지스터(M1)의 게이트에 출력하는 신호의 슬루율보다 아주 크다.

그 결과, 출력 전류(io)의 급격한 변동으로 인해 출력 전압(Vout)이 저하하면, 제2 증폭 회로(15)의 출력 신호가 변화하고, 출력 전압 복귀 회로(6)의 동작 제어를 수행하는 제어 신호로서 동작하는 제3 증폭 회로(16)의 출력 신호가 NMOS 트랜지스터(M13)를 턴온시키고 이에 따라 NMOS 트랜지스터(M13)가 도통 상태에 들어간다. 이 때문에, 정전류원으로서 동작하는 NMOS 트랜지스터(M14)가 출력 트랜지스터(M1)의 게이트에 접속되고, 이에 따라 출력 트랜지스터(M1)의 게이트 커패시턴스가 고속으로 방전되며, 그로 인해 출력 전류(io)가 증가하고 출력 전압(Vout)이 미리 정해진 전압으로 복귀한다.

여기에서, 예를 들어, PMOS 트랜지스터(M9)의 전류 구동 능력이 PMOS 트랜지스터(M5)보다 크게 되도록 하고, 이에 따라 제2 증폭 회로(15)의 전압 이득이 NMOS 트랜지스터(M2, M4) 및 PMOS 트랜지스터(M5)에 의해 결정되는 전압 이득보다 크게 되도록 설정된 구성이 제공된다. 같은 전압이 입력되는 경우, 제2 증폭 회로(15)의 출력 전압 레벨이 NMOS 트랜지스터(M2)와 PMOS 트랜지스터(M5) 간의 접속점으로부터의 출력 전압 레벨보다 크게 된다. 이 때문에, 부하 전류가 적은 정상 상태에서는, 제2 증폭 회로(15)의 출력 전압 레벨이 전원 전압(Vcc)으로 되고, 제3 증폭 회로(16)는 접지 전압을 출력하며, 이에 따라 출력 전압 복귀 회로(6)의 NMOS 트랜지스터(M13)가 턴오프된다.

부하 전류(io)가 급격히 저하하고 이에 따라 출력 전압(Vout)이 저하하면, 제2 증폭 회로(15)의 출력 전압 레벨은 접지 전압까지 저하하고, 제3 증폭 회로(16)는 전원 전압(Vcc)을 출력하며, 이에 따라 출력 전압 복귀 회로(6)의 NMOS 트랜지스터(M13)가 턴온된다. 이와 같은 구성에 의해, 출력 전압이 약간만 저하하여도, 출력 전압 복귀 회로(6)가 NMOS 트랜지스터(M2)에 흐르는 전류를 증가시켜 출력 트랜지스터(M1)의 출력 전류를 증가시키도록 동작한다. 그 결과, 출력 전압(Vout)의 저하로부터 즉시 복귀할 수 있다. 또한, 출력 전압의 급격한 저하가 없을 때, 또는 출력 전류가 아주 적을 때에는, 출력 전압 복귀 회로(6)는 동작하지 않고, 오차 증폭 회로(4b) 및 출력 트랜지스터(M1)에서 수행되는 동작 제어가 영향을 받지 않으며, 이에 따라, 감소된 소비 전류로 고속 응답을 달성할 수 있는 정전압 회로를 제공할 수 있다.

한편, 도 4에서는, 출력 전압 복귀 회로(6)가 NMOS 트랜지스터(M4)에 병렬로 접속되어 있지만, 도 5에 나타낸 바와 같이, 그 대신에 출력 트랜지스터(M1)의 게이트와 접지 전압 간에 출력 전압 복귀 회로(6)가 접속될 수 있다. 도 5에서의 출력 전압 복귀 회로(6)의 동작은 도 4와 동일하며, 중복된 설명이 생략된다.

이와 같이, 오차 증폭 회로(4b)가 차동 증폭 회로(11b)만을 포함하는 경우에, 출력 전압 복귀 회로(6)는 차동 증폭 회로(11b)의 정전류원으로서 동작하는 NMOS 트랜지스터(M4)에 병렬로 접속되거나 또는 출력 트랜지스터(M1)의 게이트와 접지 전압 사이에 접속된다. 이에 따라, 상기한 제1 실시예와 동일한 효과가 얻어질 수 있다.

유의할 점은, 정전류원으로서 동작하는 NMOS 트랜지스터(M14)에 의해 공급되는 전류가 정전류원으로서 동작하는 NMOS 트랜지스터(M4)에 의해 공급되는 전류보다 작게 되는 구성이 제공될 수 있다는 것이다.

[제4 실시예]

상기 제1 내지 제3 실시예에서의 출력 전압 복귀 회로(6)의 NMOS 트랜지스 터(M14) 대신에 응답 속도가 더 빠른 오차 증폭 회로가 사용될 수 있다. 본 발명의 제4 실시예는 이러한 구성을 갖는다.

도 6은 본 발명의 제4 실시예에서의 정전압 회로의 구성의 일례를 나타낸 것이다. 도 6에서는, 도 5에서와 동일한 소자는 동일한 참조 번호가 부여되어 있으며, 중복된 설명이 생략되고 도 5와 다른 점만이 기술된다.

도 6에서의 도 5와 다른 점은, 도 5의 출력 전압 복귀 회로(6)에서, NMOS 트랜지스터(M13)로 이루어지는 스위칭 회로의 구성이 변경되고, 또한 정전류원으로서 동작하는 NMOS 트랜지스터(M14) 대신에, 도 5의 오차 증폭 회로(4b)보다 응답 속도가 빠른 오차 증폭 회로가 사용된다는 것이다. 이에 기초하여, 도 5의 출력 전압 복귀 회로(6)는 출력 전압 복귀 회로(6c)로 변화되고, 도 5의 정전압 회로(1b)는 정전압 회로(1c)로 변화된다.

도 6에서, 정전압 회로(1c)는 입력 단자(IN)에 입력되는 입력 전압(Vcc)으로부터 미리 정해진 정전압을 생성하고 이 미리 정해진 정전압을 출력 전압(Vout)으로서 출력 단자(OUT)로부터 부하(10)로 출력한다. 정전압 회로(1c)는 기준 전압 발생 회로(2), 바이어스 전압 발생 회로(3), 저항(R1, R2), 출력 트랜지스터(M1), 오차 증폭 회로(4b), 전압 변동 검출 회로(5), 출력 트랜지스터(M1)의 게이트 커패시턴스를 방전하여 출력 전압(Vout)을 미리 정해진 전압으로 복귀시키는 출력 전압 복귀 회로(6c)를 포함하고 있다. 유의할 점은, 출력 전압 복귀 회로(6c)가 상술된 방전 회로부로서 동작하고, 정전압 회로(1c)가 단일의 IC(집적 회로)에 집적될 수 있다는 것이다.

출력 전압 복귀 회로(6c)는 미리 정해진 기준 전압(Vr2)을 생성하여 이를 출력하는 기준 전압 발생 회로(21), 미리 정해진 바이어스 전압(Vbi2)을 생성하여 이를 출력하는 바이어스 전압 발생 회로(22), 출력 전압(Vout)을 분압하여 분압 전압(Vfb2)을 출력함으로써 출력 전압을 검출하기 위한 저항(R3, R4), 스위칭 소자로서 동작하는 NMOS 트랜지스터(M17), 및 분압 전압(Vfb2)이 기준 전압(Vr2)으로 되도록 하는 방식으로 출력 트랜지스터(M1)의 동작 제어를 수행하는 오차 증폭 회로(23)를 포함하고 있다. 게다가, 출력 전압 복귀 회로(6c)는 스위칭 회로(35), OR 회로(OR1), PMOS 트랜지스터(M18) 및 저항(R5)을 포함하고 있다. 오차 증폭 회로(23)는 출력 전압(Vout)의 변동에 대한 응답 속도가 오차 증폭 회로(4b)보다 빠르고, 기준 전압(Vr2)과 분압 전압(Vfb2) 간의 전압차를 증폭하여 이 증폭된 신호를 출력하는 차동 증폭 회로(31), 및 이 차동 증폭회로(31)의 출력 신호를 증폭하여 이 증폭된 신호를 출력하는, 소스 접지된 증폭 회로(32)를 포함한다.

오차 증폭 회로(23)는 상기한 제2 오차 증폭 회로로서 동작하고, PMOS 트랜지스터(M18) 및 저항(R5)은 상기한 출력 전류 검출 회로로서 동작하며, OR 회로(OR1)는 상기한 스위칭 제어 회로로서 동작한다. 저항(R3, R4) 및 NMOS 트랜지스터(M17)는 상기한 제2 출력 전압 검출 회로로서 동작하고, 기준 전압 발생 회로(21)는 상기한 제2 기준 전압 발생 회로로서 동작하며, 분압 전압(Vfb2)은 상기한 제2 비례 전압으로서 동작하고, 기준 전압(Vr2)은 상기한 제2 기준 전압으로서 동작한다.

입력 전압(Vcc)과 접지 전압 사이에는, PMOS 트랜지스터(M18)과 저항(R5)이 직렬로 접속되어 있고, PMOS 트랜지스터(M18)의 게이트는 출력 트랜지스터(M1)의 게이트에 접속되어 있다. 제3 증폭 회로(16)의 출력 신호(So1)는 OR 회로(OR1)의 한쪽 입력단에 입력되고, OR 회로(OR1)의 다른쪽 입력단은 PMOS 트랜지스터(M18)와 저항(R5) 간의 접속점에 접속되며, 이 접속점에 신호(So2)가 입력된다. OR 회로(OR1)의 출력 신호인 스위칭 신호(So3)는 기준 전압 발생 회로(21), 바이어스 전압 발생 회로(22), 차동 증폭 회로(31), 증폭 회로(32), 스위칭 회로(35) 및 NMOS 트랜지스터(M17)의 게이트에 출력된다. 또한, 출력 단자(OUT)와 접지 전압 사이에는, 저항(R3, R4) 및 NMOS 트랜지스터(M17)가 직렬로 접속되어 있고, 저항(R3)과 저항(R4) 간의 접속점으로부터 분압 전압(Vfb2)이 출력된다. 스위칭 회로(35)는 출력 트랜지스터의 게이트와 증폭 회로(32)의 출력단 사이에 접속되고, 스위칭 신호(So3)에 따라 스위칭 동작을 수행한다.

차동 증폭 회로(31)는 NMOS 트랜지스터(M20~M23) 및 PMOS 트랜지스터(M24, M25)를 포함하고, NMOS 트랜지스터(M20, M21)는 차동쌍으로서 동작하며, 이 차동쌍의 부하로서 동작하는 PMOS 트랜지스터(M24, M25)는 전류 미러 회로를 구성하고 있다. 증폭 회로(32)는 입력 전압(Vcc)과 접지 전압 사이에 직렬로 접속된 PMOS 트랜지스터(M26) 및 NMOS 트랜지스터(M27, M28)를 포함하고 있다.

차동 증폭 회로(31)에서, 차동쌍으로서 동작하는 NMOS 트랜지스터(M20, M21)의 각각의 소스가 접속되고, 이 접속점과 접지 전압 사이에, NMOS 트랜지스터(M22, M23)가 직렬로 접속되어 있다. NMOS 트랜지스터(M22)의 게이트에는 스위칭 신호(So3)가 입력되고, NMOS 트랜지스터(M23)의 게이트에는 바이어스 전압(Vbi2)이 입력되고 있으며, NMOS 트랜지스터(M23)는 정전류원으로서 동작한다.

PMOS 트랜지스터(M24, M25)의 각각의 게이트가 접속되고, 이 접속점은 PMOS 트랜지스터(M24)의 드레인에 접속되어 있다. PMOS 트랜지스터(M24)의 드레인은 NMOS 트랜지스터(M20)의 드레인에 접속되어 있고, PMOS 트랜지스터(M25)의 드레인은 NMOS 트랜지스터(M21)의 드레인에 접속되어 있으며, PMOS 트랜지스터(M24, M25)의 각각의 소스에는 입력 전압(Vcc)이 각각 입력되고 있다. NMOS 트랜지스터(M20)의 게이트는 차동 증폭 회로(31)의 반전 입력 단자로서 동작하고, 그에 기준 전압(Vr2)이 입력되고 있다. NMOS 트랜지스터(M21)의 게이트는 차동 증폭 회로(31)의 비반전 입력단으로서 동작하고 그에 분압 전압(Vfb2)이 입력되고 있다. 또한, PMOS 트랜지스터(M25)와 NMOS 트랜지스터(M21) 간의 접속점은 차동 증폭 회로(31)의 출력단으로서 동작하고, 증폭 회로(32)의 입력단으로서 동작하는 PMOS 트랜지스터(M26)의 게이트에 접속되어 있다.

다음에, 증폭 회로(32)에서, 입력 전압(Vcc)과 접지 전압 사이에, PMOS 트랜지스터(M26) 및 NMOS 트랜지스터(M27, M28)가 직렬로 접속되어 있다. NMOS 트랜지스터(M28)의 게이트에는 바이어스 전압(Vbi2)이 입력되며, NMOS 트랜지스터(M28)는 정전류원으로서 동작한다. NMOS 트랜지스터(M27)의 게이트에는 스위칭 신호(So3)가 입력되고 있고, PMOS 트랜지스터(M26)와 NMOS 트랜지스터(M27) 간의 접속점은 스위칭 회로(35)를 통해 출력 트랜지스터(M1)의 게이트에 접속되어 있다.

이러한 구성에서, 제2 증폭 회로(15) 및 제3 증폭 회로(16)는 상기 제3 실시예와 동일한 동작을 한다. 출력 전압(Vout)이 급격히 저하할 때에, 제3 증폭 회 로(16)의 출력 신호(So1)의 신호 레벨이 반전되고, 도 6의 경우에, 출력 신호(So1)는 로우 레벨로부터 하이 레벨로 상승한다. 또한, PMOS 트랜지스터(M18)로부터는, 출력 트랜지스터(M1)에 흐르는 전류에 비례한 전류가 흐르고, 이 전류가 저항(R5)에 의하여 전압으로 변환되어, 신호(So2)로서 OR 회로(OR1)에 입력된다. 이것으로부터, 스위칭 신호(So3)는 출력 전류(io)가 미리 정해진 값 이상으로 증가한 것, 및/또는 출력 전류(io)가 급격히 증가하여 출력 전압(Vout)이 저하한 것에 의해 그 신호 레벨이 반전한다.

스위칭 신호(So3)는 스위칭 회로(35)에 입력되고, 출력 전류(io)가 증가하고 및/또는 출력 전류(io)가 급격히 증가하여 출력 전압(Vout)이 저하하면, 오차 증폭 회로(23)가 출력 트랜지스터(M1)를 제어할 수 있도록 스위칭 회로(35)에 의해 증폭 회로(32)의 출력단이 출력 트랜지스터(M1)의 게이트에 접속된다. 오차 증폭 회로(23)는 오차 증폭 회로(4b)보다 소비 전류가 많고, 출력 트랜지스터(M1)를 고속으로 제어할 수 있도록 설계되어 있다. 이 때문에, 출력 전압(Vout)의 급격한 저하가 발생할 때, 오차 증폭 회로(23)가 출력 트랜지스터(M1)의 게이트 전극의 커패시턴스를 고속으로 방전할 수 있고, 즉시 출력 전압(Vout)을 미리 정해진 전압으로 복귀시킬 수 있다.

부하 전류가 작을 때는, 신호(So1, So2)에 의해 스위칭 신호(So3)가 로우 레벨로 되고, 기준 전압 발생 회로(21) 및 바이어스 전압 발생 회로(22)가 동작을 정지하고, 또한 NMOS 트랜지스터(M17, M22, M27)도 각각 턴오프되며, 오차 증폭 회로(23)가 그의 동작을 정지하고, 이에 따라 출력 전압 복귀 회로(6c)는 저소비 전 류 상태에 들어간다. 이 때, 출력 트랜지스터(M1)는 오차 증폭 회로(4b)만으로 동작 제어된다. 다음에, 부하 전류가 증가하면, 신호(So2)에 의해 스위칭 신호(So3)가 하이 레벨로 되고, 기준 전압 발생 회로(21) 및 바이어스 전압 발생 회로(22)가 동작하고, 또한 NMOS 트랜지스터(M17, M22, M27)는 각각 턴온되어 도통 상태에 들어가고, 오차 증폭 회로(23)는 동작하며, 이에 따라 출력 전압 복귀 회로(6c)는 동작한다. 이와 같이 함으로써, 정전압 회로(1c)는 부하 전류가 작을 때는 감소된 소비 전류로 동작하는 반면, 부하 전류가 클 때는 고속 응답이 가능하게 된다.

게다가, 출력 전류(io)의 급격한 증가에 의해 출력 전압(Vout)이 저하할 때는, 신호(So1)에 의해 스위칭 신호(So3)가 하이 레벨로 되고, 출력 전압 복귀 회로(6c)는 출력 트랜지스터(M1)의 동작을 제어하며, 출력 전압(Vout)의 저하가 억제되고, 이에 따라 출력 전압(Vout)이 미리 정해진 전압으로 고속으로 복귀될 수 있다.

유의할 점은, 도 6에서, 스위칭 신호(So3)에 의해 출력 전압 복귀 회로(6c)가 출력 트랜지스터(M1)의 동작을 제어하고 있을 때, 기준 전압 발생 회로(2), 바이어스 전압 발생 회로(3) 및 오차 증폭 회로(4b)가 각각 동작을 정지할 뿐만 아니라, 저항(R1, R2)의 직렬 회로와 접지 전압 간의 접속이 차단되는 구성이 제공될 수도 있다.

또한, 출력 전압 복귀 회로(6c)에서, 기준 전압 발생 회로(21) 대신에 기준 전압 발생 회로(2)가 사용되고, 바이어스 전압 발생 회로(22) 대신에 바이어스 전압 발생 회로(3)가 사용되며, 분압 전압(Vfb2) 대신에 분압 전압(Vfb1)이 사용되 고, 이에 따라 필요한 회로 소자의 수가 감소될 수 있는 구성이 제공될 수 있다.

또한, 상기 제1 내지 제3 실시예 각각에서의 NMOS 트랜지스터(M14)는, 출력 트랜지스터(M1)의 게이트 커패시턴스를 고속으로 방전할 수 있으면, 특히 정전류원으로서 동작하도록 구성되지 않아도 된다.

게다가, 상기 제1 내지 제4 실시예 각각에서, PMOS 트랜지스터가 NMOS 트랜지스터로 치환되고 또한 NMOS 트랜지스터가 PMOS 트랜지스터로 치환되도록 한 구성이 제공될 수 있다.

또한, 상기 제1 내지 제4 실시예 각각에서, PMOS 트랜지스터(M1) 대신에 바이폴라 트랜지스터가 사용될 수 있다.

게다가, 본 발명은 상기한 실시예들에 한정되지 않으며, 이하에 청구되는 본 발명의 기본적인 개념을 벗어나지 않고 여러 변형 및 수정이 행해질 수 있다.

본 출원은 2006년 5월 9일자로 출원된 일본 우선권 출원 제2006-130566호에 기초하며, 그 전체 내용이 여기서 참조용으로 사용되었다.

Claims

삭제
입력 단자로부터 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 그 정전압을 출력 단자로부터 출력하는 정전압 회로로서,

입력 단자로부터의 입력 제어 신호에 따른 전류를 상기 출력 단자로 출력하는 출력 트랜지스터,

상기 출력 단자로부터 출력되는 출력 전압에 비례하는 제1 비례 전압이 미리 정해진 제1 기준 전압으로 될 수 있는 방식으로, 상기 출력 트랜지스터의 동작 제어를 수행하는 제1 오차 증폭 회로를 갖는 제어 회로부,

상기 출력 단자로부터 출력되는 출력 전압의 변동을 검출하고, 상기 제1 오차 증폭 회로에 포함된 차동 증폭 회로의 출력 신호를 증폭하고 이 증폭된 신호를 이진 신호로 변환하여 이 이진 신호를 출력하는 전압 변동 검출 회로부, 및

상기 전압 변동 검출 회로부로부터의 출력 전압에 따라, 상기 출력 트랜지스터의 제어 전극에 기생하는 커패시턴스를 방전시키기 위한 방전 전류를 증폭시키는 방전 회로부

를 포함하고,

상기 전압 변동 검출 회로부는, 상기 제1 오차 증폭 회로로부터 상기 출력 트랜지스터로 출력되는 상기 제어 신호의 슬루율보다 크게 되도록 상기 차동 증폭 회로의 출력 신호를 증폭하고, 상기 출력 단자로부터 출력되는 출력 전압의 변동에 대해 상기 제1 오차 증폭 회로로부터 상기 출력 트랜지스터로 출력되는 상기 제어 신호보다 빠르게 응답하여 상기 방전 회로부로 하여금 방전 동작을 수행하게 하는 것이고,

상기 전압 변동 검출 회로부는,

상기 차동 증폭 회로의 출력 신호를 증폭하고 이 증폭된 신호를 출력하는 제2 증폭 회로, 및

상기 제2 증폭 회로의 출력 신호를 증폭하고 이 증폭된 신호를 이진 신호로 변환하며 이 이진 신호를 상기 방전 회로부로 출력하는 제3 증폭 회로

를 포함하고,

상기 제2 증폭 회로는 출력 신호의 슬루율이 상기 제1 오차 증폭 회로의 출력 신호의 슬루율보다 큰 것인 정전압 회로.
제2항에 있어서, 상기 제1 오차 증폭 회로는,

상기 제1 비례 전압과 상기 제1 기준 전압 간의 전압차를 증폭하고 이 증폭된 신호를 출력하는 차동 증폭 회로, 및

상기 차동 증폭 회로의 출력 신호를 증폭하고 이 증폭된 신호를 상기 출력 트랜지스터의 제어 전극으로 출력하는 제1 증폭 회로

를 포함하고,

상기 제2 증폭 회로는 전압 이득이 상기 제1 증폭 회로의 전압 이득보다 큰 것인 정전압 회로.
제3항에 있어서, 상기 제1 증폭 회로는,

제어 전극에 상기 차동 증폭 회로의 출력 신호가 입력되는 것인 전압 증폭 소자로서의 제1 트랜지스터, 및

상기 제1 트랜지스터에 제1 바이어스 전류를 공급하는 제1 전류원

을 포함하고,

상기 제2 증폭 회로는,

제어 전극에 상기 차동 증폭 회로의 출력 신호가 입력되는 것인 전압 증폭 소자로서의 제2 트랜지스터, 및

상기 제2 트랜지스터에, 상기 제1 바이어스 전류보다 작은 제2 바이어스 전류를 공급하는 제2 전류원

을 포함하는 것인 정전압 회로.
제3항에 있어서, 상기 제1 증폭 회로는,

제어 전극에 상기 차동 증폭 회로의 출력 신호가 입력되는 것인 전압 증폭 소자로서의 제1 트랜지스터, 및

상기 제1 트랜지스터에 제1 바이어스 전류를 제공하는 제1 전류원

을 포함하고,

상기 제2 증폭 회로는,

제어 전극에 상기 차동 증폭 회로의 출력 신호가 입력되며, 전류 구동 능력이 상기 제1 트랜지스터의 전류 구동 능력보다 큰, 전압 증폭 소자로서의 제2 트랜지스터, 및

상기 제2 트랜지스터에 제2 바이어스 전류를 제공하는 제2 전류원

을 포함하는 것인 정전압 회로.
제2항에 있어서, 상기 제3 증폭 회로는,

제어 전극에 상기 제2 증폭 회로의 출력 신호가 입력되는 것인 전압 증폭 소자로서의 제3 트랜지스터, 및

상기 제3 트랜지스터에 제3 바이어스 전류를 제공하는 제3 전류원

을 포함하고,

상기 제3 증폭 회로는 제어 전극의 기생 커패시턴스가 상기 출력 트랜지스터의 기생 커패시턴스보다 작은 것인 정전압 회로.
제2항에 있어서, 상기 방전 회로부는,

상기 출력 트랜지스터의 제어 전극의 커패시턴스를 방전하기 위한 제4 전류원, 및

상기 전압 변동 검출 회로부의 출력 신호에 따라, 상기 출력 트랜지스터의 제어 전극과 상기 제4 전류원 간의 접속 제어를 수행하는 제1 스위칭 소자

를 포함하는 것인 정전압 회로.
제7항에 있어서, 상기 방전 회로부는,

상기 차동 증폭 회로의 차동쌍에 공급되는 바이어스 전류를 증가시키기 위한 제5 전류원, 및

상기 전압 변동 검출 회로부의 출력 신호에 따라, 상기 차동 증폭 회로와 상기 제5 전류원 간의 접속 제어를 수행하는 제2 스위칭 소자

를 포함하며,

상기 제2 스위칭 소자는 상기 제1 스위칭 소자의 접속 동작과 동일한 접속 동작을 수행하는 것인 정전압 회로.
제2항에 있어서, 상기 제1 오차 증폭 회로는, 상기 제1 비례 전압과 상기 제1 기준 전압 간의 전압차를 증폭하고 이 증폭된 신호를 출력하는 차동 증폭 회로를 포함하고, 상기 차동 증폭 회로의 한쪽의 출력단인 제1 출력단으로부터 출력되는 제1 신호가 상기 출력 트랜지스터의 제어 전극에 입력되며, 상기 차동 증폭 회로의 다른쪽의 출력단인 제2 출력단으로부터 출력되는 제2 신호가 상기 전압 변동 검출 회로부의 제2 증폭 회로로 출력되는 것인 정전압 회로.
제9항에 있어서, 상기 제2 증폭 회로는 출력 신호의 슬루율이 상기 차동 증폭 회로의 제1 신호의 슬루율보다 큰 것인 정전압 회로.
제9항에 있어서, 상기 차동 증폭 회로는,

제어 전극에 상기 제1 기준 전압이 입력되는 것인 제1 입력 트랜지스터,

제어 전극에 상기 제1 비례 전압이 입력되는 것인 제2 입력 트랜지스터,

상기 제1 입력 트랜지스터의 부하로서 동작하는 제1 부하 회로,

상기 제2 입력 트랜지스터의 부하로서 동작하는 제2 부하 회로, 및

상기 제1 입력 트랜지스터 및 상기 제2 입력 트랜지스터에 바이어스 전류를 공급하는 바이어스 전류원

을 포함하고,

상기 제1 신호는 상기 제1 입력 트랜지스터와 상기 제1 부하 회로 간의 접속점으로부터 출력되고, 상기 제2 신호는 상기 제2 입력 트랜지스터와 상기 제2 부하 회로 간의 접속점으로부터 출력되는 것인 정전압 회로.
제11항에 있어서, 상기 제2 증폭 회로는, 전압 이득이 상기 제1 입력 트랜지스터, 상기 제1 부하 회로 및 상기 바이어스 전류원에 의해 결정되는 전압 이득보다 큰 것인 정전압 회로.
제12항에 있어서, 상기 제2 증폭 회로는,

제어 전극에 상기 차동 증폭 회로의 출력 신호가 입력되는 것인 전압 증폭 소자로서 동작하는 제2 트랜지스터, 및

상기 제2 트랜지스터에 제2 바이어스 전류를 공급하는 제2 전류원

을 포함하며,

상기 제1 부하 회로 및 상기 제2 부하 회로는, 상기 제2 부하 회로가 입력측 트랜지스터로서 동작하고 상기 제1 부하 회로가 출력측 트랜지스터로서 동작하는 전류 미러 회로를 구성하고,

상기 제2 트랜지스터는 전류 구동 능력이 상기 제1 부하 회로로서 동작하는 트랜지스터의 전류 구동 능력보다 큰 것인 정전압 회로.
제11항에 있어서, 상기 방전 회로부는,

상기 차동 증폭 회로의 상기 제1 입력 트랜지스터 및 상기 제2 입력 트랜지스터에 공급되는 바이어스 전류를 증가시키기 위한 제4 전류원, 및

상기 전압 변동 검출 회로부의 출력 신호에 따라, 상기 차동 증폭 회로와 상기 제4 전류원 간의 접속 제어를 수행하는 제1 스위칭 소자

를 포함하는 것인 정전압 회로.
제14항에 있어서, 상기 제4 전류원은 상기 바이어스 전류원의 전류보다 작은 전류를 공급하는 것인 정전압 회로.
제2항에 있어서,

상기 방전 회로부는,

상기 출력 단자로부터 출력되는 출력 전압에 비례하는 제2 비례 전압이 미리 정해진 제2 기준 전압이 될 수 있도록 상기 출력 트랜지스터의 동작 제어를 수행하며, 상기 제1 오차 증폭 회로의 응답 속도보다 더 높은 응답 속도를 갖는 제2 오차 증폭 회로, 및

상기 전압 변동 검출 회로부의 출력 신호에 따라, 상기 제2 오차 증폭 회로의 출력단과 상기 출력 트랜지스터의 제어 전극 간의 접속 제어를 수행하는 스위칭 회로

를 포함하고,

상기 전압 변동 검출 회로부는, 상기 출력 단자로부터 출력되는 출력 전압의 변동에 대해 상기 제1 오차 증폭 회로로부터 상기 출력 트랜지스터로 출력되는 제어 신호의 변동보다 빠르게 응답하여, 상기 제2 오차 증폭 회로의 출력단을 상기 출력 트랜지스터의 제어 전극에 접속하도록 상기 스위칭 회로를 제어하는 것인 정전압 회로.
제16항에 있어서, 상기 제1 오차 증폭 회로는 상기 제2 오차 증폭 회로의 소비 전류보다 소비 전류가 작은 것인 정전압 회로.
제16항에 있어서, 상기 방전 회로부는,

상기 출력 트랜지스터로부터 출력되는 전류값을 검출하고, 이와 같이 검출된 전류값이 미리 정해진 값 이상으로 되면 미리 정해진 신호를 출력하는 출력 전류 검출 회로, 및

상기 전압 변동 검출 회로부 및 상기 출력 전류 검출 회로의 각각의 출력 신호에 따라, 상기 스위칭 회로의 동작 제어를 수행하는 스위칭 제어 회로

를 포함하고,

상기 스위칭 제어 회로는, 상기 제2 오차 증폭 회로의 출력단이 상기 출력 트랜지스터의 제어 전극에 접속되어 있는 것을 나타내는 상기 전압 변동 검출 회로부터의 신호, 또는, 검출된 전류가 미리 정해진 값 이상으로 된 것을 나타내는 상기 출력 전류 검출 회로로부터의 신호 중 어느 하나가 입력되면, 상기 스위칭 회로로 하여금 상기 제2 오차 증폭 회로의 출력단을 상기 출력 트랜지스터의 제어 전극에 접속시키게 하는 것인 정전압 회로.
제18항에 있어서, 상기 방전 회로부는,

상기 제2 비례 전압을 생성하여 출력하는 제2 출력 전압 검출 회로, 및

상기 제2 기준 전압을 생성하여 출력하는 제2 기준 전압 발생 회로

를 포함하고,

상기 제2 오차 증폭 회로, 상기 제2 출력 전압 검출 회로 및 상기 제2 기준 전압 발생 회로는, 상기 제2 오차 증폭 회로의 출력단과 상기 출력 트랜지스터의 제어 전극 간의 접속을 차단시키는 신호가 상기 스위칭 제어 회로로부터 상기 스위칭 회로로 출력되면, 그들의 동작을 각각 정지하여, 전류 소비를 저감시키는 것인 정전압 회로.
제16항에 있어서, 상기 제2 비례 전압은 상기 제1 비례 전압과 동일한 것인 정전압 회로.
제16항에 있어서, 상기 제2 기준 전압은 상기 제1 기준 전압과 동일한 것인 정전압 회로.
제2항 내지 제21항 중 어느 한 항에 있어서, 상기 출력 트랜지스터, 상기 제어 회로부, 상기 전압 변동 검출 회로부 및 상기 방전 회로부는 단일의 집적 회로에 집적되는 것인 정전압 회로.