JP2005196354A

JP2005196354A - 電源回路

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Publication number: JP2005196354A
Application number: JP2004000446A
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Inventors: Ippei Noda; 一平野田
Original assignee: Ricoh Co Ltd
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Filing date: 2004-01-05
Publication date: 2005-07-21
Anticipated expiration: 2024-01-05
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Abstract

【課題】実際のＩＣ製造過程で発生するトランジスタ特性のばらつきによる影響を受けず、簡単な回路の追加によって、大幅な面積の増大を招くことなく、負荷電流の急峻な変動に対して高速に応答することができると共に低消費電力化を図ることができる電源回路を得る。
【解決手段】ＰＭＯＳトランジスタＭ６の電荷を引き抜く能力とＰＭＯＳトランジスタＭ７の電流減少分が出力ドライバトランジスタＭ５のゲート容量を放電する能力となり、速やかに出力ドライバトランジスタＭ５のゲート電圧を低下させて出力ドライバトランジスタＭ５をオンする方向に制御し、出力電圧Ｖｏｕｔが上昇し、最終的には、分圧電圧Ｖｄ１と基準電圧Ｖｒ１が等しくなるように出力電圧Ｖｏｕｔを安定化させるようにした。
【選択図】図１

Description

本発明は、シリーズレギュレータを使用した電源回路に関し、負荷電流の急峻な変動に対して高速に応答し、出力電圧の変動を低減する電源回路に関するものである。

図５は、シリーズレギュレータを使用した従来の電源回路の例を示した回路図である。図５の電源回路１００は、基準電圧源１０１、出力電圧設定用抵抗Ｒａ，Ｒｂ、抵抗Ｒａ，Ｒｂによって出力電圧Ｖｏｕｔが分圧された分圧電圧ＶｄＡと基準電圧ＶｒＡとの電圧比較を行う誤差増幅器１０２、及び誤差増幅器１０２によって動作制御される出力ドライバトランジスタＭｅから構成される。
定常状態では、分圧電圧ＶｄＡと基準電圧ＶｒＡとが等しくなるように、ＮＭＯＳトランジスタＭａ，Ｍｂ、ＰＭＯＳトランジスタＭｃ，Ｍｄ、及び定電流源ｉａで構成される誤差増幅器１０２が出力ドライバトランジスタＭｅを制御し、負荷１１０に一定の電流を供給した状態で出力電圧Ｖｏｕｔを安定化している。

定常状態から出力電流ｉｏｕｔが急峻に減少すると、出力電圧Ｖｏｕｔが上昇する。該出力電圧Ｖｏｕｔの上昇分を抵抗Ｒａ，Ｒｂにより分圧した分圧電圧ＶｄＡが、誤差増幅器１０２のＮＭＯＳトランジスタＭｂにフィードバックされ、ＮＭＯＳトランジスタＭｂがオンする方向に動く。一方、ＰＭＯＳトランジスタＭｃ及びＭｄがカレントミラー回路を構成している。このため、各ＰＭＯＳトランジスタＭｃ及びＭｄからの電流が定電流源ｉａから供給される電流よりも大きくなり、過剰となった電流分だけ出力ドライバトランジスタＭｅのゲート電圧が上昇し出力ドライバトランジスタＭｅはオフする方向に作動し、出力電圧Ｖｏｕｔが低下する。この結果、分圧電圧ＶｄＡと基準電圧ＶｒＡが等しくなるよう出力ドライバトランジスタＭｅが制御されて定常状態となり、出力電圧Ｖｏｕｔが安定化される。

逆に、出力電流ｉｏｕｔが急峻に増加すると、出力電圧Ｖｏｕｔが低下する。該出力電圧Ｖｏｕｔの低下分を抵抗Ｒａ，Ｒｂにより分圧した電圧が、誤差増幅器１０２のＮＭＯＳトランジスタＭｂにフィードバックされ、ＮＭＯＳトランジスタＭｂがオフする方向に動く。このため、各ＰＭＯＳトランジスタＭｃ及びＭｄからの電流が定電流源ｉａから供給される電流よりも小さくなり、小さくなった電流は出力ドライバトランジスタＭｅをオンさせる方向に制御し、出力電圧Ｖｏｕｔが上昇する。この結果、分圧電圧ＶｄＡと基準電圧ＶｒＡが等しくなるように出力ドライバトランジスタＭｅが制御されて定常状態となり、出力電圧Ｖｏｕｔが安定化される。

図５の電源回路では、出力電流ｉｏｕｔが急峻に減少した場合には、ＰＭＯＳトランジスタＭｃによって出力ドライバトランジスタＭｅのゲートに寄生する容量を速やかに充電することができ、出力電圧Ｖｏｕｔを安定化することができる。しかし、出力電流ｉｏｕｔが急峻に増加した場合には、出力ドライバトランジスタＭｅのゲートに寄生する容量の電荷放電が定電流源ｉａに依存しているため、出力電圧Ｖｏｕｔの安定化が遅い。出力電圧Ｖｏｕｔの安定化速度を速くするには、定電流源ｉａの電流供給能力を大きくすればよいが、誤差増幅器１０２に常時大きな定電流が流れることになり、電源回路の消費電流が増加する。

次に、図６は、シリーズレギュレータを使用した従来の電源回路の他の例を示した回路図である。
定常状態では、抵抗Ｒｃ，Ｒｄで出力電圧Ｖｏｕｔを分圧した分圧電圧ＶｄＢと基準電圧ＶｒＢとが等しくなるようにＰＭＯＳトランジスタＭｆ，Ｍｇ、ＮＭＯＳトランジスタＭｈ，Ｍｉ、及び定電流源ｉｂで構成される誤差増幅器１１２が出力ドライバトランジスタＭｊを制御し、負荷１１０に一定の電流を供給した状態で出力電圧Ｖｏｕｔを安定化している。

定常状態から出力電流ｉｏｕｔが急峻に増加すると、出力電圧Ｖｏｕｔが低下する。該出力電圧の低下分を抵抗Ｒｃ，Ｒｄにより分圧した分圧電圧ＶｄＢが、誤差増幅器１１２のＰＭＯＳトランジスタＭｇにフィードバックされ、ＰＭＯＳトランジスタＭｇがオンする方向に動く。一方、ＮＭＯＳトランジスタＭｈ及びＭｉがカレントミラー回路を構成している。このため、各ＮＭＯＳトランジスタＭｈ及びＭｉからの電流が定電流源ｉｂから供給される電流よりも大きくなり、該大きくなった電流分だけ出力ドライバトランジスタＭｊのゲート電圧が低下し出力ドライバトランジスタＭｊはオンする方向に作動し、出力電圧Ｖｏｕｔが上昇する。この結果、分圧電圧ＶｄＢと基準電圧ＶｒＢが等しくなるよう出力ドライバトランジスタＭｊが制御されて定常状態となり、出力電圧Ｖｏｕｔが安定化される。

逆に、出力電流ｉｏｕｔが急峻に減少すると、出力電圧Ｖｏｕｔが上昇する。該出力電圧Ｖｏｕｔの上昇分を抵抗Ｒｃ，Ｒｄにより分圧した電圧が、誤差増幅器１１２のＰＭＯＳトランジスタＭｇにフィードバックされ、ＰＭＯＳトランジスタＭｇがオフする方向に動く。このため、各ＮＭＯＳトランジスタＭｈ及びＭｉからの電流が定電流源ｉｂから供給される電流よりも小さくなり、過剰となった電流は出力ドライバトランジスタＭｊをオフさせる方向に制御し、出力電圧Ｖｏｕｔが低下する。この結果、分圧電圧ＶｄＢと基準電圧ＶｒＢが等しくなるように出力ドライバトランジスタＭｊが制御されて定常状態となり、出力電圧Ｖｏｕｔが安定化される。

図６の電源回路では、出力電流ｉｏｕｔが急峻に増加した場合には、ＮＭＯＳトランジスタＭｈによって出力ドライバトランジスタＭｊのゲートに寄生する容量に充電された電荷を速やかに放電することができ、出力電圧Ｖｏｕｔを安定化することができる。しかし、出力電流ｉｏｕｔが急峻に減少した場合には、出力ドライバトランジスタＭｊのゲートに寄生する容量への充電が定電流源ｉｂに依存しているため、出力電圧Ｖｏｕｔの安定化が遅い。出力電圧Ｖｏｕｔの安定化速度を速くするには、定電流源ｉｂの電流供給能力を大きくすればよいが、誤差増幅器１１２に常時大きな定電流が流れることになり、電源回路の消費電流が増加する。

そこで、図７で示すような、定電圧電源装置における出力電圧の応答速度を改善する技術があった（例えば、特許文献１参照。）。
図７において、帰還型電圧供給源の電圧出力端子ＴＯに電流供給回路１３０と電流吸引回路１４０が接続されている。
電源供給回路１３０は、電圧出力端子ＴＯの定常電圧よりもわずかに低い電圧ＶＬを発生する電圧源１３１と、カソードが電圧出力端子ＴＯに接続された第１のダイオード１３３とカソードが電圧源１３１に接続された第２のダイオード１３４と、電流出力端子がこれら第１及び第２の各ダイオード１３３，１３４におけるそれぞれのアノードの接続点に接続された電流源１３２とで構成されている。

また、電流吸引回路１４０は、電圧出力端子ＴＯの定常電圧よりわずかに高い電圧ＶＨを出力する電圧源１４１と、アノードが電圧出力端子ＴＯに接続された第３のダイオード１４３と、アノードが電圧源１４１に接続された第４のダイオード１４４と、電流出力端子がこれら第３及び第４の各ダイオード１４３，１４４におけるそれぞれのカソードの接続点に接続された電流源１４２とで構成されている。

各電圧源１３１，１４１のそれぞれの出力電圧ＶＨ，ＶＬと電圧出力端子ＴＯの電圧ＶｏがＶＨ＞Ｖｏ＞ＶＬの関係を保持している間は、電流源１３２の出力電流は電圧源１３１に流れ、電流源１４２の出力電流は電圧源１４１に流れ、電圧出力端子ＴＯには電流が流れない。ここで、電圧出力端子ＴＯの電圧Ｖｏが低下して、Ｖｏ＜ＶＬになると、電流源１３２から電圧出力端子ＴＯに電流が供給され、電圧出力端子ＴＯの電圧Ｖｏが電圧ＶＬ以下になるのを防止する。同様に、電圧出力端子ＴＯの電圧Ｖｏが上昇して、ＶＨ＜Ｖｏになると、電流源１４２は電圧出力端子ＴＯから電流を吸引し、電圧出力端子ＴＯの電圧Ｖｏが電圧ＶＨ以上になるのを防止する。このようにして、電圧Ｖｏの応答遅れによる電圧変動を抑制することができる。
特開平１０−１２４１５９号公報

しかし、図５及び図６で示した電源回路では、出力電流の急峻な変動に対する応答が遅いという問題があり、ＣＰＵ等のロジック回路駆動用の電源として使用する場合、電流供給能力が大きい出力ドライバトランジスタが必要となり、出力ドライバトランジスタのゲート容量の増加に伴って応答速度が低下するという問題があった。更に、応答速度が遅くなれば出力電圧変動も大きくなり、負荷となるロジック回路の誤動作を招く恐れもあり、これを補うためには図５の定電流源ｉａ及び図６の定電流源ｉｂにそれぞれ電流供給能力が大きいものが必要となり、消費電流が増加するという問題があった。

また、図７の電源回路では、応答特性の改善に伴って、電圧出力端子電圧ＶｏがＶＨ＞Ｖｏ＞ＶＬの関係を保っている間も、電流源１３２と電流源１４２は作動しており、無駄に電流を消費して消費電流の増加を招き、電源効率を極端に低下させるという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、実際のＩＣ製造過程で発生するトランジスタ特性のばらつきによる影響を受けず、簡単な回路の追加によって、大幅な面積の増大を招くことなく、負荷電流の急峻な変動に対して高速に応答することができると共に低消費電力化を図ることができる電源回路を得ることを目的とする。

この発明に係る電源回路は、入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する電源回路において、
入力された制御信号に応じた電流を前記入力端子ＩＮから出力端子ＯＵＴに出力する出力ドライバトランジスタと、
入力された制御信号に応じて該出力ドライバトランジスタの動作制御を行うバッファ回路部と、
所定の基準電圧Ｖｒ１を生成して出力する基準電圧発生回路部と、
前記出力電圧Ｖｏｕｔを検出し、該検出した出力電圧Ｖｏｕｔに比例した電圧Ｖｄ１を生成して出力する出力電圧検出回路部と、
前記比例電圧Ｖｄ１が前記基準電圧Ｖｒ１になるように前記バッファ回路部を介して出力ドライバトランジスタの動作制御を行う誤差増幅回路部と、
を備え、
前記バッファ回路部は、
出力端が接地された第１のトランジスタと、
第１のトランジスタの負荷となる第２のトランジスタと、
を有し、
前記第１及び第２の各トランジスタは、前記誤差増幅回路部を構成する差動対の負荷をなすカレントミラー回路を形成する各トランジスタと同じ極性のトランジスタであるものである。

具体的には、前記誤差増幅回路部は、
１対のＭＯＳトランジスタからなる差動対と、
該差動対の負荷をなすＭＯＳトランジスタで形成されたカレントミラー回路と、
前記差動対及び該カレントミラー回路を駆動する電流を供給する定電流源と、
を備えた誤差増幅器で構成されるようにした。

また、前記誤差増幅回路部は、
誤差増幅器と、
該誤差増幅器の出力信号を増幅して出力する増幅回路と、
を備え、
前記誤差増幅器は、
１対のＭＯＳトランジスタからなる差動対と、
該差動対の負荷をなすＭＯＳトランジスタで形成されたカレントミラー回路と、
前記差動対及び該カレントミラー回路を駆動する電流を供給する定電流源と、
で構成されるようにしてもよい。

また、前記出力ドライバトランジスタはＭＯＳトランジスタをなし、前記第１のトランジスタは、ドレインが接地され、ソースとサブストレートゲートが出力ドライバトランジスタのゲートに接続され、ゲートが前記誤差増幅回路部の出力端に接続されるようにした。

また、前記第２のトランジスタは、誤差増幅回路部のカレントミラー回路を形成する各トランジスタとカレントミラー回路を形成するようにした。

本発明の電源回路によれば、出力ドライバトランジスタのゲート容量を高速に充放電するための回路をわずか２個のトランジスタ形成されたバッファ回路部で実現することによって、面積の大幅な増加を招くことなく、従来回路よりも低消費電力で、製造過程で発生するトランジスタのばらつきの影響が小さく、負荷電流の急峻な変動に対して高速に応答することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源回路の構成例を示した図である。
図１の電源回路１は、入力端子ＩＮに入力された電源電圧Ｖｄｄを所定の電圧に変換し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。

電源回路１は、所定の基準電圧Ｖｒ１を生成して出力する基準電圧源２と、出力電圧Ｖｏｕｔを分圧し分圧電圧Ｖｄ１として出力する出力電圧設定用の抵抗Ｒ１，Ｒ２と、分圧電圧Ｖｄ１と基準電圧Ｖｒ１の電圧比較を行う誤差増幅器３と、該誤差増幅器３によって制御されるバッファ回路４と、該バッファ回路４によって制御される出力ドライバトランジスタＭ５とで構成されている。
誤差増幅器３は、差動対をなすＮＭＯＳトランジスタＭ１，Ｍ２、カレントミラー回路を形成するＰＭＯＳトランジスタＭ３，Ｍ４及びこれらのＭＯＳトランジスタに電流を供給する定電流源ｉ１で構成されている。また、バッファ回路４は、ＰＭＯＳトランジスタＭ６及びＭ７で構成されている。なお、基準電圧源２は基準電圧発生回路部をなし、ＰＭＯＳトランジスタＭ６が第１のトランジスタを、ＰＭＯＳトランジスタＭ７が第２のトランジスタをそれぞれなす。

誤差増幅器３において、ＰＭＯＳトランジスタＭ３及びＭ４の各ソースは電源電圧Ｖｄｄにそれぞれ接続され、ＰＭＯＳトランジスタＭ３及びＭ４の各ゲートは接続されて該接続部はＰＭＯＳトランジスタＭ４のドレインに接続されている。ＰＭＯＳトランジスタＭ３のドレインはＮＭＯＳトランジスタＭ１のドレインに接続され、ＰＭＯＳトランジスタＭ４のドレインはＮＭＯＳトランジスタＭ２のドレインに接続されている。ＮＭＯＳトランジスタＭ１及びＭ２の各ソースは接続され、該接続部と接地電圧との間に定電流源ｉ１が接続されている。また、ＮＭＯＳトランジスタＭ１のゲートには基準電圧Ｖｒ１が入力され、ＮＭＯＳトランジスタＭ２のゲートには分圧電圧Ｖｄ１が入力されている。

また、電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタＭ７及びＭ６が直列に接続され、ＰＭＯＳトランジスタＭ６のゲートは、誤差増幅器３の一方の出力端をなすＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１との接続部に、ＰＭＯＳトランジスタＭ７のゲートは、誤差増幅器３の他方の出力端をなすＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続部にそれぞれ接続されている。

更に、電源電圧Ｖｄｄと出力端子ＯＵＴとの間には出力ドライバトランジスタＭ５が接続され、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１とＲ２が直列に接続されている。出力ドライバトランジスタＭ５のゲートは、ＰＭＯＳトランジスタＭ６とＭ７との接続部に接続され、抵抗Ｒ１とＲ２との接続部は、ＮＭＯＳトランジスタＭ２のゲートに接続されている。ＰＭＯＳトランジスタＭ６のサブストレートゲートはＰＭＯＳトランジスタＭ６のソースに接続され、出力端子ＯＵＴと接地電圧との間には、負荷１０が接続されている。

このような構成において、定常状態では、誤差増幅器３及びバッファ回路４は、分圧電圧Ｖｄ１と基準電圧Ｖｒ１が等しくなるように出力ドライバトランジスタＭ５を制御し、負荷１０に一定の電流を供給した状態で出力電圧Ｖｏｕｔを安定化している。ここで、出力端子ＯＵＴから負荷１０に出力される出力電流ｉｏｕｔが急峻に増加すると出力電圧Ｖｏｕｔが低下する。該電圧低下分を抵抗Ｒ１及びＲ２で分圧した電圧が誤差増幅器３のＮＭＯＳトランジスタＭ２にフィードバックされ、ＮＭＯＳトランジスタＭ２はオフする方向に動く。

一方、ＰＭＯＳトランジスタＭ３及びＭ４はカレントミラー回路を構成しているため、ＰＭＯＳトランジスタＭ３及びＭ４から出力される電流が定電流源ｉ１から供給される電流よりも小さくなり、該電流が小さくなった分だけＰＭＯＳトランジスタＭ６のゲート容量に充電された電荷を放電し、ＰＭＯＳトランジスタＭ６がオンする方向に動作する。ＰＭＯＳトランジスタＭ６は出力ドライバトランジスタＭ５よりも小さなサイズでよいため、定電流源ｉ１の電流が小さくても応答速度への影響は小さい。更に、ＰＭＯＳトランジスタＭ７がＰＭＯＳトランジスタＭ４とカレントミラー回路を構成しているため、ＰＭＯＳトランジスタＭ７からの電流が減少する。

したがって、ＰＭＯＳトランジスタＭ６の電荷を引き抜く能力とＰＭＯＳトランジスタＭ７の電流減少分が出力ドライバトランジスタＭ５のゲート容量を放電する能力となり、速やかに出力ドライバトランジスタＭ５のゲート電圧を低下させて出力ドライバトランジスタＭ５をオンする方向に制御し、出力電圧Ｖｏｕｔが上昇する。最終的には、分圧電圧Ｖｄ１と基準電圧Ｖｒ１が等しくなるように出力電圧Ｖｏｕｔを安定化させる。電源回路１では、回路の定常電流は定電流源ｉ１から供給される電流で決まり、また、ＰＭＯＳトランジスタＭ７は、ＰＭＯＳトランジスタＭ３及びＭ４とカレントミラー回路を構成しているため、製造過程で多少のトランジスタのばらつきが発生しても、定常電流の極端な増加、応答特性の極端な悪化にはならない。

このようにして、電源回路１は、出力ドライバトランジスタＭ５のゲート容量を高速に充放電するための回路をＰＭＯＳトランジスタＭ６及びＭ７のわずか２個のＭＯＳトランジスタで実現することによって、面積の大幅な増加を招くことなく、従来回路よりも低消費電力で、製造過程で発生するトランジスタのばらつきの影響が小さく、負荷電流の急峻な変動に対して高速に応答することができる。

なお、図１において、誤差増幅器３とバッファ回路４との間にＰＭＯＳトランジスタＭ８と定電流源ｉ１０で構成されるソース接地増幅段を追加してもよく、この場合、図１は図２のようになる。図２では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。

図２において、ＰＭＯＳトランジスタＭ８及び定電流源ｉ１０は、誤差増幅器３の出力信号を増幅してバッファ回路４に出力する増幅回路５を形成している。電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタＭ８と定電流源ｉ１０が直列に接続されている。ＰＭＯＳトランジスタＭ８のゲートは、誤差増幅器３の出力端をなすＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続部に接続されている。ＰＭＯＳトランジスタＭ８と定電流源ｉ１０との接続部にはＰＭＯＳトランジスタＭ６のゲートが接続されている。図２の場合においても図１と同様の効果を得ることができる。

次に、図３は、本発明の第１の実施の形態における電源回路の他の構成例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示している。
図３の電源回路１ａは、入力端子ＩＮに入力された電源電圧Ｖｄｄを所定の電圧に変換し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。

電源回路１ａは、基準電圧源２と、抵抗Ｒ１，Ｒ２と、分圧電圧Ｖｄ１と基準電圧Ｖｒ１の電圧比較を行う誤差増幅器３ａと、該誤差増幅器３ａによって制御されるバッファ回路４ａと、該バッファ回路４ａによって制御される出力ドライバトランジスタＭ５とで構成されている。
誤差増幅器３ａは、差動対をなすＰＭＯＳトランジスタＭ１１，Ｍ１２、カレントミラー回路を形成するＮＭＯＳトランジスタＭ１３，Ｍ１４及びこれらのＭＯＳトランジスタに電流を供給する定電流源ｉ２で構成されている。また、バッファ回路４ａは、ＮＭＯＳトランジスタＭ１６及びＭ１７で構成されている。

誤差増幅器３ａにおいて、ＮＭＯＳトランジスタＭ１３及びＭ１４の各ソースは接地電圧にそれぞれ接続され、ＮＭＯＳトランジスタＭ１３及びＭ１４の各ゲートは接続されて該接続部はＮＭＯＳトランジスタＭ１４のドレインに接続されている。ＮＭＯＳトランジスタＭ１３のドレインはＰＭＯＳトランジスタＭ１１のドレインに接続され、ＮＭＯＳトランジスタＭ１４のドレインはＰＭＯＳトランジスタＭ１２のドレインに接続されている。ＰＭＯＳトランジスタＭ１１及びＭ１２の各ソースは接続され、電源電圧Ｖｄｄと該接続部との間に定電流源ｉ２が接続されている。また、ＰＭＯＳトランジスタＭ１１のゲートには基準電圧Ｖｒ１が入力され、ＰＭＯＳトランジスタＭ１２のゲートには分圧電圧Ｖｄ１が入力されている。

また、電源電圧Ｖｄｄと接地電圧との間には、ＮＭＯＳトランジスタＭ１６及びＭ１７が直列に接続され、ＮＭＯＳトランジスタＭ１６のゲートは、誤差増幅器３ａの一方の出力端をなすＮＭＯＳトランジスタＭ１３とＰＭＯＳトランジスタＭ１１との接続部に、ＮＭＯＳトランジスタＭ１７のゲートは、誤差増幅器３ａの他方の出力端をなすＮＭＯＳトランジスタＭ１４とＰＭＯＳトランジスタＭ１２との接続部にそれぞれ接続されている。

更に、電源電圧Ｖｄｄと出力端子ＯＵＴとの間には出力ドライバトランジスタＭ５が接続され、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１とＲ２が直列に接続されている。出力ドライバトランジスタＭ５のゲートは、ＮＭＯＳトランジスタＭ１６とＭ１７との接続部に接続され、抵抗Ｒ１とＲ２との接続部は、ＰＭＯＳトランジスタＭ１２のゲートに接続されている。ＮＭＯＳトランジスタＭ１６のサブストレートゲートは、ＮＭＯＳトランジスタＭ１６のソースに接続されている。

このような構成において、定常状態では、誤差増幅器３ａ及びバッファ回路４ａは、分圧電圧Ｖｄ１と基準電圧Ｖｒ１が等しくなるように出力ドライバトランジスタＭ５を制御し、負荷１０に一定の電流を供給した状態で出力電圧Ｖｏｕｔを安定化している。ここで、出力電流ｉｏｕｔが急峻に減少すると出力電圧Ｖｏｕｔが上昇する。該電圧上昇分を抵抗Ｒ１及びＲ２で分圧した電圧が誤差増幅器３ａのＰＭＯＳトランジスタＭ１２にフィードバックされ、ＰＭＯＳトランジスタＭ１２はオフする方向に動く。

一方、ＮＭＯＳトランジスタＭ１３及びＭ１４はカレントミラー回路を構成しているため、ＮＭＯＳトランジスタＭ１３及びＭ１４から出力される電流が定電流源ｉ２から供給される電流よりも小さくなり、該電流が小さくなった分だけＮＭＯＳトランジスタＭ１６のゲート容量を充電し、ＮＭＯＳトランジスタＭ１６がオンする方向に動作する。ＮＭＯＳトランジスタＭ１６は出力ドライバトランジスタＭ５よりも小さなサイズでよいため、定電流源ｉ２の電流が小さくても応答速度への影響は小さい。更に、ＮＭＯＳトランジスタＭ１７がＮＭＯＳトランジスタＭ１４とカレントミラー回路を構成しているため、ＮＭＯＳトランジスタＭ１７の電流が減少する。

したがって、ＮＭＯＳトランジスタＭ１６の充電能力とＮＭＯＳトランジスタＭ１７の電流減少分が出力ドライバトランジスタＭ５のゲート容量を充電する能力となり、速やかに出力ドライバトランジスタＭ５のゲート電圧を上昇させて出力ドライバトランジスタＭ５をオフする方向に制御し、出力電圧Ｖｏｕｔが低下する。最終的には、分圧電圧Ｖｄ１と基準電圧Ｖｒ１が等しくなるように出力電圧Ｖｏｕｔを安定化させる。電源回路１ａでは、回路の定常電流は定電流源ｉ２から供給される電流で決まり、また、ＮＭＯＳトランジスタＭ１７は、ＮＭＯＳトランジスタＭ１３及びＭ１４とカレントミラー回路を構成しているため、製造過程で多少のトランジスタのばらつきが発生しても、定常電流の極端な増加、応答特性の極端な悪化にはならない。

このようにして、電源回路１ａは、出力ドライバトランジスタＭ５のゲート容量を高速に充放電するための回路をＮＭＯＳトランジスタＭ１６及びＭ１７のわずか２個のＭＯＳトランジスタで実現することによって、面積の大幅な増加を招くことなく、従来回路よりも低消費電力で、製造過程で発生するトランジスタのばらつきの影響が小さく、負荷電流の急峻な変動に対して高速に応答することができる。

なお、図３において、誤差増幅器３ａとバッファ回路４ａとの間にＮＭＯＳトランジスタＭ１８と定電流源ｉ２０で構成されるソース接地増幅段を追加してもよく、この場合、図３は図４のようになる。図４では、図３と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図３との相違点のみ説明する。

図４において、ＮＭＯＳトランジスタＭ１８及び定電流源ｉ２０は、誤差増幅器３ａの出力信号を増幅してバッファ回路４ａに出力する増幅回路５ａを形成している。電源電圧Ｖｄｄと接地電圧との間には、定電流源ｉ２０とＮＭＯＳトランジスタＭ１８が直列に接続されている。ＮＭＯＳトランジスタＭ１８のゲートは、誤差増幅器３ａの出力端をなすＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１４との接続部に接続されている。定電流源ｉ２０とＮＭＯＳトランジスタＭ１８との接続部にはＮＭＯＳトランジスタＭ１７のゲートが接続されている。図４の場合においても図３と同様の効果を得ることができる。

本発明の第１の実施の形態における電源回路の構成例を示した図である。本発明の第１の実施の形態における電源回路の他の構成例を示した図である。本発明の第１の実施の形態における電源回路の他の構成例を示した図である。本発明の第１の実施の形態における電源回路の他の構成例を示した図である。シリーズレギュレータを使用した従来の電源回路の例を示した回路図である。シリーズレギュレータを使用した従来の電源回路の他の例を示した回路図である。従来の電源回路の他の例を示した図である。

符号の説明

１，１ａ電源回路
２基準電圧源
３，３ａ誤差増幅器
４，４ａバッファ回路
５，５ａ増幅回路
１０負荷
Ｍ５出力ドライバトランジスタ
Ｒ１，Ｒ２抵抗

Claims

入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する電源回路において、
入力された制御信号に応じた電流を前記入力端子ＩＮから出力端子ＯＵＴに出力する出力ドライバトランジスタと、
入力された制御信号に応じて該出力ドライバトランジスタの動作制御を行うバッファ回路部と、
所定の基準電圧Ｖｒ１を生成して出力する基準電圧発生回路部と、
前記出力電圧Ｖｏｕｔを検出し、該検出した出力電圧Ｖｏｕｔに比例した電圧Ｖｄ１を生成して出力する出力電圧検出回路部と、
前記比例電圧Ｖｄ１が前記基準電圧Ｖｒ１になるように前記バッファ回路部を介して出力ドライバトランジスタの動作制御を行う誤差増幅回路部と、
を備え、
前記バッファ回路部は、
出力端が接地された第１のトランジスタと、
第１のトランジスタの負荷となる第２のトランジスタと、
を有し、
前記第１及び第２の各トランジスタは、前記誤差増幅回路部を構成する差動対の負荷をなすカレントミラー回路を形成する各トランジスタと同じ極性のトランジスタであることを特徴とする電源回路。
前記誤差増幅回路部は、
１対のＭＯＳトランジスタからなる差動対と、
該差動対の負荷をなすＭＯＳトランジスタで形成されたカレントミラー回路と、
前記差動対及び該カレントミラー回路を駆動する電流を供給する定電流源と、
を備えた誤差増幅器で構成されることを特徴とする請求項１記載の電源回路。
前記誤差増幅回路部は、
誤差増幅器と、
該誤差増幅器の出力信号を増幅して出力する増幅回路と、
を備え、
前記誤差増幅器は、
１対のＭＯＳトランジスタからなる差動対と、
該差動対の負荷をなすＭＯＳトランジスタで形成されたカレントミラー回路と、
前記差動対及び該カレントミラー回路を駆動する電流を供給する定電流源と、
で構成されることを特徴とする請求項１記載の電源回路。
前記出力ドライバトランジスタはＭＯＳトランジスタをなし、前記第１のトランジスタは、ドレインが接地され、ソースとサブストレートゲートが出力ドライバトランジスタのゲートに接続され、ゲートが前記誤差増幅回路部の出力端に接続されることを特徴とする請求項１、２又は３記載の電源回路。
前記第２のトランジスタは、誤差増幅回路部のカレントミラー回路を形成する各トランジスタとカレントミラー回路を形成することを特徴とする請求項４記載の電源回路。