JPH0734476B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0734476B2 JPH0734476B2 JP1275417A JP27541789A JPH0734476B2 JP H0734476 B2 JPH0734476 B2 JP H0734476B2 JP 1275417 A JP1275417 A JP 1275417A JP 27541789 A JP27541789 A JP 27541789A JP H0734476 B2 JPH0734476 B2 JP H0734476B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- mos transistor
- channel mos
- power supply
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title description 31
- 230000005669 field effect Effects 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 description 46
- 230000015556 catabolic process Effects 0.000 description 27
- 230000003071 parasitic effect Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 230000002411 adverse Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路に関し、特に高耐圧MOSトラ
ンジスタにより構成される出力回路のサージ耐量を向上
させるのに適した半導体集積回路に関する。
ンジスタにより構成される出力回路のサージ耐量を向上
させるのに適した半導体集積回路に関する。
近年、VFD（Vacuum Fluorescent Display 蛍光表示管）
等をMCU（Micro Controller Unit）やコントローラの出
力で直接駆動することが多くなり、それらを駆動するた
めの出力回路として高耐圧MOSトランジスタを内蔵した
半導体集積回路が多く使用されるようになってきてい
る。
等をMCU（Micro Controller Unit）やコントローラの出
力で直接駆動することが多くなり、それらを駆動するた
めの出力回路として高耐圧MOSトランジスタを内蔵した
半導体集積回路が多く使用されるようになってきてい
る。
第６図はVFDを駆動するための従来の出力回路を示す。
同図に示すように、この出力回路は、高耐圧ｐチャネル
MOSトランジスタ１と、負荷としてのプルダウン抵抗２
を備えている。ｐチャネルMOSトランジスタ１は、その
ソースとバルクが一方の電源端子３に接続されるととも
に、ゲートが入力端子INに接続され、ドレインが出力端
子OUTに接続される。また、プルダウン抵抗２が、ｐチ
ャネルMOSトランジスタ１のドレインと他方の電源端子
４の間に接続される。通常、一方の電源端子３には高電
位電源より例えば5Vの正電位VCCが印加される一方、他
方の電源端子４には低電位電源より例えば−35Vの負電
圧VPが印加される。また、入力端子INには、制御信号と
して０〜5V系の電圧が印加される。そして、出力端子OU
TにVFDのデジットあるいはセグメントが接続される。
同図に示すように、この出力回路は、高耐圧ｐチャネル
MOSトランジスタ１と、負荷としてのプルダウン抵抗２
を備えている。ｐチャネルMOSトランジスタ１は、その
ソースとバルクが一方の電源端子３に接続されるととも
に、ゲートが入力端子INに接続され、ドレインが出力端
子OUTに接続される。また、プルダウン抵抗２が、ｐチ
ャネルMOSトランジスタ１のドレインと他方の電源端子
４の間に接続される。通常、一方の電源端子３には高電
位電源より例えば5Vの正電位VCCが印加される一方、他
方の電源端子４には低電位電源より例えば−35Vの負電
圧VPが印加される。また、入力端子INには、制御信号と
して０〜5V系の電圧が印加される。そして、出力端子OU
TにVFDのデジットあるいはセグメントが接続される。
この出力回路において、入力端子INに“H"（5V）の制御
信号が入力されると、ｐチャネルMOSトランジスタ１が
オフし、出力端子OUTに電源端子４側の負電位VP（−35
V）が与えられて、出力端子OUTは“L"となる。したがっ
て、VFDは点灯しない。一方、入力端子INに“L"（0V）
の制御信号が入力されると、ｐチャネルMOSトランジス
タ１がオンし、出力端子OUTに電源端子３側の正電位VCC
（5V）が与えられて、出力端子OUTは“H"となる。これ
により、VFDが点灯する。
信号が入力されると、ｐチャネルMOSトランジスタ１が
オフし、出力端子OUTに電源端子４側の負電位VP（−35
V）が与えられて、出力端子OUTは“L"となる。したがっ
て、VFDは点灯しない。一方、入力端子INに“L"（0V）
の制御信号が入力されると、ｐチャネルMOSトランジス
タ１がオンし、出力端子OUTに電源端子３側の正電位VCC
（5V）が与えられて、出力端子OUTは“H"となる。これ
により、VFDが点灯する。
第７図は、第６図の出力回路を実現する半導体デバイス
の概略断面図を示す。同図に示すように、p-基板５の一
方の主面側にｐチャネルMOSトランジスタ１のバルクと
なるn-ウェル６が形成される。n-ウェル６の表面側に
は、ｐチャネルMOSトランジスタ１のソースとなるp+拡
散領域７とドレインとなるp+拡散領域８が相互に離して
設けられる。また、一方のp+拡散領域７の隣りにはn+拡
散領域９が設けられるとともに、他方のp+拡散領域８の
隣りにはフィールド酸化膜10を介してプルダウン抵抗２
として機能するp+拡散領域11が形成される。さらに、n-
ウェル６上において、上記２つのp+拡散領域7,8で挟ま
れた領域に、絶縁層12を介してゲート電極13が形成され
る。こうして、n-ウェル6,p+拡散領域7,8、絶縁層12お
よびゲート電極13によりｐチャネルMOSトランジスタ１
が構成される。そして、n+拡散領域９とp+拡散領域７
が、正電位VCCの印加される一方の電源端子３に接続さ
れるとともに、ゲート電極13が入力端子INに接続され
る。また、p+拡散領域８とp+拡散領域11の一端とが出力
端子OUTに接続されるとともに、p+拡散領域11の他端
が、負電位VPの印加される他方の電源端子４に接続され
る。この半導体装置の動作は、第６図の出力回路で説明
したように行われるため、ここではその説明を省略す
る。
の概略断面図を示す。同図に示すように、p-基板５の一
方の主面側にｐチャネルMOSトランジスタ１のバルクと
なるn-ウェル６が形成される。n-ウェル６の表面側に
は、ｐチャネルMOSトランジスタ１のソースとなるp+拡
散領域７とドレインとなるp+拡散領域８が相互に離して
設けられる。また、一方のp+拡散領域７の隣りにはn+拡
散領域９が設けられるとともに、他方のp+拡散領域８の
隣りにはフィールド酸化膜10を介してプルダウン抵抗２
として機能するp+拡散領域11が形成される。さらに、n-
ウェル６上において、上記２つのp+拡散領域7,8で挟ま
れた領域に、絶縁層12を介してゲート電極13が形成され
る。こうして、n-ウェル6,p+拡散領域7,8、絶縁層12お
よびゲート電極13によりｐチャネルMOSトランジスタ１
が構成される。そして、n+拡散領域９とp+拡散領域７
が、正電位VCCの印加される一方の電源端子３に接続さ
れるとともに、ゲート電極13が入力端子INに接続され
る。また、p+拡散領域８とp+拡散領域11の一端とが出力
端子OUTに接続されるとともに、p+拡散領域11の他端
が、負電位VPの印加される他方の電源端子４に接続され
る。この半導体装置の動作は、第６図の出力回路で説明
したように行われるため、ここではその説明を省略す
る。
なお、第７図においては、説明の便宜上、高耐圧ｐチャ
ネルMOSトランジスタ１を通常のトランジスタの構造で
示しているが、高耐圧構造としては二重拡散法など種々
の技術が従来より知られており、実際のデバイスにおい
てはそのような高耐圧構造が適宜選択して使用される。
もっとも、耐圧の点を除けば、高耐圧構造と通常構造の
間でｐチャネルMOSトランジスタ１の動作に本質的な相
違が認められないため、ここでは第７図に示す通常構造
のデバイスを用いて以下説明する。
ネルMOSトランジスタ１を通常のトランジスタの構造で
示しているが、高耐圧構造としては二重拡散法など種々
の技術が従来より知られており、実際のデバイスにおい
てはそのような高耐圧構造が適宜選択して使用される。
もっとも、耐圧の点を除けば、高耐圧構造と通常構造の
間でｐチャネルMOSトランジスタ１の動作に本質的な相
違が認められないため、ここでは第７図に示す通常構造
のデバイスを用いて以下説明する。
従来の半導体集積回路は、以上のように構成されてお
り、第７図から分るように、出力端子OUTと正電位VCCの
印加される電源端子３との間に、p+拡散領域８とn-ウェ
ル６のｐ−ｎ接合による寄生ダイオード14（第６図参
照）が形成される。このため、以下に述べるようなサー
ジ対策を考慮する必要が生じる。
り、第７図から分るように、出力端子OUTと正電位VCCの
印加される電源端子３との間に、p+拡散領域８とn-ウェ
ル６のｐ−ｎ接合による寄生ダイオード14（第６図参
照）が形成される。このため、以下に述べるようなサー
ジ対策を考慮する必要が生じる。
いま、出力端子OUTに（＋）サージが与えられた場合を
考える。この場合、サージ電流は、出力端子OUT→寄生
ダイオード14（p+拡散領域８→n-ウェル６→n+拡散領域
９）→電源端子３の経路で抜けるため、大きなサージ耐
量が確保される。
考える。この場合、サージ電流は、出力端子OUT→寄生
ダイオード14（p+拡散領域８→n-ウェル６→n+拡散領域
９）→電源端子３の経路で抜けるため、大きなサージ耐
量が確保される。
次に、出力端子OUTに（−）サージが与えられた場合を
考える。このとき、ｐチャネルMOSトランジスタ１がオ
ンしていると、サージ電流は、電源端子３→MOSトラン
ジスタ１→出力端子OUTの経路で抜けるため、問題はな
い。しかしながら、ｐチャネルMOSトランジスタ１がオ
フしていると、プルダウン抵抗２のインピーダンスは消
費電力を下げるために通常数＋ＫΩと高く設定されてい
るため、サージ電流が抜ける電路が無くなる。その結
果、ｐチャネルMOSトランジスタ１がブレークダウン
し、サージ電流は、電源端子３→MOSトランジスタ１→
出力端子OUTの電路で抜けることになる。そのため、こ
の半導体デバイスでは、（−）サージに対して、非常に
弱い破壊耐量になってしまう。
考える。このとき、ｐチャネルMOSトランジスタ１がオ
ンしていると、サージ電流は、電源端子３→MOSトラン
ジスタ１→出力端子OUTの経路で抜けるため、問題はな
い。しかしながら、ｐチャネルMOSトランジスタ１がオ
フしていると、プルダウン抵抗２のインピーダンスは消
費電力を下げるために通常数＋ＫΩと高く設定されてい
るため、サージ電流が抜ける電路が無くなる。その結
果、ｐチャネルMOSトランジスタ１がブレークダウン
し、サージ電流は、電源端子３→MOSトランジスタ１→
出力端子OUTの電路で抜けることになる。そのため、こ
の半導体デバイスでは、（−）サージに対して、非常に
弱い破壊耐量になってしまう。
なお、例えばn-ウェル６内にｐ−ｎダイードを新たに形
成し、上記サージ電流を出力端子OUTからそのｐ−ｎダ
イオードを介し電源端子４に抜くように構成することも
考えられる。しかしながら、p-基板５はトランジスタの
動作を安定させるためにGND電位に接続されており、n-
ウェル６をGND以下の電位にできないため、上記ｐ−ｎ
ダイオードを形成するようなことはできない。
成し、上記サージ電流を出力端子OUTからそのｐ−ｎダ
イオードを介し電源端子４に抜くように構成することも
考えられる。しかしながら、p-基板５はトランジスタの
動作を安定させるためにGND電位に接続されており、n-
ウェル６をGND以下の電位にできないため、上記ｐ−ｎ
ダイオードを形成するようなことはできない。
そこで、従来はｐチャネルMOSトランジスタ１のゲート
幅を広げ、トランジスタ動作により発生する熱を分散さ
せるようにして、サージ耐量を高めている。
幅を広げ、トランジスタ動作により発生する熱を分散さ
せるようにして、サージ耐量を高めている。
第８図は、コンデンサチャージ法を利用した一般的なサ
ージ耐量測定回路を示す。この測定回路では、まず同図
に示すように、スイッチ15を一方の切換接点15a側に切
換えて電源16の電圧をキャパシタ17に印加し、キャパシ
タ17を充電する。その後、スイッチ15を他方の切換接点
15b側に切換えてキャパシタ17の電荷を抵抗18を介して
デバイス19に放電させ、デバイス19の破壊状態を調べ
る。こうして、上記キャパシタ17に印加される電圧を順
次変化させながらそのときのデバイス19の破壊状態を調
べることにより、デバイス19の破壊耐量を検出できる。
ージ耐量測定回路を示す。この測定回路では、まず同図
に示すように、スイッチ15を一方の切換接点15a側に切
換えて電源16の電圧をキャパシタ17に印加し、キャパシ
タ17を充電する。その後、スイッチ15を他方の切換接点
15b側に切換えてキャパシタ17の電荷を抵抗18を介して
デバイス19に放電させ、デバイス19の破壊状態を調べ
る。こうして、上記キャパシタ17に印加される電圧を順
次変化させながらそのときのデバイス19の破壊状態を調
べることにより、デバイス19の破壊耐量を検出できる。
実際に、第８図に示される測定回路において、キャパシ
タ17の容量をＣ＝200pF,抵抗18の抵抗値をＲ＝０Ωに設
定し、第６図に示される出力回路の破壊耐量を測定した
ところ、第９図に示す結果が得られた。同図において、
縦軸は破壊電圧を示し、横軸はｐチャネルMOSトランジ
スタ１のゲート幅を表わしている。同図から分るよう
に、ゲート幅を大きくするとサージ耐量が増大する。ト
ランジスタサイズは、ゲート幅に比例して大きくなるた
め、大きなサージ耐量を得るには大きなトランジスタサ
イズが必要になる。例えば、サージ耐量として−300Vを
確保するには、ゲート幅が2000μｍという非常に大きな
トランジスタサイズが必要になる。また、ゲート幅を広
げるとそれに伴いトランジスタを流れる電流が増大する
が、通常VFDのセグメントドライブ等では数mA程度の電
流しか必要でなく、電流の増加分は利用されずに無駄に
消費されることになる。
タ17の容量をＣ＝200pF,抵抗18の抵抗値をＲ＝０Ωに設
定し、第６図に示される出力回路の破壊耐量を測定した
ところ、第９図に示す結果が得られた。同図において、
縦軸は破壊電圧を示し、横軸はｐチャネルMOSトランジ
スタ１のゲート幅を表わしている。同図から分るよう
に、ゲート幅を大きくするとサージ耐量が増大する。ト
ランジスタサイズは、ゲート幅に比例して大きくなるた
め、大きなサージ耐量を得るには大きなトランジスタサ
イズが必要になる。例えば、サージ耐量として−300Vを
確保するには、ゲート幅が2000μｍという非常に大きな
トランジスタサイズが必要になる。また、ゲート幅を広
げるとそれに伴いトランジスタを流れる電流が増大する
が、通常VFDのセグメントドライブ等では数mA程度の電
流しか必要でなく、電流の増加分は利用されずに無駄に
消費されることになる。
この発明は、上記問題を解決するためになされたもの
で、チップサイズを大形化することなくサージ耐量を向
上でき、しかも通常動作に支障をきたさない半導体集積
回路を提供することを目的とする。
で、チップサイズを大形化することなくサージ耐量を向
上でき、しかも通常動作に支障をきたさない半導体集積
回路を提供することを目的とする。
この発明の第１の態様としての半導体集積回路は、上記
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが第１電位点に接続されると
ともに、制御電極が前記入力端子に接続された第１の電
界効果トランジスタと、前記第１の電界効果トランジス
タの他方電極と第２電位点との間に接続された負荷と、
前記第１の電界効果トランジスタの他方電極に接続され
た出力端子と、一方電極と制御電極が前記出力端子に接
続されるとともに他方電極が前記第２電位点に接続され
てバルクが前記第１電位点に接続された第２の電界効果
トランジスタとを備える。
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが第１電位点に接続されると
ともに、制御電極が前記入力端子に接続された第１の電
界効果トランジスタと、前記第１の電界効果トランジス
タの他方電極と第２電位点との間に接続された負荷と、
前記第１の電界効果トランジスタの他方電極に接続され
た出力端子と、一方電極と制御電極が前記出力端子に接
続されるとともに他方電極が前記第２電位点に接続され
てバルクが前記第１電位点に接続された第２の電界効果
トランジスタとを備える。
この発明の第２の態様としての半導体集積回路は、上記
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが高電位電源に接続されると
ともに制御電極が前記入力端子に接続された第１のｐチ
ャネルMOSトランジスタと、前記第１のｐチャネルMOSト
ランジスタの他方電極と低電位電源との間に接続された
負荷と、前記第１のｐチャネルMOSトランジスタの他方
電極に接続された出力端子と、一方電極と制御電極が前
記出力端子に接続されるとともに他方電極が前記低電位
電源に接続されてバルクが前記高電位電源に接続された
第２のｐチャネルMOSトランジスタとを備える。
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが高電位電源に接続されると
ともに制御電極が前記入力端子に接続された第１のｐチ
ャネルMOSトランジスタと、前記第１のｐチャネルMOSト
ランジスタの他方電極と低電位電源との間に接続された
負荷と、前記第１のｐチャネルMOSトランジスタの他方
電極に接続された出力端子と、一方電極と制御電極が前
記出力端子に接続されるとともに他方電極が前記低電位
電源に接続されてバルクが前記高電位電源に接続された
第２のｐチャネルMOSトランジスタとを備える。
この発明の第３の態様としての半導体集積回路は、上記
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが低電位電源に接続されると
ともに制御電極が前記入力端子に接続された第１のｎチ
ャネルMOSトランジスタと、前記第１のｎチャネルMOSト
ランジスタの他方電極と高電位電源との間に接続された
負荷と、前記第１のｎチャネルMOSトランジスタの他方
電極と接続された出力端子と、一方電極と制御電極が前
記出力端子に接続されるとともに他方電極が前記高電位
電源に接続されてバルクが前記低電位電源に接続された
第２のｎチャネルMOSトランジスタとを備える。
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが低電位電源に接続されると
ともに制御電極が前記入力端子に接続された第１のｎチ
ャネルMOSトランジスタと、前記第１のｎチャネルMOSト
ランジスタの他方電極と高電位電源との間に接続された
負荷と、前記第１のｎチャネルMOSトランジスタの他方
電極と接続された出力端子と、一方電極と制御電極が前
記出力端子に接続されるとともに他方電極が前記高電位
電源に接続されてバルクが前記低電位電源に接続された
第２のｎチャネルMOSトランジスタとを備える。
第１の態様の半導体集積回路によれば、第１の電界効果
トランジスタをブレークダウンさせるようなサージ電圧
が出力端子に印加されると、第２の電界効果トランジス
タがオンしてサージ電流を逃がすため、サージ耐量を向
上できる。
トランジスタをブレークダウンさせるようなサージ電圧
が出力端子に印加されると、第２の電界効果トランジス
タがオンしてサージ電流を逃がすため、サージ耐量を向
上できる。
第２の態様の半導体集積回路によれば、出力端子に
（−）サージが印加された時のみ第２のｐチャネルMOS
トランジスタがオンし、サージ電流が低電位電源より第
２のｐチャネルMOSトランジスタを介し出力端子に抜け
てサージ耐量を向上できる。その他の状態では、第２の
ｐチャネルMOSトランジスタが常にオフ状態にあって、
回路本来の通常動作が保障される。
（−）サージが印加された時のみ第２のｐチャネルMOS
トランジスタがオンし、サージ電流が低電位電源より第
２のｐチャネルMOSトランジスタを介し出力端子に抜け
てサージ耐量を向上できる。その他の状態では、第２の
ｐチャネルMOSトランジスタが常にオフ状態にあって、
回路本来の通常動作が保障される。
また、第３の態様の半導体集積回路によれば、出力端子
に（＋）サージが印加された時のみ第２のｎチャネルMO
Sトランジスタがオンし、サージ電流が出力端子より第
２のｎチャネルMOSトランジスタを介し高電位電源側に
抜けてサージ耐量を向上できる。その他の状態では、第
２のｎチャネルMOSトランジスタが常にオフ状態にあっ
て、回路本来の通常動作が保障される。
に（＋）サージが印加された時のみ第２のｎチャネルMO
Sトランジスタがオンし、サージ電流が出力端子より第
２のｎチャネルMOSトランジスタを介し高電位電源側に
抜けてサージ耐量を向上できる。その他の状態では、第
２のｎチャネルMOSトランジスタが常にオフ状態にあっ
て、回路本来の通常動作が保障される。
第１図は、VFDドライバ用の出力回路として構成された
この発明の一実施例である半導体集積回路を示す。同図
に示すように、この出力回路では、出力端子OUTと、負
電位VPが印加される電源端子４との間に、別の高耐圧ｐ
チャネルMOSトランジスタ20がさらに接続される。すな
わち、ｐチャネルMOSトランジスタ20のドレインとゲー
トが出力端子OUTに接続されるとともに、ソースが電源
端子４に接続され、バルクが正電位VCCの印加される電
源端子３に接続される。その他の構成は、第６図の出力
回路と同一であるため、同一部分に同一符号を付してそ
の説明を省略する。
この発明の一実施例である半導体集積回路を示す。同図
に示すように、この出力回路では、出力端子OUTと、負
電位VPが印加される電源端子４との間に、別の高耐圧ｐ
チャネルMOSトランジスタ20がさらに接続される。すな
わち、ｐチャネルMOSトランジスタ20のドレインとゲー
トが出力端子OUTに接続されるとともに、ソースが電源
端子４に接続され、バルクが正電位VCCの印加される電
源端子３に接続される。その他の構成は、第６図の出力
回路と同一であるため、同一部分に同一符号を付してそ
の説明を省略する。
第２図は、第１図の出力回路を実現する半導体デバイス
の概略断面図を示す。同図に示すように、p-基板５の一
方の主面側に、n-ウェル６に隣接するようにしてｐチャ
ネルMOSトランジスタ20のバルクとなる別のn-ウェル21
が形成される。n-ウェル21の表面側にはｐチャネルMOS
トランジスタ20のドレインとなるp+拡散領域22とソース
となるp+拡散領域23が相互に離して設けられる。またp+
拡散領域23の隣りにはフィールド酸化膜10を介してn+拡
散領域24が設けられる。さらに、n-ウェル21上におい
て、上記２つのp+拡散領域22,23で挟まれた領域に、絶
縁層25を介してゲート電極26が形成される。こうして、
n-ウェル21,p+拡散領域22,23,絶縁層25およびゲート電
極26によりｐチャネルMOSトランジスタ20が構成され
る。そして、一方のp+拡散領域22とゲート電極26が出力
端子OUTに接続されるとともに、他方のp+拡散領域23が
電源端子４に接続される。また、n+拡散領域24が電源端
子３に接続される。なお、第２図から分るように、出力
端子OUTと電源端子３の間に、p+拡散領域22とn-ウェル2
1のｐ−ｎ接合による寄生ダイオード14（第１図参照）
が形成されるとともに、電源端子４と電源端子３の間
に、p+拡散領域23とn-ウェル21のｐ−ｎ接合による寄生
ダイオード27（第１図参照）が形成される。
の概略断面図を示す。同図に示すように、p-基板５の一
方の主面側に、n-ウェル６に隣接するようにしてｐチャ
ネルMOSトランジスタ20のバルクとなる別のn-ウェル21
が形成される。n-ウェル21の表面側にはｐチャネルMOS
トランジスタ20のドレインとなるp+拡散領域22とソース
となるp+拡散領域23が相互に離して設けられる。またp+
拡散領域23の隣りにはフィールド酸化膜10を介してn+拡
散領域24が設けられる。さらに、n-ウェル21上におい
て、上記２つのp+拡散領域22,23で挟まれた領域に、絶
縁層25を介してゲート電極26が形成される。こうして、
n-ウェル21,p+拡散領域22,23,絶縁層25およびゲート電
極26によりｐチャネルMOSトランジスタ20が構成され
る。そして、一方のp+拡散領域22とゲート電極26が出力
端子OUTに接続されるとともに、他方のp+拡散領域23が
電源端子４に接続される。また、n+拡散領域24が電源端
子３に接続される。なお、第２図から分るように、出力
端子OUTと電源端子３の間に、p+拡散領域22とn-ウェル2
1のｐ−ｎ接合による寄生ダイオード14（第１図参照）
が形成されるとともに、電源端子４と電源端子３の間
に、p+拡散領域23とn-ウェル21のｐ−ｎ接合による寄生
ダイオード27（第１図参照）が形成される。
なお、第２図においては、説明の便宜上、高耐圧ｐチャ
ネルトランジスタ1,20をそれぞれ通常のトランジスタ構
造で示しているが、高耐圧構造としては二重拡散法など
種々の技術が従来より知られており、実際のデバイスに
おいてはそのような高耐圧構造が適宜選択して使用され
る。例えば、二重拡散法により高耐圧構造を実現する場
合には、第３図に示すように、ｐチャネルMOSトランジ
スタ１のソースをp+拡散領域7aとp+拡散領域7bの二重拡
散構造に仕上げる一方、ドレインを同じくp-拡散領域8a
とp+拡散領域8bの二重拡散構造に仕上げる。また、n+拡
散領域９をフィールド酸化膜10を介し上記ソースから離
すようにして形成する。他のｐチャネルMOSトランジス
タ20についても、上記と同様にそのソースとドレインを
それぞれ二重拡散法により形成する。もっとも、耐圧の
点を除けば高耐圧構造と通常構造との間でｐチャネルMO
Sトランジスタ1,20の動作に本質的な相違が認められな
いため、ここでは第２図に示す通常構造のデバイスを用
いて以下に説明する。
ネルトランジスタ1,20をそれぞれ通常のトランジスタ構
造で示しているが、高耐圧構造としては二重拡散法など
種々の技術が従来より知られており、実際のデバイスに
おいてはそのような高耐圧構造が適宜選択して使用され
る。例えば、二重拡散法により高耐圧構造を実現する場
合には、第３図に示すように、ｐチャネルMOSトランジ
スタ１のソースをp+拡散領域7aとp+拡散領域7bの二重拡
散構造に仕上げる一方、ドレインを同じくp-拡散領域8a
とp+拡散領域8bの二重拡散構造に仕上げる。また、n+拡
散領域９をフィールド酸化膜10を介し上記ソースから離
すようにして形成する。他のｐチャネルMOSトランジス
タ20についても、上記と同様にそのソースとドレインを
それぞれ二重拡散法により形成する。もっとも、耐圧の
点を除けば高耐圧構造と通常構造との間でｐチャネルMO
Sトランジスタ1,20の動作に本質的な相違が認められな
いため、ここでは第２図に示す通常構造のデバイスを用
いて以下に説明する。
上記出力回路の動作は次のとおりである。まず、通常動
作時において、入力端子INに“L"の制御信号が入力され
たときは、ｐチャネルMOSトランジスタ１がオンして出
力端子OUTが“H"（VCC＝5V）の電位となる一方、入力端
子INに“H"の制御信号が入力されたときは、ｐチャネル
MOSトランジスタ１がオフして出力端子OUTが“L"（VP＝
−35V）の電位となる。このように、通常動作時には、
出力端子OUTはVCC（5V）〜VP（−35V）の間の電位を取
り、ｐチャネルMOSトランジスタ20はソースに比べゲー
トが高電位もしくは同電位にあるため、オフ状態を続け
る。この場合、ｐチャネルMOSトランジスタ20は、ｐチ
ャネルMOSトランジスタ１と同様、既述した二重拡散法
等による高耐圧構造を採用しているため、充分な耐圧を
有し、通常動作に悪影響を及ぼすことはない。
作時において、入力端子INに“L"の制御信号が入力され
たときは、ｐチャネルMOSトランジスタ１がオンして出
力端子OUTが“H"（VCC＝5V）の電位となる一方、入力端
子INに“H"の制御信号が入力されたときは、ｐチャネル
MOSトランジスタ１がオフして出力端子OUTが“L"（VP＝
−35V）の電位となる。このように、通常動作時には、
出力端子OUTはVCC（5V）〜VP（−35V）の間の電位を取
り、ｐチャネルMOSトランジスタ20はソースに比べゲー
トが高電位もしくは同電位にあるため、オフ状態を続け
る。この場合、ｐチャネルMOSトランジスタ20は、ｐチ
ャネルMOSトランジスタ１と同様、既述した二重拡散法
等による高耐圧構造を採用しているため、充分な耐圧を
有し、通常動作に悪影響を及ぼすことはない。
また、出力端子OUTに（＋）サージが印加された場合も
ｐチャネルMOSトランジスタ20はオフ状態を続けるが、
サージ電流は、出力端子OUT→寄生ダイオード14（p+拡
散領域８→n-ウェル６→n+拡散領域９およびp+拡散領域
22→n-ウェル22→n+拡散領域24）→電源端子３の経路で
抜けるため、大きなサージ耐量が確保される。
ｐチャネルMOSトランジスタ20はオフ状態を続けるが、
サージ電流は、出力端子OUT→寄生ダイオード14（p+拡
散領域８→n-ウェル６→n+拡散領域９およびp+拡散領域
22→n-ウェル22→n+拡散領域24）→電源端子３の経路で
抜けるため、大きなサージ耐量が確保される。
一方、出力端子OUTに（−）サージが印加された場合に
は、サージ電圧値は負電位VPに比べ充分低い値となる。
これにより、ｐチャネルMOSトランジスタ20は、ゲート
の電圧がソースの電圧よりも低くなるのでオン状態とな
り、サージ電流は電源端子４→ｐチャネルMOSトランジ
スタ20→出力端子OUTの経路で抜けることになる。その
結果、ｐチャネルMOSトランジスタ１は破壊モードに至
らず、（−）サージに対するサージ耐量が高くなる。
は、サージ電圧値は負電位VPに比べ充分低い値となる。
これにより、ｐチャネルMOSトランジスタ20は、ゲート
の電圧がソースの電圧よりも低くなるのでオン状態とな
り、サージ電流は電源端子４→ｐチャネルMOSトランジ
スタ20→出力端子OUTの経路で抜けることになる。その
結果、ｐチャネルMOSトランジスタ１は破壊モードに至
らず、（−）サージに対するサージ耐量が高くなる。
このように、ｐチャネルMOSトランジスタ20を付加する
ことにより、通常動作に悪影響を与えずにサージ耐量を
高めることができ、従来のようにサージ対策のためにｐ
チャネルMOSトランジスタ１のゲート幅を広げる必要が
なくなるため、チップサイズを小型化できる。
ことにより、通常動作に悪影響を与えずにサージ耐量を
高めることができ、従来のようにサージ対策のためにｐ
チャネルMOSトランジスタ１のゲート幅を広げる必要が
なくなるため、チップサイズを小型化できる。
第４図はVFDドライバ用の出力回路として構成されたこ
の発明の他の実施例である半導体集積回路を示す。
の発明の他の実施例である半導体集積回路を示す。
同図に示すように、この出力回路では、一方の電源端子
３に高電位電源より高電圧VHが印加される一方、他方の
電源端子４がGND（低電位電源）に接続される。また、
出力トランジスタとして高耐圧ｎチャネルMOSトランジ
スタ28が用いられるとともに、サージ電流を逃がすため
のトランジスタとして高耐圧ｎチャネルMOSトランジス
タ29が使用される。そして、ｎチャネルMOSトランジス
タ28が電源端子４と出力端子OUTの間に接続される一
方、ｎチャネルMOSトランジスタ29およびプルダウン抵
抗２が電源端子３と出力端子OUTの間にそれぞれ接続さ
れる。その他の構成は、第１図の出力回路と同一である
ため、同一または相当部分に同一符号を付してその説明
を省略する。
３に高電位電源より高電圧VHが印加される一方、他方の
電源端子４がGND（低電位電源）に接続される。また、
出力トランジスタとして高耐圧ｎチャネルMOSトランジ
スタ28が用いられるとともに、サージ電流を逃がすため
のトランジスタとして高耐圧ｎチャネルMOSトランジス
タ29が使用される。そして、ｎチャネルMOSトランジス
タ28が電源端子４と出力端子OUTの間に接続される一
方、ｎチャネルMOSトランジスタ29およびプルダウン抵
抗２が電源端子３と出力端子OUTの間にそれぞれ接続さ
れる。その他の構成は、第１図の出力回路と同一である
ため、同一または相当部分に同一符号を付してその説明
を省略する。
第５図は、第４図の出力回路を実現する半導体デバイス
の概略断面図を示す。この半導体デバイスは、第２図の
半導体デバイスに比べてｐ−ｎの極性が反転しており、
また電源端子3,4が相互に入れ替わっている。その他の
構成は、第２図のそれと同一であるため、同一又は相当
部分に同一符号を付してその説明を省略する。この場
合、p-ウエル６とn+拡散領域８のｐ−ｎ接合およびp-ウ
エル21とn+拡散領域22のｐ−ｎ接合により寄生ダイオー
ド30（第４図参照）が形成され、p-ウエル１とn+拡散領
域23のｐ−ｎ接合により寄生ダイオード31（第４図参
照）が形成される。
の概略断面図を示す。この半導体デバイスは、第２図の
半導体デバイスに比べてｐ−ｎの極性が反転しており、
また電源端子3,4が相互に入れ替わっている。その他の
構成は、第２図のそれと同一であるため、同一又は相当
部分に同一符号を付してその説明を省略する。この場
合、p-ウエル６とn+拡散領域８のｐ−ｎ接合およびp-ウ
エル21とn+拡散領域22のｐ−ｎ接合により寄生ダイオー
ド30（第４図参照）が形成され、p-ウエル１とn+拡散領
域23のｐ−ｎ接合により寄生ダイオード31（第４図参
照）が形成される。
上記出力回路の動作は次のとおりである。まず、通常動
作時において、入力端子INに“H"の制御信号が入力され
たときは、ｎチャネルMOSトランジスタ28がオンして出
力端子OUTが“L"（GND電位）となる一方、入力端子INに
“L"の制御信号が入力されたときは、ｎチャネルMOSト
ランジスタ28がオフして出力端子OUTが“H"（VH）の電
位となる。このように、通常動作時には、出力端子OUT
はGND〜VHの間の電位をとり、ｎチャネルMOSトランジス
タ29はソースに比べゲートが低電位もしくは同電位にあ
るため、オフ状態を続ける。したがって、ｎチャネルMO
Sトランジスタ29が通常動作に悪影響を及ぼすことはな
い。
作時において、入力端子INに“H"の制御信号が入力され
たときは、ｎチャネルMOSトランジスタ28がオンして出
力端子OUTが“L"（GND電位）となる一方、入力端子INに
“L"の制御信号が入力されたときは、ｎチャネルMOSト
ランジスタ28がオフして出力端子OUTが“H"（VH）の電
位となる。このように、通常動作時には、出力端子OUT
はGND〜VHの間の電位をとり、ｎチャネルMOSトランジス
タ29はソースに比べゲートが低電位もしくは同電位にあ
るため、オフ状態を続ける。したがって、ｎチャネルMO
Sトランジスタ29が通常動作に悪影響を及ぼすことはな
い。
また、出力端子OUTに（−）サージが印加された場合も
ｎチャネルMOSトランジスタ29はオフ状態を続けるが、
サージ電流は、電源端子４→寄生ダイオード30→出力端
子OUTの経路で抜けるため、大きなサージ耐量が確保さ
れる。
ｎチャネルMOSトランジスタ29はオフ状態を続けるが、
サージ電流は、電源端子４→寄生ダイオード30→出力端
子OUTの経路で抜けるため、大きなサージ耐量が確保さ
れる。
一方、出力端子OUTに（＋）サージが印加された場合
は、仮にｎチャネルMOSトランジスタ29がなければ、ｎ
チャネルMOSトランジスタ28のブレークダウンによって
サージ電流が抜けるため、サージ耐量は低くなる。しか
しながら、この実施例では、ｎチャネルMOSトランジス
タ29を設けているため、（＋）サージが印加されると、
ｎチャネルMOSトランジスタ29はソースに比べゲートが
高電位となってオン状態になる。これにより、サージ電
流が、出力端子OUT→ｎチャネルMOSトランジスタ29→電
源端子３の経路で抜けるため、ｎチャネルMOSトランジ
スタ28は破壊モードに至らず、（＋）サージに対するサ
ージ耐量が高くなる。
は、仮にｎチャネルMOSトランジスタ29がなければ、ｎ
チャネルMOSトランジスタ28のブレークダウンによって
サージ電流が抜けるため、サージ耐量は低くなる。しか
しながら、この実施例では、ｎチャネルMOSトランジス
タ29を設けているため、（＋）サージが印加されると、
ｎチャネルMOSトランジスタ29はソースに比べゲートが
高電位となってオン状態になる。これにより、サージ電
流が、出力端子OUT→ｎチャネルMOSトランジスタ29→電
源端子３の経路で抜けるため、ｎチャネルMOSトランジ
スタ28は破壊モードに至らず、（＋）サージに対するサ
ージ耐量が高くなる。
しかも、第１図および第４図に示すMOSトランジスタ20,
29は、いずれもオン状態でサージ電流を抜くため、オン
抵抗値が低く、トランジスタサイズをさほど大きくしな
くてもサージ電流を充分に抜くことができる。
29は、いずれもオン状態でサージ電流を抜くため、オン
抵抗値が低く、トランジスタサイズをさほど大きくしな
くてもサージ電流を充分に抜くことができる。
なお、上記実施例では、抵抗２により負荷を構成してい
るが、この負荷は、例えばリレー等の抵抗以外の負荷で
ももちろんよい。
るが、この負荷は、例えばリレー等の抵抗以外の負荷で
ももちろんよい。
また、上記実施例では、蛍光表示管のドライバ用の出力
回路として説明したが、この発明はプラズマディスプレ
イのドライバ等、百Ｖ以上の高耐圧性能が要求される出
力回路にも応用できる。
回路として説明したが、この発明はプラズマディスプレ
イのドライバ等、百Ｖ以上の高耐圧性能が要求される出
力回路にも応用できる。
また、この発明は、CMOS,pMOS,nMOS,Bi−CMOS等、MOSト
ランジスタを含む全てのウェハプロセスに適用できるこ
とは言うまでもない。
ランジスタを含む全てのウェハプロセスに適用できるこ
とは言うまでもない。
請求項１記載の半導体集積回路によれば、第１の電界効
果トランジスタをブレークダウンさせるようなサージ電
圧が出力端子に印加されると、第２の電界効果トランジ
スタがオンしてサージ電流を逃がすため、通常動作に何
ら悪影響を与えずにサージ耐量を高めることができる。
これにより、出力トランジスタとして機能する第１の電
界効果トランジスタのゲート幅を大きくする必要がなく
なり、チップサイズをかなり小さくできる。
果トランジスタをブレークダウンさせるようなサージ電
圧が出力端子に印加されると、第２の電界効果トランジ
スタがオンしてサージ電流を逃がすため、通常動作に何
ら悪影響を与えずにサージ耐量を高めることができる。
これにより、出力トランジスタとして機能する第１の電
界効果トランジスタのゲート幅を大きくする必要がなく
なり、チップサイズをかなり小さくできる。
請求項２記載の半導体集積回路によれば、（−）サージ
が印加された時のみ動作する第２のｐチャネルMOSトラ
ンジスタをサージ保護に利用し、通常動作において何ら
悪影響を与えずにサージ耐量を高めることができる。こ
れにより出力トランジスタとして機能する第１のｐチャ
ネルMOSトランジスタのゲート幅を大きくする必要がな
くなり、チップサイズをかなり小さくできる。
が印加された時のみ動作する第２のｐチャネルMOSトラ
ンジスタをサージ保護に利用し、通常動作において何ら
悪影響を与えずにサージ耐量を高めることができる。こ
れにより出力トランジスタとして機能する第１のｐチャ
ネルMOSトランジスタのゲート幅を大きくする必要がな
くなり、チップサイズをかなり小さくできる。
また、請求項３記載の半導体集積回路によれば、（＋）
サージが印加された時のみ動作する第２のｎチャネルMO
Sトランジスタをサージ保護に利用し、通常動作におい
て何ら影響を与えずにサージ耐量を高めることができ
る。これにより、出力トランジスタとして機能する第１
のｎチャネルMOSトランジスタのゲート幅を大きくする
必要がなくなり、チップサイズをかなり小さくできる。
サージが印加された時のみ動作する第２のｎチャネルMO
Sトランジスタをサージ保護に利用し、通常動作におい
て何ら影響を与えずにサージ耐量を高めることができ
る。これにより、出力トランジスタとして機能する第１
のｎチャネルMOSトランジスタのゲート幅を大きくする
必要がなくなり、チップサイズをかなり小さくできる。
第１図はこの発明の一実施例である半導体集積回路を示
す図、第２図は第１図の回路を実現する半導体デバイス
の概略断面図、第３図は高耐圧構造の一例を示す半導体
デバイスの要部断面図、第４図はこの発明の他の実施例
である半導体集積回路を示す図、第５図は第４図の回路
を実現する半導体デバイスの概略断面図、第６図はVFD
を駆動するための従来の出力回路を示す図、第７図は第
６図の回路を実現する半導体デバイスの概略断面図、第
８図はサージ耐量測定回路を示す図、第９図はMOSトラ
ンジスタのゲート幅と破壊電圧の関係を示す図である。 図において、1,20はｐチャネルMOSトランジスタ、２は
プルダウン抵抗、3,4は電源端子、28,29はｎチャネルMO
Sトランジスタ、INは入力端子、OUTは出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
す図、第２図は第１図の回路を実現する半導体デバイス
の概略断面図、第３図は高耐圧構造の一例を示す半導体
デバイスの要部断面図、第４図はこの発明の他の実施例
である半導体集積回路を示す図、第５図は第４図の回路
を実現する半導体デバイスの概略断面図、第６図はVFD
を駆動するための従来の出力回路を示す図、第７図は第
６図の回路を実現する半導体デバイスの概略断面図、第
８図はサージ耐量測定回路を示す図、第９図はMOSトラ
ンジスタのゲート幅と破壊電圧の関係を示す図である。 図において、1,20はｐチャネルMOSトランジスタ、２は
プルダウン抵抗、3,4は電源端子、28,29はｎチャネルMO
Sトランジスタ、INは入力端子、OUTは出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】制御信号を入力するための入力端子と、 一方電極とバルクが第１電位点に接続されるとともに、
制御電極が前記入力端子に接続された第１の電界効果ト
ランジスタと、 前記第１の電界効果トランジスタの他方電極と第２電位
点との間に接続された負荷と、 前記第１の電界効果トランジスタの他方電極に接続され
た出力端子と、 一方電極と制御電極が前記出力端子に接続されるととも
に他方電極が前記第２電位点に接続されてバルクが前記
第１電位点に接続された第２の電界効果トランジスタと
を備えた半導体集積回路。 - 【請求項２】制御信号を入力するための入力端子と、 一方電極とバルクが高電位電源に接続されるとともに、
制御電極が前記入力端子に接続された第１のｐチャネル
MOSトランジスタと、 前記第１のｐチャネルMOSトランジスタの他方電極と低
電位電源との間に接続された負荷と、 前記第１のｐチャネルMOSトランジスタの他方電極に接
続された出力端子と、 一方電極と制御電極が前記出力端子に接続されるととも
に他方電極が前記低電位電源に接続されてバルクが前記
高電位電源に接続された第２のｐチャネルMOSトランジ
スタとを備えた半導体集積回路。 - 【請求項３】制御信号を入力するための入力端子と、 一方電極とバルクが低電位電源に接続されるとともに、
制御電極が前記入力端子に接続された第１のｎチャネル
MOSトランジスタと、 前記第１のｎチャネルMOSトランジスタの他方電極と高
電位電源との間に接続された負荷と、 前記第１のｎチャネルMOSトランジスタの他方電極と接
続された出力端子と、 一方電極と制御電極が前記出力端子に接続されるととも
に他方電極が前記高電位電源に接続されて、バルクが前
記低電位電源に接続された第２のｎチャネルMOSトラン
ジスタとを備えた半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275417A JPH0734476B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
| US07/543,372 US5144518A (en) | 1989-10-23 | 1990-06-26 | Semiconductor integrated circuit |
| DE4031432A DE4031432A1 (de) | 1989-10-23 | 1990-10-04 | Integrierte halbleiterschaltung |
| KR1019900016319A KR940006699B1 (ko) | 1989-10-15 | 1990-10-15 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275417A JPH0734476B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136376A JPH03136376A (ja) | 1991-06-11 |
| JPH0734476B2 true JPH0734476B2 (ja) | 1995-04-12 |
Family
ID=17555216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275417A Expired - Lifetime JPH0734476B2 (ja) | 1989-10-15 | 1989-10-23 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5144518A (ja) |
| JP (1) | JPH0734476B2 (ja) |
| KR (1) | KR940006699B1 (ja) |
| DE (1) | DE4031432A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160397A (ja) * | 1991-12-10 | 1993-06-25 | Mitsubishi Electric Corp | 入力保護回路 |
| DE69320221T2 (de) * | 1992-03-16 | 1999-03-11 | Philips Electronics Nv | Integrierte Halbleiterschaltung mit Schutzvorrichtungen |
| US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| US5272097A (en) * | 1992-04-07 | 1993-12-21 | Philip Shiota | Method for fabricating diodes for electrostatic discharge protection and voltage references |
| JP3290772B2 (ja) * | 1993-08-18 | 2002-06-10 | 株式会社東芝 | 表示装置 |
| US5530612A (en) * | 1994-03-28 | 1996-06-25 | Intel Corporation | Electrostatic discharge protection circuits using biased and terminated PNP transistor chains |
| US5552338A (en) * | 1994-09-26 | 1996-09-03 | Intel Corporation | Method of using latchup current to blow a fuse in an integrated circuit |
| JP3485655B2 (ja) * | 1994-12-14 | 2004-01-13 | 株式会社ルネサステクノロジ | 複合型ｍｏｓｆｅｔ |
| US5635418A (en) * | 1995-03-23 | 1997-06-03 | Micron Technology, Inc. | Method of making a resistor |
| US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
| DE19529254A1 (de) * | 1995-08-09 | 1997-02-13 | Telefunken Microelectron | Mikromechanischer Schalter |
| US5744839A (en) * | 1996-06-11 | 1998-04-28 | Micron Technology, Inc. | ESD protection using selective siliciding techniques |
| US5882967A (en) * | 1997-05-07 | 1999-03-16 | International Business Machines Corporation | Process for buried diode formation in CMOS |
| KR19990074584A (ko) * | 1998-03-12 | 1999-10-05 | 김영환 | 정전방전 보호 회로를 갖는 반도체 소자 |
| US6285062B1 (en) * | 1999-05-12 | 2001-09-04 | Micron Technology, Inc. | Adjustable high-trigger-voltage electrostatic discharge protection device |
| JP4402465B2 (ja) * | 2004-01-05 | 2010-01-20 | 株式会社リコー | 電源回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044373A (en) * | 1967-11-13 | 1977-08-23 | Hitachi, Ltd. | IGFET with gate protection diode and antiparasitic isolation means |
| JPS51101478A (ja) * | 1975-03-04 | 1976-09-07 | Suwa Seikosha Kk | |
| JPS6066049U (ja) * | 1983-10-12 | 1985-05-10 | 日本電気株式会社 | Ｃ−ｍｏｓ型電界効果トランジスタ |
| JPH0748652B2 (ja) * | 1987-07-23 | 1995-05-24 | 三菱電機株式会社 | 半導体回路装置の入力保護装置 |
| US4789917A (en) * | 1987-08-31 | 1988-12-06 | National Semiconductor Corp. | MOS I/O protection using switched body circuit design |
| JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
-
1989
- 1989-10-23 JP JP1275417A patent/JPH0734476B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-26 US US07/543,372 patent/US5144518A/en not_active Expired - Lifetime
- 1990-10-04 DE DE4031432A patent/DE4031432A1/de active Granted
- 1990-10-15 KR KR1019900016319A patent/KR940006699B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE4031432A1 (de) | 1991-04-25 |
| DE4031432C2 (ja) | 1992-12-17 |
| KR940006699B1 (ko) | 1994-07-25 |
| US5144518A (en) | 1992-09-01 |
| JPH03136376A (ja) | 1991-06-11 |
| KR910008863A (ko) | 1991-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0734476B2 (ja) | 半導体集積回路 | |
| KR100302535B1 (ko) | 가변 임계 전압을 가지는 soi형 반도체 장치 및 바이어스전압발생장치 | |
| US5789964A (en) | Decoupling capacitor network for off-state operation | |
| US7049850B2 (en) | Semiconductor device with a voltage detecting device to prevent shoot-through phenomenon in first and second complementary switching devices | |
| JP2642913B2 (ja) | 電子的スイッチのスイッチング用のレベルシフタを有する制御回路 | |
| US9184586B2 (en) | SiGe based gate driven PMOS trigger circuit | |
| JPH09134997A (ja) | 半導体素子における静電放電保護装置 | |
| US20070064476A1 (en) | Semicoductor circuit, inverter circuit, semiconductor apparatus, and manufacturing method thereof | |
| US6998668B2 (en) | Semiconductor integrated circuit device including a level shifter | |
| JPH1168540A (ja) | 高耐圧パワーｉｃの出力段回路 | |
| JPH0897362A (ja) | 半導体集積回路の電源保護回路 | |
| JP2003303899A (ja) | 半導体装置の静電破壊防止回路 | |
| JPS63262574A (ja) | テスト・モ−ド始動回路 | |
| US7683626B2 (en) | Circuit with an arrangement for the detection of an interrupted connecting line | |
| JPS6167952A (ja) | Ｃｍｏｓ半導体装置 | |
| JP4321161B2 (ja) | 半導体装置の評価方法 | |
| US6633468B1 (en) | High voltage protection circuit for improved oxide reliability | |
| JP2000269428A (ja) | 半導体集積回路 | |
| JP3431127B2 (ja) | 電子装置および電子スイッチ装置 | |
| JPH11243330A (ja) | 入力回路 | |
| JP3635953B2 (ja) | 高耐圧パワー集積回路 | |
| JP2004317382A (ja) | 半導体装置 | |
| JPS5967724A (ja) | 半導体スイツチ回路 | |
| JP2003338555A (ja) | 電子スイッチ装置及びその製造方法 | |
| JP2000307068A (ja) | 半導体装置および半導体装置の使用方法ならびに半導体装置の試験方法 |