JPS6167952A - Ｃｍｏｓ半導体装置 - Google Patents

Ｃｍｏｓ半導体装置

Info

Publication number
JPS6167952A
JPS6167952A JP59189884A JP18988484A JPS6167952A JP S6167952 A JPS6167952 A JP S6167952A JP 59189884 A JP59189884 A JP 59189884A JP 18988484 A JP18988484 A JP 18988484A JP S6167952 A JPS6167952 A JP S6167952A
Authority
JP
Japan
Prior art keywords
power supply
resistance value
latch
semiconductor device
control means
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59189884A
Other languages
English (en)
Other versions
JPH0369183B2 (ja
Inventor
Yasuo Akatsuka
赤塚　泰生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP59189884A priority Critical patent/JPS6167952A/ja
Priority to US06/774,683 priority patent/US4723081A/en
Publication of JPS6167952A publication Critical patent/JPS6167952A/ja
Publication of JPH0369183B2 publication Critical patent/JPH0369183B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＣＭ０８半導体装置に゛関し、特に、ラッテア
ップによる破壊が生じないような手段を施したＣＭＯＳ
半導体装置に関するものである。
（従来の技術） 従来、ＣＭＯＳ半導体装置は寄生バイポーラトランジス
タによって構成されるサイリスタの作用により、入力に
ノイズが入りた場合等にラッチアップが発生し、正常動
作時に比べ１０〜５０倍もの過大な電源電流が流れ、こ
の過大電流によりジャンクシ冒ン破壊１人ノ配線の溶断
等を引き起こし、最終的には装置全体としての破壊に至
るという欠点があう九。
これを図を用いて説明する。第５図は従来のＣＭＯＳ半
導体装置の一例を示す模式的断面図、第６図はその等価
回路図である。第５図において、Ｎ型基板１１にＰチャ
ネルトランジスタ、Ｎ型基板１１に形成され九Ｐウェル
１２ＫＮチャネルトランジスタが作られ０Ｍ０８回路を
構成している。
ここで同一基板にＰ型とＮ型の不純物領域を形成してい
るため、必然的に寄生バイポーラトランジスタＱｌ　、
Ｑ２　、Ｑｓが形成されている。又、Ｎ型基板１１及び
Ｐウェル１２には各々寄生抵抗ｒ１゜ｒ２が存在する。
いま、出力端子１３に外部電源７００以上の電圧が加わ
ると、バイポーラトランジスタＱ２のエミッタ、ベース
及び抵抗ｒ１を通して電流が流れるため、抵抗ｒ１の両
端に電圧降下を生じ、バイポーラトランジスタＱ３がオ
ン状態となる。さらに、これにより抵抗ｒ２の両端に電
圧降下が生じるため、バイポーラトランジスタＱ１がオ
ン状態となり、これが抵抗ｒ１の両端の電圧降下をもた
らしてバイポーラトランジスタＱ３のオン状態を持続さ
せ、出力端子１３に加えた電圧を取り除いても電流は流
れ続ける。この電流は、数多くの寄生バイポーラトラン
ジスタをオンさせて流れるため、通常外部電源ＶＣＣ−
接地間の抵抗値は非常に小さなものとなり、過大電流が
流れ続けてＣＭＯＳ半導体装置の破壊に至る。
（発明の目的） 本発明の目的は、ラッチアップが発生し次場合でも破壊
に至らないようなＣＭＯＳ半導体装置を提供することで
ある。
（発明の構成） 本発明の０Ｍ０８回路は、ラッチアップが発生したこと
を検知して電源電流の供給を制限する抵抗値制御手段を
有することから構成される。
（作用） 本発明によるＣＭＯＳ半導体装置は、外部電源と０ＭＯ
８構成の内部回路との間に抵抗値制御手段を設けておき
、ラッチアップが発生して内部回路の電源端子−接地間
の抵抗値が小さくなった時、これを検知して、この検知
信号により前記抵抗値制御手段を働かせて外部電源−内
部回路の電源端子間の抵抗値を増加させ、これにより電
源電流を制限して装置の破壊を防ごうとするものである
。
（実施例） 以下、本発明の実施例につき図面を参照して説明する。
第１図は本発明の一実施例の回路を示すブロック図であ
る。第１図において、０ＭＯ８構成の内部回路２１と外
部電源ＶＣＣとの間に抵抗値制御手段２２が接続されて
おり、内部回路２１においてラッチアップが発生した場
合、抵抗値制御手段２２が内部回路２１の電源端子Ｖ。
。−接地間の抵抗値の低下を検知して、外部電源■ｃｃ
　−電源端子ｖＣＣａ間の抵抗値を増加てせ、電源電流
に制限を加え破壊を防ぐ。
第２図は本実施例の要部を示す模式的断面図である。内
部回路２１はＮ型基板２３にＰチャネルトランジスタ、
Ｎ型基板２３に形成されたＰウェル２４にＮチャネルト
ランジスタを設けて０ＭＯ８構成としている。一方、抵
抗値制御手段２２はＮ型基板２３とは電気的に絶縁石れ
たＮ型基板２３ＲにＰチャネルトランジスタのみを設け
たものであり、ラッチアップが発生しない構造となって
いる。
第３図に抵抗値制御手段２２０回路例を示す。
ソースが外部電源ｖｃｃに接続された第１．第２のＰチ
ャネルトランジスタＱ　ｐｉ　＋　Ｑ　ｐ２が互いにド
レイ／とゲートを交差して接続され、トランジスタＱｐ
□　のドレインが抵抗Ｒ１全通して接地され、トランジ
スタＱＰ鵞　のドレイ７が内部回路の電源端子ｖｃｃ、
に接続されている。トランジスタＱＰＩ　と抵抗Ｒ□と
でインバータ１１ｔ−、ｌ−ランジスタＱｐｚと内部回
路２１の電源端子ＶＣＣａ−接地間の抵抗Ｒ２とでイン
バータＩ２を構成している。
第４図は、抵抗制御手段２２の動作を示す特性図で、イ
ンバータＩｉ＋Ｉ！の入出力特性を示す。
ここでＣＩＩ　はインバータＩｌの入出力特性を示す曲
線、ＣＸ２ｏ、Ｃｌ２ＬはインバータＩ２の入出力特性
を示す曲線でありｓ　Ｃｌ２Ｏ＊　Ｃｒ２Ｌはそれぞれ
内部回路２１にラッチアップが発生する前と後に対応し
ている。抵抗Ｒ２はラッチアップ発生前で例えば几２ｏ
＝１００〜２００Ωの値を示していたものが、ラッチア
ップ発生後では例えばＲ’２Ｌ”４〜１０Ωと激減する
ため第４図のような曲線となる。抵抗Ｒ２０”２Ｌに対
して、トランジスタＱｐ１＋ＱＰ２　、抵抗Ｒ１を選ぶ
ことにより第４図にＰＯ・ＰＬで示す如く曲線Ｃ１１と
Ｃｌ２Ｏ・ＣＩ２Ｌの交点をそれぞＡ１点とすることが
可能である。
すなわち点Ｐ。とＰ、が各々ラッチアップ発生１６１と
後の動作点である。
これより、トランジスタＱｐｚ　のゲート電圧■。
はラッチアップ発生前のＯｖからラッチアップ発生後に
は■ｏＬへと変化し、トランジスタＱｐ□のオン抵抗が
増大することが分かる。
すなわち、抵抗値制御手段２２は、ラッチアップ発生を
検出して外部電源ＶＣＣと内部回路の電源端子Ｖ。０．
との間の抵抗値を上げるという所望の動作をすることが
分かる。
なお、本発明は本実施例に限られず、種々な実施例が可
能であり、例えば、抵抗値制御手段ｔ−Ｐ型基板に設は
九Ｎチャネルトランジスタで構成することも可能である
。又、ＣＭＯＳ内部回路と抵抗値制御手段とを同一基板
に設けることも可能で、この場合は両者を絶縁して抵抗
値制御手段にはラッチアップが発生しないような考慮を
施せばよい。
（発明の効果） 以上、詳細説明したとおり、本発明によれば、ラッチア
ップが発生したことを検知して電源電流の供給を制限す
る抵抗値制御手段により、ラッチアップが発生した場合
でも、電源電流を制限することにより破壊に至らないＣ
ＭＯＳ半導体装置を提供することができる。
【図面の簡単な説明】
第１図は本発明の一実施例の回路を示すブロック図、第
２図はその要部を示す模式的断面図、第３図は第１図の
部分詳細回路図、第４図は第３図の回路の特性図、第５
図は従来のＣＭＯＳ半導体装置の一例を示す模式的断面
図、第６図はその等価回路図である。 ２１・・・・・・内部回路、２２・・・・・・抵抗値制
御手段、２３．２３１・・・・・・Ｎ型基板、２４・・
・・・・Ｐウェル、１１、Ｉ、・・・・・・インバータ
ｓ　ＱＰＩ　＋　ＱＰ２・・・・・・Ｐチャネル間Ｏ８
トランジスタ、”　ｌ　＋　”　２・・・・・・抵抗、
■ｃｃ・・・・・・外部電源５ｖｃｃａ・・・・・・内
部回路の電源端子。 代理人　弁理士　　内　原　　　晋！／、ｔ＞ごゝ：、
、１．．。 ′＼ゴ 第１図 第２図 第３図 第４巳

Claims (2)

    【特許請求の範囲】
  1. （１）ラッチアップが発生したことを検知して電源電流
    の供給を制限する抵抗値制御手段を有することを特徴と
    するＣＭＯＳ半導体装置。
  2. （２）抵抗値制御手段が、ＣＭＯＳ半導体装置が構成さ
    れた半導体基板とは電気的に絶縁された一導電型の半導
    体基板上で構成されており、かつ一方の電極が電源に接
    続された第１、第２の反対導電型のトランジスタを互い
    に他方の電極とゲート電極を交差して接続し、前記第１
    のトランジスタの他方の電極を抵抗を通して接地し、前
    記第２のトランジスタの他方の電極を前記ＣＭＯＳ半導
    体装置の内部回路の電源端子に接続してなる特許請求の
    範囲第（１）項記載のＣＭＯＳ半導体装置。
JP59189884A 1984-09-11 1984-09-11 Ｃｍｏｓ半導体装置 Granted JPS6167952A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59189884A JPS6167952A (ja) 1984-09-11 1984-09-11 Ｃｍｏｓ半導体装置
US06/774,683 US4723081A (en) 1984-09-11 1985-09-11 CMOS integrated circuit protected from latch-up phenomenon

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59189884A JPS6167952A (ja) 1984-09-11 1984-09-11 Ｃｍｏｓ半導体装置

Publications (2)

Publication Number Publication Date
JPS6167952A true JPS6167952A (ja) 1986-04-08
JPH0369183B2 JPH0369183B2 (ja) 1991-10-31

Family

ID=16248787

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59189884A Granted JPS6167952A (ja) 1984-09-11 1984-09-11 Ｃｍｏｓ半導体装置

Country Status (2)

Country Link
US (1) US4723081A (ja)
JP (1) JPS6167952A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190424A (ja) * 2005-01-07 2006-07-20 Nec Electronics Corp 半導体集積回路装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900008746B1 (ko) * 1986-11-19 1990-11-29 삼성전자 주식회사 접합 파괴장치 반도체장치
IT1217104B (it) * 1987-03-03 1990-03-14 Sgs Microelettronica Spa Circuito integrato cmos a due alimentazioni con un transistore mos integrato di protezione contro il <<latch-up>>.
US5159204A (en) * 1987-11-18 1992-10-27 Bernacchi Jerald R Structure and method for preventing latch-up in integrated circuits
US5212616A (en) * 1991-10-23 1993-05-18 International Business Machines Corporation Voltage regulation and latch-up protection circuits
ATE139875T1 (de) * 1992-09-16 1996-07-15 Siemens Ag Cmos-pufferschaltung
US5563438A (en) * 1994-10-26 1996-10-08 Alliedsignal Inc. Rugged CMOS output stage design
DE19721655C1 (de) * 1997-05-23 1998-12-03 Daimler Benz Ag Thyristor mit Selbstschutz
JP6285831B2 (ja) * 2014-09-12 2018-02-28 株式会社東芝 半導体素子

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53129986A (en) * 1977-04-20 1978-11-13 Hitachi Ltd Complementary type mis semiconductor device
JPS5925261A (ja) * 1982-08-02 1984-02-09 Hitachi Ltd Ｃｍｏｓ集積回路装置
JPS59132234A (ja) * 1983-01-19 1984-07-30 Hitachi Ltd 半導体集積回路装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4353105A (en) * 1980-12-08 1982-10-05 National Semiconductor Corporation CMOS Latch-up protection circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53129986A (en) * 1977-04-20 1978-11-13 Hitachi Ltd Complementary type mis semiconductor device
JPS5925261A (ja) * 1982-08-02 1984-02-09 Hitachi Ltd Ｃｍｏｓ集積回路装置
JPS59132234A (ja) * 1983-01-19 1984-07-30 Hitachi Ltd 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190424A (ja) * 2005-01-07 2006-07-20 Nec Electronics Corp 半導体集積回路装置
US7274616B2 (en) 2005-01-07 2007-09-25 Nec Electronics Corporation Integrated circuit apparatus

Also Published As

Publication number Publication date
JPH0369183B2 (ja) 1991-10-31
US4723081A (en) 1988-02-02

Similar Documents

Publication Publication Date Title
JP3164065B2 (ja) 半導体装置
US4453092A (en) Comparator circuit having reduced input bias current
JPS63208324A (ja) 半導体集積回路装置
KR100302529B1 (ko) 박막반도체집적회로
JPS6167952A (ja) Ｃｍｏｓ半導体装置
TWI784502B (zh) 靜電放電防護電路
JP3464340B2 (ja) 半導体集積回路装置
JPH07193195A (ja) Ｃｍｏｓ集積回路装置
US6218881B1 (en) Semiconductor integrated circuit device
JP3559075B2 (ja) Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置
JP3036423B2 (ja) 半導体装置
JPH0571145B2 (ja)
US6707653B2 (en) Semiconductor controlled rectifier for use in electrostatic discharge protection circuit
US20030230781A1 (en) Semiconductor device
JPH06151744A (ja) 半導体入出力保護装置
JP3100137B2 (ja) 半導体集積装置
JP3431127B2 (ja) 電子装置および電子スイッチ装置
JPH04332160A (ja) 出力バッファ
JPH11251453A (ja) 半導体集積装置
JPS60256224A (ja) 相補形論理回路
JPH11243639A (ja) 半導体回路
JPH0532908B2 (ja)
JP2003338555A (ja) 電子スイッチ装置及びその製造方法
JPH11177023A (ja) 半導体装置
JPH1151980A (ja) 電圧検出回路