JPS59132234A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59132234A JPS59132234A JP58005908A JP590883A JPS59132234A JP S59132234 A JPS59132234 A JP S59132234A JP 58005908 A JP58005908 A JP 58005908A JP 590883 A JP590883 A JP 590883A JP S59132234 A JPS59132234 A JP S59132234A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- current
- internal power
- internal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置に関し１、特にランチア
ップ現象による集積回路内部の破壊を防止できるように
された半導体集積回路装置に関する。
ップ現象による集積回路内部の破壊を防止できるように
された半導体集積回路装置に関する。
ＣＭＯＢＬＳＩのような半導体集積回路装置においては
、ＣＭＯＢデバイス内部に’Ｗ生するサイリスタが、外
部からのノイズ等によってトリガされて導通し、電流が
流れ続けてしまうというラッチアップ現象が問題とされ
ている。
、ＣＭＯＢデバイス内部に’Ｗ生するサイリスタが、外
部からのノイズ等によってトリガされて導通し、電流が
流れ続けてしまうというラッチアップ現象が問題とされ
ている。
従来、このようなラッチアップ現象ケ防止するために、
外部からの俳給電淵と内部電源ラインとの間に抵抗を設
けることによシ市流をクランプし、ラッチアップ奮起き
にくくさせるなどの対策が施されていに０ ところが、外部供給を源と内部電源ラインとの間の抵抗
値ケ大きくする程、ラッチアップは起き難くされるが、
付加した抵抗による電圧降下も大きくなる。そのため、
内部回路のロジック動作によ電流される瞬間的な貫通を
流によって内部電源電圧にノイズが乗ってしまい、謬動
作が生じ易くなるおそれがある。また、上記付加抵抗の
抵抗値が大きくなる稈、内部素子の出力電圧レベルが低
下しｆｃシ、信号の遅延が大きくなる等の問題点があっ
た。
外部からの俳給電淵と内部電源ラインとの間に抵抗を設
けることによシ市流をクランプし、ラッチアップ奮起き
にくくさせるなどの対策が施されていに０ ところが、外部供給を源と内部電源ラインとの間の抵抗
値ケ大きくする程、ラッチアップは起き難くされるが、
付加した抵抗による電圧降下も大きくなる。そのため、
内部回路のロジック動作によ電流される瞬間的な貫通を
流によって内部電源電圧にノイズが乗ってしまい、謬動
作が生じ易くなるおそれがある。また、上記付加抵抗の
抵抗値が大きくなる稈、内部素子の出力電圧レベルが低
下しｆｃシ、信号の遅延が大きくなる等の問題点があっ
た。
そこで、この発明は、寄生サイリスタを有するような半
導体集積回路装置において、定常状態においては、外部
供給電源と内部電源ラインとの間に介在される抵抗が小
さくて充分に電流が供給されるが、内部回路にう＝／チ
アツブ覗象が生じ始めると、外部供給薗漣との間の抵抗
値が大きくされて供ｌＩ＠電流が抑制され、こｈによっ
て少なくともラッチアップ現象による内部素子の破壊が
防止されるようにすることを目的とする。
導体集積回路装置において、定常状態においては、外部
供給電源と内部電源ラインとの間に介在される抵抗が小
さくて充分に電流が供給されるが、内部回路にう＝／チ
アツブ覗象が生じ始めると、外部供給薗漣との間の抵抗
値が大きくされて供ｌＩ＠電流が抑制され、こｈによっ
て少なくともラッチアップ現象による内部素子の破壊が
防止されるようにすることを目的とする。
以下図面を用いてこの発明を説明する。
第１図は本発明が適用された半導体集積回路装置の一実
施例を示す。図において、破線Ａで囲まｆまた部分は、
公知の半導体集積回路の製造技術によって、シリコンの
よう力１個の半導体基板上に形成される。
施例を示す。図において、破線Ａで囲まｆまた部分は、
公知の半導体集積回路の製造技術によって、シリコンの
よう力１個の半導体基板上に形成される。
１ ａ、 、 １ ｂけ集積回路Ａに設けられた外部電
源端子で、外部電源端子１ａには、図示しない適当な外
部重湯２が接続され、電源電圧Ｖ。０の供給を受けるよ
うにされている。また、外部端子１ｂは外部の接地電位
に接続されている。
源端子で、外部電源端子１ａには、図示しない適当な外
部重湯２が接続され、電源電圧Ｖ。０の供給を受けるよ
うにされている。また、外部端子１ｂは外部の接地電位
に接続されている。
３は内部ロジック回路、４はこの内部ロジック回路３に
電源電圧を供給するための内部電源ラインである。この
内部電源ライン４と前記外部電源装置１ａとの間には、
抵抗Ｒ１とｔ流制御用ＭＯＦＩＦＫＴＱ、とが並列に設
けられている。この場合、特に制限さね−ないが、抵抗
Ｒ１は拡散層からなＶ）、ＭＯＳＦＥＴ Ｑ、＋ｌｄエ
ンハンヌノント型に形成さｈている。そして、上記ＭＯ
５ＦＥｉＴ Ｑ＋のゲート端子には、内部電源ライン４
に入力端子が接続され、外部電源電圧■。０によってバ
イアスされるようにさｔた反転増幅器５の出力電圧が供
給されるようにされている。１飢抵抗Ｒ１は比較的大き
な抵抗値を有するようにされている。
電源電圧を供給するための内部電源ラインである。この
内部電源ライン４と前記外部電源装置１ａとの間には、
抵抗Ｒ１とｔ流制御用ＭＯＦＩＦＫＴＱ、とが並列に設
けられている。この場合、特に制限さね−ないが、抵抗
Ｒ１は拡散層からなＶ）、ＭＯＳＦＥＴ Ｑ、＋ｌｄエ
ンハンヌノント型に形成さｈている。そして、上記ＭＯ
５ＦＥｉＴ Ｑ＋のゲート端子には、内部電源ライン４
に入力端子が接続され、外部電源電圧■。０によってバ
イアスされるようにさｔた反転増幅器５の出力電圧が供
給されるようにされている。１飢抵抗Ｒ１は比較的大き
な抵抗値を有するようにされている。
従って、外部電源装置２より外部端子１ａｌＣ菫沖電圧
Ｖ。０が供給されると、抵抗Ｒ，全全通て内部電源ライ
ン４に電源電圧が供給されるが、内部電源ライン４は比
較的大きな容量を有しているため、この容量と上記抵抗
Ｒ１とによって積分回路か構成される。そのため内部電
源ライン４のレベル（内部ＩＩ′源市圧■。。□）は徐
々に立ち下がって行く。こわに伴なって反転増幅器５の
出力電圧は立ち上がって行き、ＭＯＳＦＥＴ Ｑ＋が導
通される。
Ｖ。０が供給されると、抵抗Ｒ，全全通て内部電源ライ
ン４に電源電圧が供給されるが、内部電源ライン４は比
較的大きな容量を有しているため、この容量と上記抵抗
Ｒ１とによって積分回路か構成される。そのため内部電
源ライン４のレベル（内部ＩＩ′源市圧■。。□）は徐
々に立ち下がって行く。こわに伴なって反転増幅器５の
出力電圧は立ち上がって行き、ＭＯＳＦＥＴ Ｑ＋が導
通される。
そのため、以後通常の動作時には、ＭＯ８ＦＫテＱ、＋
を介して内部電源ライン４に電流が供給される。
を介して内部電源ライン４に電流が供給される。
しかして、内部ロジック回路３内の寄生サイリスタにト
リガが加わって、寄生バイポーラトランジスタが導通さ
れ始めると、内部電源のインピーダンスが低下する。内
部電源電圧Ｖ。ｏｌのレベルは、ＭＯ８ＦＢＴＱ、＋と
内部蔽、源のインピーダンスとの比によって決定される
（抵抗Ｒ，はＭＯ８ＦＥＴＱ＋ のオン抵抗よりもかカ
シ大きいので無視する）。そのため、ラッチアップ現象
が始１って、内部電源のインピーダンスが下がると、内
部電源電圧Ｖ。０工のレベルは上がシ、反転増幅器５の
出力電圧が下がっ”ｒ、ＭＯＳＦＥＴ蛎の導通状態が弱
められる。七の結果、ＭＯ８ＦＦｉＴＱ、＋がら内部電
源ライン４への電流供給が制限さね、供給電流が寄生サ
イリスタの保持電流値以下に抑えられてう・ノチアップ
現象が鋼消され、回路は正常な状態に回領される。
リガが加わって、寄生バイポーラトランジスタが導通さ
れ始めると、内部電源のインピーダンスが低下する。内
部電源電圧Ｖ。ｏｌのレベルは、ＭＯ８ＦＢＴＱ、＋と
内部蔽、源のインピーダンスとの比によって決定される
（抵抗Ｒ，はＭＯ８ＦＥＴＱ＋ のオン抵抗よりもかカ
シ大きいので無視する）。そのため、ラッチアップ現象
が始１って、内部電源のインピーダンスが下がると、内
部電源電圧Ｖ。０工のレベルは上がシ、反転増幅器５の
出力電圧が下がっ”ｒ、ＭＯＳＦＥＴ蛎の導通状態が弱
められる。七の結果、ＭＯ８ＦＦｉＴＱ、＋がら内部電
源ライン４への電流供給が制限さね、供給電流が寄生サ
イリスタの保持電流値以下に抑えられてう・ノチアップ
現象が鋼消され、回路は正常な状態に回領される。
１淀、仮にラソチア・ツブが生じ継続されたとし７ても
、ＭＯ８ＦＥＴＱ、＋によって、過大電流の流入が防止
されるので、少なくとも内部素子が破壊される捷でに至
ることはない。
、ＭＯ８ＦＥＴＱ、＋によって、過大電流の流入が防止
されるので、少なくとも内部素子が破壊される捷でに至
ることはない。
なお、ラッチアップ現象が発生し７、内部ロジ・ツク回
路３への電流が制限されるようになると、自動的にリセ
ットがかけられるように構成しておくことによって、ラ
ッチアップの回復後に回路が初期状態に復帰されるよう
にすることができる。こねによって、ラッチアップ時に
生じた誤１ったデータの出力全防止することができる。
路３への電流が制限されるようになると、自動的にリセ
ットがかけられるように構成しておくことによって、ラ
ッチアップの回復後に回路が初期状態に復帰されるよう
にすることができる。こねによって、ラッチアップ時に
生じた誤１ったデータの出力全防止することができる。
次に、第２図は本発明の他の実施例を示す。
この実施例では、第１の実施例（第１図）における反転
増幅器５の代わシに、インバータ５′會使用している。
増幅器５の代わシに、インバータ５′會使用している。
この場合には、インバータ５′の論理しきい値を、内部
電源電圧が横切ることによシ、ＭＯＳＦＥＴ Ｑｌがオ
ン、オフされて、外部から供給される電流を制限するよ
うにされる。
電源電圧が横切ることによシ、ＭＯＳＦＥＴ Ｑｌがオ
ン、オフされて、外部から供給される電流を制限するよ
うにされる。
ま友、この実施例では、抵抗Ｒ１の代わシに、デプレッ
ション型のＭＯＳＦＥＴ Ｑ、が使用されている。この
ように、抵抗Ｒ１は抵抗成分會有する他の素子と置き換
えることができる。
ション型のＭＯＳＦＥＴ Ｑ、が使用されている。この
ように、抵抗Ｒ１は抵抗成分會有する他の素子と置き換
えることができる。
以上説明し７たようにこの発明は、外部Ｗｔ源端子と内
部！８ラインとの間に抵抗成分を有する素子と、電流制
御用トランジスタと？設けるとともに、内部ｆｉｒ沖Ｉ
Ｆ圧のレベル変動を検出するレベル検出手段を設け、う
・ソチアップの発生姉よシ内部市源電圧が変動したこと
を検出して、上記電流制御用トランジスタ全動作させて
、内部電源ラインへの電流の供給を制限するように構成
したので、供給電流が寄生サイリスタの保持電流以下に
抑制されてラッチアップが解消されるようになる。また
、仮に供給ｗ汗の減少によシラッチアップが解消されな
かったとしても、電流制限によυ内部回路への過大電流
の流入が防止され、少なくともラッチアップの継続によ
る内部素子の破壊や劣化をなくすことができ石という効
果がある。
部！８ラインとの間に抵抗成分を有する素子と、電流制
御用トランジスタと？設けるとともに、内部ｆｉｒ沖Ｉ
Ｆ圧のレベル変動を検出するレベル検出手段を設け、う
・ソチアップの発生姉よシ内部市源電圧が変動したこと
を検出して、上記電流制御用トランジスタ全動作させて
、内部電源ラインへの電流の供給を制限するように構成
したので、供給電流が寄生サイリスタの保持電流以下に
抑制されてラッチアップが解消されるようになる。また
、仮に供給ｗ汗の減少によシラッチアップが解消されな
かったとしても、電流制限によυ内部回路への過大電流
の流入が防止され、少なくともラッチアップの継続によ
る内部素子の破壊や劣化をなくすことができ石という効
果がある。
第１図は本発明に係る半導体集積回路装置の一実施例を
示す回路構成図、 第２図は本発明の他の実施例を示す回路構成図である。 Ａ・・半導体集積回路、ｌａ、ｌｂ・・・外部電沖端子
、４・・・内部電源ライン、５，５′・・・レベル検出
手段（反転増幅器、インバータ）、Ｑｌｌ・・・電流制
御用トランジスタ、■、。１・・・内部１１ｍ１！圧。
示す回路構成図、 第２図は本発明の他の実施例を示す回路構成図である。 Ａ・・半導体集積回路、ｌａ、ｌｂ・・・外部電沖端子
、４・・・内部電源ライン、５，５′・・・レベル検出
手段（反転増幅器、インバータ）、Ｑｌｌ・・・電流制
御用トランジスタ、■、。１・・・内部１１ｍ１！圧。
Claims (1)
- １、内部に寄生サイリヌタ構造を有する半導体集積回路
装置において、外部電源端子と内部を源ラインとの間に
抵抗成分を有する素子と、を流制御用トランジスタとが
設けられているとともに、内部電源電圧のレベル変動を
検出するレベル検出手段が設けられ、ラッチアップの発
生による内部電源電圧の変動を検出して上記！ｉ原流制
御トランジスタが動作され、内部電源ラインへのＩＦ流
の供給が制限されるように構成さねてなることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005908A JPS59132234A (ja) | 1983-01-19 | 1983-01-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005908A JPS59132234A (ja) | 1983-01-19 | 1983-01-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132234A true JPS59132234A (ja) | 1984-07-30 |
Family
ID=11623993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005908A Pending JPS59132234A (ja) | 1983-01-19 | 1983-01-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132234A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241323A (ja) * | 1984-05-16 | 1985-11-30 | Seiko Epson Corp | 出力保護回路 |
| JPS6167952A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | Ｃｍｏｓ半導体装置 |
-
1983
- 1983-01-19 JP JP58005908A patent/JPS59132234A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241323A (ja) * | 1984-05-16 | 1985-11-30 | Seiko Epson Corp | 出力保護回路 |
| JPS6167952A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | Ｃｍｏｓ半導体装置 |
| JPH0369183B2 (ja) * | 1984-09-11 | 1991-10-31 | Nippon Electric Co |
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