JP3464340B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3464340B2 JP09784396A JP9784396A JP3464340B2 JP 3464340 B2 JP3464340 B2 JP 3464340B2 JP 09784396 A JP09784396 A JP 09784396A JP 9784396 A JP9784396 A JP 9784396A JP 3464340 B2 JP3464340 B2 JP 3464340B2
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に係わるもので、特に集積回路装置の入力端子あるいは
出力端子の静電気に対する保護回路に関する。
【０００２】
【従来の技術】従来、静電気に対する保護回路は、保護
用のｎチャネル型電界効果トランジスタ（以後単にｎ型
トランジスタと略す）のソースを外部のパッドと接続さ
れた入力端子にドレインを電源端子に、ゲートを接地端
子に接続し、ｎ型トランジスタのブレイクダウンを利用
して内部回路を保護するものであった。
【０００３】従来の保護回路によれば、保護用のｎ型ト
ランジスタのブレイクダウン電圧以上である正の静電気
（例えば1000Ｖ）がパッドを通して入力端子に印加され
たときは、ｎ型トランジスタはブレイクダウンし入力端
子に接続されたソースから電源端子に接続されたドレイ
ンへと電流が流れる。即ち、静電気は入力端子から電源
端子へと放電されるため、内部回路は保護される。
【０００４】静電気によりパルス状の負電圧（例えば−
1000Ｖ）がパッドを通して入力端子に印加された場合
は、保護用のｎ型トランジスタがオン状態になる。その
結果、静電気による電流が発生しこの電流は、保護トラ
ンジスタの電源端子に接続されたドレインから入力端子
に接続されたソースへと流れる。このため、静電気は実
質的に入力端子から電源端子へ放電されたことになり、
内部回路は保護される。
【０００５】
【発明が解決しようとする課題】従来の静電気に対する
保護回路では入力端子に保護用のｎ型トランジスタのし
きい値を越える負の電圧が印加されたとき、集積回路装
置の電源端子から入力端子へと電流が流れる。このと
き、保護用のｎ型トランジスタのドレイン付近が高電界
になるため、この高電界により発生したホットエレクト
ロンによるインパクトイオン化が起こり、ドレイン-基
板間に基板電流が流れてしまう。その結果、集積回路装
置の基板電位が上昇してしまう。これは半導体装置の安
定した動作を妨げる原因となり、この点を改善すること
が望まれていた。
【０００６】
【課題を解決するための手段】本発明は以上の点を解決
するためになされたものであり、その代表的な構成は、
第1の電位を持つ第1の電源端子に接続された一方の電極
と、パッドに接続された他方の電極と、第1のノードに
接続されたゲートとを有する第1の電界効果トランジス
タと、第1のノードとパッドの間に接続され、前記パッ
ドに所定値よりも低い負の電位が印加された場合、 前
記第1のノードから前記パッドへの電流路を形成する素
子と、前記第1のノードと第2の電位を持つ第2の電源端
子の間に設けた抵抗手段とを有することを特徴とする半
導体集積回路装置である。
【０００７】
【発明の実施の形態】 第1の実施の形態 図1は本発明の第1の実施の形態を示す回路図である。図
1に示すように、ｎ型トランジスタ5のソースが入力端子
3に、ドレインが例えば5Ｖの電源電位が与えられている
電源端子1に接続され、ｎ型トランジスタ6のソースが例
えば0Ｖの電位が与えられている接地端子2に、ドレイン
が入力端子3に接続されている。また入力端子3は図示し
ない外部のパッドと接続されている。これらのｎ型トラ
ンジスタ5、6は内部回路4を静電気から保護するための
保護用のｎ型トランジスタである。ｎ型トランジスタ5
のゲートはノード8に接続され、ノード8と入力端子3の
間にはダイオード7が設けられている。また、ノード8か
ら接地端子2までの間には抵抗9が設けられている。
【０００８】通常動作において、この回路の入力端子3
にハイレベルの信号（例えば5Ｖ）が入力された場合
は、ｎ型トランジスタ5、6がブレイクダウンすることは
なく、このハイレベルの信号は、そのまま内部回路4に
伝わる。また入力端子3にローレベルの信号（例えば0
Ｖ）が入力されたときは、ｎ型トランジスタ5、6はオン
状態にならないため、ローレベルの信号も、そのまま内
部回路4に伝わる。
【０００９】以上の様に入力端子3に与えられる信号
が、内部回路4を動作させるための0〜5Ｖ程度であれば
保護トランジスタ5、6は通常動作になんら寄与しない。
【００１０】静電気保護動作において、静電気により入
力端子3にパルス状の正電圧（例えば1000Ｖ）が印加さ
れた場合、すなわちｎ型トランジスタ5、6のブレイクダ
ウン電圧以上の電圧が印加された場合は、トランジス
5、6はブレイクダウンしソースからドレインへと電流が
流れる。そのため入力端子3から電源端子1に、入力端子
3から接地端子2に電流が流れることになり、静電気は電
源端子1、接地端子2へ放電され、内部回路4は静電気か
ら保護される。
【００１１】次にこの回路の入力端子3に負の電圧（例
えば−1000Ｖ）が印加されたとき、ｎ型トランジスタ5
及び6はオン状態になる。このとき、電源端子1からｎ型
トランジスタ5を介して入力端子3に流れる電流と、接地
端子2からｎ型トランジスタ6を介して入力端子3に流れ
る電流と、接地端子2から抵抗9、ダイオード7を介して
入力端子3に流れる電流とが発生する。
【００１２】電源端子1、接地端子2から入力端子3に電
流が流れることにより、静電気は実質的に電源端子1、
接地端子2へ放電されたことになり、内部回路4は静電気
から保護される。
【００１３】このとき接地端子からノード8へ流れる電
流は抵抗9により低く抑えられる。またｎ型トランジス
タ5において、ゲート電極の電位は、ノード8の電位と同
電位になるので、ｎ型トランジスタ5のゲート電位は抵
抗9による電圧降下により低くなっている。ゲート電位
が低く抑えられることにより、ｎ型トランジスタ5のソ
ース・ドレイン間を流れる電流も低く抑えられることに
なる。従って適切な値の抵抗9を選ぶことによって、ｎ
型トランジスタ5のゲート電位を低く抑え、インパクト
イオン化によってｎ型トランジスタ5から発生する基板
電流を抑えることができる。これによってより安定した
集積回路装置の動作を得ることができる。
【００１４】第2の実施の形態 図2は本発明の第2の実施の形態の半導体集積回路装置を
示す回路図である。なお第1の実施の形態と共通する部
分には同一の符号を付与している。
【００１５】本実施の形態における特徴は第3のｎ型ト
ランジスタ21を第1のノード8及び入力端子3の間に設置
し、第3のｎ型トランジスタ21のゲートをノード8に接続
したことである。
【００１６】この回路における通常動作及び静電気によ
り入力端子3に正のパルス状電圧（例えば1000Ｖ）が印
加された場合は実施の形態1と同様である。
【００１７】次にこの回路に、静電気により入力端子3
に負の電圧（例えば-1000Ｖ）が印加されたとき、ｎ型
トランジスタ5、6及び21はオン状態になる。このとき、
電源端子1からｎ型トランジスタ5を介して入力端子3に
流れる電流と、接地端子2からｎ型トランジスタ6を介し
て入力端子3に流れる電流と、接地端子2から抵抗9、ｎ
型トランジスタ21を介して入力端子3に流れる電流とが
発生する。
【００１８】電源端子1、接地端子2から入力端子3に電
流が流れることにより、静電気は実質的に電源端子1、
接地端子2へ放電されたことになり、内部回路4は静電気
から保護される。
【００１９】なお、この動作時にｎ型トランジスタ5の
ゲート電位を低く抑える働きは第1の実施の形態と同様
である。
【００２０】通常、製造工程ではダイオードとｎ型トラ
ンジスタを別工程で作らなければならないが、このよう
にダイオードをｎ型トランジスタ21に置き換えることに
より、製造工程でダイオードを作る工程を省き、同一工
程でｎ型トランジスタを3個作ればよい。この結果、製
造工程は簡略化し、より安価に本発明の保護回路を作成
することができる。
【００２１】第3の実施の形態 本発明第3の実施の形態として、第2の実施の形態におけ
るｎ型トランジスタ21のしきい値をｎ型トランジスタ5
のしきい値より低い値に設定する。
【００２２】この回路における通常動作及び静電気によ
り入力端子3に正のパルス状電圧（例えば1000Ｖ）が印
加された場合は実施の形態1と同様である。
【００２３】次にこの回路に、静電気により入力端子3
に負の電圧（例えば-1000Ｖ）が印加されたとき、ｎ型
トランジスタ5、6及び21はオン状態になる。このとき、
電源端子1からｎ型トランジスタ5を介して入力端子3に
流れる電流と、接地端子2からｎ型トランジスタ6を介し
て入力端子3に流れる電流と、接地端子2から抵抗9、ｎ
型トランジスタ21を介して入力端子3に流れる電流が発
生する。
【００２４】電源端子1、接地端子2から入力端子3に電
流が流れることにより、静電気は実質的に電源端子1、
接地端子2へ放電されたことになり、内部回路4は静電気
から保護される。
【００２５】このとき、ノード8と入力端子3との電位差
がｎ型トランジスタ21のしきい値と等しくなればｎ型ト
ランジスタ21はオン状態になるため、ノード8の電位つ
まりｎ型トランジスタ5のゲート電極の電位はｎ型トラ
ンジスタ21のしきい値付近の値となる。この結果、保護
用のｎ型トランジスタ5において、ゲート電極の電位は
ｎ型トランジスタ21のしきい値の付近の電位に固定され
る。そのためｎ型トランジスタ5のゲート電位は第2の実
施の形態におけるｎ型トランジスタ5のゲート電位より
低く抑えられ、第2の実施の形態よりも5のソース・ドレ
イン間を流れる電流が低く抑えられることになる。従っ
てｎ型トランジスタ5からインパクトイオン化によって
発生する基板電流をさらに抑えることができるので、よ
り優れた静電気防止回路を作成することができる。
【００２６】第4の実施の形態 図3は本発明の第4の実施の形態の回路図である。なお第
1、第2の実施の形態と共通する部分には同一の符号を付
与している。本実施の形態における特徴は第1の実施の
形態における抵抗9を第4のＮ型ＭＯＳトランジスタ31に
置き換え、ｎ型トランジスタ31のゲート電極を電源端子
１に接続したことでｎ型トランジスタ31を常にオン状態
とし、抵抗手段としてｎ型トランジスタのオン抵抗を利
用したことである。
【００２７】この回路における通常動作及び静電気によ
り入力端子3に正のパルス状電圧（例えば1000Ｖ）が印
加された場合は実施の形態1と同様である。
【００２８】次にこの回路に、負の電圧（例えば-1000
Ｖ）が入力端子3に印加されるとｎ型トランジスタ5、
6、21はオン状態になる。このとき接地端子2からｎ型ト
ランジスタ6を介して入力端子3に流れる電流が発生す
る。またｎ型トランジスタ31はゲート電極を電源端子が
接続されているので常にオン状態であるため、接地端子
2からｎ型トランジスタ31とｎ型トランジスタ21を介し
て入力端子3へ電流が流れる。電源端子1からはｎ型トラ
ンジスタ5を介して入力端子3に電流が流れる。
【００２９】電源端子1、接地端子2から入力端子3に電
流が流れることにより、静電気は実質的に電源端子1、
接地端子2へ放電されたことになり、内部回路4は静電気
から保護される。
【００３０】通常、電界効果ｎ型トランジスタはオン状
態で数ｋオーム程度の抵抗値を持つので、ｎ型トランジ
スタ31が抵抗手段として働き、接地端子２からノード8
へ流れる電流はｎ型トランジスタ31により低く抑えられ
る。またｎ型トランジスタ5において、ｎ型トランジス
タ5のゲート電極の電位がｎ型トランジスタ31による電
圧降下により下げられるのでｎ型トランジスタ5のソー
ス・ドレイン間を流れる電流も低く抑えられることにな
る。
【００３１】抵抗素子はｎ型トランジスタと別工程で作
成されるので、抵抗をｎ型トランジスタに置き換える
と、集積回路装置を製造するうえで抵抗素子を作る工程
を削除することができる。その結果、製造工程は簡略化
しより安価に集積回路装置を製作できるという利点を持
つ。
【００３２】また、数ｋオームの抵抗素子をポリシリコ
ン配線等で作成すると数ｍｍの配線が必要となるがｎ型
トランジスタはオン抵抗で、通常数ｋオームの抵抗値を
持つので、より小さい面積でより大きな抵抗値を得るこ
とができる。そのため、素子の面積を縮小できるという
効果もある。
【００３３】第5の実施の形態 図4は本発明第5の実施の形態の回路図である。なお第
1、第2の実施の形態と共通する部分には同一の符号を付
与している。本実施の形態における特徴はｎ型トランジ
スタ6のゲートをノード8に接続したことにある。
【００３４】この回路における通常動作及び静電気によ
り入力端子3に正のパルス状電圧（例えば1000Ｖ）が印
加された場合は実施の形態1と同様である。
【００３５】次にこの回路の入力端子3に負の電圧（例
えば−1000Ｖ）が印加されたとき、ｎ型トランジスタ5
及び6はオン状態になる。このとき、電源端子1からｎ型
トランジスタ5を介して入力端子3に流れる電流と、接地
端子2からｎ型トランジスタ６を介して入力端子３に流
れる電流と、接地端子2から抵抗9、ｎ型トランジスタ21
を介して入力端子3に流れる電流とが発生する。
【００３６】電源端子1、接地端子2から入力端子3に電
流が流れることにより、静電気は実質的に電源端子1、
接地端子2へ放電されたことになり、内部回路4は静電気
から保護される。
【００３７】このとき接地端子2からノード8へ流れる電
流は抵抗9により低く抑えられる。またｎ型トランジス
タ5、6において、ｎ型トランジスタ5、6のゲート電極の
電位はノード8の電位と同じになるのでｎ型トランジス
タ5、6のゲート電位は、抵抗9による電圧降下により低
く抑えられる。この結果ｎ型トランジスタ5、6のソース
・ドレイン間を流れる電流も低く抑えられることにな
る。
【００３８】このように接続することでｎ型トランジス
タ5から発生する基板電流だけでなく、接地端子2と入力
端子3の間に接続されたｎ型トランジスタ6から発生する
基板電流も抑えることができる。接地側、電源側、両方
の保護ｎ型トランジスタに対して基板電流を抑える効果
が得られるのでより安定した集積回路装置の動作を得る
ことができる。
【００３９】また実施の形態の中では入力端子の静電気
に対する保護回路として説明したが本発明は入力端子に
限定されるものではなく出力端子の静電気に対する保護
回路としても利用できる。
【００４０】
【発明の効果】以上述べたように、本発明の半導体集積
回路装置の代表的なものによれば、第1のノードとパッ
ドとの間に第1のノードからパッドへの電流路を形成す
る素子、第1のノードと第2の電源との間に抵抗手段を設
けることにより、保護トランジスタのゲート電圧を抑
え、保護トランジスタに流れる電流を抑えることができ
る。つまりトランジスタに発生する基板電流を抑えるこ
とができるので、内部回路に対する保護の機能は従来と
同様の効果を保ちつつ、より安定した半導体集積回路装
置の動作を得ることができる。
【図面の簡単な説明】
【図１】本発明第1の実施の形態を示す回路図
【図２】本発明第2の実施の形態を示す回路図
【図３】本発明第4の実施の形態を示す回路図
【図４】本発明第5の実施の形態を示す回路図
【符号の説明】
5、6、21、31、ｎチャネル電界効果型ｎ型トランジスタ 1 電源端子、2 接地端子、3 入力端子、4 内部回路 7 ダイオード、8 ノード、9 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/003

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の電位を持つ第１の電源端子に接続さ
    れた一方の電極と、パッドに接続された他方の電極と、
    第１のノードに接続されたゲートとを有する第１の電解
    効果トランジスタと、 前記第１のノードと前記パッドとの間に接続され、前記
    パッドには所定値よりも低い負の電位が印加された場
    合、前記第１のノードから前記パッドへの電流路を形成
    する第２の電界効果トランジスタと、 前記第１のノードと第２の電位を持つ第２の電源端子と
    の間に設けた抵抗手段とを有し、 前記第２の電界効果トランジスタの閾値を前記第１の電
    界効果トランジスタの閾値よりも低い値とした ことを特
    徴とする半導体集積回路装置。
  2. 【請求項２】前記第２の電界効果トランジスタは、一方
    の電極とゲートとが前記第１のノードに接続され、他方
    の電極が前記パッドに接続された請求項１に記載の半導
    体集積回路装置。
  3. 【請求項３】前記抵抗手段は、第３の電解効果トランジ
    スタであることを特徴とする請求項１に記載の半導体集
    積回路装置。
  4. 【請求項４】前記第３の電界効果トランジスタは一方の
    電極が前記第１のノードに、他方の電極が前記第２の電
    源端子に、ゲートが前記第１の電源端子に接続された請
    求項１に記載の半導体集積回路装置。
  5. 【請求項５】前記半導体集積回路装置はさらに前記パッ
    ドと前記第２の電源端子との間に接続された第４の電界
    効果トランジスタを有する請求項１に記載の半導体集積
    回路装置。
  6. 【請求項６】前記第４の電界効果トランジスタは、一方
    の電極とゲートとが前記第２の電源端子に接続され、他
    方の電極が前記パッドに接続される請求項１に記載の半
    導体集積回路装置。
  7. 【請求項７】前記第４の電界効果トランジスタは、一方
    の電極が前記第２の電源端子に接続され、ゲートが前記
    第１のノードに接続され、他方の電極が前記パッドに接
    続される請求項１に記載の半導体集積回路装置。
  8. 【請求項８】前記第１の電位は電源電位、前記第２の電
    位は接地電位である請求項１ないし７に記載の半導体集
    積回路装置。
  9. 【請求項９】前記第１ないし第４の電界効果トランジス
    タは、すべてｎ型電界効果トランジスタである請求項１
    ないし９に記載の半導体集積回路装置。
  10. 【請求項１０】第１の電位を持つ第１の電源端子に接続
    された一方の電極と、パッドに接続された他方の電極
    と、第１のノードに接続されたゲートとを有する第１の
    電解効果トランジスタと、 前記第１のノードと前記パッドとの間に接続され、前記
    パッドには所定値よりも低い負の電位が印加された場
    合、前記第１のノードから前記パッドへの電流路を形成
    する素子と、 前記パッドに接続された一方の電極と、第２の電位を持
    つ第２の電源端子に接続された他方の電極と、第１のノ
    ードに接続されたゲートとを有する第４の電界効果トラ
    ンジスタと、 前記第１のノードと前記第２の電源端子との間に設けた
    抵抗手段とを有したことを特徴とする半導体集積回路装
    置。
  11. 【請求項１１】前記素子は第２の電界効果トランジスタ
    である請求項１に記載の半導体集積回路装置。
  12. 【請求項１２】前記第２の電界効果トランジスタは、一
    方の電極とゲートとが前記第１のノードに接続され、他
    方の電極が前記パッドに接続された請求項１１に記載の
    半導体集積回路装置。
  13. 【請求項１３】前記抵抗手段は、第３の電解効果トラン
    ジスタであることを特徴とする請求項１０に記載の半導
    体集積回路装置。
  14. 【請求項１４】前記第３の電界効果トランジスタは一方
    の電極が前記第１のノードに、他方の電極が前記第２の
    電源端子に、ゲートが前記第１の電源端子に接続された
    請求項１に記載の半導体集積回路装置。
  15. 【請求項１５】前記第１の電位は電源電位、前記第２の
    電位は接地電位である請求項１０ないし１４に記載の半
    導体集積回路装置。
  16. 【請求項１６】前記第１ないし第４の電界効果トランジ
    スタは、すべてｎ型電界効果トランジスタである請求項
    １０ないし１５に記載の半導体集積回路装置。
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